特許 6525554 基板構造体を含むＣＭＯＳ素子

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6525554

(24)【登録日】2019年5月17日

(45)【発行日】2019年6月5日

(54)【発明の名称】基板構造体を含むＣＭＯＳ素子

(51)【国際特許分類】

   H01L 21/20 20060101AFI20190527BHJP

   H01L 29/06 20060101ALI20190527BHJP

   H01L 21/8238 20060101ALI20190527BHJP

   H01L 27/092 20060101ALI20190527BHJP

   H01L 27/088 20060101ALI20190527BHJP

   H01L 21/76 20060101ALI20190527BHJP

【ＦＩ】

   H01L21/20

   H01L29/06 601W

   H01L27/092 B

   H01L27/088 331A

   H01L21/76 N

【請求項の数】8

【全頁数】16

(21)【出願番号】特願2014-221672(P2014-221672)

(22)【出願日】2014年10月30日

(65)【公開番号】特開2015-88756(P2015-88756A)

(43)【公開日】2015年5月7日

【審査請求日】2017年5月26日

(31)【優先権主張番号】10-2013-0131507

(32)【優先日】2013年10月31日

(33)【優先権主張国】KR

(73)【特許権者】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

(74)【代理人】

【識別番号】110000051

【氏名又は名称】特許業務法人共生国際特許事務所

(72)【発明者】

【氏名】梁 ムン 承

(72)【発明者】

【氏名】ウディン モハマド ラキブ

(72)【発明者】

【氏名】李 明 宰

(72)【発明者】

【氏名】李 商 文

(72)【発明者】

【氏名】李 成 訓

(72)【発明者】

【氏名】趙 成 豪

【審査官】 鈴木 聡一郎

(56)【参考文献】

【文献】 特開２０１１−０１４８９８（ＪＰ，Ａ）

【文献】 特開２００４−２４１５０７（ＪＰ，Ａ）

【文献】 国際公開第２０１０／１４０３７０（ＷＯ，Ａ１）

【文献】 特開２００３−０３１８１３（ＪＰ，Ａ）

【文献】 特開平０２−０２８３１５（ＪＰ，Ａ）

【文献】 特開平０３−１２６２２０（ＪＰ，Ａ）

【文献】 特開２００７−１４２２９１（ＪＰ，Ａ）

【文献】 特開２００９−０９９９５６（ＪＰ，Ａ）

【文献】 特開２０１３−０１６７９２（ＪＰ，Ａ）

【文献】 特表２０１２−５１９９６２（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００５／０１５６２６８（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００５／０１７６２２９（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１２／０３０５９９２（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／２０

Ｈ０１Ｌ ２１／７６

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２７／０９２

(57)【特許請求の範囲】

【請求項1】

基板と、
前記基板上に具備され、Ｂ、ＢＧｅ、ＢＳｉＧｅ、又はＢＧｅからなるグレーデッド層を含む少なくとも１層のシード層と、
前記シード層上の少なくとも１層のバッファ層と、
前記バッファ層上の第１型トランジスタ用第１層と、
前記第１型トランジスタ用第１層から離隔されるように配置されて前記シード層の直上、バッファ層の直上、又は前記基板の直上に配置された第２型トランジスタ用第２層と、
前記第１型トランジスタ用第１層と前記第２型トランジスタ用第２層との間で前記第１層と前記第２層とを離隔させる絶縁層と、を備えることを特徴とするＣＭＯＳ素子。

【請求項2】

前記バッファ層は、Ｇｅ、ＳｉＧｅ、ＧｅＳｎ、又はＳｉＧｅからなるグレーデッド層を含む少なくとも１層を含むことを特徴とする請求項１に記載のＣＭＯＳ素子。

【請求項3】

前記基板は、シリコン基板であることを特徴とする請求項１に記載のＣＭＯＳ素子。

【請求項4】

前記シード層は、０より大きく１００ｎｍ以下の範囲の厚みを有することを特徴とする請求項１に記載のＣＭＯＳ素子。

【請求項5】

前記バッファ層は、０より大きく３μｍ以下の範囲の厚みを有することを特徴とする請求項１に記載のＣＭＯＳ素子。

【請求項6】

前記第１型トランジスタ用第１層は、ＩｎＧａＡｓ、ＩｎＰ、ＩｎＳｂ、ＩｎＧａＳｂ、ＧａＳｂ、及びＩｎＡｓのうちの少なくとも一つを含むことを特徴とする請求項１に記載のＣＭＯＳ素子。

【請求項7】

前記第２型トランジスタ用第２層は、Ｇｅを含むことを特徴とする請求項１に記載のＣＭＯＳ素子。

【請求項8】

前記第１型トランジスタは、ｎ型ＭＯＳＦＥＴであり、
前記第２型トランジスタは、ｐ型ＭＯＳＦＥＴであることを特徴とする請求項１に記載のＣＭＯＳ素子。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、基板構造体を含むＣＭＯＳ素子に関する。

【背景技術】

【0002】

化合物半導体、例えば、ＩＩＩ−Ｖ族半導体物質を利用した素子開発に関する研究が活発に進められている。ＩＩＩ−Ｖ族化合物半導体物質の電子移動度がシリコン対比で１０〜１０^３倍以上高いため、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子において高速のチャネルとして使用されたり、高効率のＩＩＩ−Ｖ太陽電池などに適用されたりするのに適するからである。

【0003】

ＩＩＩ−Ｖ族半導体物質を成長させるための基板として、ＩｎＰ、ＧａＡｓ、ＧａＳｂ、ＩｎＳｂのようなＩＩＩ−Ｖ基板が汎用的に使用されてきた。しかし、そのような基板は、価格がＳｉに比べてはるかに高いだけではなく、工程中に容易に割れたりし、商用化されている基板の最大サイズも６インチ程と、大面積に製作することが難しい。そのような限界を克服するために、ＩＩＩ−Ｖ基板の代わりにシリコン基板を活用した半導体素子の開発が行われている。

【0004】

また、最近、シリコン基盤の光集積回路（ｐｈｏｔｏｎｉｃｓ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）を具現する技術への関心が高まっており、そのような動きの中で、ＩＩＩ−Ｖ化合物半導体物質を利用して、ＬＥＤ（ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ）、ＬＤ（ｌａｓｅｒ ｄｉｏｄｅ）のような光源用、高速素子用のトランジスタなどをシリコン基板上に形成する技術への需要が増大している。大面積のシリコン基板上に、ＩＩＩ−Ｖ族化合物半導体を集積させる場合、既存シリコン製造工程をそのまま利用することができ、価格を低下させることができる。

【0005】

しかし、ＩＩＩ−Ｖ族化合物半導体物質とシリコン基板との格子定数差及び熱膨脹係数差により多様な欠陥（ｄｅｆｅｃｔ）が発生し、そのような欠陥のためにデバイス適用に限界を有している。例えば、基板の格子定数より小さい格子定数の半導体薄膜を成長させる時に圧縮応力（ｃｏｍｐｒｅｓｓｉｖｅ ｓｔｒｅｓｓ）による転移（ｄｉｓｌｏｃａｔｉｏｎ）が生じ、基板の格子定数より大きい格子定数の半導体薄膜を成長させる時に引っ張り応力（ｔｅｎｓｉｌｅ ｓｔｒｅｓｓ）によるクラックが発生する。

【0006】

また、ｐ型ＭＯＳ素子としてＳｉ基板上にＧｅを成長させる技術が開発されている。Ｇｅは、正孔移動度が高く、エネルギーバンドギャップが少なく、電力消耗を減らすことができる。Ｇｅ物質を使用するためには、量産が可能である高品質のＧｅ結晶成長を行うことが必要である。

【発明の概要】

【発明が解決しようとする課題】

【0007】

本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、バッファ層の厚みを薄くすることができる基板構造体を含むＣＭＯＳ素子を提供することにある。

【課題を解決するための手段】

【0008】

上記目的を達成するためになされた本発明の一態様による基板構造体は、基板と、前記基板上に具備されてホウ素又はリンを含む物質で形成される少なくとも１層のシード層と、前記シード層上の少なくとも１層のバッファ層と、を備える。

【0009】

前記シード層は、Ｂ、ＢＧｅ、ＢＳｉＧｅ、Ｐ、ＰＧｅ、ＰＳｉＧｅ、Ｂ：Ｇｅ、Ｂ：ＳｉＧｅ、Ｐ：Ｇｅ、又はＰ：ＳｉＧｅを含む少なくとも１層を含み得る。
前記バッファ層は、Ｇｅ、ＳｉＧｅ、又はＧｅＳｎを含む少なくとも１層を含み得る。
前記基板は、シリコン系基板又はシリコン基板であり得る。
前記基板構造体は、前記少なくとも１層のバッファ層上に、ＩＶ族物質又はＩＩＩ−Ｖ族物質で形成される半導体層を更に備えることができる。
前記ＩＶ族物質は、Ｇｅを含み得る。
前記ＩＩＩ−Ｖ族物質は、ＩｎＧａＡｓ、ＩｎＰ、ＩｎＳｂ、ＩｎＧａＳｂ、ＧａＳｂ及びＩｎＡｓのうちの少なくとも一つを含み得る。
前記シード層は、０より大きく１００ｎｍ以下の範囲の厚みを有し得る。
前記バッファ層は、０より大きく３μｍ以下の範囲の厚みを有し得る。

【0010】

上記目的を達成するためになされた本発明の一態様によるＣＭＯＳ素子は、基板と、前記基板上に具備されてホウ素又はリンを含む物質で形成される少なくとも１層のシード層と、前記シード層上の少なくとも１層のバッファ層と、前記バッファ層上の第１型トランジスタ用第１層と、前記第１型トランジスタ用第１層と離隔されるように配置されて前記シード層上、バッファ層上、又は前記基板上に配置される第２型トランジスタ用第２層と、前記第１型トランジスタ用第１層と前記第２型トランジスタ用第２層との間の絶縁層と、を備える。

【0011】

上記目的を達成するためになされた本発明の一態様によるＣＭＯＳ素子の製造方法は、基板上に、ホウ素又はリンを含むシード層を形成する段階と、前記シード層上にバッファ層を形成する段階と、前記バッファ層上に第１型トランジスタ用物質層を積層する段階と、前記第１型トランジスタ用物質層をエッチングして第１型トランジスタ用第１層及び第１パターンを形成する段階と、前記第１型トランジスタ用第１層及び前記第１パターン上に絶縁層を形成する段階と、前記絶縁層をエッチングして選択的成長のための第２パターンを形成する段階と、前記第２パターンに第２型トランジスタ用第２層を選択的成長させる段階と、を有する。

【発明の効果】

【0012】

本発明によれば、一枚のシリコン基板上にｎ型トランジスタ及びｐ型トランジスタを共に具備するＣＭＯＳ素子を提供することができ、シード層を用いることによって、基板と成長させる層との格子定数の不一致による変位を減らすと共に、熱膨脹係数の不一致によって生じるクラック生成を抑制するためのバッファ層の厚みを薄くすることができる。

【図面の簡単な説明】

【0013】

【図1】本発明の一実施形態による基板構造体を示した図である。

【図2】図１に示した基板構造体のシード層が複数層を含む例を示した図である。

【図3】図２に示した基板構造体のバッファ層が複数層を含む例を示した図である。

【図4】図１に示した基板構造体に半導体層を更に具備する例を示した図である。

【図5】本発明の一実施形態による基板構造体の一例を示した図である。

【図6】本発明の一実施形態による基板構造体の他の例を示した図である。

【図7】図５及び図６に示した基板構造体との比較例を示した図である。

【図8】本発明の一実施形態によるＣＭＯＳ素子を示した図である。

【図9】本発明の他の実施形態によるＣＭＯＳ素子を示した図である。

【図10】本発明の一実施形態によるＣＭＯＳ素子の製造方法を示した図である。

【図11】本発明の一実施形態によるＣＭＯＳ素子の製造方法を示した図である。

【図12】本発明の一実施形態によるＣＭＯＳ素子の製造方法を示した図である。

【図13】本発明の一実施形態によるＣＭＯＳ素子の製造方法を示した図である。

【図14】本発明の一実施形態によるＣＭＯＳ素子の製造方法を示した図である。

【図15】本発明の一実施形態によるＣＭＯＳ素子の製造方法を示した図である。

【図16】本発明の一実施形態によるＣＭＯＳ素子の製造方法を示した図である。

【図17】本発明の他の実施形態によるＣＭＯＳ素子の製造方法を示した図である。

【図18】本発明の他の実施形態によるＣＭＯＳ素子の製造方法を示した図である。

【図19】本発明の他の実施形態によるＣＭＯＳ素子の製造方法を示した図である。

【図20】本発明の他の実施形態によるＣＭＯＳ素子の製造方法を示した図である。

【図21】本発明の他の実施形態によるＣＭＯＳ素子の製造方法を示した図である。

【図22】本発明の他の実施形態によるＣＭＯＳ素子の製造方法を示した図である。

【図23】本発明の他の実施形態によるＣＭＯＳ素子の製造方法を示した図である。

【図24】本発明の実施形態によるＣＭＯＳ素子をウェーハ上に具備する例を示した図である。

【発明を実施するための形態】

【0014】

以下、本発明の基板構造体とそれを含むＣＭＯＳ素子及びその製造方法を実施するための形態の具体例を、図面を参照しながら詳細に説明する。図面において同一の参照符号は同一の構成要素を指し、各構成要素の大きさや厚みは説明の明瞭性のために誇張される。一方、以下で説明する実施形態は単に例示的なものに過ぎず、そのような実施形態から多様な変形が可能である。以下において「上部」としたり「上」としたりして記載した箇所は、接触して真上にあるものだけではなく非接触で上にあるものを含む。

【0015】

図１は、本発明の一実施形態による基板構造体１を示した図である。基板構造体１は、基板１０、基板上のシード層２０、及びシード層２０上のバッファ層３０を含む。基板１０は、シリコン系基板であり、例えばシリコン基板である。基板１０は、ｐ型不純物又はｎ型不純物でドーピングされる。

【0016】

シード層２０は、ホウ素又はリンを含む少なくとも１層を含み、例えばＢ、ＢＧｅ、ＢＳｉＧｅ、Ｐ、ＰＧｅ、ＰＳｉＧｅ、Ｂ：Ｇｅ、Ｂ：ＳｉＧｅ、Ｐ：Ｇｅ、又はＰ：ＳｉＧｅを含む少なくとも１層を含む。ここで、Ｂ：Ｇｅは、ホウ素でドーピングされたＧｅを示す。本明細書において、Ｘ：Ｙは、相対的に少量の物質Ｘでドーピングされた物質Ｙを示す。

【0017】

バッファ層３０は、Ｇｅを含む物質で形成され、例えばＧｅ、ＳｉＧｅ、又はＧｅＳｎを含む少なくとも１層を含む。バッファ層３０は、低温、例えば４５０℃以下で成長させる。

【0018】

バッファ層３０は、基板１０と成長させる層との格子定数の不一致による変位（ｄｉｓｌｏｃａｔｉｏｎ）を減らし、熱膨脹係数の不一致によって生じるクラック生成を抑制するために具備される。バッファ層３０は、成長させる層の結晶性及び高品質のために、所定厚に成長させなければならない。しかし、バッファ層３０を成長させるのに長時間かかり、コストがかさむ。従って、バッファ層３０の厚みを薄くすることができるならば、時間及びコストを節減することができる。シード層２０は、バッファ層３０の厚みを薄くさせるように作用する。例えば、シード層２０は、バッファ層３０の成長時に欠陥発生を減らす。

【0019】

シード層２０は、０より大きく１００ｎｍ以下の範囲の厚みを有し、例えば０より大きく５０ｎｍ以下の範囲の厚みを有する。シード層２０の作用により、バッファ層３０の厚みが薄くなる。シード層２０が１００ｎｍより厚い場合には欠陥密度や表面粗度が増大してバッファ層３０を薄くすることが難しい。バッファ層３０は、０より大きく３μｍ以下の範囲の厚みを有し、例えば０より大きく２μｍ以下範囲の厚みを有する。

【0020】

図２は、図１に示した基板構造体のシード層が複数層を含む例を示した図である。図２に示した基板構造体１Ａは、シリコン基板１０、シリコン基板上に複数層を含むシード層２０、シード層２０上のバッファ層３０を含む。

【0021】

シード層２０は、第１層２１、第２層２２、第３層２３、及び第４層２４を含む。シード層２０は、例えばＢ層とＢＧｅ層とが相互に配列されるか、又はＢＧｅ層とＢＧｅＳｉ層とが相互に配列された構造を有する。或いは、シード層２０は、グレーデッド層（ｇｒａｄｅｄ ｌａｙｅｒ）、例えばグレーデッド層Ｂ_ｘ１Ｇｅ_１−ｘ１（０＜ｘ１＜１）を含む。グレーデッド層は、濃度が漸次に増減する複数層を含む。しかし、それに限定されるものではなく、それ以外にもシード層の構成を多様に変形することができる。

【0022】

図３は、図２に示した基板構造体のバッファ層３０が複数層を含む例を示した図である。図３に示した基板構造体１Ｂは、シリコン基板１０、シリコン基板１０上のシード層２０、及びシード層２０上の複数層を含むバッファ層３０を含む。バッファ層３０は、第５層３１及び第６層３２を含み、例えばＧｅ層及びＳｉＧｅ層を含む。或いは、バッファ層３０は、グレーデッド層Ｓｉ_ｘ２Ｇｅ_１−ｘ２（０＜ｘ２＜１）で形成される。

【0023】

他の実施形態として、第５層３１と第６層３２との間にシード層が１層以上更に具備され得る。

【0024】

図４は、図１に示した基板構造体に半導体層を更に具備する例を示した図であり、バッファ層３０上に半導体層４０を更に具備する。図４に示した基板構造体１Ｃは、基板１０、基板上のシード層２０、シード層３０上のバッファ層４０、及びバッファ層４０上の半導体層４０を含む。半導体層４０は、ＩＶ族物質又はＩＩＩ−Ｖ族物質で形成される。半導体層４０は、例えばＩＶ族物質としてＧｅを含むか、又はＩＩＩ−Ｖ族物質としてＩｎＧａＡｓ、ＩｎＰ、ＩｎＳｂ、ＩｎＧａＳｂ、ＧａＳｂ、及びＩｎＡｓのうちの少なくとも一つを含む。

【0025】

バッファ層３０は、基板１０と半導体層４０との格子定数差を緩和させることにより、スレディング転移密度（ｔｈｒｅａｄｉｎｇ ｄｉｓｌｏｃａｔｉｏｎ ｄｅｎｓｉｔｙ）を低下させる。また、バッファ層３０の厚みが厚いほど、その上に成長させる半導体層４０のスレディング転移密度が小さくなり、高品質の半導体層を製作することができるが、バッファ層３０の厚みによって製造コストと時間とが比例して増大する。本実施形態では、シード層２０を用いることによって、バッファ層３０の厚みを薄くしながらも半導体層４０の結晶性を高めることができる。

【0026】

図５及び図６は、本発明の一実施形態による基板構造体の例を示した図であり、ホウ素をドーピングしたシード層の成長時間によるＧｅバッファ層の厚みを図示したものである。図５では、シリコン（Ｓｉ）基板上にホウ素シード層を６ｎｍ積層し、更にＧｅバッファ層を成長させた例を図示したものである。その場合、スレディング転移密度が略１．０×１０^７／ｃｍ^２であり、Ｇｅバッファ層の厚みが略４００ｎｍである。図６では、シリコン基板上にホウ素をドーピングしたＧｅシード層を略１０ｎｍに積層し、更にＧｅバッファ層を成長させた例を図示したものである。その場合、スレディング転移密度が略０．５×１０^７／ｃｍ^２であり、Ｇｅバッファ層の厚みが略１２０ｎｍである。一方、図７は、図５及び図６に示した基板構造体との比較例であり、シリコン基板上にシード層なしにＧｅバッファ層を成長させた例を図示したものである。その場合、スレディング転移密度が略３．０×１０^７／ｃｍ^２であり、Ｇｅバッファ層の厚みが略６００ｎｍである。

【0027】

図８は、本発明の一実施形態によるＣＭＯＳ素子１００を示した図である。

【0028】

ＣＭＯＳ素子１００は、基板１１０と、基板１１０上に互いに離隔されるように配置された第１シード層１２０及び第２シード層１２１と、第１シード層１２０上の第１バッファ層１３０と、第２シード層１２１上の第２バッファ層１３１と、を含む。基板１１０は、シリコン基板である。第１シード層１２０及び第２シード層１２１は、それぞれ単一層又は複数層を含む。第１シード層１２０及び第２シード層１２１は、ホウ素又はリンを含み、例えばＢ、ＢＧｅ、ＢＳｉＧｅ、Ｐ、ＰＧｅ、ＰＳｉＧｅ、Ｂ：Ｇｅ、Ｂ：ＳｉＧｅ、Ｐ：Ｇｅ、又はＰ：ＳｉＧｅを含む。

【0029】

第１シード層１２０及び第２シード層１２１は、同一の物質で形成されるか又は互いに異なる物質で形成される。第１バッファ層１３０及び第２バッファ層１３１は、同一の物質で形成されるか又は互いに異なる物質で形成される。

【0030】

第１バッファ層１３０上に第１型トランジスタ用第１層１４０が具備され、第２バッファ層１３１上に第２型トランジスタ用第２層１４１が具備される。第１型はｎ型であり、第２型はｐ型である。或いは、第１型はｐ型であり、第２型はｎ型である。ｎ型トランジスタは、ｎ型ＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）である。ｐ型トランジスタは、ｐ型ＭＯＳＦＥＴである。ｎ型トランジスタ用層は、電子移動度（ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ）が高い物質で形成され、ｐ型トランジスタ用層は、正孔移動度（ｈｏｌｅ ｍｏｂｉｌｉｔｙ）が高い物質で形成される。第１層１４０及び第２層１４１は、チャネル層である。

【0031】

第１層１４０又は第２層１４１がｎ型トランジスタ用層である場合、第１層１４０又は第２層１４１は、ＩＩＩ−Ｖ族物質を含み、例えばＩｎＧａＡｓ、ＩｎＰ、ＩｎＳｂ、ＩｎＧａＳｂ、ＧａＳｂ、及びＩｎＡｓのうちの少なくとも一つを含む。

【0032】

第１層１４０又は第２層１４１がｐ型トランジスタ用層である場合、第１層１４０又は第２層１４１は、ＩＶ族物質を含み、例えばＧｅを含む。

【0033】

第１シード層１２０及び第２シード層１２１は、０より大きく１００ｎｍ以下の範囲の厚みを有し、例えば０より大きく５０ｎｍ以下の厚みを有する。第１シード層１２０及び第２シード層１２１により、第１バッファ層１３０及び第２バッファ層１３１の厚みが薄くなる。第１シード層１２０及び第２シード層１２１が１００ｎｍより厚い厚みを有する場合、欠陥密度や表面粗度が増大し、第１バッファ層１３０及び第２バッファ層１３１の厚みを薄くし難くなる。第１バッファ層１３０及び第２バッファ層１３１は、０より大きく３μｍ以下の範囲の厚みを有し、例えば０より大きく２μｍ以下の範囲の厚みを有する。第１シード層１２０と第２シード層１２１との間、第１バッファ層１３０と第２バッファ層１３１との間、及び第１層１４０と第２層１４１との間には、第１絶縁層１５０が具備される。そして、第１シード層１２０、第１バッファ層１３０、及び第１層１４０の一側には、第２絶縁層１５１が更に具備され、第２シード層１２１、第２バッファ層１３１、及び第２層１４１の他の一側には、第３絶縁層１５２が更に具備される。

【0034】

第１絶縁層１５０、第２絶縁層１５１、及び第３絶縁層１５２は、シリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜で形成される。

【0035】

本実施形態によると、シリコン基板１１０上に、ｎ型トランジスタ及びｐ型トランジスタを共に具備するＣＭＯＳ素子を提供することができる。また、第１シード層１２０及び第２シード層１２１を用いることにより、第１バッファ層１３０及び第２バッファ層１３１の厚みを薄くすることができ、欠陥密度を低下させることができる。

【0036】

図９は、本発明の他の実施形態によるＣＭＯＳ素子を示した図である。図９に示したＣＭＯＳ素子２００は、基板２１０と、基板２１０上のシード層２２０と、シード層２２０上のバッファ層２３０と、を含む。バッファ層２３０上に、互いに離隔されるように第１層２４０及び第２層２４１が具備される。

【0037】

基板２１０は、シリコン基板である。シード層２２０は、単一層又は複数層を含む。シード層２２０は、ホウ素又はリンを含み、例えばＢ、ＢＧｅ、ＢＳｉＧｅ、Ｐ、ＰＧｅ、ＰＳｉＧｅ、Ｂ：Ｇｅ、Ｂ：ＳｉＧｅ、Ｐ：Ｇｅ、又はＰ：ＳｉＧｅを含む。

【0038】

第１層２４０は第１型トランジスタ用層であり、第２層２４１は第２型トランジスタ用層である。第１型はｎ型であり、第２型はｐ型である。或いは、第１型はｐ型であり、第２型はｎ型である。ｎ型トランジスタは、ｎ型ＭＯＳＦＥＴである。ｐ型トランジスタは、ｐ型ＭＯＳＦＥＴである。第１層２４０及び第２層２４１は、チャネル層である。

【0039】

第１層２４０又は第２層２４１がｎ型トランジスタ用層である場合、第１層２４０又は第２層２４１は、ＩＩＩ−Ｖ族物質を含み、例えばＩｎＧａＡｓ、ＩｎＰ、ＩｎＳｂ、ＩｎＧａＳｂ、ＧａＳｂ、及びＩｎＡｓのうちの少なくとも一つを含む。

【0040】

第１層２４０又は第２層２４１がｐ型トランジスタ用層である場合、第１層２４０又は第２層２４１は、ＩＶ族物質を含み、例えばＧｅを含む。

【0041】

シード層２２０は、０より大きく１００ｎｍ以下の範囲の厚みを有し、例えば０より大きく５０ｎｍ以下の範囲の厚みを有する。バッファ層２３０は、０より大きく３μｍ以下の範囲の厚みを有し、例えば０より大きく２μｍ以下の範囲の厚みを有する。第１層２４０と第２層２４１との間には、第１絶縁層２５０が具備される。そして、シード層２２０、バッファ層２３０、及び第１層２４０の一側には、第２絶縁層２５１が更に具備され、シード層１２０、バッファ層１３０、及び第２層１４０の他の一側には、第３絶縁層２５２が更に具備される。

【0042】

第１絶縁層２５０、第２絶縁層２５１、及び第３絶縁層２５２は、シリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜で形成される。

【0043】

ＣＭＯＳ素子２００は、シリコン基板２１０上に、ｎ型トランジスタ及びｐ型トランジスタを共に具備することができ、シード層２２０を用いることにより、バッファ層２３０の厚みを薄くすることができ、製造時間及び製造コストを節減することができる。

【0044】

図９では、第１絶縁層２５０が、第１層２４０と第２層２４１との間に具備された例を示しているが、それ以外にも、第１絶縁層２５０が、バッファ層２３０の内部にまで延長されるものも可能である。

【0045】

次に、本発明の一実施形態によるＣＭＯＳ素子の製造方法について説明する。

【0046】

図１０〜図１６は、本発明の一実施形態によるＣＭＯＳ素子の製造方法を示した図である。図１０を参照すると、基板３１０上にシード層３２０が形成され、シード層３２０上にバッファ層３３０が形成される。バッファ層３３０上に、第１型トランジスタ用物質層３４０が形成される。第１型トランジスタは、ｎ型トランジスタ又はｐ型トランジスタである。基板３１０は、シリコン系（ｓｉｌｉｃｏｎ ｂａｓｅｄ）基板である。基板３１０は、ｐ型不純物又はｎ型不純物でドーピングされる。例えば、基板３１０は、シリコン基板であり、ｐ型シリコン基板である。

【0047】

第１型トランジスタ用物質層３４０は、ＩＩＩ−Ｖ族物質又はＩＶ族物質で形成される。ＩＩＩ−Ｖ族物質及びＩＶ族物質については、後述する。

【0048】

シード層３２０は、ホウ素又はリンを含み、例えばＢ、ＢＧｅ、ＢＳｉＧｅ、Ｐ、ＰＧｅ、ＰＳｉＧｅ、Ｂ：Ｇｅ、Ｂ：ＳｉＧｅ、Ｐ：Ｇｅ、又はＰ：ＳｉＧｅを含む。

【0049】

バッファ層３３０は、少なくとも１つのＩＶ族物質から形成される。バッファ層３３０は、Ｇｅを含み、例えばＳｉＧｅ、ＧｅＳｎ、Ｇｅのうちの少なくとも一つを含む。

【0050】

シード層３２０を用いることにより、基板３１０とバッファ層３３０との格子定数差が緩和され、バッファ層３３０の厚みを薄くすることができる。バッファ層３３０は、基板３１０と第１型トランジスタ用物質層３４０との格子定数差及び熱膨脹係数差を緩和させ、同時に欠陥を緩和して第１型トランジスタ用物質層３４０の結晶性を向上させることができる。

【0051】

第１型トランジスタ用物質層３４０は、量子井戸構造（ｑｕａｎｔｕｍ ｗｅｌｌ ｓｔｒｕｃｔｕｒｅ）を有する。第１型トランジスタ用物質層３４０に対する前処理（ｐｒｅ−ｔｒｅａｔｍｅｎｔ）として、湿式処理（ｗｅｔ ｔｒｅａｔｍｅｎｔ）及びインシチュ（ｉｎ−ｓｉｔｕ）アニーリングを実施する。

【0052】

図１１を参照すると、第１型トランジスタ用物質層３４０をエッチングし、第１型トランジスタ用第１層３４７及び第１パターン領域３４８を含む第１パターンを形成する。第１層３４７は、例えばｎ型トランジスタのチャネル層又はｐ型トランジスタのチャネル層である。

【0053】

第１パターンの第１パターン領域３４８では、バッファ層３３０の一部が露出する。第１型トランジスタ用第１層３４７をエッチングする際、フォトレジストを利用して行う。次に、図１２に示すように、第１型トランジスタ用第１層３４７、露出したバッファ層３３０、及び第１領域３４８上に絶縁層３５０を形成する。絶縁層３５０は、酸化膜、窒化膜、又は酸窒化膜で形成され、例えばシリコン酸化膜（ＳｉＯ_２）、シリコン窒化膜（ＳｉＮ_ｘ）、又はシリコン酸窒化膜（ＳｉＯ_ｘＮ_ｙ）で形成される。図１３を参照すると、絶縁層３５０をエッチングし、選択的成長のための第２パターンを含む第２パターン領域３５３を形成する。次に、図１４に示すように、第２パターン領域３５３に、選択的成長を介して第２型トランジスタ用第２層３５５を形成する。第２層３５５は、第２パターンの第２パターン領域３５３の深さより低く成長させるか、又は第２パターン領域３５３に符合するように成長させるか、或いは第２パターン領域３５３より高く成長させる。第２層３５５の成長後、平坦化工程を介して第２層３５５の表面を平坦化する。平坦化工程には、例えば化学機械的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法を利用する。ここで、平坦化工程は、必須なものではなく、第２層３５５の表面状態によって選択的に遂行される。絶縁層３５０は、選択的成長工程におけるマスクとして使用される。第２層３５５は、ｎ型トランジスタ用又はｐ型トランジスタ用である。例えば、第１層３４７がｐ型である場合に第２層３５５がｎ型であり、第１層３４７がｎ型である場合に第２層３５５がｐ型である。第２層３５５がｎ型である場合、ＩＩＩ−Ｖ族物質、例えばＩｎＧａＡｓ、ＩｎＰ、ＩｎＳｂ、ＩｎＧａＳｂ、ＧａＳｂ、及びＩｎＡｓのうちの少なくとも一つを含む物質で形成される。第２層３５５がｐ型である場合、ＩＶ族物質、例えばＧｅを含む物質で形成される。

【0054】

第２層３５５がＧｅで形成される場合、第２層３５５は、エピタキシ法によって成長させる。例えば、第２層３５５は、先ず低温（例えば、４００℃）でＧｅを数〜数十ｎｍ厚に成長させた後、続いて低温より高い温度、例えば６００℃でＧｅを成長させて形成する。その際、絶縁層３５０は、マスクとして使用される。第１層３４７の表面が絶縁層３５０で覆われているため、第２層３５５は、第２パターンによって露出したバッファ層３３０の露出した領域上にのみ選択的に成長する。

【0055】

図１５を参照すると、図１４に示した結果物の表面を平坦化し、第１層３４７を露出させる。平坦化は、例えば化学機械的研磨法を利用して遂行する。その方法により、１枚の基板３１０上に第１型トランジスタ用第１層及び第２型トランジスタ用第２層を共に形成することができる。そして、ＩＩＩ−Ｖ族物質で形成された第１層を形成することよりも、Ｇｅ物質で形成された第２層を選択的に成長させることが相対的に更に容易であり簡便である。

【0056】

次に、図１６を参照すると、第１層３４７の両側に、第１ソース電極Ｓ１及び第１ドレイン電極Ｄ１が形成される。或いは、第１層３４７の上部に、互いに離隔されるように第１ソース電極及び第１ドレイン電極が形成される。また、第２層３５５の両側に、第２ソース電極Ｓ２及び第２ドレイン電極Ｄ２が形成される。或いは、第２層３５５の上部に、互いに離隔されるように第２ソース電極Ｓ２及び第２ドレイン電極Ｄ２が形成される。第１ソース電極Ｓ１及び第２ソース電極Ｓ２と、第１ドレイン電極Ｄ１及び第２ドレイン電極Ｄ２は、インプランテーションによって形成される。しかし、それに限定されるものではなく、ソース電極及びドレイン電極を形成する多様な方法を採用することができる。第１ソース電極Ｓ１及び第２ソース電極Ｓ２と、第１ドレイン電極Ｄ１及び第２ドレイン電極Ｄ２は、導電性物質で形成され、例えば金属又は合金によって形成される。第１ソース電極Ｓ１及び第２ソース電極Ｓ２と、第１ドレイン電極Ｄ１及び第２ドレイン電極Ｄ２は、例えばＴｉ／Ａｕ合金、又はＧｅ／Ａｕ／Ｎｉ／Ａｕ合金で形成される。

【0057】

第１層３４７上に第１ゲート絶縁層３６０が形成され、第２層３５５上に第２ゲート絶縁層３７０が形成される。第１ゲート絶縁膜３６０及び第２ゲート絶縁層３７０は、Ａｌ_２Ｏ_３、ＳｉＯ_ｘ、Ｓｉ_ｘＮ_ｙ、Ｓｃ_２Ｏ_３、ＡｌＮ、Ｇａ_２Ｏ_３、Ｇｄ_２Ｏ_３、Ａｌ_ｘＧａ_{２（１−ｘ）}Ｏ_３、ＭｇＯ、及びそれらの組み合わせのうちの少なくとも一つを含む。しかし、それらに限定されるものではなく、一般的なトランジスタで使用されるゲート絶縁層物質であるならば、いずれも第１ゲート絶縁膜３６０及び第２ゲート絶縁層３７０の物質として適用される。第１ゲート絶縁膜３６０及び第２ゲート絶縁層３７０上に、それぞれ第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２が形成される。第１ゲート電極Ｇ１の両側には、第１スペーサ３６３が形成される。第２ゲート電極Ｇ２の両側には、第２スペーサ３７３が形成される。第１ゲート電極Ｇ１、第１ソース電極Ｓ１、及び第１ドレイン電極Ｄ１は、多様な金属や導電性酸化物などで形成される。また、第１ゲート電極Ｇ１、第１ソース電極Ｓ１、及び第１ドレイン電極は、同一の物質で形成されるが、それぞれ異なる物質で形成されてもよい。第２ゲート電極Ｇ２、第２ソース電極Ｓ２、及び第２ドレイン電極Ｄ２は、多様な金属や導電性酸化物などから形成される。また、第２ゲート電極Ｇ２、第２ソース電極Ｓ２、及び第２ドレイン電極Ｄ２は、同一の物質で形成されるが、それぞれ異なる物質で形成されてもよい。一方、第１ゲート絶縁膜３６０及び第２ゲート絶縁層３７０は、非常に大きいエネルギーバンドギャップを有するため、第１層３４７及び第２層３５５に対してバリア層のような役割を担う。

【0058】

図１７〜図２３は、本発明の他の実施形態によるＣＭＯＳ素子の製造方法を示した図である。図１７を参照すると、基板４１０上にシード層４２０が形成され、シード層４２０上にバッファ層４３０が形成され、バッファ層４３０上に第１型トランジスタ用物質層４４０が形成される。基板４１０は、シリコン系基板である。また、基板４１０は、ｐ型不純物又はｎ型不純物でドーピングされる。例えば、基板４１０は、シリコン基板であり、ｐ型シリコン基板である。

【0059】

第１型トランジスタ用物質層４４０は、例えば第１型がｎ型である場合にＩＩＩ−Ｖ族物質で形成され、第１型がｐ型である場合にＩＶ族物質で形成される。シード層４２０は、ホウ素又はリンを含む。シード層４２０、バッファ層４３０、及び第１型トランジスタ用物質層４４０は、図１０〜図１６を参照して説明したシード層３２０、バッファ層３３０、及び第１型トランジスタ用物質層３４０と実質的に同一の材質で形成され、同一の動作を行うため、ここでは詳細な説明を省略する。

【0060】

図１８を参照すると、第１型トランジスタ用物質層４４０をエッチングし、第１型トランジスタ用第１層４４１及び第１パターン領域４１８を含む第１パターンを形成する。第１パターンの第１パターン領域４１８では、シード層４２０の一部が露出する。しかし、それに限定されるものではなく、第１パターンでバッファ層４３１が露出するようにエッチングすることができる。次に、図１９に示すように、第１型トランジスタ用第１層４４１及び露出したシード層４２０上に絶縁層４３４を形成する。絶縁層４３４は、酸化膜、窒化膜、又は酸窒化膜で形成される。例えば、絶縁層４３４は、シリコン酸化膜（ＳｉＯ_２）、シリコン窒化膜（ＳｉＮ_ｘ）、又はシリコン酸窒化膜（ＳｉＯ_ｘＮ_ｙ）で形成される。

【0061】

図２０を参照すると、絶縁層４３４をエッチングし、選択的成長のための第２パターンの第２パターン領域４５３を形成する。第２パターン領域４５３では、基板４１０が露出する。次に、図２１に示すように、第２パターン領域４５３に、選択的成長を介して第２型トランジスタ用第２層４５５を形成する。絶縁層４３４は、選択的成長工程におけるマスクとして使用される。第２層４５５は、ｎ型トランジスタ用又はｐ型トランジスタ用である。例えば、第１層４４１がｐ型である場合に第２層４５５がｎ型であり、第１層４４１がｎ型である場合に第２層４５５がｐ型である。第２層４５５がｎ型である場合、ＩＩＩ−Ｖ族物質、例えばＩｎＧａＡｓ、ＩｎＰ、ＩｎＳｂ、ＩｎＧａＳｂ、ＧａＳｂ、及びＩｎＡｓのうちの少なくとも一つを含む物質で形成される。第２層４５５がｐ型である場合、ＩＶ族物質、例えばＧｅを含む物質で形成される。

【0062】

第１層４４１の表面が絶縁層４３４によって覆われているため、第２層４５５は、基板４１０の露出した領域上にのみ選択的に成長する。

【0063】

図２２を参照すると、平坦化工程を介して第１層４４１及び第２層４５５の表面を平坦化する。次に、図２３を参照すると、第１層４４１の両側に、第１ソース電極Ｓ１１及び第１ドレイン電極Ｄ１１が形成される。或いは、第１層４４１の上部に、互いに離隔されるように第１ソース電極及び第１ドレイン電極が形成される。また、第２層４５５の両側に、第２ソース電極Ｓ１２及び第２ドレイン電極Ｄ１２が形成される。第１ゲート電極Ｇ１１の両側に、第１スペーサ４６３が具備される。第２ゲート電極Ｇ１２の両側に、第２スペーサ４７３が具備される。或いは、第２層４５５の上部に、互いに離隔されるように第２ソース電極Ｓ１２及び第２ドレイン電極Ｄ１２が具備される。そして、第１層４４１上に第１ゲート絶縁層４６０が具備され、第１ゲート絶縁層４６０上に第１ゲート電極Ｇ１１が具備される。また、第２層４５５上に第２ゲート絶縁層４７０が具備され、第２ゲート絶縁層４７０上に第２ゲート電極Ｇ１２が具備される。

【0064】

本発明の他の実施形態による製造方法によると、基板上にシード層を積層し、シード層上にバッファ層を積層した後、第１型トランジスタ用第１層を選択的成長させ、その上に更に第２型トランジスタ用第２層を選択的成長させることも可能である。

【0065】

一方、本発明の実施形態による製造方法を介して、ウェーハの１セル内に複数個の異種結合エピ構造を含むことができる。例えば、図２４に示す本発明の実施形態によるＣＭＯＳ素子をウェーハ上に具備する例のように、ウェーハ５００の１つのセル５０５内に、第１領域５１０、第２領域５２０、及び第３領域５３０を含む。第１領域５１０は、例えばシリコン領域であり、第２領域５２０は、例えばＩＩＩ−Ｖ族化合物領域であり、第３領域５３０は、例えばＧｅ領域である。例えば、第１領域５１０には光素子が具備され、第２領域５２０にはｎ型トランジスタが具備され、第３領域５３０にはｐ型トランジスタが具備される。光素子は、例えばＬＥＤ（ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ）、ＬＤ（ｌａｓｅｒ ｄｉｏｄｅ）、ＰＤ（ｐｈｏｔｏ ｄｉｏｄｅ）である。例えば、ｎ型トランジスタ及びｐ型トランジスタは、光素子の発光動作又は受光動作を支援する電子素子として動作する。また、そのような方式で、光素子集積（ｐｈｏｔｏｎｉｃ ｄｅｖｉｃｅ ｉｎｔｅｇｒａｔｉｏｎ）、光電子ハイブリッド回路集積（ｈｙｂｒｉｄ ｅｌｅｃｔｒｏｎｉｃ ａｎｄ ｐｈｏｔｏｎｉｃ ｃｉｒｃｕｉｔ ｉｎｔｅｇｒａｔｉｏｎ）が可能である。

【0066】

以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

【産業上の利用可能性】

【0067】

本発明の基板構造体とそれを含むＣＭＯＳ素子及びその製造方法は、例えば、小型電子機器関連の技術分野に効果的に適用可能である。

【符号の説明】

【0068】

１、１Ａ、１Ｂ、１Ｃ 基板構造体
１０、１１０、２１０、３１０、４１０ 基板
２０、２２０、３２０、４２０ シード層
２１ 第１層
２２ 第２層
２３ 第３層
２４ 第４層
３１ 第５層
３２ 第６層
３０、２３０、３３０、４３０、４３１ バッファ層
４０ 半導体層
１００、２００ ＣＭＯＳ素子
１２０ 第１シード層
１２１ 第２シード層
１３０ 第１バッファ層
１３１ 第２バッファ層
１４０、２４０、３４７、４４１ （第１型トランジスタ用）第１層
１４１、２４１、３５５、４５５ （第２型トランジスタ用）第２層
１５０、２５０ 第１絶縁層
１５１、２５１ 第２絶縁層
１５２、２５２ 第３絶縁層
３４０、４４０ 第１型トランジスタ用物質層
３４８、４１８ 第１パターン領域
３５０、４３４ 絶縁層
３５３、４５３ 第２パターン領域
３６０、４６０ 第１ゲート絶縁層
３６３、４６３ 第１スペーサ
３７０、４７０ 第２ゲート絶縁層
３７３、４７３ 第２スペーサ
５００ ウェーハ
５０５ １つのセル
５１０ 第１領域
５２０ 第２領域
５３０ 第３領域
Ｄ１、Ｄ２、Ｄ１１、Ｄ１２ ドレイン電極
Ｇ１、Ｇ２、Ｇ１１、Ｇ１２ ゲート電極
Ｓ１、Ｓ２、Ｓ１１、Ｓ１２ ソース電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】