特許第6529435号(P6529435)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6529435
(24)【登録日】2019年5月24日
(45)【発行日】2019年6月12日
(54)【発明の名称】ワイドコモンモードレンジ送信ゲート
(51)【国際特許分類】
   H03K 17/687 20060101AFI20190531BHJP
   H03K 17/693 20060101ALI20190531BHJP
【FI】
   H03K17/687 G
   H03K17/693 A
【請求項の数】9
【全頁数】10
(21)【出願番号】特願2015-542828(P2015-542828)
(86)(22)【出願日】2013年11月15日
(65)【公表番号】特表2016-501477(P2016-501477A)
(43)【公表日】2016年1月18日
(86)【国際出願番号】US2013070339
(87)【国際公開番号】WO2014078677
(87)【国際公開日】20140522
【審査請求日】2016年11月14日
(31)【優先権主張番号】13/677,858
(32)【優先日】2012年11月15日
(33)【優先権主張国】US
【前置審査】
(73)【特許権者】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ合同会社
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】シグフレド エマニュエル ゴンザレス ディアス
【審査官】 小林 正明
(56)【参考文献】
【文献】 米国特許出願公開第2012/0241859(US,A1)
【文献】 特開2009−182572(JP,A)
【文献】 特開2004−054629(JP,A)
【文献】 国際公開第2011/114948(WO,A1)
【文献】 特開2012−054694(JP,A)
【文献】 特表2007−538475(JP,A)
【文献】 特開2008−167556(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H03K 17/687
H03K 17/693
(57)【特許請求の範囲】
【請求項1】
装置であって、
アナログ入力ラインと、
アナログ出力ラインと、
前記アナログ入力ラインに電気的に接続される第1のドレインと、電圧入力ノードに電気的に接続される第1のゲートと、アナログ信号ノードに電気的に接続される第1のソースとを有し、所定の閾値電圧を有する第1のトランジスタと、
前記電圧入力ノードに電気的に接続される第2のドレインと第2のゲートとを有し、前記所定の閾値電圧とおおよそ等しい閾値電圧を有する第2のトランジスタと、
前記第2のトランジスタの第2のソースに電気的に接続される第3のドレインと第3のゲートと、前記アナログ信号ノードに電気的に接続される第3のソースとを有し、前記所定の閾値電圧とおおよそ等しい閾値電圧を有する第3のトランジスタであって、前記第2のトランジスタと前記第3のトランジスタとが、前記電圧入力ノードと前記アナログ信号ノードとの間に電気的に接続される、前記第3のトランジスタと、
前記アナログ信号ノードに電気的に接続される第4のソースと、前記電圧入力ノードに電気的に接続される第4のゲートと、前記アナログ出力ラインに電気的に接続される第4のドレインとを有し、前記所定の閾値電圧とおおよそ等しい閾値電圧を有する第4のトランジスタと、
バイアス電流を前記電圧入力ノードに提供するように電気的に接続される電流源と、
前記アナログ信号ノードから電流をシンクするように電気的に接続される電流シンクと、
低ドロップアウトレギュレータ回路要素であって
低ドロップアウトレギュレータ入力ラインに電気的に接続される第5のドレインと、前記アナログ出力ラインに電気的に接続される第5のゲートと、低ドロップアウトレギュレータ出力ラインと分圧器とに電気的に接続される第5のソースとを有する第5のトランジスタと、
前記分圧器に電気的に接続され、前記分圧器からの信号を基準電圧と比較するように構成され、フィードバック信号を前記アナログ入力ラインに出力するように構成される、エラー増幅器回路と、
を含む、前記低ドロップアウトレギュレータ回路要素と、
を含む、装置。
【請求項2】
請求項1に記載の装置であって、
前記アナログ信号ノードに電気的に接続されるアノードを有し、前記電圧入力ノードに電気的に接続されるカソードを有する、ダイオードを更に含む、装置。
【請求項3】
請求項1に記載の装置であって、
前記第1のトランジスタの前記第1のソースと第1のボディとに電気的に接続されるアノードと、前記第1のドレインに電気的に接続されるカソードとを有する、第1のトランジスタダイオードと、
前記第4のトランジスタの前記第4のソースと第4のボディとに電気的に接続されるアノードと、前記第4のドレインに電気的に接続されるカソードとを有する、第4のトランジスタダイオードと、
を更に含む、装置。
【請求項4】
請求項1に記載の装置であって、
前記第1のトランジスタと前記第2のトランジスタと前記第3のトランジスタと前記第4のトランジスタとが互いに隣接する位置に配置されたマッチドトランジスタである、装置。
【請求項5】
請求項1に記載の装置であって、
前記アナログ信号ノードの信号が前記アナログ入力ラインにより受信された信号によって決められ得るように、前記電流シンクが前記第2のトランジスタと前記第3のトランジスタとをバイアスするために用いられる電流をシンクするように構成される、装置。
【請求項6】
送信ゲート回路装置であって、
一定のゲートバイアスをマッチドトランジスタのアレイに提供するように構成される自己バイアスされたゲートドライブであって、
前記マッチドトランジスタのアレイの個別のトランジスタを横切るバイアス電流を提供するように構成される電流源と、
電圧入力ノードにおけるバイアス電圧を前記マッチドトランジスタのアレイの前記個別のトランジスタのためのゲート−ソース電圧の倍数に設定するために、前記マッチドトランジスタのアレイの前記個別のトランジスタを横切る前記バイアス電流をシンクするように構成される電流シンクと、
前記マッチドトランジスタのアレイの前記個別のトランジスタからの異なるセットのトランジスタであって、前記異なるセットのトランジスタの1つにおいて受信されるアナログ入力信号が、前記異なるセットのトランジスタのためのゲート−ソース電圧の倍数でバイアスされるべき前記異なるセットのトランジスタの別の1つからアナログ出力信号として出力されるように信号経路を提供するように構成される、前記異なるセットのトランジスタと、
を含む、前記自己バイアスされたゲートドライブと、
低ドロップアウトレギュレータ回路要素であって
自己バイアスされたゲートドライブからアナログ出力信号を受信するように低ドロップアウトレギュレータ入力ラインに電気的に接続され、分圧器を備える低ドロップアウトレギュレータ出力ラインに電気的に接続される、第5のトランジスタと、
前記分圧器に電気的に接続され、前記分圧器からの信号を基準電圧と比較するように構成され、フィードバック信号を前記自己バイアスされたゲートドライブに出力するように構成される、エラー増幅器回路と、
を含む、前記低ドロップアウトレギュレータ回路要素と、
を含み、
前記マッチドトランジスタのアレイの前記個別のトランジスタが第2のトランジスタと第3のトランジスタとを含み、
前記異なるセットのトランジスタが第1のトランジスタと第4のトランジスタとを含み、
前記第1のトランジスタが、所定の閾値電圧を有し、かつ、前記アナログ入力信号を受信するように構成されるアナログ入力ラインに電気的に接続される第1のドレインと、前記電圧入力ノードに電気的に接続される第1のゲートと、アナログ信号ノードに電気的に接続される第1のソースとを有し、
前記第2のトランジスタと前記第3のトランジスタとが、前記電圧入力ノードと前記アナログ信号ノードとの間に電気的に接続され、
前記第2のトランジスタが、前記所定の閾値電圧とおおよそ等しい閾値電圧を有し、かつ、前記電圧入力ノードに電気的に接続される第2のドレインと第2のゲートとを有し、
前記第3のトランジスタが、前記所定の閾値電圧とおおよそ等しい閾値電圧を有し、かつ、共に前記第2のトランジスタの第2のソースに電気的に接続される第3のドレインと第3のゲートと、前記アナログ信号ノードに電気的に接続される第3のソースとを有し、
前記第4のトランジスタが、前記所定の閾値電圧とおおよそ等しい閾値電圧を有し、かつ、前記アナログ信号ノードに電気的に接続される第4のソースと、前記電圧入力ノードに電気的に接続される第4のゲートと、前記アナログ出力ラインに電気的に接続される第4のドレインとを有する、装置。
【請求項7】
請求項に記載の装置であって、
前記第1のトランジスタの前記第1のソースと第1のボディとに電気的に接続されるアノードと、前記第1のドレインに電気的に接続されるカソードとを有する、第1のトランジスタダイオードと、
前記第4のトランジスタの前記第4のソースと第4のボディとに電気的に接続されるアノードと、前記第4のドレインに電気的に接続されるカソードとを有する、第4のトランジスタダイオードと、
を更に含む、装置。
【請求項8】
請求項に記載の装置であって、
前記第1のソースと前記第4のソースとに電気的に接続されるアノードを有し、前記電圧入力ノードに電気的に接続されるカソードを有する、ダイオードを更に含む、装置。
【請求項9】
請求項に記載の装置であって、
前記第1のソースと前記第4のソースとに電気的に接続されるアナログ信号ノードにおける信号が、前記第1のドレインにより受信されるアナログ入力信号によって決められ得るように、前記電流シンクが、前記第2のトランジスタと前記第3のトランジスタとをバイアスするために用いられる電流をシンクするように構成される、装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は概して送信ゲート回路に関連する。
【背景技術】
【0002】
種々の種類の電子デバイスがよく知られている。このような電子デバイスは、情報を渡すため又は種々の要素のオペレーションを作動させるために回路間又はデバイス同士で電子的にシグナリングし得る。例えば、現在の車両は、車両にわたって配置される様々な電子的に制御されたデバイスを含む。このようなデバイスは、処理のため、互いの間で及び/又はその車両の中央コンピュータに信号を送ることができる。このような信号を送るため、スイッチは、整然とした通信を促進するようにこのような信号を送信又は阻止する。例えば、送信ゲート又はアナログスイッチが、他のデバイス又は回路要素への入力信号の通過を制御することができる。1つの状態において、送信ゲートは信号を阻止し、別の状態において、送信ゲートはその入力における信号をその出力に渡す。
【0003】
このアプリケーションを扱うための1つの既知のアプローチを図1に図示し、図1は、NMOSトランジスタ14に接続されるPMOSトランジスタ12を含む回路10を図示する。回路10は、2つのトランジスタ12及び14のそれぞれのゲートへの電圧により制御される。第1の電圧が、入力における信号が出力に通過し得るようにトランジスタ12及び14両方を開き、第2の電圧が、入力及び出力間を如何なる信号も通過しないように阻止するためにトランジスタ12及び14両方を閉じる。
【0004】
このような標準的な送信ゲートは種々の欠点を有する。例えば、トランジスタ12及び14は、入力信号が高すぎるとき、そうするように特別に設計及び構築されない限りこのような信号を物理的に扱うことができないため、入力信号がクランプ又はカットオフされ得る。また、ゲートのPMOSトランジスタ上の寄生ダイオード効果に起因して、バックフィード信号が入力から出力へ伝わり得る。このような送信ゲートはまた、入力信号が幅広い範囲で変化するとき又は送信ゲートを制御するための電力が変化するとき、著しい信号劣化又は変化なしに入力信号を通過させることができない可能性がある。
【発明の概要】
【0005】
例示の実施例は、一定のゲートバイアスを提供するためにそのトランジスタを自己バイアスする送信ゲートを説明する。一定のゲートバイアスは、入力信号がゲートの出力へうまく通過され得るように安定した経路を提供し、高入力信号の場合にトランジスタのゲート酸化物を保護する。
【0006】
一つのこのようなアプローチにより、マッチドトランジスタが、バイアス電流を提供するように構成される電流源を備えた電圧入力ノードによりバイアスされるように配される。一つのこのような例における電流源は、マッチドトランジスタのアレイの個別のトランジスタにわたってバイアス電流を提供するように構成される。電圧入力ノードにおけるバイアス電圧を、マッチドトランジスタのアレイの個別のトランジスタのためのゲート‐ソース電圧の倍数に設定するように、電流シンクが、マッチドトランジスタのアレイの個別のトランジスタにわたってバイアス電流をシンクするように構成される。マッチドトランジスタのアレイの個別のトランジスタからのトランジスタの異なるセットが、トランジスタの異なるセットの一つにおいて受信されるアナログ入力信号が、トランジスタの異なるセットの別の一つからのアナログ出力信号として出力されるように信号経路を提供するように構成される。トランジスタの異なるセットは、トランジスタの異なるセットのためのゲート‐ソース電圧の倍数で自己バイアスされる。
【0007】
このように構成されると、入力信号がバイアス信号に悪影響を与えないか又は送信ゲートのトランジスタを容易に損傷させないので、ワイドコモンモードレンジが適応され得る。この送信ゲートトポロジーにより、一定のゲート‐ソース電圧バイアスが、トランジスタの異なるセットのドレインソース抵抗をプロセス変動にわたって一定に保ち得る。これらの及び他の利点は、これ以降の詳細な説明を参照し考察することで明確になり得る。
【図面の簡単な説明】
【0008】
図1】例示の従来の送信ゲートを図示する。
【0009】
図2】例示の一実施例に従った例示の送信ゲートを図示する。
【0010】
図3】オペレーションの例示の方法のフローチャートである。
【0011】
図4】低ドロップアウトレギュレータ回路に組み込まれる例示の送信ゲートを図示する。
【0012】
図5】2つの送信ゲートを組み込む例示の低ドロップアウトレギュレータ回路を図示する。
【発明を実施するための形態】
【0013】
図2は、アナログ入力ライン205及びアナログ出力ライン210を有する装置200を図示する。第1のトランジスタ220が、アナログ入力ライン205に電気的に接続される第1のドレイン222、電圧入力ノード230に電気的に接続される第1のゲート224、及びアナログ信号ノード235に電気的に接続される第1のソース226を含む。装置200は更に、第2のトランジスタ240及び第3のトランジスタ250を含む。第2のトランジスタ240及び第3のトランジスタ250は、電圧入力ノード230とアナログ信号ノード235との間に電気的に接続される。図示する例において、第2のトランジスタは、電圧入力ノード230に電気的に接続される第2のドレイン242及び第2のゲート244を有する。第3のトランジスタ250は、第3のドレイン252及び第3のゲート254を有し、これらはいずれも、第2のトランジスタ240の第2のソース246に電気的に接続される。第3のトランジスタ250はまた、アナログ信号ノード235に電気的に接続される第3のソース256を有する。第4のトランジスタ260が、アナログ信号ノード235に電気的に接続される第4のソース266、アナログ信号ノード230に電気的に接続される第4のゲート264、及びアナログ出力ライン210に電気的に接続される第4のドレイン262を含む。
【0014】
バイアス電流を電圧入力ノード230に提供するために電流源270が電気的に接続される。アナログ信号ノード235からのシンク電流に電流シンク280が電気的に接続される。電流シンクは、アナログ信号ノード235が、アナログ入力ライン205により受信された信号によって決められ得るように、第2のトランジスタ240及び第3のトランジスタ250をバイアスするために用いられる電流をシンクするように構成される。
【0015】
1つのアプローチにより、第1のトランジスタ220、第2のトランジスタ240、第3のトランジスタ250、及び第4のトランジスタ260は高電圧マッチドトランジスタである。「マッチドトランジスタ」というフレーズは、バイポーラNPNトランジスタ又は2つのエンハンスメントN型MOSFETなど、同じ種類の2つ又はそれ以上のトランジスタを意味することが当業界で知られており、これらのトランジスタは、製造、選択、又はその両方のいずれかにより、同様の特性を有する。より特性が近いほどよりマッチングがよくなる。マッチドトランジスタをつくるための1つのアプローチは、トランジスタ製造プロセスの間単一ダイ上にそれらを共に又は隣り合ってつくることである。マッチドトランジスタである第2のトランジスタ240及び第3のトランジスタ250をバイパスするために用いられる電流源270から電流を取り除く電流シンク280を備え、アナログ入力ライン205とアナログ出力ライン210との間の信号経路は、バイアスにより妨害されない。このように構成されると、アナログ信号ノード235は、アナログ入力ライン205における入力アナログ信号によって決まり、これは、入力アナログ信号が何であろうと、電圧入力ノード230を、第2のトランジスタ240及び第3のトランジスタ250のためのゲート‐ソースバイアス電圧の2倍まで自己バイアスさせる。入力アナログ信号が上及び下に動くにつれて、第1のトランジスタ220及び第4のトランジスタ260のゲート‐ソース電圧は、電流源270及び電流シンク280により強いられる電流ノードオペレーションのため、それらのトランジスタのためのゲート‐ソース電圧の2倍までバイアスされ続ける。このようなトポロジーにより、アナログ入力電圧に関わらずトランジスタのゲート酸化物のインテグリティを損なうことのない一定のゲート・ソース電圧が提供される。
【0016】
図2の例示は、装置200のオペレーションを促進する更なる要素を含む。例えば、装置200は更にダイオード290を含み、ダイオード290は、アナログ信号ノード235に電気的に接続されるアノード291を有し、電圧入力ノード230に電気的に接続されるカソード292を有する。このダイオード290は、回路内の遷移事象を抑制することを助ける。付加的なダイオードが種々のトランジスタに接続され得る。例えば、第1のトランジスタダイオード293が、第1のトランジスタ220の第1のソース226及び第1のボディ227に電気的に接続されるアノード294と、第1のドレイン226に電気的に接続されるカソード295とを有し得る。同様に、第4のトランジスタダイオード296が、第4のトランジスタ260の第4のソース266及び第4のボディ267に電気的に接続されるアノード297と、第4のドレイン262に電気的に接続されるカソード298とを有し得る。これらのダイオード293及び296は、関連するトランジスタ220及び260のオペレーションを促進する。
【0017】
アナログ入力ライン205とアナログ出力ライン210との間の信号経路を選択的に開く又は閉じるように、スイッチS1、S2、及びS3が回路にわたって種々の地点に配置される。例えば、信号を回路200にわたって通過させるには、電流シンク280を動作させるようにスイッチS2が開き、電流源270が電流を電圧入力ノード230に通過させ得るようにスイッチS3が閉じる。スイッチS1は開であり、そのため、電圧入力ノード230における信号が、接地に渡される代わりに、回路200の種々のその他の要素に渡される。信号がアナログ出力ライン210に渡されないように回路200をオフにするには、スイッチS1、S2、及びS3はそれらのそれぞれの反対の位置をとる。そのため、スイッチS1が閉じて電圧入力ノード230を接地させ、スイッチS2が閉じて、電流シンク280近くのアナログ信号ノード235を接地させ、スイッチS3が開いて、入力電圧Vin及び電流源270から回路200をカットオフする。バイアス電圧又は電流を備えず、トランジスタ220、240、250、及び260がオフになり、信号をそれらのそれぞれのドレイン及びソースの間に通過させない。また、どんな信号が電圧入力ノード230に残されても、信号がアナログ出力ライン210へ渡されないことを更に確実にするためにアナログ信号ノード235が接地にプルされる。スイッチS1、S2、及びS3は、当業界で既知の方法を用いて個別のコントローラ(図示せず)により制御される。当業者であれば、指令で送信ゲートをシャットオフするための他の設計も想起し得るであろう。
【0018】
図2は、単なる1つの例示のアプローチを図示している。一般的に、これらの教示に従った送信ゲート回路は、マッチドトランジスタのアレイに一定のゲートバイアスを提供するように構成される、自己バイアスされたゲートドライブを含み得る。一定のゲートバイアスは、完全に「一定」である必要はなく、このような回路の能力内の所与の小さな範囲内であるだけでよい。電流源が、マッチドトランジスタのアレイの個別のトランジスタにわたってバイアス電流を提供する。図2は、N型MOSFETトランジスタ240及び260を個別のトランジスタとして図示するが、異なる数又はタイプのトランジスタを用いることができる。電圧入力ノードのバイアス電圧を、マッチドトランジスタのアレイの個別のトランジスタのためのゲート‐ソース電圧の倍数に設定するために、電流シンクが、マッチドトランジスタのアレイの個別のトランジスタにわたってバイアス電流をシンクする。マッチドトランジスタのアレイの個別のトランジスタからのトランジスタの異なるセットが、トランジスタの異なるセットの一つにおいて受信されるアナログ入力信号が、トランジスタの異なるセットの別の一つからのアナログ出力信号として出力されるように信号経路を提供する。図2の例において、トランジスタ220及び260は、マッチドトランジスタのアレイからのN型MOSFETトランジスタの異なるセットを表すが、異なる数又はタイプのトランジスタを用いることができる。トランジスタのこの異なるセットは、トランジスタの異なるセットのためのゲート‐ソース電圧の倍数でバイアスされる。
【0019】
図3は、送信ゲート回路の電圧入力ノードにおいてバイアス電流を受信すること310を含む、例示の方法300を図示する。トランジスタは電圧入力ノードからバイアスされる320。例えば、第1のトランジスタ、第2のトランジスタ、及び第4のトランジスタは電圧入力ノードから、また、第3のトランジスタは第2のトランジスタの第2のソースからの電流からバイアスされる。方法300は更に、電圧入力ノードに、第2のトランジスタ及び第3のトランジスタのためのゲート‐ソース電圧の2倍のバイアス信号に強いるように、第1のトランジスタの第1のソース、第3のトランジスタの第3のソース、及び第4のトランジスタの第4のドレインに電気的に接続されるアナログ信号ノードからの電流をシンクすること330を含む。このアプローチはまた、第1のトランジスタ及び第4のトランジスタを、第1のトランジスタ及び第4のトランジスタのためのゲート‐ソース電圧の2倍までバイアスする。第1のトランジスタの第1のドレインにおいてアナログ入力信号が受信され340、アナログ入力信号に対応するアナログ出力信号が、第4のトランジスタの第4のドレインに電気的に接続されるアナログ出力ラインにおいて出力される350。トランジスタは自己バイアスされバイアス電流がシンクされるので、送信ゲートを介する送信の間アナログ信号はゆがめられない。
【0020】
これらの教示に従った送信ゲートが、種々の応用例に組み込まれ得る。図4に示す一つのこのような例において、図2の送信ゲート回路200が、低ドロップアウトレギュレータ回路400に組み込まれる。低ドロップアウトレギュレータ回路要素400は、低ドロップアウトレギュレータ入力ライン405に電気的に接続される第5のドレイン412と、アナログ出力ライン210に電気的に接続される第5のゲート414と、低ドロップアウトレギュレータ出力ライン及び分圧器420に電気的に接続される第5のソース416とを有する第5のトランジスタ410を含む。分圧器420は、回路400のオペレーションを制御するためにフィードバックを提供する分析のため低ドロップアウトレギュレータ回路400の出力をステップダウンする。エラー増幅器回路430が、分圧器420に電気的に接続され、分圧器420からの信号を基準電圧Vrefと比較するように、及び送信ゲート回路200のアナログ入力ライン205にフィードバック信号を出力するように構成される。
【0021】
このような構成により、低ドロップアウトレギュレータの電流容量を増大させるため並列の複数のパワーFETベースの送信ゲートを用いるための低ドロップアウトレギュレータの設計における柔軟性が提供される。並列の2つの送信ゲートを用いる例示の構成を図5に図示する。低ドロップアウトレギュレータ500に対するこのアプローチにおいて、2つの送信ゲート200が、エラー増幅器530の出力に電気的に接続されるそれらの入力ラインを有する。2つの送信ゲート200のアナログ出力ラインは、図4に関連して上述したものに類似する方式で、それぞれのトランジスタ510及び511に電気的に接続される。2つのトランジスタ510及び511からの出力ラインは、低ドロップアウトレギュレータ500から単一の出力を提供するように電気的に接続される。利用可能な複数の送信ゲートを有することにより、より多くの電流が、個別の回路要素に対する障害が生じ得る前に、低ドロップアウトレギュレータ500により扱われ得る。
【0022】
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。
図1
図2
図3
図4
図5