特許第6529906号(P6529906)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許6529906データ保持フローティングゲートキャパシタを備えるシリサイド化集積回路
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6529906
(24)【登録日】2019年5月24日
(45)【発行日】2019年6月12日
(54)【発明の名称】データ保持フローティングゲートキャパシタを備えるシリサイド化集積回路
(51)【国際特許分類】
   H01L 21/822 20060101AFI20190531BHJP
   H01L 27/04 20060101ALI20190531BHJP
   H01L 27/10 20060101ALI20190531BHJP
   H01L 21/336 20060101ALI20190531BHJP
   H01L 29/788 20060101ALI20190531BHJP
   H01L 29/792 20060101ALI20190531BHJP
【FI】
   H01L27/04 V
   H01L27/10 481
   H01L29/78 371
【請求項の数】21
【全頁数】19
(21)【出願番号】特願2015-520493(P2015-520493)
(86)(22)【出願日】2013年6月27日
(65)【公表番号】特表2015-522214(P2015-522214A)
(43)【公表日】2015年8月3日
(86)【国際出願番号】US2013048139
(87)【国際公開番号】WO2014004797
(87)【国際公開日】20140103
【審査請求日】2016年6月16日
【審判番号】不服-12453(P-12453/J1)
【審判請求日】2017年8月23日
(31)【優先権主張番号】13/534,865
(32)【優先日】2012年6月27日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ合同会社
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】カイピン リウ
(72)【発明者】
【氏名】アミタヴァ チャタジー
(72)【発明者】
【氏名】イムラン マフムード カン
【合議体】
【審判長】 深沢 正志
【審判官】 小田 浩
【審判官】 加藤 浩一
(56)【参考文献】
【文献】 米国特許第8178915号明細書
【文献】 米国特許出願公開第2006/0163669号明細書
【文献】 特開平02−203558号公報
(58)【調査した分野】(Int.Cl.,DB名)
H01L27/06
H01L27/04
(57)【特許請求の範囲】
【請求項1】
アナログ半導体集積回路のための電気的にプログラム可能なキャパシタ構造を含む、ボディの半導体表面において形成される集積回路であって、前記集積回路が、
第1のポリシリコン電極と、
前記第1のポリシリコン電極の上に配置されるシリサイドブロック膜であって、窒化ケイ素の層の下にある酸化ケイ素の層を含む、前記シリサイドブロック膜と、
前記シリサイドブロック膜の上に配置され、前記シリサイドブロック膜の前記窒化ケイ素の層と直に接する、キャパシタ誘電体膜と、
金属を含み、或る導体レベルに形成される第1の導電プレートであって、前記第1のポリシリコン電極の第1の部分の上に配置され、それとの間に前記キャパシタ誘電体膜を備える、前記第1の導電プレートと、
直接反応により形成される金属シリサイドで被覆される部分を少なくとも有し、前記第1のポリシリコン電極と同じポリシリコン層から形成される、第2のポリシリコン電極と、
金属を含み、前記導体レベルに形成される第2の導電プレートであって、前記第2のポリシリコン電極の前記被覆部分の前記金属シリサイドの上に配置され、それとの間に前記キャパシタ誘電体膜を備え、前記キャパシタ誘電体膜が前記第2のポリシリコン電極の前記被覆部分と直に接する、前記第2の導電プレートと、
を含む、集積回路。
【請求項2】
請求項1に記載の集積回路であって、
前記第1及び第2の導電プレートが金属窒化物で構成される、集積回路。
【請求項3】
請求項2に記載の集積回路であって、
前記金属窒化物が窒化タンタルである、集積回路。
【請求項4】
請求項1に記載の集積回路であって、
前記金属シリサイドがコバルトシリサイドである、集積回路。
【請求項5】
請求項1に記載の集積回路であって、
前記キャパシタ誘電体膜が、窒化ケイ素の第1の層と、前記窒化ケイ素の第1の層に重なる酸化ケイ素の第1の層と、前記酸化ケイ素の第1の層に重なる窒化ケイ素の第2の層とを含む、集積回路。
【請求項6】
請求項5に記載の集積回路であって、
前記キャパシタ誘電体膜の前記窒化ケイ素の第1の層が、前記シリサイドブロック膜の前記窒化ケイ素の層に直接的に重なる、集積回路。
【請求項7】
請求項1に記載の集積回路であって、
半導体表面の第1及び第2のアクティブ領域と、
前記半導体表面の前記第1及び第2のアクティブ領域の上に配置されるゲート誘電体膜と、
前記第2のアクティブ領域内に形成されるソース及びドレインのドープされた領域と、
を更に含み、
第1のトンネルキャパシタを形成するように、前記第1のポリシリコン電極が、前記第1のアクティブ領域の上に延び、それとの間に前記ゲート誘電体膜を備える、第2の部分を有し、
前記第1のポリシリコン電極が、前記ソース及びドレインのドープされた領域の間の前記半導体表面の上に延び、トランジスタゲート電極として機能する、第3の部分を有する、集積回路。
【請求項8】
請求項7に記載の集積回路であって、
前記半導体表面の第3のアクティブ領域を更に含み、
第2のトンネルキャパシタを形成するように、前記第1のポリシリコン電極が、前記第3のアクティブ領域の上に延び、それとの間に配置される前記ゲート誘電体膜を備える、第4の部分を有する、集積回路。
【請求項9】
ボディの半導体表面において形成されるアナログ半導体集積回路のための電気的にプログラム可能なキャパシタ構造を作製する方法であって、
前記半導体表面の位置に隔離誘電体構造を形成することであって、前記隔離誘電体構造が、それら間の前記表面のアクティブ領域を画定する、前記隔離誘電体構造を形成するステップと、
その後、多結晶シリコンで構成される電極層を全体に形成するステップと、
その後、前記電極層上に、窒化ケイ素の第1の層の下にある酸化ケイ素の第1の層を含むシリサイドブロック膜を堆積するステップと、
露出された表面に前記窒化ケイ素の第1の層を備える第1の電極に対応する前記電極層の一部の上に前記シリサイドブロック膜が残り、第2の電極に対応する前記電極層の一部から前記シリサイドブロック膜が除去されるように、前記電極層の一部から前記シリサイドブロック膜を選択的に除去するステップと、
その後、金属シリサイドを形成するために、前記第2の電極に対応する前記一部を含む、前記多結晶シリコン電極層の露出された部分を金属と反応させるステップと、
その後、キャパシタ誘電体層を全体に堆積するステップと、
その後、金属を含む導体層を堆積するステップと、
隔離誘電体構造に重なる位置において前記第1の電極の一部に重なり、それとの間に前記キャパシタ誘電体層と前記シリサイドブロック膜とを備える、第1の導電プレートを画定するように、及び、前記第2の電極の一部に重なり、それとの間に前記キャパシタ誘電体層を備える、第2の導電プレートを画定するように、前記導体層の一部を除去するステップと、
を含む、方法。
【請求項10】
請求項9に記載の方法であって、
前記シリサイドブロック膜を選択的に除去するステップの後であって前記反応させるステップの前に、前記金属の層を全体に形成するステップを更に含む、方法。
【請求項11】
請求項10に記載の方法であって、
前記反応させるステップの後に、前記金属の非シリサイド部分を除去するステップを更に含む、方法。
【請求項12】
請求項10に記載の方法であって、
前記シリサイドブロック膜を選択的に除去するステップの後であって前記金属の層を形成するステップの前に、表面クリーンアップを行なうステップを更に含む、方法。
【請求項13】
請求項9に記載の方法であって、
前記シリサイドブロック層を堆積するステップの前に、前記第1及び第2の電極を画定するように前記電極層の一部を除去するステップを更に含み、前記第1の電極が隔離誘電体構造に重なる一部を含む、方法。
【請求項14】
請求項13に記載の方法であって、
前記シリサイドブロック層を堆積するステップが、
前記第1及び第2の電極の上に前記酸化ケイ素の第1の層を形成することと、
前記酸化ケイ素の第1の層の上に前記窒化ケイ素の第1の層を堆積することと、
を含み、
前記選択的に除去するステップが、前記酸化ケイ素の第1の層と前記窒化ケイ素の第1の層とが前記第1の電極の上に残るように、前記第2の電極から前記酸化ケイ素の第1の層と前記窒化ケイ素の第1の層とを除去する、方法。
【請求項15】
請求項14に記載の方法であって、
前記酸化ケイ素の第1の層を形成するステップの後に、前記酸化ケイ素の第1の層をアニールするステップを更に含む、方法。
【請求項16】
請求項9に記載の方法であって、
前記導体層が金属窒化物を含む、方法。
【請求項17】
請求項16に記載の方法であって、
前記金属窒化物が窒化タンタルである、方法
【請求項18】
請求項9に記載の方法であって、
前記反応させるステップが、コバルトシリサイドを形成するように、前記第2の電極の多結晶シリコンをコバルトと反応させる、方法。
【請求項19】
請求項9に記載の方法であって、
前記アクティブ領域の上にゲート誘電体層を形成するステップと、
アクティブ領域に重なる複数の部分を有する第1の電極を形成するステップと、
第1のアクティブ領域に重なる前記第1の電極の一部の向かい合う両側にソース及びドレイン領域を形成するステップと、
を更に含む、方法。
【請求項20】
請求項19に記載の方法であって、
前記第1の電極の少なくとも一部が、第2及び第3のアクティブ領域に重なり、
前記ソース及びドレイン領域を形成するステップが、前記第2及び第3のアクティブ領域に重なる前記第1の電極の一部の向かい合う両側にもソース及びドレイン領域を形成する、方法。
【請求項21】
請求項9に記載の方法であって、
前記キャパシタ誘電体膜を堆積するステップが、
窒化ケイ素の第2の層を全体に堆積することと、
その後、酸化ケイ素の第2の層を全体に堆積することと、
その後、窒化ケイ素の第3の層を全体に堆積することと、
を含む、方法。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、半導体集積回路に関し、より詳細には、アナログ電圧レベルを定義するキャパシタ構造を含む集積回路に関する。
【背景技術】
【0002】
重要なタイプの半導体集積回路は、入出力信号及び情報がアナログドメインで通信及び処理されるアナログ回路機能を実装する回路である。典型的に、アナログ集積回路機能は、オンチップで設定及びレギュレートされる基準レベル(電圧及び電流)に依存する。アナログ集積回路が適切に機能すること、特に、電源電圧、温度、及びその他の動作条件における変動に際しても適切に機能することは、そのような変動の際の基準電圧及び電流の安定性に大きく依存することが多い。しかしながら、集積回路の物理パラメータに反映される製造上のばらつきがそれらの集積回路で生成される基準レベルに影響を与え得る。従って、多くのアナログ集積回路は、集積回路内の他の回路機能と同様に、オンチップ精密基準回路を「トリミング」又は調整するためのなんらかの機能を含む。典型的に、トリミングは製造された生(raw)回路の性能の電気的測定、又はその他の評価の後、製造元において行なわれる。
【0003】
近年、プログラマブル不揮発性メモリ要素は、例えばヒューズ又はアンチヒューズの交換の際の、トリミング要素として用いられるものと考えられてきた。これらの不揮発性メモリ要素の例としては、トランジスタの状態がフローティングキャパシタプレート等のフローティングゲート電極においてトラップされる電荷によって定義されるフローティングゲート金属酸化物半導体(MOS)トランジスタが含まれる。このデバイスのプログラミングは、ファウラーノルドハイムトンネリング、及びホットキャリア注入等のメカニズムを介して達成される。フローティングゲート構造のプログラミングは、最近のプログラミング手法に従って電荷をプログラム可能な精度であるため、及び、プログラミング演算が純粋に電気的手段のみにより実行され得るため、トリミング技法として魅力的である。
【0004】
しかしながら、フローティングゲート要素による回路パラメータのトリミングは、トリミングが製造時にのみ行われ得ることを考慮すると、トラップされた電荷をデバイスの寿命の間フローティングゲートで保持することを必要とする。アナログ集積回路における従来のキャパシタ誘電体膜は、時間と共に或る程度のリークを示すことが観察されている。そのような従来のキャパシタ誘電体の一例は、プラズマエンハンスト化学気相成長(PECVD)によって堆積された窒化ケイ素である。このように、従来のアナログ回路でのフローティングゲートキャパシタ技術の利用は、特にプログラマブルキャパシタのための誘電体膜の堆積、付加的な導体層の堆積及びパターニング等の付加的なコストのかかるプロセスを必要とし得る。
【0005】
Ahuja等の「超精密500−nA CMOSフローティングゲートアナログ電圧基準」、J. Solid-State Circ、Vol.40、No.12(IEEE, December 2005)、pp.2364-72は、精密アナログ基準回路でのフローティングゲート技術の利用を記載している。この文献では、フローティングゲートデバイスが、ダブルレベルポリシリコンデバイスとして構成されている。2つのポリシリコンレベル間のトンネリング領域は、400Åの二酸化ケイ素膜として形成される。別個のトンネリング酸化物膜を堆積する必要があるとすると、この構造に実装される製造プロセスは、相対的に高価であると考えられる。また、このアプローチは、相対的に厚いトンネリング酸化物膜を用い、その結果、単位面積当たりの静電容量が相対的に小さくなる。
【非特許文献1】Ahuja et al, "A Very High Precision 500-nA CMOS Floating-Gate Analog Voltage Reference", J. Solid-State Circ, Vol. 40, No. 12 (IEEE, December 2005), pp. 2364 - 72
【0006】
参照として本願に組み込まれる、同時継続中の本発明の譲受人に譲渡された、2011年3月23日出願の米国特許出願、出願番号13/070,222、発明の名称「アナログフローティングゲート集積回路のための低リークキャパシタ」、は集積回路におけるアナログフローティングゲート電極を記載している。その中に記載されるように、アナログフローティングゲート電極は、トランジスタゲート電極、メタル・ツー・ポリ(metal-to-poly)ストレージキャパシタのプレート、及び、ポリ・ツー・アクティブ(poly-to-active)トンネリングキャパシタのプレートとして機能する部分を備える、単一の多結晶シリコンゲート要素として形成される。シリサイドブロック二酸化ケイ素は、電極へのシリサイド被覆(cladding)の形成をブロックし、一方、集積回路の他のポリシリコン構造はシリサイド被覆される。
【特許文献1】米国特許出願願番号13/070,222号
【発明の概要】
【0007】
記載の実施形態では、アナログ製造プロセスフローにおける後続のプロセスを考慮して堅牢なデータ保持能力を有する、アナログ回路のためのプログラマブルフローティングゲート要素、及びその作製方法が提供される。
【0008】
実施形態では、フローティングゲート要素が、長期に亘り低リークを示すキャパシタのプレートを含む、上記のような要素及び方法が提供される。
【0009】
実施形態では、同一集積回路に形成されるキャパシタの母集団のうちで、及び集積回路の母集団に対して、一貫したデータ保持能力が提供される、上記のような要素及び方法が提供される。
【0010】
実施形態では、フローティングゲート要素と同一レベルにおけるプレートを備える他のキャパシタが単位面積当たり高静電容量を有する、上記のような要素及び方法が提供される。
【0011】
実施形態では、高電圧回路用途に適合する上記のような要素及び方法が提供される。
【0012】
実施形態が、ポリシリコンゲート電極と、コバルトシリサイド等の金属シリサイドで被覆されたキャパシタプレートとを備える高性能回路を含む集積回路、及びそれを製造する方法に実装され得る。そのような集積回路において、同一ポリシリコンゲートレベルのフローティングゲート電極が、シリサイドブロック膜によって、直接反応シリサイド化から保護される。フローティングゲート電極の一部が、それらの間にゲート誘電体を備えてアクティブ領域に重なり、ストレージキャパシタのプレートとして機能する。ストレージキャパシタの他のプレートは、それらの間にシリコンブロック膜と別の誘電体膜を備えて、金属又は金属窒化物プレートで形成される。シリサイドブロック膜は、窒化ケイ素の頂部層の下にある二酸化ケイ素の層を含む。シリサイドブロック膜は高性能回路キャパシタのポリシリコンプレートから除去される。高性能回路キャパシタのポリシリコンプレートのシリサイド化に続いて、シリサイド化ポリシリコンプレート及びストレージキャパシタプレートのシリサイドブロック膜の上に、キャパシタ誘電体膜が形成される。ストレージキャパシタが、シリサイドブロック膜の誘電体、及び非シリサイド化ポリシリコンプレートに重なるキャパシタ誘電体膜を有し、高性能回路キャパシタが、シリサイド化ポリシリコンプレートに重なるキャパシタ誘電体膜の誘電体を有するように、金属又は金属化合物要素が両方のキャパシタの頂部プレートを形成する。
【図面の簡単な説明】
【0013】
図1】本発明の原理に従って構成されたプログラマブルフローティングゲートデバイスの概略図である。
【0014】
図2図1に示すデバイスの物理的構成の平面図である。
【0015】
図3a図2のデバイスの断面図である。
図3b図2のデバイスの断面図である。
図3c図2のデバイスの断面図である。
図3d図2のデバイスの断面図である。
図3e図2のデバイスの断面図である。
【0016】
図4図3aのデバイスの一部の詳細図である。
【0017】
図5図2図3eのデバイスを作製するための例示の方法を示すフローチャートである。
【0018】
図6図2のデバイスのシリサイドブロック膜及びキャパシタ誘電体に対応するエネルギー図である。
【発明を実施するための形態】
【0019】
製造後にプログラム調整可能なアナログ回路において有利に実装されるものとして、例示の実施形態を説明する。同じ原理が「フラッシュ」又は「非フラッシュ」タイプのいずれかの電気的消去可能なプログラマブルリードオンリーメモリ(EEPROM)機能を備える集積回路等を含む、他の回路及び構造用途に実装され得る。
【0020】
図1は、例示の実施形態に従ったアナログフローティングゲート電極2を含む回路を概略的に示す。この例において、アナログフローティングゲート電極2は、多数の機能を行なう単一電極である。電極2は、金属酸化物半導体(MOS)トランジスタ4のためのゲート電極として、又はストレージキャパシタ6の第1のプレートとして機能する。トランジスタ4は、アナログ回路又は、増幅器等の他の機能の入力のところに存在し得る。ストレージキャパシタ6の第2のプレートが、基準電圧、即ちこの例では接地に結合される。動作においては、ストレージキャパシタ6を横切って蓄積される電圧がMOSトランジスタ4のゲートの電圧を決定し、従って、所与のドレイン・ソースバイアスについて、トランジスタ4がドレインDとソースSとの間を導電させる程度を決定する。
【0021】
アナログフローティングゲート電極2は、トンネルキャパシタ8p、8nによって、特定のアナログ状態にプログラムされ得る。また、アナログフローティングゲート電極2は、トンネルキャパシタ8p、8nの各々の第1のプレートとして機能する。この例では、トンネルキャパシタ8pの第2のプレートが端子TPに接続され、トンネルキャパシタ8nの第2のプレートが端子TNに接続される。ファウラーノルドハイムトンネリングのようなメカニズムを可能にして、バイアスに依存して、端子TP、TNとアナログフローティングゲート電極2との間で電荷を移動させるために、トンネルキャパシタ8p、8nのためのキャパシタ誘電体は相対的に薄いと考えられている。
【0022】
動作において、トンネルキャパシタ8nを介してトンネルする電子によるアナログフローティングゲート電極2のプログラミングは、端子TPの電圧に対して及びストレージキャパシタ6の反対のプレートの接地基準電圧に対して、適切な負の電圧のパルスを端子TNに印加することによって実行される。完全にプログラムされたレベルのための、そのような「プログラミング」パルスの例は、およそ20msec間の、端子TP及び接地に対する端子TNにおける約−11ボルトの電圧である。キャパシタ8n、8p、6の分圧器は、トンネルキャパシタ8nを横切って現れる電圧のほとんどとなり、電子を、そのキャパシタ誘電体を介してアナログフローティングゲート電極2にトンネルさせる。アナログフローティングゲート電極2と任意の他の回路要素との間に、直接(即ち、DC)接続が無いことを考慮すると、それらの電子は、アナログフローティングゲート電極2でトラップされたままとなる。逆に、端子TNに対して及びストレージキャパシタ6の反対のプレートの接地基準電圧に対して、適切な正の電圧を端子TPに印加すると、電子が、アナログフローティングゲート電極2からトンネルキャパシタ8pを介して端子TPにトンネルすることによって、除去され得る。キャパシタ8n、8p、6の分圧器は、トンネルキャパシタ8pを横切って現れる電圧のほとんどとなり、電子が、アナログフローティングゲート電極2からそのキャパシタ誘電体を介してトンネルすることが可能になる。完全にプログラムされたレベルを除去するための、そのような「消去」パルスの例は、およそ20msec間の、端子TN及び接地に対する端子TPにおける約+11ボルトの電圧である。プログラム及び消去パルスの持続時間は、アナログフローティングゲート電極2での電荷の状態を正確に設定するように調整され得る。このように、アナログフローティングゲート電極2でトラップされた電荷はストレージキャパシタ6を横切る電圧を定義し、従って、MOSトランジスタ4のゲートでの電圧を定義する。トンネルキャパシタ8n、8pは、このようにしてアナログフローティングゲート電極2での電荷の正確な設定を可能にし、従って、MOSトランジスタ4を含む回路のアナログ状態の正確な調整を可能にする。
【0023】
アナログフローティングゲート構造は、基準電圧回路、プログラマブルゲートアレイ構造、アナログ回路及びデジタル回路における基準回路のためのトリム機能、レベルシフト回路、マルチビットEEPROMメモリセル(即ち、そこでは、各フローティングゲートメモリセルが中間レベルを蓄積する機能を有する)等を含む、種々の回路環境において有利に実装され得る。
【0024】
図2は、図1に示すようなアナログフローティングゲート構造のための例示のレイアウトを示す。図3a〜図3eは、図2に示す種々の要素の詳細断面図を示す。多数のアナログフローティングゲート電極を有する回路において、各電極が同様の様式で構成され得る。なお、図の描写(相対的な長さ、幅等を含む)は一定の縮尺で描かれてはいない。
【0025】
アナログフローティングゲート電極2は、多結晶シリコン(ポリシリコン又はポリ)要素36で構成され得る。ポリシリコン要素36は、多数のデバイス又は構成要素に到達するように、半導体ウエハの表面の上(又はシリコンオンインシュレータの場合は、半導体表面層の上)に延びる。典型的に、ポリシリコン要素36は、所望程度の導電性を有するように所望の導電型及び濃度にドープされる。nチャネルMOSトランジスタ4、及びトンネルキャパシタs8p、8nでは、ポリシリコン要素36のn型ドープが好ましい。
【0026】
ポリシリコン要素36は、1つの端部に、ストレージキャパシタ6の下部プレートとして機能する拡張部分を有する。図3aに示すように、ポリシリコン要素36の下部プレート部分は、隔離誘電体構造35に重なり、隔離誘電体構造35は、典型的に二酸化ケイ素で形成され、前もって半導体表面にエッチングされたシャロートレンチ内に堆積される。ゲート誘電体37が、例えば、堆積された二酸化ケイ素で形成され、隔離誘電体構造35の表面とポリシリコン要素36との間に配置される。この例では、隔離誘電体構造35が形成される表面は、p型シリコン基板30の頂部表面である。ストレージキャパシタ6の上部プレートは、窒化タンタル(TaN)プレート42で形成され、窒化タンタル(TaN)プレート42は、この位置のポリシリコン要素36の拡張部分に重なる。この実施形態において、キャパシタ誘電体は、ポリシリコン要素36の頂部表面に配置されるシリサイドブロック膜38で形成され、キャパシタ誘電体層40が二酸化ケイ素層38の上に配置される。窒化ケイ素要素39が、シリサイドブロック膜38の下にあるポリシリコン要素36の側壁に沿って配置される。
【0027】
多くの集積回路が、トランジスタゲート電極及びポリシリコン相互接続等の或るシリコン構造において、これらの構造の導電性を改善するために、金属シリサイド被覆を含むように構成される。従来、この金属シリサイド被覆は、シリサイド被覆されるべきシリコン構造の上に堆積された金属(例えば、コバルト、チタン、タングステン、タンタル)の直接反応によって行なわれ、それに続いて、堆積された金属を下にあるシリコンと反応させるための高温アニーリングが行われる。その後、金属が下にあるシリコンと接触しなかった箇所(例えば、隔離誘電体構造35又はゲート誘電体37の上)から、未反応の金属を除去するために、エッチングが行なわれる。誘電体材料が、前もって全体に堆積されてもよく、アナログフローティングゲート電極2(図2)を形成するポリシリコン要素36の一部等の特定のシリコン箇所がシリサイド被覆されないように、パターンエッチングを受け得る。この実施形態では、その誘電体材料はシリサイドブロック膜38で構成される。
【0028】
キャパシタ11(図2及び図3b)が、アナログフローティングゲート電極2と同じ集積回路内の要素として示されているが、これは、アナログフローティングゲート電極2に電気的に接続されていない。キャパシタ11は、例えば、アナログフローティングゲート電極2を組み込むものと同じ電気回路内の、又は別の回路内のキャパシタとして機能し得る。キャパシタ11の下部プレートが、隔離誘電体構造35及びゲート誘電体37に重なるポリシリコン要素36の別の事例で形成される(図3b)。しかしながら、キャパシタ11のこの事例では、シリサイドブロック膜38は、ポリシリコン要素36から除去されて存在しない。このように、ポリシリコン要素36の幾らかを消費させて、金属シリサイド44がポリシリコン要素36の上に形成されている。ポリシリコン要素36の側壁に金属シリサイド44が形成されることを側壁窒化物要素39が防ぐ。金属シリサイド44の上にキャパシタ誘電体層40が配置され、キャパシタ誘電体層40の上に金属窒化物プレート42が図示されるように堆積及びパターニングされる。後述する実施形態に従って、キャパシタ誘電体層40は、窒化ケイ素、二酸化ケイ素、又はそれら2つの組み合わせから構成され得る。或いは、キャパシタ誘電体層40の一部又は全部として他の誘電体材料が用いられ得る。
【0029】
アナログフローティングゲート電極2の表面における金属シリサイド44の形成は、電荷の長期保持に対しては貢献しない。未反応の金属(又は、幾つかの例では、金属窒化物、又は、堆積された金属と直接反応が起こる環境のガス成分との間のその他の反応生成物)の幾らかの残滓は、トランジスタゲート、キャパシタプレート等における、金属シリサイド44構造に近接する箇所に残留することが多い。この残滓は、多くの例において、たとえ極めて薄いか又はフィラメントほどの存在でしかない場合でも、少なくとも部分的に導電性であり得る。トランジスタゲート及び相互接続等の集積回路のスイッチング動作に関与する要素では、この残滓の導電性は一般的に十分に小さいため、特にシリサイド被覆のゲートレベル構造の導電性の有意な増加に対して、いかなる悪影響も測定又は認識され得るものではない。しかし、アナログフローティングゲート機能では、上述のように、製造元でのトリム又は基準レベルの設定は、集積回路の有効寿命の間、安定的に維持されることを意図したものである。アナログフローティングゲート構造のシリサイド被覆のポリシリコンキャパシタプレートにおいてトラップされた電荷は、長期リークの影響を受け易い。この電荷の損失は、当然、そのような構造における電荷のプログラムされた調整又は設定に依存している回路の動作を変化させることになる。
【0030】
参照として本明細書に組み込まれる、2011年3月23日出願の米国特許出願、出願番号13/070,222(米国特許公開番号20012/0241829)、発明の名称「アナログフローティングゲート集積回路のための低リークキャパシタ」に記載されるように、二酸化ケイ素の層が、アナログフローティングゲート構造の上のシリサイドブロック膜として用いられ、シリサイド化されることが意図されたこれらのポリシリコン構造から選択的に除去される。シリサイドブロック膜のために考えられる別のアプローチはO−N−O膜を用い、その下部の2つの層はポリシリコンゲート構造に沿って側壁フィラメントを画定するものと同じ膜から形成される。このアプローチでは、二酸化ケイ素がこのシリサイドブロック膜の頂部層として機能する。これらのアプローチは、同一集積回路内の幾つかのシリコン構造上のシリサイド被覆の実装を可能にし、その一方で、同一集積回路内のアナログフローティングゲート構造における長期電荷保持を可能にする。
【0031】
図2のキャパシタ11等の、無関係のポリシリコン構造のシリサイド化に関与する幾つかの後続プロセスステップが、ポリシリコン要素36に重なるシリサイドブロックの露出された二酸化ケイ素を劣化させ得る。例えば、二酸化ケイ素シリサイドブロック膜がポリシリコン要素36のシリサイド化から保護されるべき部分に残留しているような時間の間、シリサイド金属が堆積する前に、シリサイド化されるべきポリシリコンの露出された部分のスパッタクリーンアップが実行される。シリサイド化に続き、二酸化ケイ素シリサイドブロック膜それ自体に重なる等の箇所を含む未反応のシリサイド金属を除去するように、化学剥離が実行される。幾つかの例では、シリサイド化プロセスのやり直しが必要となり、それにより、これらのクリーンアップ及び剥離プロセスも繰り返される。これらのプロセスの各々は、最終的なアナログフローティングゲート電極に重なる二酸化ケイ素シリサイドブロック膜を薄化することが分かっている。二酸化ケイ素シリサイドブロック膜は、ストレージキャパシタのキャパシタ誘電体の一部であるため、この薄化はアナログフローティングゲート構造の長期データ保持性能を劣化させ得る。
【0032】
二酸化ケイ素シリサイドブロック膜のこの薄化を考慮して、アナログフローティングゲート構造の適切なデータ保持性能を確保するために、先行技術のアプローチは、残留する二酸化ケイ素シリサイドブロック膜に重なり、無関係のシリサイド化ポリ・ツー・メタルキャパシタ(図2のキャパシタ11等)のためのキャパシタ誘電体として機能する、後続の(即ち、シリサイド化後の)キャパシタ誘電体膜の厚みを増大させることを考慮している。残念ながら、キャパシタ誘電体の厚みのこの増大は、シリサイド化ポリ・ツー・メタルキャパシタの、結果として生じる静電容量を低減し、それらの構造の回路性能を低減する。アナログフローティングゲート構造のデータ保持と、シリサイド化ポリ・ツー・メタルキャパシタの静電容量との間のこの「連鎖」は、従って、これらのパラメータの各々の最適化を妨げ、回路設計者とプロセスエンジニアリングスタッフ側のトレードオフを余儀なくさせる。また、薄化の影響はウエハ毎に異なり得るため、クリーンアップ及び剥離のタイミングとプロセス、並びにやり直しの可能性における変動に起因して、データ保持及び静電容量性能は、製造される集積回路の大きな母集団において広範囲に変動し得る。
【0033】
そのため、この実施形態に従って、シリサイドブロック膜38は、二酸化ケイ素の層に重なる窒化ケイ素の頂部層を含むように構成される。これ以降に詳述されるように、窒化ケイ素は、直接反応シリサイド化に関与するプロセス等の後続のプロセスによってシリサイドブロック膜38の薄化を防ぐように機能する。また、シリサイドブロック膜38のこの構成は、その最適化を、集積回路のどこか他の場所の、シリサイド化ポリ・ツー・メタルキャパシタのためのキャパシタ誘電体層40のための最適化とは独立して行なうことを可能にする。データ保持及び回路性能の双方は、このように、一方を他方に対してトレードオフすることなく最大化され得る。
【0034】
図4は、ストレージキャパシタ6の一部を更に詳細に示し、シリサイドブロック膜38及びキャパシタ誘電体層40の構成の例を示す。この例では、シリサイドブロック膜38及びキャパシタ誘電体層40が、上述のように、ポリシリコン要素36と金属窒化物層42との間に配置される。この例では、ポリシリコン要素36の表面に、薄い(例えば、およそ40Åの)ドープされた二酸化ケイ素層21が、自然酸化物又は全体の製造プロセスの副産物として存在する。このドープされた二酸化ケイ素層21は、下にあるポリシリコン要素36に存在するドーパント種、例えばn型ポリシリコンではリン又はヒ素(又はその両方)、を含む。幾つかの例では、ドープされた二酸化ケイ素層21がポリシリコン要素36の表面に存在しないか又は観測可能でないことがあり得る。
【0035】
図4に示すように、この実施形態に従ったシリサイドブロック膜38は、ポリシリコン要素36に、及びドープされた二酸化ケイ素層21が存在する場合はそれに重なる。この実施形態において、シリサイドブロック膜38は、ドープされた二酸化ケイ素層21に重なりそれ接する二酸化ケイ素層22を含む。二酸化ケイ素層22は、この例におけるシリサイドブロック膜38の厚みの大部分を構成し、およそ350Åの厚みを有する。窒化ケイ素層24は、二酸化ケイ素層22に重なり、この例では、堆積したときに、およそ150Åの厚みを有する。シリサイドブロック膜38内の二酸化ケイ素層22は、それが堆積された後であり窒化ケイ素層24の堆積の前に、アニーリングされ得る。本明細書を参照した当業者にとっては明白である変形例に従って、シリサイドブロック膜38は、付加的な材料層、又は、上述のものとは異なる厚みの層を含み得る。いずれの場合においても、窒化ケイ素層24は、シリサイドブロック膜38の頂部層となり、また従ってシリサイド化に関与するプロセスを含む後続のプロセスに晒されるものであると考えられる。これらのプロセスは、この窒化ケイ素層24を或る程度まで薄化し得る。しかしながら、窒化ケイ素層24が概して、全体のシリサイドブロック膜38を保護するものとなると考えられる。また、窒化ケイ素が、二酸化ケイ素に比べ、クリーンアップ、剥離、及び他のプロセスに対して、有意に抵抗性が高いことを考慮すると、薄化が起こったとしても、従来のアプローチにおける二酸化ケイ素の薄化よりもはるかに少ないと考えられる。
【0036】
この実施形態のキャパシタ誘電体層40は、誘電体材料の多数の層で構成される。この例では、窒化ケイ素層26aが、シリサイドブロック膜38に直接的に重なり、窒化ケイ素層24と直接接触している。二酸化ケイ素層27が窒化ケイ素層26aに直接的に重なり、窒化ケイ素層26bが二酸化ケイ素層27に直接的に重なる。窒化ケイ素層26a、二酸化ケイ素層27、及び窒化ケイ素層26bの各々は、この例ではおよそ100Åの厚みを有する。例えば、およそ650〜700Åの厚みの窒化タンタルで構成される金属窒化物層42は、キャパシタ誘電体層40に重なる。
【0037】
この実施形態に従って、及び、図3a及び図3bに関連して上述したように、キャパシタ11ではポリシリコン電極36(これは金属シリサイド44で被覆されている)と金属窒化物層42との間にシリサイドブロック層38が存在しない。むしろ、キャパシタ11ではこれらの層の間にはキャパシタ誘電体層40のみが配置される。シリサイドブロック膜38は、後続プロセスに対して充分に堅牢なので、キャパシタ誘電体層40の構造及び組成は、キャパシタ11の、及び集積回路におけるその他のシリサイド化ポリ・ツー・メタルキャパシタの静電容量及び電気的挙動を、アナログフローティングゲート構造2のデータ保持に対する懸念とは無関係に、最適化するように選択され得る。図4の例において、窒化ケイ素層26a、二酸化ケイ素層27、及び窒化ケイ素層26bの組み合わせで形成されるキャパシタ誘電体層40は、回路応用例において優れた静電容量及び性能を提供する。
【0038】
図3c〜図3eは、アナログフローティングゲート電極2のその他の部分、即ち、この実施形態に従ったトランジスタ4及びトンネルキャパシタ8p、8nを示す。図2に示すように、アクティブ領域454nに重なるアナログフローティングゲート電極2を画定するポリシリコン要素36の部分は、nチャネルMOSトランジスタのゲート電極を画定し、図示されるように、ポリシリコン電極36とアクティブ領域454nの表面との間にゲート誘電体37を備える。シリサイドブロック膜38は、ポリシリコン電極36をシリサイド化から保護する。キャパシタ誘電体層40は、図3cに示すように、全体に配置される。重ドープされたn型ソース/ドレイン領域34が、ポリシリコン要素36の反対側のp型基板30内に従来の自己整合様式で形成される。ポリシリコン要素36の側壁上の側壁窒化物要素39が、重ドープされたソース/ドレインインプラントをゲートの端部から離間する。従来の手法で、軽ドープされたソース/ドレインエクステンションが、側壁窒化物要素39の下に存在し得、これはその膜の形成の前にインプラントされている。
【0039】
図2及び図3dを参照すると、アクティブ領域458pに重なるアナログフローティングゲート電極2の部分は、この例では、トンネルキャパシタ8pを形成する。トンネルキャパシタ8pでは、ポリシリコン要素36は、トンネルキャパシタ8pのキャパシタ誘電体として機能するゲート誘電体層37によって、アクティブ領域458pの表面から離されている。キャパシタ誘電体層40は全体に配置される。アクティブ領域458pは、当分野で既知の手法で基板30の表面の選択された位置に形成される相対的に軽くドープされたn型領域であるnウェル32の表面にある。重ドープされたp型領域33は、このアクティブ領域458pのポリシリコン要素36の反対側に、pチャネルMOSトランジスタのソース及びドレイン領域のための従来の自己整合手法で形成される。
【0040】
また、アナログフローティングゲート電極2は、図2及び図3eに示すように、アクティブ領域458nの上に延びてトンネルキャパシタ8nを形成する。また、集積回路のこの位置において、ポリシリコン要素36は、この構造全体の上に配置されるシリサイドブロック膜38によってシリサイド化から保護されている。ゲート誘電体37は、アクティブ領域458nのこの位置において、ポリシリコン要素36とアクティブ領域458nの表面との間に配置され、トンネルキャパシタ8nのキャパシタ誘電体として機能する。キャパシタ誘電体層40は、図3eに示すように、全体に配置される。トンネルキャパシタ8nの下にある構造は、アクティブ領域458nの表面の下に配置されるn型埋設層31を備える点で、トランジスタ4の構造とは異なる。この埋設層31は隔離されたpウェル41を画定し、隔離されたpウェル41は、n型埋設層31の深さよりも上の深さで終わり、図示されるように隔離誘電体構造35間に含まれる。Pウェル41は、この分野においてウェル構造として典型的な、相対的に軽ドープされたp型領域である。重ドープされたn型領域34は、このアクティブ領域458nのポリシリコン要素36の反対側に配置され、側壁窒化物要素39によってゲート端部から離間されている。
【0041】
図3c〜図3eには示されていないが、上にある金属導体に対する頂部側コンタクトが、トンネルキャパシタ8p、8n、及びトランジスタ4に関連して提供される。
【0042】
集積回路のこの領域の構成において、上述したものに対する多数の変形が考えられる。本明細書を参照した当業者であれば、トンネルキャパシタ8p、8n、トランジスタ4、及びストレージキャパシタ6を含む、アナログフローティングゲート電極2を、特定の回路応用例に適するものとして、過度の経験を必要とすることなく容易に実現させることができると考えられる。
【0043】
図2を参照すると、一方のトンネルキャパシタ8p、8nと、他方のストレージキャパシタ6との間の相対面積の有意な差が、本明細書を参照した当業者には明らかである。相対面積におけるこの差は、当然、これらの要素間の相対的な静電容量に反映される。キャパシタ誘電体材料及び厚みにおける差も、当然、それらの静電容量に反映される。いかなる場合においても、合理的なバイアス電圧において電子のトンネリングを推進するように(従って、損傷及び故障を回避するように)、ストレージキャパシタ6の静電容量は、トンネルキャパシタ8n、8pの静電容量(及び、トランジスタ4の寄生性のゲートアクティブ間(gate-to-active)静電容量)より実質的に大きいことが望ましい。この静電性結合における相違は、優れたプログラミング及び消去(即ち、トンネリング)性能を提供すると考えられる。
【0044】
この構造において、アナログフローティングゲート電極2の形成に、ポリシリコン要素36に重なるシリサイドブロック膜38を用いることで、シリサイド化の残滓等を介する電荷リークのリスクを冒すことなく、その構造による電子の良好な長期保持が可能となる。これは、良好なデータ保持性能を提供し、その一方で、集積回路の構成に関与する製造プロセスフローを過度に複雑化することなく、無関係のシリサイド化ポリ・ツー・メタルキャパシタ11のための静電容量の最適化を可能にする。
【0045】
上述したような、アナログフローティングゲート要素2を含む集積回路、及びシリサイドブロック膜38を含む無関係のシリサイド化ポリ・ツー・メタルキャパシタ11を製造するための例示のプロセスフローを図5に示す。
【0046】
図5に示すように、アナログフローティングゲート電極2を含む集積回路の製造は、プロセス50で開始する。プロセス50で、基板30の半伝導表面内に種々のドープされた領域が画定及び形成される。これらのドープされた領域は、所望の最終的な構造に依存して、図3d及び図3e等に示すような、n型埋設層31、n型ウェル32、p型ウェル41等の領域を含む。プロセス52で、隔離誘電体構造35が半伝導表面の選択された位置に形成される。これらの隔離誘電体構造35は、シャロートレンチ隔離、ディープトレンチ隔離、シリコンの局所的酸化(LOCOS)等の従来の様々な手法で形成され得る。当分野では既知であるように、隔離誘電体構造35の形成は、トランジスタ及び幾つかのキャパシタ(上述の実施形態のトンネルキャパシタ8p、8nを含む)が形成される、半導電表面のアクティブ領域の位置を画定するように機能する。なお、この例ではプロセス50がプロセス52に先行するよう示されているが、幾つかの製造フローでは、これらのステップの順番は逆になり得る。更に代替例では、幾つかのウェル及び埋設層が、隔離誘電体構造35より前に形成され得、その他がこれらの隔離誘電体構造の形成の後に形成され得る。
【0047】
所望のウェルの表面におけるアクティブ領域の画定(プロセス50、52)に続き、プロセス54で、ゲート誘電体層37が形成される。ゲート誘電体37は、特に、熱収支が制限された最近のサブミクロン製造プロセスでは、二酸化ケイ素等の堆積された絶縁体であり得る。或いは、従来の手法では、ゲート誘電体層37はシリコンの熱酸化により形成され得る。プロセス54でのゲート誘電体層37の形成(及び任意の所望の閾値調整イオンインプランテーション等)に続いて、プロセス56で、多結晶シリコン層が全体的に堆積され、この多結晶シリコン層からポリシリコン要素36が形成される。
【0048】
プロセス56で堆積されたポリシリコン層は、プロセス57で、適切な種のイオンインプラントによりn型にドープされる。MOSトランジスタ4がnチャネルであるこの例では、ポリシリコン要素36を含むポリシリコン層の全体が、プロセス57のインプラントを受ける。pチャネルMOSトランジスタが、このポリシリコンレベルのゲート電極(そうしたトランジスタは、好ましくは、p型ポリシリコンゲート電極を含む)を備えて形成されるべき場合は、プロセス57のインプラントはパターンインプラントとなる。或いは、ドーピングプロセス57は、プロセス56のポリシリコン層の堆積を用いて、インサイチュで実行され得る。プロセス58で、ポリシリコン要素36は、フォトリソグラフィックパターニング及びエッチングされ、この層に形成されるべき最終的な集積回路に、アナログフローティングゲート電極2、及び、キャパシタ11のシリサイド被覆下部プレート(図3及び図4b)、トランジスタゲート等の他の構造を含む種々の構造を画定する。このプロセスフローでは、ドーピングプロセス57がエッチングプロセス58の前に起こるものとして示されるが、代替として、ポリシリコン要素36が、プロセス58のパターンエッチングの後にドープされてもよい。また、ポリシリコン要素36のドーピングは、トランジスタのソース及びドレイン領域を形成するために用いられるものと同じインプラントによって、プロセスの後半で成されてもよい。
【0049】
この例では、最近のCMOS製造では典型的な段階的なソース/ドレイン接合が実装されるが、プロセス59で、アクティブ領域に重なる残留するポリシリコン特徴に対して自己整合手法でドレインエクステンションインプラント(「軽ドープドレイン」又はLDDインプラントとも称される)が行なわれる。所望な場合、LDDインプラントは、nチャネル及びpチャネルトランジスタの双方に対して、マスキングされたインプラントを用いて実行され得る。またこのプロセス59において、ドレインエクステンションインプラントに続いて、ポリシリコン要素36を含むポリシリコン構造の側壁上に側壁窒化物要素39(図3b〜図3e)を形成するように、窒化ケイ素層が全体に堆積され異方性エッチングが行なわれる。側壁窒化物要素39がこのように形成されると、プロセス60で、n型及びp型の両方のマスキングされたソース/ドレインインプラントが行なわれ、通常の手法で、それぞれのアクティブ領域45内のゲートレベル構造に自己整合される。また、プロセス60は、インプラントされたドーパントを所望の深さに配置するために、適切なアニーリング又は他の高温ドライブインプロセスを含み得る。
【0050】
アナログフローティングゲート電極2は、シリサイドブロック膜38によって直接反応シリサイド化から保護され、一方、シリサイド被覆されるべき他の構造(キャパシタ11の下部プレート、トランジスタゲート、ポリシリコン相互接続等)は、そのような保護はされない。ソース/ドレインインプラントプロセス59、60に続くこの実施形態におけるシリサイドブロック膜38の形成は、プロセス61aで、全体に二酸化ケイ素層22を堆積することで始まる。上述したように、サブミクロン製造技術では、二酸化ケイ素層22がおよそ350Åの厚みまで堆積され得る。プロセス61cで、窒化ケイ素層24が二酸化ケイ素層22の上に、例えばおよそ150Åの厚みまで堆積される。堆積プロセス61a、61cは、従来の化学気相堆積(CVD)によって実行され得、所望な場合プラズマエンハンストされ得る。
【0051】
シリサイドブロック膜38が晒される後続プロセスを考慮し、その特性を改善するように二酸化ケイ素層22の堆積後アニーリングが行なわれ得る。より具体的には、そのようなアニーリングは、堆積される二酸化ケイ素層22中に存在し得る水素を排出し得る。このように、酸化物堆積プロセス61aの後であり窒化物堆積プロセス61cの前に、従来の炉アニール(例えば、およそ600℃でおよそ30分間)又は同等の高速熱アニール(RTA)のいずれかにより、随意的なアニールプロセス61bが実行され得る。
【0052】
プロセス61a、61bで堆積されたシリサイドブロック膜38は、プロセス62で、フォトリソグラフィックパターニング及びエッチングされる。例示の実施形態では、シリサイドブロック膜38が、シリサイド被覆されるべきポリシリコン要素36のそれらの場所及び事例から除去され、一方、アナログフローティングゲート電極2及びその他のシリサイド被覆されない要素においては保持される。典型的な実装において、アナログフローティングゲート電極2の機能を提供する構造以外のポリシリコンゲートレベル構造は、全てではないとしても大半がシリサイド被覆されることになり、このように、プロセス62でシリサイドブロック膜38をそこから除去させ得ると考えられる。プロセスのこの段階では、シリサイドブロック膜38の残存箇所で窒化ケイ素層24の頂部表面が露出される。
【0053】
エッチングプロセス62に続いて、その時点で露出されているウエハ表面(シリサイド化されるべきポリシリコン及びシリコン、また、残存しているシリサイドブロック膜38を含む)は、プラズマクリーンアッププロセスを受け、プロセス63で、全体的なシリサイド化金属の堆積がそれに続く。記載される実施形態では、プロセス63で堆積される金属はコバルトである。代替として、チタン、タングステン等の他のシリサイド化金属が用いられ得る。プロセス64で、図3bに示すように、金属シリサイド化合物の被覆44を形成するために、下にあるシリコンに金属が接触している場所で(例えば、キャパシタ11の下部プレートにおいて)この堆積された金属を反応させるように、高温アニールが実行される。これとは逆に、プロセス62の後シリサイドブロック膜38が残るアナログフローティングゲート電極2等の、シリサイド化金属と接触していないシリコン構造は、堆積された金属と反応しない。プロセス64のシリサイド化アニールに続いて、未反応金属と表面からの副産物とを除去するために、プロセス66で、従来のエッチング又は剥離が実行され、シリサイド被覆44は形成されたところにそのまま残される。
【0054】
その後、プロセス70で、キャパシタ誘電体層40が形成される。上述したように、キャパシタ誘電体層40は、キャパシタ11のキャパシタ誘電体として及びストレージキャパシタ6のキャパシタ誘電体において機能し、単位面積当たり高い静電容量を提供する相対的に高品質な誘電体であると考えられる。この例において、図4に関連して上述したように、窒化ケイ素層26a、二酸化ケイ素層27、及び窒化ケイ素層26bを各々およそ100Åの厚みまで順次堆積することにより、プロセス70でキャパシタ誘電体層40が形成される。或いは、この隔離膜として、他の誘電体材料及び組み合わせ及び厚みが用いられ得る。キャパシタ誘電体層40の厚み及び組成は、そのキャパシタ誘電体にシリサイドブロック膜38も含むストレージキャパシタ6のデータ保持性能について懸念することなく、キャパシタ11等の構造の静電容量及び他の電気的特性を最適化するような手法で選択され得る。ストレージキャパシタ6の良好なデータ保持は、キャパシタ誘電体層40に依存することなく、シリサイドブロック膜38の完全性、及び、後続のプロセスにおける薄化に対する抵抗性によって維持される。
【0055】
プロセス72で、ストレージキャパシタ6及びキャパシタ11のための上部プレート金属又は金属化合物が全体に堆積される。プロセス72で堆積され得る材料の一例は窒化タンタル(TaN)である。或いは、元素金属、及び金属窒化物等の金属化合物も含む、金属で構成される別の導電材料が、プロセス72で堆積され得、これらのデバイスの上部プレートとして機能する。プロセス74で、この金属又は金属化合物層は、ストレージキャパシタ6及びキャパシタ11の上部プレート、並びに、金属相互接続、キャパシタプレート、接着パッド等を含む他の要素を画定するように、フォトリソグラフィックパターニング及びエッチングされる。
【0056】
プロセス74に続き、構築された電極2構造を含む集積回路は、その他の構造及び要素のための適切なプロセスステップを用いて完成される。その他の構造及び要素のための適切なプロセスステップには、従来の方式での、隔離層の形成、コンタクトのエッチング、トンネルキャパシタ8p、8nのドープされたアクティブ領域への頂部側コンタクトを含む上述の要素へのコンタクトを成すための金属又は他の導体層の形成等が含まれる。
【0057】
上述の実施形態は、アナログ集積回路を含む集積回路、基準回路等の調整可能又はトリム可能な要素を含む回路、及びEEPROMメモリ回路等の作製において重要な利点を提供し得る。より特定的には、例示の実施形態は、シリサイド化されていないポリシリコンプレートを含むフローティングゲート電極構造と、同じ構造レベルに形成されるシリサイド化ポリ・ツー・メタルキャパシタも含む集積回路における、その作製方法を提供する。結果のフローティングゲート電極構造は、電子回路のための特定のアナログレベルを定義し得るトラップされた電荷の調整可能レベルを精密に設定するように、プログラム及び消去され得る。この構造は、そのトラップされた電荷を長期間保有することができ、従って、製造元でトリム可能又は調整可能な要素として用いるのに適切である。また、この構造は、必要とされるプロセスフローを過度に複雑化することなく、既存の製造プロセスフローと互換性のある手法で構成され得る。
【0058】
より具体的には、フローティングゲート構造の誘電体の部分として残る、実施形態により提供されるシリサイドブロック膜は、その物理的完全性を保つことが可能であり、従って、フローティングゲート構造自体のデータ保持能力を保つことが可能であり、一方で、集積回路内の別の場所のシリサイド化ポリ・ツー・メタルキャパシタのためのキャパシタ誘電体を、自律的に最適化することを可能にする。シリサイドブロック膜は、この利点をその組成によって提供し得、その組成は、構造のシリサイド化に関与するクリーンアップ及び剥離プロセスに対して相対的に耐性が高い。これらの後続プロセスにもかかわらずシリサイドブロック膜の厚みを維持することにより、上にあるキャパシタ誘電体層をより薄くすることができ、シリサイド化ポリ・ツー・メタルキャパシタの電気的性能を改善する。
【0059】
また、一方で、シリサイドブロック膜の組成は、二酸化ケイ素シリサイドブロック膜を単独で用いる場合に対して、フローティングゲート構造のデータ保持を更に増強すると考えられる。アニーリングされた二酸化ケイ素層に重なる窒化ケイ素層をシリサイドブロック膜が含む上述の例では、結果の誘電体膜を横切る電界プロファイルを変えることによって、この構造も同様に熱イオンフィールドキャリア注入を低減するように機能すると考えられる。また、結果の誘電体膜を介するキャリアの移動度は、種々の層インタフェースにおけるキャリア拡散のメカニズムを用いることにより、また、誘電体膜を横切るこれらのキャリアのトラッピングによって、シリサイドブロック膜のこの構成により低減されると考えられる。
【0060】
図6は、シリサイドブロック膜の一例のための質的なエネルギー図を示す。この例において、シリサイドブロック膜38は、上述のように、二酸化ケイ素層22及び窒化ケイ素層24を含む。この例において、キャパシタ誘電体層40は、各々およそ100Åの厚みを有する、窒化ケイ素層26a、二酸化ケイ素層27、及び窒化ケイ素層26bを含むN−O−N膜である。図6における対応する膜厚は、ポリシリコン電極36及び金属窒化物層42の参照番号の間にある、それらの層の参照番号によって示される。しかしながら、シリサイドブロック膜38の窒化ケイ素層24及びキャパシタ誘電体層40の下部窒化ケイ素層26aは双方とも窒化ケイ素であるため、2つの膜は、このエネルギー図においては、区別がつかない。この図6に示すように、ポリシリコン電極36から二酸化ケイ素層22を介して移動する電子は、上にある窒化ケイ素層24及び下部窒化ケイ素層26aに対応するエネルギートラフ80にトラップされやすい。金属窒化物層42へ移動するためには、トラップされたそれらの電子は、キャパシタ誘電体層40内の、窒化ケイ素層26aと上にある二酸化ケイ素層27との間のインタフェースにおける付加的なエネルギーバリアを克服しなければならない。比較のために、図6において点線で示すエネルギープロファイル82は、ポリシリコン電極36と金属窒化物層42との間に配置される二酸化ケイ素層に対応する。その膜には、電子をトラップするように機能するエネルギートラフが存在しない。データ保持性能における対応する改善が実験によって認められている。実験では、例示の実施形態に従って構成されたシリサイドブロック膜を備えるn型及びp型の両方のシリサイド化されていないポリ・ツー・メタルキャパシタが、高温焼成(例えば、200℃で24時間の焼成)の後、最小のプログラムされた電圧損失を示した。
【0061】
当業者であれば、本発明の特許請求の範囲から逸脱することなく、記載された実施形態に変更が行なわれ得ること、及び他の多くの実施形態が可能であることが理解されるであろう。
図1
図2
図3a
図3b
図3c
図3d
図3e
図4
図5
図6