特許第6534163号(P6534163)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許6534163化学的に改変されたスペーサ表面を有する集積回路
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6534163
(24)【登録日】2019年6月7日
(45)【発行日】2019年6月26日
(54)【発明の名称】化学的に改変されたスペーサ表面を有する集積回路
(51)【国際特許分類】
   H01L 21/336 20060101AFI20190617BHJP
   H01L 29/78 20060101ALI20190617BHJP
   H01L 21/8238 20060101ALI20190617BHJP
   H01L 27/092 20060101ALI20190617BHJP
【FI】
   H01L29/78 301R
   H01L27/092 A
【請求項の数】4
【全頁数】10
(21)【出願番号】特願2017-88445(P2017-88445)
(22)【出願日】2017年4月27日
(62)【分割の表示】特願2014-502758(P2014-502758)の分割
【原出願日】2012年3月28日
(65)【公開番号】特開2017-143302(P2017-143302A)
(43)【公開日】2017年8月17日
【審査請求日】2017年5月23日
(31)【優先権主張番号】61/468,308
(32)【優先日】2011年3月28日
(33)【優先権主張国】US
(31)【優先権主張番号】13/427,062
(32)【優先日】2012年3月22日
(33)【優先権主張国】US
【前置審査】
(73)【特許権者】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ合同会社
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】ブライアン ケイ カークパトリック
(72)【発明者】
【氏名】アミターブ ジェイン
【審査官】 岩本 勉
(56)【参考文献】
【文献】 特開2007−157870(JP,A)
【文献】 特開平09−074199(JP,A)
【文献】 特開2008−117848(JP,A)
【文献】 特開2009−140967(JP,A)
【文献】 特開2005−064403(JP,A)
【文献】 特開2008−047820(JP,A)
【文献】 特開2010−118500(JP,A)
【文献】 特開2009−170751(JP,A)
【文献】 米国特許出願公開第2008/0099859(US,A1)
【文献】 米国特許出願公開第2007/0138573(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 29/78
H01L 27/092
H01L 21/336
H01L 21/8238
(57)【特許請求の範囲】
【請求項1】
集積回路を製造する方法であって、
その上にゲートスタックを有する基板の半導体表面上に第1の誘電体材料を堆積することであって、前記ゲートスタックがゲート誘電体上のゲート電極を含む、前記堆積することと、
前記ゲートスタックの側壁上に前記第1の誘電体材料を含む側壁スペーサを形成するために前記第1の誘電体材料をエッチングすることと、
前記側壁スペーサを形成するエッチングの後に、変換された側壁スペーサ表面を提供するために、そこに少なくとも1つの要素を付加することにより前記側壁スペーサの前記第1の誘電体材料の頂部表面を第2の誘電体材料に化学的に変換させることと、
前記ゲートスタックの横の前記半導体表面に軽くドープされたソース及びドレインを形成するようにイオン注入することと、
前記表面変換された側壁スペーサ上にソース・ドレインスペーサを形成することと、
前記ソース・ドレインスペーサを形成した後に、前記ゲートスタックの横の前記半導体表面にソース及びドレインを形成することと、
前記ソース及びドレインを前記形成した後に、前記ソース・ドレインスペーサを選択的に取り除くことと、
を含
前記要素が炭素を含み、前記第1の誘電体材料が炭素を含まず、
前記第2の誘電体材料が遷移領域にわたって前記第1の誘電体材料に化学的に結合され、
前記遷移領域が炭素を含み、前記炭素の含有量が前記ゲートスタックへの距離が低減されるにつれて減少する、方法。
【請求項2】
請求項に記載の方法であって、
前記選択的除去がリン酸(HPA)エッチングを含む、方法。
【請求項3】
請求項に記載の方法であって、
前記HPAエッチングのための温度が120〜180℃である、方法。
【請求項4】
集積回路を製造する方法であって、
その上にゲートスタックを有する基板の半導体表面上に第1の誘電体材料を堆積することであって、前記ゲートスタックがゲート誘電体上にゲート電極を有する、前記堆積することと、
前記ゲートスタックの側壁上に前記第1の誘電体材料を含む側壁スペーサを形成するために前記第1の誘電体材料を反応性イオンエッチング(RIE)することと、
表面変換された側壁スペーサを提供するために、そこに少なくとも1つの要素を付加することにより前記第1の誘電体材料の頂部表面を第2の誘電体材料に化学的に変換させることであって、前記第1の誘電体材料との化学反応を起こすための条件下で300℃〜800℃の温度で炭化水素ガスを流すことを含む、前記変換させることと、
前記表面変換された側壁スペーサ上に第2のスペーサを形成することと、
前記第2のスペーサを形成した後に、前記ゲートスタックの横に前記半導体表面にソース及びドレインを形成するためイオン注入することと、
前記イオン注入の後に、120℃〜180℃の温度のリン酸(HPA)エッチングを用いて前記第2のスペーサを選択的に取り除くことと、
を含
前記要素が炭素を含み、前記第1の誘電体材料が炭素を含まず、
前記第2の誘電体材料が遷移領域にわたって前記第1の誘電体材料に化学的に結合され、
前記遷移領域が炭素を含み、前記炭素の含有量が前記ゲートスタックへの距離が低減されるにつれて減少する、方法。
【発明の詳細な説明】
【技術分野】
【0001】
開示される実施例は、多層側壁スペーサを有するMOSトランジスタを含む、金属酸化物半導体(MOS)トランジスタを含む、半導体処理及び集積回路(IC)デバイスに関する。
【背景技術】
【0002】
半導体ウエハを処理する一方で、後に堆積される又は形成されるフィルムが取り除かれるときエッチストップ層として機能し得るフィルムを堆積又は形成することがしばしば有利である。しかし、そのフィルムが後の処理の間充分なエッチング耐性を有さない場合、このようなフィルムは意図せず取り除かれ得る。
【0003】
意図しない除去の一例は、MOSトランジスタのための薄いシリコンナイトライド側壁(又はオフセット)スペーサに関与する。薄いシリコンナイトライド側壁スペーサは、一般に、半導体表面への軽くドープされたドレイン(LDD)注入とゲートスタックとの間の空間を提供するためのインプラントマスクとして用いられる。典型的なプロセスフローは、まずオフセットスペーサとして機能し、その後、SiGeを含むディスポーザブルな第2の側壁スペーサなどの、付加的なフィルムが頂部上に堆積される間、下部層/エッチストップとして用いられる第1のスペーサ層を有し、これは後に取り除かれる。一つのプロセスフローにおいて、第2の側壁スペーサを取り除くために熱リン酸(HPA)が用いられる。しかし、ビスーターシャリーブチルアミノシラン(bis−tertiarybutylamino−silane:BTBAS)及びアンモニア試薬から形成されるシリコンナイトライドスペーサでさえ(なお、BTBASベースのシリコンナイトライドはHPAに最もウェットエッチング耐性があるシリコンナイトライドフィルムであると知られている)、ディスポーザブルなSiGe第2の側壁スペーサが取り除かれるとき、必ずしもHPAエッチングを止めることは可能であるとは限らない。特に、シリコンナイトライド側壁スペーサが、H2又はN2を含有するプラズマなど、還元剤に曝される場合、エッチストップ特性は失われ得、シリコンナイトライドオフセット側壁スペーサの意図しない除去、及びその結果、ゲート、ソース、及びドレイン上にその後堆積されるシリサイドに起因するなど、ゲート及びソース及び/又はドレイン間の後続の短絡となり得る。また、半導体デバイスのサイズが縮小されるにつれて、ゲートスタックの頂部とソース/ドレイン領域の頂部表面との間の距離が低減され、ゲートスタックの側壁上に形成するシリサイドに起因する電気的短絡の可能性が増大する。
【発明の概要】
【0004】
開示される実施例は、多層側壁スペーサを用いる金属酸化物半導体(MOS)トランジスタのための薄い側壁スペーサの上述の意図しない除去に対する解決策を記載する。第2の誘電性材料を形成するため少なくとも1つの要素を付加することにより第1の材料を含む第1の側壁スペーサの頂部表面を化学的に変換することにより、第2の材料は、第1のスペーサ材料に較べてエッチング耐性を実質的に増大させ得る。その結果、第1のスペーサ上のディスポーザブルな第2のスペーサの後続の除去は、第2の誘電性材料がエッチストップとして機能し得るため第1のスペーサを取り除かないか、又は第1のスペーサの第1の誘電体材料のための少なくとも何らかのエッチング保護を提供し得る。
【0005】
1つの開示される実施例が、ゲート誘電体上のゲート電極を含むゲートスタックを、その上に有する基板の半導体表面上に第1の誘電体材料を堆積することを含む、集積回路を製造する方法を含む。第1の誘電体材料は、RIEを用いるなど、ゲートスタックの側壁上に側壁スペーサを形成するためエッチングされる。第1の誘電体材料の頂部表面が、表面変換された側壁スペーサを提供するため少なくとも1つの要素を付加することにより第2の誘電体材料に化学的に変換される。第2の誘電体材料は、遷移領域にわたって)第1の誘電性材料に化学的に結合される。
【0006】
表面変換された側壁スペーサを形成することに続いて、ゲートスタックの横の半導体表面に軽くドープされたドレイン(LDD)を形成するためイオン注入が続き得る。その後、表面変換された側壁スペーサ上に第2のスペーサが形成される。その後、ゲートスタックの横にソース及びドレインが形成される。第2のスペーサを形成した後ゲートスタックの横の半導体表面にソース及びドレインを形成するためにイオン注入を用いることができる。代替として、SiGe S/Dプロセス(例えば、典型的にPMOS領域に窪みが形成され、SiGeで置換される)のために第2の側壁スペーサを用いることができる。第2のスペーサはその後、ソース/ドレイン形成後に選択的に取り除かれ得る。化学的に変換された層の表面は、第1の誘電体材料が表面変換された層により保護されるように、選択的エッチング後も元のままである。
【図面の簡単な説明】
【0007】
図1図1は、例示の一実施例に従って、表面変換された側壁スペーサを含むMOSトランジスタを有する集積回路(IC)デバイスを製造するための例示の方法における工程を示すフローチャートである。
【0008】
図2A図2Aは、例示の一実施例に従って、表面変換された側壁スペーサを含むMOSトランジスタを有するICデバイスを製造する例示の方法のための処理進行を図示する断面図である。
図2B図2Bは、例示の一実施例に従って、表面変換された側壁スペーサを含むMOSトランジスタを有するICデバイスを製造する例示の方法のための処理進行を図示する断面図である。
【0009】
図2C図2Cは、例示の一実施例に従って、表面変換された側壁スペーサを含むMOSトランジスタを有するICデバイスを製造する例示の方法のための処理進行を図示する断面図である。
図2D図2Dは、例示の一実施例に従って、表面変換された側壁スペーサを含むMOSトランジスタを有するICデバイスを製造する例示の方法のための処理進行を図示する断面図である。
【0010】
図2E図2Eは、例示の一実施例に従って、表面変換された側壁スペーサを含むMOSトランジスタを有するICデバイスを製造する例示の方法のための処理進行を図示する断面図である。
図2F図2Fは、例示の一実施例に従って、表面変換された側壁スペーサを含むMOSトランジスタを有するICデバイスを製造する例示の方法のための処理進行を図示する断面図である。
図2G図2Gは、窒化物オフセットスペーサの意図しない除去の結果を示す既知のスペーサプロセス後の結果のスペーサ構造を示す。
【0011】
図3図3は、例示の一実施例に従った、第1の誘電性材料上の第2の誘電体材料を含む側壁スペーサを有するMOSトランジスタを含むICデバイスの一部の断面図であり、第2の誘電体材料は遷移領域にわたって第1の誘電性材料に化学的に結合されている。
【0012】
図4図4は、例示の一実施例に従って、表面変換された側壁スペーサの厚みにわたって提供される化学的結合の高度に簡略化した描写を含み、例示の表面変換された側壁スペーサのための厚みの関数として組成を示す。
【発明を実施するための形態】
【0013】
図1は、例示の一実施例に従って、表面変換された側壁スペーサを含むMOSトランジスタを有するICデバイスを製造するための例示の方法100における工程を示すフローチャートである。ステップ101が、ゲート誘電体上のゲート電極を含むゲートスタックを、その上に有する基板の半導体表面上に第1の誘電体材料を堆積することを含む。ステップ102が、RIEを用いるなど、ゲートスタックの側壁上に側壁スペーサを形成するため第1の誘電体材料をエッチングすることを含む。
【0014】
ステップ103が、表面変換された側壁スペーサを提供するため少なくとも1つの要素を付加することにより第1の誘電体材料の頂部表面を第2の誘電体材料に化学的に変換させることを含む。第2の誘電体材料は、遷移領域にわたって第1の誘電性材料に化学的に結合される。側壁スペーサの化学的に変換された頂部表面は、第2の誘電性材料を形成するため少なくとも1つの要素を付加することによりエッチストップとなり、これは、熱リン酸(HPA)エッチングなどに対し、変換されていない第1の誘電性材料と較べて、フィルムのウェットエッチング耐性を実質的に増大させる。一実施例において付加される要素は炭素である。別の実施例において、炭素及び酸素両方が付加される。
【0015】
一つの特定の例において、第1の誘電性材料は、BTBAS派生のシリコンナイトライドを含み、シリコンカーバイド(SiC)、シリコンカーボナイトライド(SiCN)、及び/又はシリコンオキシカーボナイトライド(SiOCN)フィルムを含む第2の誘電性材料の、典型的に10〜20オングストロームの厚みの、薄い層を形成するシリコンナイトライドの頂部表面に炭素が付加される。これは、予めゲートスタック側壁として用いられたBTBASシリコンナイトライドフィルムを、後続のディスポーザブルなスペーサフィルムを堆積する前に、概して300℃〜800℃の温度、及び約0.1〜10Torrの圧力で、15〜600秒間又はそれ以上の間、30〜3000seemまでの流量のエチレン、アセチレン、又は同様の炭化水素ガスに曝すことにより成される。実行された試験において、SiC、SiCN、又はSiOCNが形成され、これらは全て、215℃を下回る温度のHPAエッチングに大きく影響されないことが分かった。HPAは概して120℃〜180℃の温度で用いられるため、下にあるシリコンナイトライド側壁スペーサは、第2の誘電性材料により保護される。
【0016】
明らかなプロセス差異のほかに、共に化学的に結合されている開示される表面変換された側壁スペーサのための第2の誘電体材料の第1の誘電体材料に対する関係は、第1の誘電性材料上の第2の誘電体材料の気相成長(例えば化学気相成長)に起因する既知の配置とは異なり、第2の誘電体材料は、比較的弱いファン・デル・ワールスの力により第1の誘電体材料に取り付けられるようになる。また、開示される化学的変換プロセスに本質的に起因して、第2の誘電体材料のエリアは、第1の誘電性材料のエリアと整合する。これに対し、第1の誘電性材料上の第2の誘電体材料の気相成長に起因する既知の配置では、第2の誘電体材料のエリアは、スペーサ形成のために必要とされるエッチングプロセスに起因して第1の誘電体材料のエリアと比較して異なり得る。
【0017】
ステップ104が、ゲートスタックの横の半導体表面に軽くドープされたドレイン(LDD)を形成するためイオン注入することを含む。CMOSプロセスでは、PMOSトランジスタ及びNMOSトランジスタは概して各々、個別のLDD注入を受ける。ステップ105が、表面変換された側壁スペーサ上に第2のスペーサを形成することを含む。ステップ106が、ゲートスタックの横にソース及びドレインを形成することを含む。第2のスペーサを形成した後、ゲートスタックの横の半導体表面にソース及びドレインを形成するためにイオン注入を用いることができる。典型的なCMOSプロセスでは、PMOSトランジスタ及びNMOSトランジスタは各々個別のソース/ドレイン注入を受ける。しかし、代替として、第2の側壁スペーサは、SiGe S/Dプロセス(例えば、典型的にPMOS領域に窪みが形成され、SiGeで置換される)に用いることもできる。ステップ107が、ソース/ドレイン形成(ステップ106)後第2のスペーサを選択的に取り除くことを含む。化学的に変換された層の表面は、第1の誘電体材料が表面変換された層により保護されるように、選択的エッチング後も元のままである。
【0018】
図2A図2Fは、例示の一実施例に従って、表面変換された側壁スペーサを有するICデバイスを製造する例示の方法のための処理進行を図示する断面図である。図2Gは、側壁スペーサの意図しない除去を示す既知のスペーサプロセス後の結果のスペーサ構造を示す。図2Aは、如何なる側壁スペーサが基板305上に形成される前のゲート誘電体212上のゲート電極211を含むゲートスタックを示す。基板305は、シリコン、シリコンゲルマニウム、並びにII−VI及びIII−V基板、並びにSOI基板など、任意の基板材料を含み得る。ゲート電極211は、ポリシリコン、又は種々のその他のゲート電極材料を含み得る。ゲート誘電体212は、任意選択の高k誘電体を含む種々のゲート誘電体を含み得、例えばk>3.9、典型的にはk>7、を有すると定義される。一つの特定の実施例において、高k誘電体はシリコンオキシナイトライドを含む。
【0019】
図2Bは、RIEプロセスにより、シリコンナイトライドオフセットスペーサなど、側壁スペーサ(例えば、窒化物オフセットスペーサ)215が形成された後のゲートスタックを示す。図2Cは、LDD領域225を形成するためのLDDイオン注入などのイオン注入プロセス後の結果を示し、このプロセスは、側壁スペーサ215によって提供されるインプラント阻止を用いた。図2Dは、図示する表面変換された層216を形成する炭化水素ガスを流すことを含む開示される化学的表面変換ステップ後の結果の構造を示す。図2Eは、例えば化学的堆積により及びその後続くRIEより、後続のディスポーザブルな第2のスペーサ235が形成された後のゲートスタック211/212を示す。典型的なCMOSプロセスの場合、PMOSトランジスタ及びNMOSトランジスタは各々個別のソース/ドレイン注入を受ける。
【0020】
ディスポーザブルな第2のスペーサ235はその後、ソース/ドレイン形成後に選択的に取り除かれる。図2Fは、熱(例えば、120〜180℃)HPAエッチングになどにより、ディスポーザブルな第2のスペーサ235が選択的に取り除かれた後のゲートスタック212/211を示す。表面変換された層216は、側壁スペーサ215が表面変換された層216により保護されるように、エッチング後も元のままであることに留意されたい。開示される表面変換された層がない場合、それがシリコンナイトライドを含むなどの側壁スペーサ215は、ディスポーザブルな第2のスペーサ235を取り除くために用いられるプロセスを用いた除去を受ける。図2Gは、既知のスペーサプロセス後の結果のスペーサ構造を示し、側壁スペーサ215の意図しない完全な除去後の結果を示す。
【0021】
図3は、例示の一実施例に従った、第1の誘電性材料上の第2の誘電体材料を含む表面変換された側壁スペーサを有するMOSトランジスタを含むICデバイス300(例えば、半導体ダイ)の一部の断面図であり、第2の誘電体材料は、遷移領域にわたって第1の誘電性材料に化学的に結合される。バックエンドオブライン(BEOL)メタライゼーションは簡潔にするため図示しない。IC300は、半導体表面306を有する、P型シリコン又はP型シリコンゲルマニウム基板などの基板305を含む。シャロートレンチアイソレーション(STI)など任意選択のトレンチアイソレーション308が示されている。NチャネルMOS(NMOS)トランジスタ310が、Nウェル307内にあるPチャネルMOS(PMOS)トランジスタ320と共に示されている。
【0022】
NMOSトランジスタ310は、ゲートスタックの側壁上の側壁スペーサを有するゲート誘電体312上のゲート電極311を含むゲートスタックを含む。側壁スペーサは、第1の誘電体材料315b上の第2の誘電体材料315aを含み、第2の誘電体材料315aは、遷移領域315cにわたって第1の誘電体材料315bに化学的に結合される。第2の誘電体材料315aは炭素を含み、第1の誘電体材料は炭素を含まず、本明細書において用いられる「炭素を含まない」とは、C<3%の重量パーセントを指す。
【0023】
NMOSトランジスタ310は、側壁スペーサの横のソース321領域及びドレイン322領域を含み、軽くドープされた拡張部321a及び322aを含む。シリサイド層316が、ゲート電極311及びソース321及びドレイン322上に示されている。
【0024】
同様に、PMOSトランジスタ320は、ゲートスタックの側壁上の側壁スペーサを有するゲート誘電体332(これは、ゲート電極311下のゲート誘電体312と同じ材料であってもよい)上のゲート電極331を含むゲートスタックを含み、第1の誘電体材料315b上の第2の誘電体材料315aを含み、第2の誘電体材料315aは、遷移領域315cにわたって第1の誘電体材料315bに化学的に結合される。第2の誘電体材料315aは、炭素を含み、第1の誘電体材料は炭素を含まない。PMOSトランジスタ320は、側壁スペーサの横のソース341領域及びドレイン342領域を含み、軽くドープされた拡張部341a及び342aを含む。シリサイド層316が、ゲート電極331上及びソース341及びドレイン342上に示されている。
【0025】
側壁スペーサ315a/315c/315bのその基部でその最も幅広いポイントでの総厚は、40〜70オングストローム厚みなど、概して≦100オングストロームである。例えば、一つの特定の実施例において、第2の誘電体材料315aは約5〜10オングストローム厚みであり、遷移領域315cは15〜25オングストローム厚みであり、第1の誘電体材料315bは20〜30オングストローム厚みである。
【0026】
図4は、例示の一実施例に従って、例示の表面変換された側壁スペーサ400の厚みの関数として組成を示し、表面変換された側壁スペーサ400の厚みにわたって提供される化学的結合の高度に簡略化した描写を含む。表面変換された側壁スペーサ400は、ゲートスタック材料の側壁上の第1の誘電体材料315bと、遷移領域315cにわたって第1の誘電体材料315bに化学的に結合される第2の誘電体材料315を含む化学的に変換された頂部(外側)表面とを含む、その厚みにわたって非一定の化学的組成プロファイルを含む。図示する実施例において、第1の誘電体材料315bはシリコンナイトライド(概してSi3N4)を含み、第2の誘電体材料315aはシリコンカーバイド(SiC)を含み、遷移領域315cは、Si、N、及びCを含む材料を含み、ここで、第2の誘電体材料315a/ゲートスタックまでの距離が低減されるにつれてC含有量が減少しN含有量が増大する。
【0027】
開示される半導体ダイは、その中の種々の要素及び/又はその上の層を含み得る。これらは、障壁層、誘電体層、デバイス構造、ソース領域、ドレイン領域、ビット線、ベース、エミッタ、コレクタ、導電性線、導電性ビアなどを含む能動要素及び受動要素を含み得る。また、半導体ダイは、バイポーラ、CMOS、BiCMOS、及びMEMSを含む種々のプロセスから形成することができる。
【0028】
本開示に関連する技術に習熟した者であれば、本発明の特許請求の範囲内で、他の実施例及び実施例の変形が可能であること、及び本発明の特許請求の範囲から逸脱することなく、説明した実施例に更なる付加、削除、代替、及び変更が成され得ることが分かるであろう。
図1
図2A
図2B
図2C
図2D
図2E
図2F
図2G
図3
図4