特許 6538577 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6538577

(24)【登録日】2019年6月14日

(45)【発行日】2019年7月3日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20190625BHJP

   H01L 29/78 20060101ALI20190625BHJP

   H01L 27/10 20060101ALI20190625BHJP

   H01L 27/11526 20170101ALI20190625BHJP

   H01L 29/788 20060101ALI20190625BHJP

   H01L 29/792 20060101ALI20190625BHJP

【ＦＩ】

   H01L29/78 301H

   H01L27/10 481

   H01L27/11526

   H01L29/78 371

【請求項の数】4

【全頁数】14

(21)【出願番号】特願2016-10565(P2016-10565)

(22)【出願日】2016年1月22日

(65)【公開番号】特開2017-130608(P2017-130608A)

(43)【公開日】2017年7月27日

【審査請求日】2018年2月5日

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】東芝メモリ株式会社

(74)【代理人】

【識別番号】100108062

【弁理士】

【氏名又は名称】日向寺 雅彦

(72)【発明者】

【氏名】沓掛 弘之

【審査官】 辻 勇貴

(56)【参考文献】

【文献】 国際公開第２０１５／００１９２６（ＷＯ，Ａ１）

【文献】 特開２００５−１０９２３３（ＪＰ，Ａ）

【文献】 特開２００３−１５２０９５（ＪＰ，Ａ）

【文献】 特開平１０−２５６１８８（ＪＰ，Ａ）

【文献】 特開２００２−２８９６９６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２７／１０

Ｈ０１Ｌ ２７／１１５２６

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

第１面と、前記第１面とは反対側の第２面と、を有し、前記第１面側に設けられた第１導電形の第１領域と、前記第１領域の前記第１面側において、前記第１面に沿った方向に並んだ第２導電形の２つの第２領域と、を有する第２導電形の半導体基板と、
前記半導体基板の第１面側において、前記２つの第２領域の間の前記第１領域の一部の上に設けられた制御電極と、
前記第１面側において前記半導体基板上に選択的に設けられ、前記第１領域を囲む第１絶縁層と、
を備え、
前記第１領域は、前記２つの第２領域が設けられた主部と、前記主部から前記第１面に沿って外側に延出し、前記第１面からの深さが前記主部の前記第１面からの深さよりも浅い周縁部と、を有し、
前記周縁部は、前記第１絶縁層に接し、前記主部の表面における第１導電形不純物の濃度よりも低い第１導電形不純物の濃度を有する半導体装置。

【請求項2】

前記半導体基板の第２導電形不純物濃度は、前記第１絶縁層の底面に近づくにつれて高くなる分布を有する請求項１記載の半導体装置。

【請求項3】

前記第１面側において前記第１領域上に選択的に設けられ、前記２つの第２領域を囲む第２絶縁層をさらに備えた請求項１または２に記載の半導体装置。

【請求項4】

前記第１面側において前記第１領域の周縁部の上に選択的に設けられ、前記制御電極と同じ材料を含む導電層をさらに備えた請求項１〜３のいずれか１つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体装置に関する。

【背景技術】

【0002】

半導体装置には、複数のトランジスタを含む集積回路を備えるものがある。例えば、半導体メモリを動作させる集積回路は、高電圧で動作するトランジスタを含む。そして、そのようなトランジスタは、半導体基板に設けられたＰ形もしくはＮ形ウエルにより低電圧部から電気的に絶縁される。このため、集積回路を安定に動作させるためには、ウエルの絶縁耐圧を向上させることが望ましい。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１０−１９９３０１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態は、高圧トランジスタを設けるウエルの絶縁耐圧を向上させた半導体装置を提供する。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、半導体基板と、制御電極と、第１絶縁膜と、を備える。前記半導体基板は、第１面と、前記第１面とは反対側の第２面と、を有し、前記第１面側に設けられた第１導電形の第１領域と、前記第１領域の前記第１面側において、前記第１面に沿った方向に並んだ第２導電形の２つの第２領域と、を有する。前記制御電極は、前記半導体基板の第１面側において、前記２つの第２領域の間の前記第１領域の一部の上に設けられる。前記第１絶縁膜は、前記第１面側において前記半導体基板上に選択的に設けられ、前記第１領域を囲む。前記第１領域は、前記２つの第２領域が設けられた主部と、前記主部から前記第１面に沿って外側に延出し、前記第１面からの深さが前記主部の前記第１面からの深さよりも浅い周縁部と、を有する。前記半導体基板は、第２導電形であり、前記第１領域の周縁部は、前記第１絶縁層に接し、前記主部の表面における第１導電形不純物の濃度よりも低濃度の第１導電形不純物を含む。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る半導体装置を示す模式図である。

【図2】第１実施形態に係る半導体装置のＮ形ウエルにおけるＮ形不純物の濃度プロファイルを示すグラフである。

【図3】第１実施形態に係る半導体装置を示すブロック図である。

【図4】第１実施形態に係る半導体装置の製造過程を示す模式断面図である。

【図5】図４に続く製造過程を示す模式断面図である。

【図6】図５に続く製造過程を示す模式断面図である。

【図7】図６に続く製造過程を示す模式断面図である。

【図8】第１実施形態の変形例に係る半導体装置を示す模式図である。

【図9】第２実施形態に係る半導体装置の製造過程を示す模式断面図である。

【図10】第２実施形態に係る半導体装置のＮ形ウエルにおける不純物濃度プロファイルを示すグラフである。

【図11】第２実施形態の比較例に係る半導体装置を示す模式図である。

【図12】第２実施形態の変形例に係る半導体装置を示す模式図である。

【図13】第２実施形態の別の変形例に係る半導体装置を示す模式図である。

【発明を実施するための形態】

【0007】

以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。

【0008】

さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。

【0009】

以下の実施例は例示であり、各実施形態は、これらに限定される訳ではない。以下の例では、第１導電形をＮ形とし、第２導電形をＰ形として説明するが、別の実施例では、第１導電形をＰ形、第２導電形をＮ形としても良い。また、各実施例に記載された要素は、技術的に可能であれば、他の実施例に適用されても良い。

【0010】

［第１実施形態］
図１（ａ）および（ｂ）は、第１実施形態に係る半導体装置１の一部を示す模式図である。図１（ａ）は、図１（ｂ）中に示すＡ−Ａ線に沿った部分断面図である。図１（ｂ）は、半導体装置１の上面図である。

【0011】

半導体装置１は、例えば、半導体基板１０と、制御電極（以下、ゲート電極２０）と、を備える。半導体基板１０は、例えば、Ｐ形シリコン基板であり、第１面１０Ｆと、第２面１０Ｂと、を有する。

【0012】

図１（ａ）に示すように、半導体基板１０は、第１面１０Ｆ側に設けられたＮ形の第１領域（以下、Ｎ形ウエル１３）と、Ｎ形ウエル１３の第１面１０Ｆ側において、第１面１０Ｆに沿った方向（Ｙ方向）に並んだ２つの第２領域（以下、ソース領域３１およびドレイン領域３３）と、を有する。ソース領域３１およびドレイン領域３３は、Ｎ形ウエル１３のＮ形不純物よりも高濃度にドープされたＰ形不純物を含む。

【0013】

ゲート電極２０は、第１面１０Ｆ側において、ソース領域３１とドレイン領域３３との間のＮ形ウエル１３の一部（以下、チャネル領域１３ｃ）の上に設けられる。チャネル領域１３ｃとゲート電極２０との間には、ゲート絶縁層２１が設けられる。

【0014】

半導体装置１は、半導体基板１０の第１面１０Ｆ側に設けられた絶縁層（以下、Shallow Trench Isolation：ＳＴＩ）をさらに備える。ＳＴＩ２３、２５および２７は、それぞれ第１面１０Ｆから−Ｚ方向に所定の深さを有するように設けられる。ＳＴＩ２３、２５および２７のそれぞれの深さは、Ｎ形ウエル１３の第１面１０Ｆからの深さよりも浅く、Ｐ形ウエル１５の第１面１０Ｆからの深さよりも浅い。

【0015】

図１（ｂ）に示すように、ＳＴＩ２３は、Ｎ形ウエル１３の上に選択的に設けられ、チャネル領域１３ｃ、ソース領域３１およびドレイン領域３３を囲む。ゲート電極２０は、チャネル領域１３ｃの上をＸ方向に延びる。ＳＴＩ２３は、例えば、ソース領域３１に隣接したＮ形コンタクト領域１７も囲む。Ｎ形コンタクト領域１７は、Ｎ形ウエル１３のＮ形不純物よりも高濃度のＮ形不純物を含む。

【0016】

ＳＴＩ２５は、半導体基板１０の第１面１０Ｆ側に選択的に設けられ、Ｎ形ウエル１３を囲む。ＳＴＩ２５は、ＳＴＩ２３から離間した位置に設けられ、ＳＴＩ２３とＳＴＩ２５との間には、Ｎ形ウエル１３の一部が露出する。Ｎ形ウエル１３は、主部１３ａと、周縁部１３ｂと、を有する。主部１３ａには、ソース領域３１およびドレイン領域３３が設けられる。周縁部１３ｂは、第１面１０Ｆに沿って主部１３ａから外側に延出する。ＳＴＩ２３とＳＴＩ２５との間には、例えば、主部１３ａの外周部と周縁部１３ｂとが露出する。周縁部１３ｂは、例えば、ＳＴＩ２５に接するように設けられる。

【0017】

ＳＴＩ２７は、ＳＴＩ２５を囲むように設けられる。ＳＴＩ２７は、ＳＴＩ２５から離間した位置に設けられ、ＳＴＩ２５とＳＴＩ２７との間には、Ｐ形コンタクト領域３５が露出する。Ｐ形コンタクト領域３５は、Ｐ形ウエル１５の上に選択的に設けられる。Ｐ形コンタクト領域３５は、Ｐ形ウエル１５のＰ形不純物よりも高濃度のＰ形不純物を含む。また、Ｐ形ウエル１５のエッジ１５ｅは、ＳＴＩ２５の下に位置する。

【0018】

図１（ａ）および（ｂ）は、例えば、高電圧型のＰＭＯＳトランジスタ３０を示しており、そのソース領域３１、ドレイン領域３３およびＮ形コンタクト領域には、それぞれソース電圧Ｖ_Ｓ、ドレイン電圧Ｖ_Ｄおよびバックゲート電圧Ｖ_ＢＧが印加される。これらの電圧は、例えば、３０Ｖ程度の高電圧である。一方、ゲート電極２０には、ゲート電圧Ｖ_Ｇが印加され、Ｐ形コンタクト領域３５には、ソース電圧Ｖ_ＳＳが印加される。ゲート電圧Ｖ_Ｇおよびソース電圧Ｖ_ＳＳは、数ボルトの低電位である。したがって、Ｎ形ウエル１３とＰ形ウエル１５の間には、高電位差が生じる。このため、Ｎ形ウエル１３の絶縁耐圧が低いと、Ｎ形ウエルとＰ形ウエルの間のリーク電流が大きくなる。また、ＰＭＯＳトランジスタ３０を高電圧下で動作させることができなくなる場合がある。

【0019】

図２は、Ｎ形ウエル１３のＮ形不純物プロファイルを示すグラフである。縦軸は、Ｎ形不純物濃度（ｃｍ^−３）であり、横軸は、基板表面（第１面１０Ｆ）から−Ｚ方向の深さ（μｍ）である。図２中に示すＩＰ_１およびＩＰ_２は、主部１３ａのＮ形不純物プロファイルであり、ＩＰ_３は、周縁部１３ｂのＮ形不純物プロファイルである。

【0020】

主部１３ａは、例えば、２回のイオン注入により形成される。プロファイルＩＰ_１により表されるＮ形不純物は、プロファイルＩＰ_２で表されるＮ形不純物よりも高エネルギーでイオン注入される。プロファイルＩＰ_１は、プロファイルＩＰ_２よりも深い位置にピークを有し、そのピーク濃度Ｎ_ＭＡＸ１は、プロファイルＩＰ_２のピーク濃度Ｎ_ＭＡＸ２よりも高い。また、プロファイルＩＰ_２のピークは、第１面１０Ｆの近傍に位置する。

【0021】

図２に示すように、プロファイルＩＰ_３は、第１面１０Ｆの近傍にピークを有し、そのピーク濃度Ｎ_ＭＡＸ３は、プロファイルＩＰ_２のピーク濃度Ｎ_ＭＡＸ２よりも低い。すなわち、Ｎ形ウエル１３の周縁部１３ｂは、主部１３ａの第１面１０Ｆからの深さよりも浅い第１面１０Ｆからの深さを有する。また、周縁部１３ｂにおけるＮ形不純物濃度は、Ｎ形ウエル１３におけるＮ形不純物の表面濃度よりも低い。

【0022】

このような周縁部１３ｂを設けることにより、Ｎ形ウエル１３の絶縁耐圧を向上させることができる。すなわち、周縁部１３ｂは、Ｎ形ウエル１３のエッジ１３ｅにおける空乏層の広がりを助長し、エッジ１３ｅの電界を緩和する。これにより、Ｎ形ウエル１３のリーク電流を低減し、ＰＭＯＳトランジスタ３０を安定して動作させることができる。

【0023】

図３は、半導体装置１の一例を示すブロック図である。半導体装置１は、例えば、ＮＡＮＤ型半導体記憶装置である。半導体装置１は、例えば、メモリセルユニット１１０と、ロウデコーダ１２０と、センスアンプ１３０と、電源ユニット１４０と、コントローラ１５０と、を備える。

【0024】

メモリセルユニット１１０は、例えば、Ｘ方向、Ｙ方向およびＺ方向に３次元配置された複数のメモリセルＭＣを含む。ロウデコーダ１２０は、ワード線ＷＳを介してメモリセルＭＣに電気的に接続される。センスアンプ１３０は、フックアップ部１６０およびステップダウンユニット１７０を介してビット線ＢＬに電気的に接続される。ビット線ＢＬは、それぞれ複数のメモリセルＭＣを含むＮＡＮＤストリングに電気的に接続される。

【0025】

電源ユニット１４０は、ロウデコーダ１２０、センスアンプ１３０、フックアップ部１６０およびステップダウンユニット１７０に所定の電圧を供給する。コントローラ１５０は、ロウデコーダ１２０、センスアンプ１３０および電源ユニット１４０を駆動し、メモリセルユニット１１０を動作させる。

【0026】

例えば、ロウデコーダ１２０は、メモリセルＭＣへのデータの書き込み時において、ワード線ＷＳに高電圧を印加する。そして、ロウデコーダ１２０は、例えば、図１（ａ）および（ｂ）に示す高電圧型のＰＭＯＳトランジスタ３０を含む。

【0027】

次に、図４（ａ）〜図７（ｃ）を参照して、半導体装置１の製造方法を説明する。図４（ａ）〜図７（ｃ）は、半導体装置１の製造過程を順に示す模式断面図である。図４（ａ）〜図７（ｃ）は、図１（ｂ）中に示すＡ−Ａ線に沿った断面図である。

【0028】

図４（ａ）に示すように、半導体基板１０の第１面１０Ｆ上にイオン注入マスク１０３を形成し、例えば、Ｎ形不純物であるリン（Ｐ）または砒素（Ａｓ）を選択的にイオン注入する。半導体基板１０は、例えば、Ｐ形不純物を１×１０^１５ｃｍ^−３程度ドープしたＰ形シリコン基板である。イオン注入は、例えば、注入エネルギーを変えて２回行う。続いて、半導体基板１０を熱処理することによりイオン注入されたＮ形不純物を活性化し、Ｎ形ウエル１３の主部１３ａを形成する。

【0029】

図４（ｂ）に示すように、第１面１０Ｆ上にイオン注入マスク１０５を形成し、例えば、Ｐ形不純物であるボロン（Ｂ）を選択的にイオン注入する。続いて、半導体基板１０を熱処理することによりイオン注入されたＰ形不純物を活性化し、Ｐ形ウエル１５を形成する。

【0030】

図４（ｃ）に示すように、第１面１０Ｆ上に絶縁層１１３および導電層１１５を形成する。絶縁層１１３は、例えば、酸化シリコン層であり、シリコン基板の表面を熱酸化することにより形成される。導電層１１５は、例えば、導電性を有するポリシリコン層であり、ＣＶＤ（Chemical Vapor Deposition）を用いて絶縁層１１３の上に堆積される。

【0031】

図５（ａ）に示すように、導電層１１５の上に絶縁層１２１およびエッチングマスク１２３を形成する。絶縁層１２１は、例えば、窒化シリコン層である。エッチングマスク１２３は、例えば、酸化シリコンを用いて形成される。続いて、エッチングマスク１２３を用いて、絶縁層１２１、導電層１１５、絶縁層１１３および半導体基板１０を選択的に除去し、トレンチ１３１、１３３および１３５を形成する。

【0032】

トレンチ１３１は、絶縁層１２１の表面からＮ形ウエル１３の主部１３ａに至る深さに形成される。トレンチ１３３は、Ｐ形ウエル１５のエッジ１５ｅの上に形成される。トレンチ１３５は、絶縁層１２１の表面からＰ形ウエル１５に至る深さに形成される。

【0033】

図５（ｂ）に示すように、半導体基板１０の上にＳＴＩ２３、２５および２７を形成する。ＳＴＩ２３、２５および２７は、例えば、酸化シリコンであり、それぞれトレンチ１３１、１３３および１３５の内部に埋め込まれる。

【0034】

例えば、トレンチ１３１、１３３および１３５を埋め込み、絶縁層１２１の表面を覆う酸化シリコン層をＣＶＤを用いて半導体基板１０の上に形成する。続いて、ＣＭＰ（Chemical Mechanical Polishing）を用いて、トレンチ１３１、１３３および１３５の内部に埋め込まれた部分を残し、絶縁層１２１の上に堆積された酸化シリコン層を除去する。絶縁層１２１は、ＣＭＰのストッパ層として機能する。

【0035】

図５（ｃ）に示すように、絶縁層１２１を選択的に除去する。絶縁層１２１に窒化シリコン層を用いた場合、例えば、リン酸を用いたウェットエッチングにより、ＳＴＩ２３、２５、２７および導電層１１５をエッチングすることなく絶縁層１２１を除去することができる。

【0036】

図６（ａ）に示すように、例えば、等方性のドライエッチングを用いてＳＴＩ２３、２５および２７をエッチングし、好ましくは、その表面と導電層１１５の表面のレベルを合わせる。

【0037】

図６（ｂ）に示すように、導電層１１５の上に導電層１４１を形成し、導電層１４１の上に金属層１４３を形成する。導電層１４１は、ＳＴＩ２３、２５および２７を覆う。導電層１４１は、例えば、導電性を有するポリシリコン層である。金属層１４３は、例えば、タングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、コバルトシリサイド（ＣｏＳｉ）およびニッケルシリサイド（ＮｉＳｉ）のうちの少なくとも１つを含む。

【0038】

図６（ｃ）に示すように、金属層１４３の上にエッチングマスク１４５を形成し、金属層１４３、導電層１４１、１１５および絶縁層１１３を選択的に除去する。これにより、Ｎ形ウエル１３の主部１３ａの表面１３ｓ上にゲート絶縁層２１およびゲート電極２０が形成される。

【0039】

エッチングマスク１４５は、例えば、窒化シリコンであり、ＣＶＤを用いて形成される。さらに、エッチングマスク１４５は、フォトリソグラフィを用いて形成されたレジストマスク１４７により所定の形状（図１（ｂ）参照）に加工される。続いて、例えば、異方性ドライエッチングを用いて、金属層１４３、導電層１４１、１１５および絶縁層１１３を選択的に除去し、ゲート電極２０を形成する。さらに、例えば、等方性ドライエッチングを用いてＳＴＩ２３、２５および２７をエッチングし、好ましくは、その上面を半導体基板１０の第１面１０Ｆのレベルに合わせる。また、同時に、絶縁層１１３を選択的に除去し、ゲート絶縁層２１を形成する。

【0040】

図７（ａ）に示すように、例えば、Ｐ形不純物であるボロン（Ｂ）を選択的にイオン注入し、ソース領域３１、ドレイン領域３３およびＰ形コンタクト領域３５を形成する。例えば、半導体基板１０上にイオン注入マスク１０７を形成し、Ｎ形ウエルの表面１３ｓと、Ｐ形ウエル１５の表面１５ｓと、にＰ形不純物を選択的にイオン注入する。これにより、ゲート電極２０の下には、チャネル領域１３ｃが形成される。

【0041】

図７（ｂ）に示すように、Ｎ形ウエルの表面１３ｓに隣接する表面１３ｑにＮ形不純物であるリン（Ｐ）または砒素（Ａｓ）を選択的にイオン注入し、Ｎ形コンタクト領域１７を形成する。例えば、半導体基板１０の上に開口１０９ａを有するイオン注入マスク１０９を形成する。開口１０９ａは、Ｎ形ウエル１３の主部１３ａの表面１３ｑに連通する。続いて、主部１３ａの表面１３ｑにＮ形不純物を選択的にイオン注入する。

【0042】

図７（ｃ）に示すように、半導体基板１０の第１面１０ＦにＮ形不純物をイオン注入し、Ｎ形ウエル１３の周縁部１３ｂを形成する。この工程におけるＮ形不純物のイオン注入は、例えば、別の領域に形成されるトランジスタのチャネルイオン注入時に同時に実施することができる。

【0043】

周縁部１３ｂにおけるＮ形不純物の濃度は、ソース領域３１、ドレイン領域３３およびＰ形コンタクト領域３５のＰ形不純物濃度よりも低濃度である。また、周縁部１３ｂは、Ｎ形ウエル１３を形成する際のドーズ量よりも低いドーズ量で形成することができる。このため、周縁部１３ｂは、例えば、イオン注入マスクを形成することなく、Ｎ形不純物の全面注入により形成しても良い。

【0044】

以下、半導体基板１０の第１面１０Ｆを覆う層間絶縁層を形成した後、ゲート電極２０、ソース領域３１、ドレイン領域３３、Ｎ形コンタクト領域１７およびＰ形コンタクト領域３５にそれぞれ電気的に接続される配線を形成し、半導体装置１を完成する。

【0045】

図８（ａ）および（ｂ）は、第１実施形態の変形例に係る半導体装置２を示す模式図である。図８（ａ）は、図８（ｂ）中に示すＢ−Ｂ線に沿った部分断面図である。図８（ｂ）は、半導体装置２の上面図である。

【0046】

図８（ａ）に示すように、半導体装置２は、Ｎ形ウエル１３とＰ形ウエル１５とを有する半導体基板１０と、ゲート電極２０と、を備える。Ｎ形ウエル１３には、ソース領域３１、ドレイン領域３３およびＮ形コンタクト領域１７が設けられる。Ｐ形ウエル１５には、Ｐ形コンタクト領域３５が設けられる。そして、半導体装置２は、半導体基板１０の第１面１０Ｆ側において、Ｎ形ウエル１３の周縁部１３ｂの上に選択的に設けられた導電層４５をさらに備える。導電層４５は、絶縁層４７を介して周縁部１３ｂの上に設けられ、ゲート電極２０と同じ材料を含む。

【0047】

図８（ｂ）に示すように、導電層４５は、Ｎ形ウエル１３の周縁部１３ｂ上において、Ｎ形ウエル１３を囲むように設けられる。

【0048】

周縁部１３ｂは、例えば、図４（ａ）および図４（ｂ）に示すＮ形ウエルの主部１３ａおよびＰ形ウエル１５を形成する過程において形成される。例えば、図４（ａ）および図４（ｂ）に示すイオン注入過程において、Ｎ形不純物の全面注入を加えることにより形成できる。その後、図６（ｃ）に示すゲート電極２０の形成過程において、周縁部１３ｂの上に導電層４５を残すことにより、半導体装置２を形成することができる。

【0049】

導電層４５は、図６（ｃ）に示す工程の後において、イオン注入マスクとして機能し、Ｎ形ウエル１３の周縁部１３ｂにおける不純物濃度プロファイルを維持する。これにより、Ｎ形ウエル１３の絶縁耐圧を向上させることができる。

【0050】

［第２実施形態］
図９（ａ）〜（ｃ）は、第２実施形態に係る半導体装置３の製造方法を示す模式断面図である。図９（ａ）〜（ｃ）は、図１（ｂ）中に示すＡ−Ａ線に沿った断面図である。図１０は、第２実施形態に係るＮ形ウエル１３の不純物プロファイルを示すグラフである。縦軸は、不純物濃度（ｃｍ^−３）であり、横軸は、基板表面（第１面１０Ｆ）から−Ｚ方向の深さ（μｍ）である。

【0051】

例えば、図５（ａ）に示す工程において、トレンチ１３１、１３３および１３５を形成した後、図９（ａ）に示すように、各トレンチの内面にＰ形不純物であるボロン（Ｂ）をイオン注入する。さらに、Ｐ形ウエル１５とは別のＰ形ウエル１８に形成されたトレンチ１３７の内面にもＰ形不純物をイオン注入する。続いて、半導体基板１０を熱処理することにより、Ｐ形不純物を活性化させる。

【0052】

図９（ｂ）は、トレンチ１３１を埋め込んだＳＴＩ２３、トレンチ１３３を埋め込んだＳＴＩ２５、トレンチ１３５を埋め込んだＳＴＩ２７およびトレンチ１３７を埋め込んだＳＴＩ２９を示している。

【0053】

図９（ｂ）に示すように、ＳＴＩ２５と半導体基板１０とが接する部分には、Ｐ形領域６３が形成される。同様に、ＳＴＩ２７とＰ形ウエル１５とが接する部分には、Ｐ形領域６５が形成され、ＳＴＩ２９とＰ形ウエル１８とが接する部分には、Ｐ形領域６７が形成される。一方、ＳＴＩ２３の底部においてＮ形ウエル１３と接する部分には、Ｐ形領域６１が形成される。すなわち、半導体基板１０は、ＳＴＩ１２５、１２７および１２９の底面に近づくにつれてＰ形不純物の濃度が高くなる不純物分布を有する。

【0054】

続いて、図５（ｃ）〜図７（ｃ）に示す製造過程により、Ｎ形ウエル１３の周縁部１３ｂ、Ｎ形コンタクト領域１７、ゲート電極２０、ソース領域３１、ドレイン領域３３およびＰ形コンタクト領域３５を形成する。これにより、図９（ｃ）に示すＰＭＯＳトランジスタ４０を完成させる。一方、Ｐ形ウエル１８上には、ゲート絶縁層７３を介してゲート電極７５が形成される。これにより、Ｐ形ウエル１８には、ＮＭＯＳトランジスタ５０が形成される。ＮＭＯＳトランジスタ５０は、Ｙ方向に延在するチャネル領域１８ｃを有する。

【0055】

例えば、ＮＭＯＳトランジスタ５０においてＰ形領域６７を形成しない場合、逆ショートチャネル効果（Reverse Narrow Chanel Effect）により閾値電圧が低下し、ドレイン電流のサブスレショルド特性にキンク、所謂Ｈｕｍｐが生じる。そこで、Ｐ形領域６７を形成して逆ショートチャネル効果を抑制することが好ましい。しかしながら、Ｐ形領域６７を形成することにより、Ｎ形ウエル１３中にもＰ形領域６１が形成される不利益が生じる。

【0056】

図１０において、Ｐ_ＭＡＸで示す破線は、各トレンチの内面にイオン注入されたＰ形不純物のピーク濃度を示している。この例では、Ｎ形不純物のプロファイルＩＰ_１とＩＰ_２との間においてＰ形不純物の濃度がＮ形不純物の濃度よりも高くなる領域が生じる。このため、Ｎ形ウエル１３の内部にＰ形領域６１が形成される。

【0057】

図１１（ａ）および（ｂ）は、第２実施形態の比較例に係る半導体装置４を表す模式図である。図１１（ａ）は、図１１（ｂ）中に示すＣ−Ｃ線に沿った部分断面図である。図１１（ｂ）は、半導体装置４の上面図である。

【0058】

図１１（ａ）に示すように、半導体装置４は、Ｎ形ウエル１３とＰ形ウエル１５とを有する半導体基板１０と、ゲート電極２０と、を備える。Ｎ形ウエル１３には、ソース領域３１、ドレイン領域３３およびＮ形コンタクト領域１７が設けられている。Ｐ形ウエル１５には、Ｐ形コンタクト領域３５が設けられている。Ｎ形ウエル１３の上には、ＳＴＩ１５３が設けられる。

【0059】

図１１（ｂ）に示すように、ＳＴＩ１５３は、ソース領域３１、ドレイン領域３３およびチャネル領域１３ｃを囲むように形成される。また、ＳＴＩ１５３は、Ｎ形コンタクト領域１７を囲む。さらに、ＳＴＩ１５３は、Ｎ形ウエル１３上からＰ形ウエル１５上に広がるように設けられる。言い換えれば、ＳＴＩ１５３の外周部は、Ｎ形ウエル１３のエッジ１３ｅおよびＰ形ウエル１５のエッジ１５ｅの上に設けられる。そして、ＳＴＩ１５３の底部には、Ｐ形領域１６３が形成される。

【0060】

Ｐ形領域１６３は、例えば、Ｎ形ウエル１３と半導体基板１０との間のＰＮ接合を短絡するリークパスとなり、Ｎ形ウエル１３の絶縁耐圧を低下させる。すなわち、Ｎ形ウエル１３に高電圧が印加された場合、Ｎ形コンタクト領域１７と、それに近接するＰ形領域１６３の端と、の間において、空乏層のパンチスルーによるリーク電流が流れるおそれがある。また、Ｎ形ウエル１３と半導体基板１０との間のＰＮ接合の耐圧低下も生じる。これにより、例えば、メモリセルＭＣへ印加される電圧が低下し、データの書き込み不良を生じさせることがある。

【0061】

例えば、図９（ａ）に示すイオン注入工程においてＮ形ウエル１３をイオン注入マスクで覆うことにより、Ｐ形領域１６３の形成を回避することができる。しかしながら、イオン注入マスクを付加することは、製造工程のＴＡＴ（Turn Around Time）を長くし、コストを上昇させる。

【0062】

これに対し、図９（ｃ）に示す半導体装置３では、ＳＴＩ２３は、Ｎ形ウエル１３の上に選択的に設けられ、その外側には広がらない。したがって、Ｎ形ウエル１３のエッジ１３ｅの上にはＳＴＩが設けられない。これにより、ＳＴＩの底部においてＮ形ウエル１３と半導体基板１０との間のＰＮ接合を短絡するＰ形領域は形成されない。また、Ｎ形ウエル１３に周縁部１３ｂを設けることによりＰＮ接合の耐圧を向上させることができる。

【0063】

図１２は、第２実施形態の変形例に係る半導体装置５を示す模式図である。図１２（ａ）は、図１２（ｂ）中に示すＤ−Ｄ線に沿った部分断面図である。図１２（ｂ）は、半導体装置５の上面図である。

【0064】

図１２（ａ）に示すように、半導体装置５は、Ｎ形ウエル１３とＰ形ウエル１５とを有する半導体基板１０と、ゲート電極２０と、を備える。Ｎ形ウエル１３には、ソース領域３１、ドレイン領域３３、Ｎ形コンタクト領域１７およびＮ形領域１９が設けられる。Ｐ形ウエル１５には、Ｐ形コンタクト領域３５が設けられる。Ｎ形ウエル１３の上には、ＳＴＩ２５３が選択的に設けられる。

【0065】

図１２（ｂ）に示すように、ＳＴＩ２５３は、ソース領域３１、ドレイン領域３３およびチャネル領域１３ｃを囲むように形成される。また、ＳＴＩ２５３は、Ｎ形コンタクト領域１７を囲む。Ｎ形領域１９は、ＳＴＩ２５３を囲むように設けられる。さらに、Ｎ形ウエル１３とＰ形ウエル１５との間には、ＳＴＩ２５５が設けられる。ＳＴＩ２５５は、Ｎ形ウエル１３のエッジ１３ｅおよびＰ形ウエル１５のエッジ１５ｅの上に設けられる。そして、ＳＴＩ２５３の底部には、Ｐ形領域２６３が形成され、ＳＴＩ２５５の底部には、Ｐ形領域２６５が形成される。

【0066】

Ｎ形領域１９には電圧が印加されることはなく、Ｎ形領域１９は、所謂フローティングノードとなる。そして、Ｎ形ウエル１３と半導体基板１０との間のＰＮ接合に跨がるＰ形領域２６５は、Ｎ形コンタクト領域１７に近接するＰ形領域２６３から分離される。すなわち、Ｐ形領域２６５を介して流れるリーク電流は、Ｎ形領域１９により抑制され、Ｎ形ウエル１３の絶縁耐圧を向上させることができる。

【0067】

図１３は、第２実施形態の別の変形例に係る半導体装置６を示す模式図である。図１３（ａ）は、図１３（ｂ）中に示すＥ−Ｅ線に沿った部分断面図である。図１３（ｂ）は、半導体装置６の上面図である。

【0068】

図１３（ａ）に示すように、半導体装置６は、Ｎ形ウエル１３とＰ形ウエル１５とを有する半導体基板１０と、ゲート電極２０と、を備える。Ｎ形ウエル１３は、主部１３ａと周縁部１３ｂとを有する。主部１３ａには、ソース領域３１、ドレイン領域３３、Ｎ形コンタクト領域１７およびＮ形領域１９が設けられる。主部１３ａの上には、ＳＴＩ２５３が選択的に設けられる。Ｐ形ウエル１５には、Ｐ形コンタクト領域３５が設けられる。

【0069】

図１３（ｂ）に示すように、ＳＴＩ２５３は、ソース領域３１、ドレイン領域３３およびチャネル領域１３ｃを囲むように形成される。また、ＳＴＩ２５３は、Ｎ形コンタクト領域１７を囲む。Ｎ形領域１９は、ＳＴＩ２５３を囲むように設けられる。さらに、Ｎ形ウエル１３を囲むＳＴＩ２５５が設けられる。ＳＴＩ２５５は、ＳＴＩ２５３から離間して設けられ、Ｐ形ウエル１５のエッジ１５ｅ上に位置する。周縁部１３ｂは、ＳＴＩ２５３とＳＴＩ２５５の間において、主部１３ａから外側に延出する。

【0070】

ＳＴＩ２５３の底部には、Ｐ形領域２６３が形成され、ＳＴＩ２５５の底部には、Ｐ形領域２６５が形成される。Ｐ形領域２６５は、Ｎ形ウエル１３の主部１３ａの外周部および周縁部１３ｂによりＰ形領域２６３から分離され、Ｐ形領域を介した電流のリークパスは形成されない。また、この例では、Ｎ形コンタクト領域１７と同じバックゲート電圧Ｖ_ＢＧがＮ形領域１９に印加される。そして、Ｎ形ウエル１３の周縁部１３ｂにより半導体基板１０への空乏層への広がりが助長され、Ｎ形ウエル１３のエッジ１３ｅにおける電界が低減される。これにより、Ｎ形ウエル１３の接合耐圧を向上させることができる。

【0071】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0072】

１〜６・・・半導体装置、 １０・・・半導体基板、 １０Ｆ・・・第１面、 １０Ｂ・・・第２面、 １３・・・Ｎ形ウエル、 １３ａ・・・主部、 １３ｂ・・・周縁部、 １３ｃ、１８ｃ・・・チャネル領域、 １３ｅ、１５ｅ・・・エッジ、 １３ｑ、１３ｓ、１５ｓ・・・表面、 １５、１８・・・Ｐ形ウエル、 １７・・・Ｎ形コンタクト領域、 １９・・・Ｎ形領域、 ２０、７５・・・ゲート電極、 ２１、７３・・・ゲート絶縁層、 ２３、２５、２７、２９、１５３、２５３、２５５・・・ＳＴＩ、 ３０、４０・・・ＰＭＯＳトランジスタ、 ３１・・・ソース領域、 ３３・・・ドレイン領域、 ３５・・・Ｐ形コンタクト領域、 ４５、１１５、１４１・・・導電層、 ４７、１１３、１２１・・・絶縁層、 ５０・・・ＮＭＯＳトランジスタ、 ６１、６３、６５、６７、１６３、２６３、２６５・・・Ｐ形領域、 １０３、１０５、１０７、１０９・・・イオン注入マスク、 １０９ａ・・・開口、 １２３、１４５・・・エッチングマスク、 １３１、１３３、１３５、１３７・・・トレンチ、 １４３・・・金属層、 １４７・・・レジストマスク、 １１０・・・メモリセルユニット、 １２０・・・ロウデコーダ、 １３０・・・センスアンプ、 １４０・・・電源ユニット、 １５０・・・コントローラ、 １６０・・・フックアップ部、 １７０・・・ステップダウンユニット

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】