特許第6539765号(P6539765)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

知財求人 - 知財ポータルサイト「IP Force」

▶ 日本テキサス・インスツルメンツ合同会社の特許一覧
特許6539765トランシーバのためのフレキシブルPRBSアーキテクチャ
<>
  • 特許6539765-トランシーバのためのフレキシブルPRBSアーキテクチャ 図000056
  • 特許6539765-トランシーバのためのフレキシブルPRBSアーキテクチャ 図000057
  • 特許6539765-トランシーバのためのフレキシブルPRBSアーキテクチャ 図000058
  • 特許6539765-トランシーバのためのフレキシブルPRBSアーキテクチャ 図000059
  • 特許6539765-トランシーバのためのフレキシブルPRBSアーキテクチャ 図000060
  • 特許6539765-トランシーバのためのフレキシブルPRBSアーキテクチャ 図000061
  • 特許6539765-トランシーバのためのフレキシブルPRBSアーキテクチャ 図000062
  • 特許6539765-トランシーバのためのフレキシブルPRBSアーキテクチャ 図000063
< >
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6539765
(24)【登録日】2019年6月14日
(45)【発行日】2019年7月3日
(54)【発明の名称】トランシーバのためのフレキシブルPRBSアーキテクチャ
(51)【国際特許分類】
   H04L 9/18 20060101AFI20190625BHJP
   G09C 1/00 20060101ALI20190625BHJP
【FI】
   H04L9/00 651
   G09C1/00 650B
【請求項の数】20
【全頁数】19
(21)【出願番号】特願2018-97682(P2018-97682)
(22)【出願日】2018年5月22日
(62)【分割の表示】特願2015-539857(P2015-539857)の分割
【原出願日】2013年10月25日
(65)【公開番号】特開2018-160907(P2018-160907A)
(43)【公開日】2018年10月11日
【審査請求日】2018年5月23日
(31)【優先権主張番号】13/660,841
(32)【優先日】2012年10月25日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ合同会社
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】ソク ビー キム
(72)【発明者】
【氏名】トピン アール コウ
【審査官】 青木 重徳
(56)【参考文献】
【文献】 特表2012−506210(JP,A)
【文献】 特開平09−146456(JP,A)
【文献】 特開昭62−206935(JP,A)
【文献】 特開昭61−97746(JP,A)
【文献】 米国特許出願公開第2005/0044119(US,A1)
【文献】 米国特許出願公開第2008/0228941(US,A1)
【文献】 米国特許出願公開第2011/0145547(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
H04L 9/18
G09C 1/00
(57)【特許請求の範囲】
【請求項1】
ネットワークトランシーバの物理的コーディングサブレイヤ(PCS)に使用するトランスミッタであって、
ユーザー定義された多項式を格納するように構成される多項式レジスタと、
疑似ランダムビットシーケンス(PRBS)生成器であって、
前記ユーザー定義された多項式を受信するために前記多項式レジスタに結合され、前記ユーザー定義された多項式に基づいてP−マトリックスを生成するように構成されるマトリックス回路と、
シードベクトルを受信するように構成されるデータレジスタと、
前記マトリックス回路と前記データレジスタとに結合され、前記P−マトリックスと前記データレジスタに格納されたデータとに基づいてPRBS信号を生成するように構成される乗算器と、
を含む、前記PRBS生成器と、
を含む、トランスミッタ
【請求項2】
請求項1に記載のトランスミッタであって、
前記PRBS生成器が、
前記シードベクトルを受信するように構成される第1の入力と、
前記PRBS信号を受信するために前記乗算器に結合される第2の入力と、
前記データレジスタに結合される出力であって、前記乗算器が前記PRBS信号を生成する前に前記シードベクトルを前記データレジスタに配送するように構成され、前記乗算器が前記PRBS信号を生成した後に前記PRBS信号を前記データレジスタに配送するように構成される、前記出力と、
を有するマルチプレクサを更に含む、トランスミッタ
【請求項3】
請求項1に記載のトランスミッタであって、
前記PRBS生成器が、
前記PRBS信号を受信するために前記乗算器に結合され、前記PRBS信号に基づいて反転されたPRBS信号を生成するように構成される反転回路と、
前記乗算器と前記反転回路とに結合され、前記PRBS信号と前記反転されたPRBS信号との1つをPRBS出力信号として配送するように構成される出力マルチプレクサと、
を更に含む、トランスミッタ
【請求項4】
請求項1に記載のトランスミッタであって、
前記乗算器が、前記PRBS信号を生成するために前記P−マトリックスを前記データレジスタに格納された前記データと帰納的に乗算するように構成される、トランスミッタ。
【請求項5】
請求項1に記載のトランスミッタであって、
前記マトリックス回路が、
前記ユーザー定義された多項式を受信し、
前記ユーザー定義された多項式に基づいて調整ベクトルを生成し、
前記調整ベクトルと恒等マトリックスとに基づいて作業P−マトリックスを生成し、
前記ユーザー定義された多項式のバス幅に基づいて前記作業P−マトリックスをマスクして前記P−マトリックスを生成する、
ように構成される、トランスミッタ。
【請求項6】
請求項1に記載のトランスミッタであって、
前記P−マトリックスが、前記ユーザー定義された多項式のバス幅を超える行数に沿ったゼロ値係数を有する32×32のマトリックスである、トランスミッタ。
【請求項7】
ネツトワークトランシーバの物理的コーディングサブレイヤ(PCS)に使用するレシーバであって、
ユーザー定義された多項式を格納するように構成される多項式レジスタと、
疑似ランダムビットシーケンス(PRBS)チェッカであって、
前記ネットワークトランシーバにより受信される受信データを配送するように構成されるデータバスと、
前記ユーザー定義された多項式を受信するために前記多項式レジスタに結合され、前記ユーザー定義された多項式に基づいてD−マトリックスを生成するように構成される第1のマトリックス回路と、
前記第1のマトリックス回路と前記データバスとに結合され、前記D−マトリックスを前記受信データと乗算することによりD−ベクトルを生成するように構成される第1の乗算器と、
前記D−ベクトルを受信するために前記第1の乗算器に結合され、前記D−ベクトルに基づいてエラー信号を生成するように構成されるエラー検出器回路と、
を含む、前記PRBSチェッカと、
を含む、レシーバ。
【請求項8】
請求項7に記載のレシーバであって、
前記PRBSチェッカが、
前記ユーザー定義された多項式を受信するために前記多項式レジスタに結合され、前記ユーザー定義された多項式に基づいてP−マトリックスを生成するように構成される第2のマトリックス回路と、
前記第2のマトリックス回路と前記データバスとに結合され、前記P−マトリックスを前記受信データと乗算することによりP−ベクトルを生成するように構成される第2の乗算器と、
を更に含む、レシーバ。
【請求項9】
請求項8に記載のレシーバであって、
前記エラー検出器回路が、前記第1の乗算器と前記第2の乗算器とに結合される排他的論理和(XOR)ゲートを含み、前記XOR回路が、前記D−ベクトルと前記P−ベクトルでの排他的論理和演算に基づいて前記エラー信号を生成するように構成される、レシーバ。
【請求項10】
請求項8に記載のレシーバであって、
前記PRBSチェッカが、
前記ネットワークトランシーバからデータを受信するために入力バスに結合され、前記受信したデータを反転するように構成される反転回路と、
前記入力バスと前記反転回路とに結合され、前記受信したデータ又は前記反転した受信データの1つを前記データバスに配送するように構成されるマルチプレクサと、
を更に含む、レシーバ。
【請求項11】
請求項7に記載のレシーバであって、
前記第1のマトリックス回路が、
前記ユーザー定義された多項式を受信し、
前記ユーザー定義された多項式に基づいて調整ベクトルを生成し、
前記ユーザー定義された多項式のバス幅に依存するD−恒等マトリックスと前記調整ベクトルとに基づいて作業D−マトリックスを生成し、
前記ユーザー定義された多項式の前記バス幅に基づいて前記作業D−マトリックスをマスクしてD−マトリックスを生成する、
ように構成される、レシーバ。
【請求項12】
請求項8に記載のレシーバであって、
前記第2のマトリックス回路が、
前記ユーザー定義された多項式を受信し、
前記ユーザー定義された多項式に基づいて調整ベクトルを生成し、
前記ユーザー定義された多項式のバス幅に依存しないP−恒等マトリックスと前記調整ベクトルとに基づいて作業P−マトリックスを生成し、
前記ユーザー定義された多項式の前記バス幅に基づいて前記作業P−マトリックスをマスクすることにより前記P−マトリックスを生成する、
ように構成される、レシーバ。
【請求項13】
請求項7に記載のレシーバであって
前記D−マトリックスが、前記ユーザー定義された多項式のバス幅を超える行数に沿ったゼロ値係数を有する32×32マトリックスである、レシーバ。
【請求項14】
請求項8に記載のレシーバであって、
前記P−マトリックスが、前記ユーザー定義された多項式のバス幅を超える行数に沿ったゼロ値係数を有する32×32マトリックスである、レシーバ。
【請求項15】
請求項7に記載のレシーバであって、
前記PRBSチェッカが、前記エラー新号を受信するために前記エラー検出器回路に結合され、前記エラー信号に基づいてエラーカウント値を更新するように構成されるエラーカウンタを更に含む、レシーバ。
【請求項16】
請求項8に記載のレシーバであって、
前記PRBSチェッカが、前記受信データを登録するために前記データバスに結合され、前記受信データを提供するために前記第2の乗算器に結合されるデータレジスタを更に含む、レシーバ。
【請求項17】
ネットワークトランシーバであって、
ユーザー定義された多項式を格納するように構成される多項式レジスタと、
疑似ランダムビットシーケンス(PRBS)生成器であって、
前記ユーザー定義された多項式を受信するために前記多項式レジスタに結合され、前記ユーザー定義された多項式に基づいてP−マトリックスを生成するように構成される第1のマトリックス回路と、
前記第1のマトリックス回路に結合され、前記P−マトリックスとシードベクトルとに基づいてPRBS信号を生成するように構成される第1の乗算器と、
を含む、前記PRBS生成器と、
PRBSチェッカであって、
前記ユーザー定義された多項式を受信するために前記多項式レジスタに結合され、前記ユーザー定義された多項式に基づいてD−マトリックスを生成するように構成される第2のマトリックス回路と、
前記第2のマトリックス回路に結合され、前記D−マトリックスを前記ネットワークトランシーバにより受信した入力データと乗算することによりD−ベクトルを生成するように構成される第2の乗算器と、
前記D−ベクトルを受信するために前記第2の乗算器に結合され、前記D−ベクトルに基づいてエラー信号を生成するように構成されるエラー検出器回路と、
を含む、前記PRBSチェッカと、
を含む、ネットワークトランシーバ。
【請求項18】
請求項17に記載のネットワークトランシーバであって、
前記PRBS生成器と前記PRBSチェッカとに結合され、前記PRBS信号と前記エラー信号とに基づいて前記ネットワークトランシーバによりアクセスされる通信チャネルの状態を判定するように構成される検出器回路を更に含む、ネットワークトランシーバ。
【請求項19】
請求項17に記載のネットワークトランシーバであって、
前記PRBS生成器と前記PRBSチェッカとに結合され、前記PRBS信号と前記エラー信号とに基づいて通信チャネルにわたる伝送を調整するように構成される検出器回路を更に含む、ネットワークトランシーバ。
【請求項20】
請求項17に記載のネットワークトランシーバであって、
前記PRBSチェッカが、
前記ユーザー定義された多項式を受信するために前記多項式レジスタに結合され、前記ユーザー定義された多項式に基づいて第2のP−マトリックスを生成するように構成される第3のマトリックス回路と、
前記第3のマトリックス回路に結合され、前記P−マトリックスを前記入力データに乗算することにより第2のP−ベクトルを生成するように構成される第3の乗算器と、
を更に含み、
前記エラー検出器回路が、前記第2の乗算器と前記第3の乗算器とに結合される排他的論理和(XOR)ゲートであって、前記D−ベクトルとP−ベクトルでの排他的論理和演算に基づいて前記エラー信号を生成するように構成される、前記XORゲートを含む、ネットワークトランシーバ。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、概してトランシーバに関し、更に特定して言えば、フレキシブルアーキテクチャを有する物理的トランシーバ(PHY)に関連する。
【背景技術】
【0002】
図1は、従来のシステム100の一例を示す。このシステム100では、ホスト102−1〜102−N(これらは例えば、コンピュータ、ルーター、又はスイッチであり得る)が、ネットワークインタフェース104−1〜104−Nを通して通信媒体112(これは例えば、光ファイバ、バックプレーン、又はツイストペアであり得る)を介して、互いと通信することが可能である。この例では、ネットワークインタフェース104−1〜104−Nは、エレクトリックバックプレーン、より具体的には10GBase−KR、を介するイーサネットを用いる。10GBase−KRの説明は、電気電子技術者学会(IEEE)規格802.3−2008において見つけることができる(これは、2008年12月26日付けであり、あらゆる目的のため本明細書において参照により組み込まれる)。これらのネットワークインタフェース104−1〜104−Nは、媒体非依存インタフェース(MII)108−1〜108−N(これらは典型的に、半二重又は全二重オペレーションを有し得る)を介してPHY110−1〜110−Nと通信する媒体アクセス制御(MAC)回路106−1〜106−Nを用い、これらの各々がIEEE規格802.3−2008において説明されている。
【0003】
しかし、ここで重要なのはPHY110−1〜110−Nであり、これらは図2におけるPHY110−1〜110−N(後述では、PHY110)で更に詳細に見ることができる。PHY110は幾つかのサブレイヤを用いる。このPHY110は、独立した集積回路(IC)であり得、或いは、MAC回路(即ち、MAC回路106−1)及びMII108と統合され得る。図示するように、PHY110は概して、物理的媒体依存(PMD)サブレイヤロジック212、物理的媒体取り付け(PMA)サブレイヤロジック210、フォワード誤り補正(FEC)サブレイヤロジック204、及び物理的コーディング(PCS)サブレイヤロジック202で構成される。これらのサブレイヤ論理回路202、204、210、及び212は、MII108と通信媒体112との間の通信を提供するために、互いに相互作用する。送信では、FECサブレイヤロジック204は、IEEE規格802.3−2008、条項74に記載されるようなエンコーダ206を用い、受信では、FECサブレイヤロジック204は、IEEE規格802.3−2008、条項74に記載されるようなデコーダ308を用いる。
【0004】
図3に見られるように、PCSサブレイヤロジック202は、PCSトランスミッタ302及びPCSレシーバ304を有するトランシーバであり得る。トランスミッタ302は、この例では、MII108からデータを受信すること、そのデータをエンコーダ306で符号化すること、符号化されたデータをスクランブラ308でスクランブルすること、及びギアボックス310で(FECサブレイヤロジック204により用いられるように)変換することが可能である。レシーバ304は、この例では、FECサブレイヤロジック204からのデータをギアボックス312を用いて変換すること、そのデータをデスクランブラ314でデスクランブルすること、及びそのデータをデコーダ316で(MII108での利用のため)復号することが可能である。PCSサブレイヤロジック202の詳細は、例えば、IEEE規格802.3−2008、条項48及び74で見ることができる。
【0005】
ここで重要なのはスクランブラ308及びデスクランブラ314である。この例では、スクランブラ308及びデスクランブラ314は、データスクランブル/デスクランブル、及び誤差チェックを実行することができる。PHY110−1〜110−Nでデータをスクランブル/デスクランブルする1つの目的は、電磁干渉(EMI)のインパクトを低減するため及びシグナルインテグリティを改善するために、データを実質的にランダム化することである。これは典型的に、特定の多項式(polynomial)を備えて生成される擬似ランダムビットシーケンス(PRBS)の利用により達成される。例えば、8b/10b符号化では、PRBS−7(又は1+x+x)を、また、同期光学的ネットワーキング又はSONET(ITU O.150において特定されるようなもの)では、PRBS−23(又はX23+X18+1)を用いることができる。同様に、誤差チェックのためにこのPRBSシグナリングを用いることができる。
【0006】
しかし、上記のように、1つの多項式は概して、全ての規格(例えば、802.3−2008及びSONET)に適用可能ではなく、各規格は通常それ自体の多項式を特定する。従来、これは、各PHY(例えば、110−1)が、特定の規格のために設計され得(例えば、802.3−2008ではPRBS−7)、他の規格と共に用いられる柔軟性を欠き得ることを意味する。この理由は、PHY(例えば、110−1)のためのシリアル及びパラレル実装は、面積、価格、及び電力消費の点で概して適用可能とするには浪費が過ぎるということである。
【0007】
従って、フレキシブルトランシーバアーキテクチャが求められている。
【0008】
従来のシステムの幾つかの例は、下記文献に記載されている。
【特許文献1】米国特許番号第4,744,104号
【特許文献2】米国特許番号第5,267,316号
【特許文献3】米国特許番号第6,820,230号
【特許文献4】米国特許番号第6,907,062号
【特許文献5】米国特許番号第7,124,158号
【特許文献6】米国特許番号第7,414,112号
【特許文献7】米国特許番号第7,486,725号
【特許文献8】米国特許番号第7,505,589号
【特許文献9】米国特許公開番号 2003/0014451
【特許文献10】米国特許公開番号 2007/008997
【特許文献11】米国特許公開番号 2007/0098160
【発明の概要】
【0009】
一実施例に従って或る装置が提供される。この装置は、複数のビットを有する多項式レジスタであって、ユーザー定義された多項式をストアするように構成される多項式レジスタ、第1のバス、第2のバス、及び、第1のバスと第2のバスと多項式レジスタとに結合されるトランシーバを含む。トランシーバは、ユーザー定義された多項式から、スクランブルされた信号を生成するように構成される擬似ランダムビットシーケンス(PRBS)生成器と、ユーザー定義された多項式を用いて第2の信号から、デスクランブルされた信号を生成するように構成されるPRBSチェッカーとを含む。
【0010】
一実施例に従って、第1のバスは更に、第1の入力バス及び第2の入力バスを含む。第2のバスは更に第1の出力バス及び第2の出力バスを含む。PRBS生成器は第1の出力バスに結合され、PRBSチェッカーは第2の入力バスに結合される。
【0011】
一実施例に従って、第1の入力バスはプログラム可能な幅を有する。
【0012】
一実施例に従って、PRBSチェッカーは更に、ユーザー定義された多項式に対応する第1のマトリックスを含むように構成される第1のマトリックス回路、ユーザー定義された多項式に対応する第2のマトリックスを含むように構成される第2のマトリックス回路、第2のマトリックス回路に結合され、エンコーダ及び第2の入力バスのそれぞれに結合される、第1の乗算器、第2の入力バスに結合されるデータレジスタ、第1のマトリックス回路及びデータレジスタに結合される第2の乗算器、第1及び第2の乗算器に結合されるXOR回路、及びXOR回路に結合される誤差カウンタを含む。
【0013】
一実施例に従って、データレジスタは更に第1のデータレジスタを含む。PRBS生成器は更に、ユーザー定義された多項式に対応する第3のマトリックスを含むように構成される第3のマトリックス回路、第3のマトリックス回路に結合される第3の乗算器、第3の乗算器に結合され、シードを受信するように構成される、第1のマルチプレクサ、第1のマルチプレクサ及び第2のデータレジスタに結合される第2のデータレジスタを含む。
【0014】
一実施例に従って、トランシーバは更に、PBRS生成器及びPRBSチェッカーに結合される検出器を含む。
【0015】
一実施例に従って、多項式レジスタは32ビットを有する。
【0016】
一実施例に従って或る装置が提供される。この装置は、媒体アクセス制御(MAC)回路、MAC回路に結合されるインタフェース、及び物理的トランシーバ(PHY)を含む。物理的トランシーバ(PHY)は、複数のビットを有する多項式レジスタであって、ユーザー定義された多項式をストアするように構成される多項式レジスタ、インタフェースに結合される第1のバス、第2のバス、及び、第1のバスと第2のバスと多項式レジスタとに結合されるトランシーバを有する。トランシーバは、ユーザー定義された多項式から、スクランブルされた信号を生成するように構成される擬似ランダムビットシーケンス(PRBS)生成器と、ユーザー定義された多項式を用いて第2の信号から、デスクランブルされた信号を生成するように構成されるPRBSチェッカーとを含む。
【0017】
一実施例に従って、PHYは更に、PBRS生成器及びPRBSチェッカーに結合される検出器を含む。
【0018】
一実施例に従って、装置は更に、PHYに結合される通信媒体を含む。
【0019】
一実施例に従って、検出器は、通信媒体を特徴付けるためにPRBS生成器及びPRBSチェッカーを用いるように構成される。
【0020】
一実施例に従って、装置は更に、MAC回路に結合されるホストを含む。
【0021】
一実施例に従って或る方法が提供される。この方法は、複数のビットを有する多項式レジスタから、ユーザー定義された多項式をリトリーブすること、ユーザー定義された多項式に少なくとも部分的に基づいて第1、第2、及び第3のマトリックスを生成すること、第1のマトリックスを用いて第1のPRBSデータセットを生成すること、第1のPRBSデータセットを通信媒体を介して伝送すること、第2のPRBSデータセットを通信媒体を介して受け取ること、及び、第2及び第3のマトリックスを用いて第2のPRBSデータセットで多数のビット誤差を判定することを含む。
【0022】
一実施例に従って、この方法は更に、第1のPRBSデータセットを調節することと、伝送すること、受け取ること、及び判定することを繰り返すこととを含む。
【0023】
一実施例に従って、この方法は更に、ビット誤差の数に少なくとも部分的に基づいて通信チャネルを特徴付けることを含む。
【図面の簡単な説明】
【0024】
図1】従来のシステムの一例の図である。
【0025】
図2図1のPHYの一例の図である。
【0026】
図3図2のPCSサブレイヤロジックの図である。
【0027】
図4】本発明の実施例に従ったPCSサブレイヤロジックの一例の図である。
【0028】
図5】本発明の実施例に従ったPCSサブレイヤロジックの一例の図である。
【0029】
図6図4及び図5のプログラマブル送信及び受信回路の一例の図である。
【0030】
図7図6のPRBS生成器の一例の図である。
【0031】
図8図6のPRBSチェッカーの一例の図である。
【発明を実施するための形態】
【0032】
図4及び図5は、例示のトランシーバ400−A及び400−Bを図示する。図4に示す例で示されるように、トランシーバ400−Aを、図3のPCSサブレイヤロジック202の一部として用いることができ、また、図5の例において示されるように、シリアライザ/デシリアライザ(SERDES)デバイスと通信するためにトランシーバ400−Bを用いることができる。エンコーダ306及びデコーダ316を省く実装を含み、トランシーバ400−A及び400−Bと共に他の実装を用いることができる。各ケースにおいて、トランシーバ400−A及び400−Bは、ユーザー特定又はユーザー定義された多項式に基づいてスクランブル/デスクランブル及び誤差チェックを行うことが可能な、プログラマブル送信及び受信回路406−A/406−B及び408−A/408−Bを用いる。
【0033】
図6に移ると、プログラマブル送信及び受信回路406−A/406−B及び408−A/408−B(これらは、これ以降では406及び408と称する)を更に詳細に見ることができる。集合的に、回路406及び408はトランシーバであると考えることができる。この例に示すように、回路406は概して、PRBS生成器504及びスクランブラ502を含み、回路408は概して、デスクランブラ506及びPRBSチェッカー508を含む。図示するように、更に、PRBS生成器504及び508と通信する検出器512もあり得る。この検出器512は、PRBS生成器504に、PRBSデータセットを媒体(例えば、112)を介して送信させ得、及びPRBSチェッカー508からビット誤差を受信させ得る。この情報に基づいて、検出器512は、反復されるPRBSデータセットを(各調節反復後)伝送すること及びビット誤差を受け取ることによって最適な設定をサーチし得、又は、検出器512は通信チャネル(例えば、114)を特徴づけ得、そのため、検出器512が通信媒体タイプ(例えば、ツイストペア、オプティカルなど)を検出し得る。また、スクランブラ502及びデスクランブラ506と通信するバスは、プログラム可能な幅(例えば、32ビットの最大幅であるが1ビットまで調節可能である)を有し得る。
【0034】
また、図6の例において分かるように、図示される多項式レジスタ510がある。この多項式レジスタ510は典型的に、ユーザーにアクセス可能な所定の幅又は数のビット(例えば32ビット)を有する。ユーザーは、ユーザー定義された多項式をストアするように、このレジスタ510に書き込むことができる。一例として、ユーザーが、スクランブラ502に対してPRBS−7(これは、1+x+xの多項式を有する)を用いることを選択する場合、ユーザーは、下記を32−ビットレジスタ(例えば、レジスタ601)に書くことができる。
そのため、32ビットの幅を有する例示のレジスタ(例えば、510)では、ユーザーは、約2×10多項式の任意のものを特定することができる。このユーザー定義された多項式(これは、レジスタ601からリトリーブされ得る)は従って、スクランブラ502、PRBS生成器504、デスクランブラ506、及びPRBSチェッカー508により用いられ得る。代替として、複数の多項式レジスタ(例えば510)があり得、スクランブラ502、PRBS生成器504、デスクランブラ506、及びPRBSチェッカー508の各々は、個別の多項式レジスタ(例えば、510)を有し得る。
【0035】
図7及び図8に移ると、PRBS生成器504及びPRBSチェッカー508の一例を更に詳細に見ることができる。例示のPRBS生成器504及びPRBSチェッカー508の各々は、レジスタ510からリトリーブされ得るユーザー定義された多項式を用いる。PRBSシステム(例えば、PRBS生成器504及びPRBSチェッカー508)を有する目的の一つは、高速シリアルリンクのビット誤差テストを可能にすることであり、特定の多項式(例えば、PRBS−7)を定義する又は呼び出す多くの通信規格又はプロトコルがある。この例で示されるPRBS生成器504及びPRBSチェッカー508は概して、通信プロトコル又は規格に不可知であり、ほぼ全ての既知の規格のために用いることができる。
【0036】
この例のPRBSシステム(例えば、PRBS生成器504及びPRBSチェッカー508)は、多項式状態及びデータマトリックス(これらはそれぞれ、P−マトリックス及びD−マトリックスと呼ばれ得る)の生成に部分的に基づく。オペレーションにおいて、信号POLY(これは概してレジスタ510にストアされるユーザー定義された多項式に対応する)は、そのように称され得るマトリックスを生成するために用いることができる。P−及びD−マトリックス
及び
は典型的に、ユーザー定義された多項式の関数であるか、又はユーザー定義された多項式に少なくとも部分的に基づく正方バイナリ行列である。P−及びD−マトリックス
及び
を形成するためのベースは、(それぞれ)単位行列
及び
であり、これらは典型的に、P−及びD−マトリックス
及び
の第1のローの各コラムに対して固有にアサインされたベクトル(即ち、P0,j及びD0,j)を有する。単位行列
の一例を下記で見ることができる。
単位行列
は、概して、所望の入力バス幅に基づいてシフトされる又は調節されるマトリックス
で構成される。例えば、単位行列
(これは、上記マトリックス
から引き出される)は、下記のように、20ビットバス幅のためであり得る。
調節ベクトル
も判定される。典型的に、信号POLY1が送信されるとき、最低ビットが切り捨てられ、「0」が信号POLY1に付加されて調節ベクトル
を形成する。例えば、上記で用いられるPRBS‐7多項式では、調節ベクトル
は下記となる。
その後、P−及びD−マトリックス
及び
が判定され得る。
【0037】
まずP−マトリックス
を見ると、それは、ワーキングマトリックス
と呼ばれ得る、マトリックスのセット(例えば、32−32×32マトリックス)の利用を介してロー毎に判定され得、ここで、rはP−マトリックス
ローを示す。これらのワーキングマトリックス
は、この例では、単位行列
に少なくとも部分的に基づいており、下記式を用いて判定され得る。
ここで、
である。P−マトリックス
はその後、下記数式を適用することにより、ワーキングマトリックス
から抽出され得る。
ここで、BWはバス幅である。例えば、上記で用いられるPRBS−7多項式及び20−ビットバス幅BWでは、P−マトリックス
は下記となる。
【0038】
同様に、D−マトリックス
では、それは、マトリックスのセット(例えば、32−32×32マトリックス)又はワーキング マトリックス
の利用を介してロー毎に判定され得る。これらのワーキングマトリックス
は、この例では、少なくとも部分的に単位行列
に基づいており、下記式を用いて判定され得る。
ここで、
である。D−マトリックス
はその後、下記式を適用することにより、ワーキングマトリックス
から抽出され得る。
【0039】
まずPRBS生成器504をみると、それはD−マトリックスに依存していない。図7に示すように、マトリックス回路602は、上述のように信号POLYINからP−マトリックス
を生成する。初期的に、PRBSシステムがアクティブにされるとき、マルチプレクサ614は、シード値又はベクトルSEEDがレジスタ604に書き込まれ得るように設定され得る。このシード値は、例えば、クロックから生成される擬似ランダム数であり得る。シードされると、マルチプレクサ614は、乗算器606からレジスタ604へのフィードバック経路を形成するように設定される。各反復のため、乗算器606は、
を、レジスタ604にストアされる値又はベクトルで乗算する。乗算器606からの出力は、出力ベクトルDATAOUTを形成することができる。代替として、反転回路610を用いることにより乗算器606の出力の逆を出力ベクトルDATAOUTとして用いることができる。この場合、ANDゲート612(これは、システムイネーブル信号EN及び逆イネーブル信号INVを受け取る)は、マルチプレクサ608を、それが反転回路610の出力の逆を出力ベクトルDATAOUTとして出力するように、制御する。
【0040】
一方、PRBSチェッカー508は、P−及びD−マトリックス
及び
両方を用い、デスクランブラ506に類似する機能を有する。オペレーションにおいて、P−及びD−マトリックス
及び
は、それぞれ、マトリックス回路702及び704により生成される。チェッカー508に対する入力データDATAINでこの入力データDATAINはまた、レジスタ710に書き込まれ得る。乗算器606は、入力データDATAIN(これは例えば、20ビットワイドデータベクトルであり得る)を、D−マトリックス
で乗算し得る。P−マトリックス
は、乗算器712を用いて、レジスタ710にストアされる情報(例えばベクトル)で乗算され得る。乗算器706及び712の出力はその後、回路708でXORされ得、誤差カウント値ECNT及び誤差フラグERRORFLGを生成する誤差カウンタ718に出力され得る。代替として、マルチプレクサが反転回路714の出力を通すように選択されるとき入力データDATAINの逆が出力され得、これは典型的に、生成器504が、反転されたデータベクトル(例えば、DATAOUT)を出力するように選択されるとき用いられる。
【0041】
このようなフレキシブルPRBSシステムを有する1つの利点は、通信チャネルが特徴づけられ得又は最適化され得ることである。例えば、生成器504及びチェッカー508を制御することが可能な検出器512が含まれ得る。この検出器512は、通信チャネルを介する反復的な又は繰り返されるPRBS送信を可能にし得、及び、誤差に基づいて、通信チャネルを介する送信を実質的に最適化するように調節が成され得る。代替として、この検出器512は、同様の反復された伝送を用いて通信チャネルのタイプ(例えば、オプティカル、ツイストペアなど)を判定するために用いることができる。
【0042】
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。

図1
図2
図3
図4
図5
図6
図7
図8