特許 6541803 薄膜トランジスタ及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6541803

(24)【登録日】2019年6月21日

(45)【発行日】2019年7月10日

(54)【発明の名称】薄膜トランジスタ及びその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20190628BHJP

   H01L 29/786 20060101ALI20190628BHJP

【ＦＩ】

   H01L29/78 617A

   H01L29/78 617N

   H01L29/78 622

【請求項の数】9

【全頁数】10

(21)【出願番号】特願2017-563061(P2017-563061)

(86)(22)【出願日】2016年6月1日

(65)【公表番号】特表2018-518839(P2018-518839A)

(43)【公表日】2018年7月12日

(86)【国際出願番号】CN2016084245

(87)【国際公開番号】WO2016192624

(87)【国際公開日】20161208

【審査請求日】2017年12月8日

(31)【優先権主張番号】201510305703.X

(32)【優先日】2015年6月4日

(33)【優先権主張国】CN

(73)【特許権者】

【識別番号】515179314

【氏名又は名称】昆山工研院新型平板顕示技術中心有限公司

【氏名又は名称原語表記】ＫＵＮＳＨＡＮ ＮＥＷ ＦＬＡＴ ＰＡＮＥＬ ＤＩＳＰＬＡＹ ＴＥＣＨＮＯＬＯＧＹ ＣＥＮＴＥＲ ＣＯ．， ＬＴＤ．

(73)【特許権者】

【識別番号】515179325

【氏名又は名称】昆山国顕光電有限公司

【氏名又は名称原語表記】ＫＵＮＳＨＡＮ ＧＯ−ＶＩＳＩＯＮＯＸ ＯＰＴＯ−ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．， ＬＴＤ．

(74)【代理人】

【識別番号】110002262

【氏名又は名称】ＴＲＹ国際特許業務法人

(72)【発明者】

【氏名】単 奇

(72)【発明者】

【氏名】黄 秀▲チィ▼

(72)【発明者】

【氏名】蔡 世星

(72)【発明者】

【氏名】張 小宝

(72)【発明者】

【氏名】郭 瑞

(72)【発明者】

【氏名】林 立

(72)【発明者】

【氏名】高 孝裕

【審査官】 辻 勇貴

(56)【参考文献】

【文献】 特開２０１１−０８２４８７（ＪＰ，Ａ）

【文献】 特開２０１０−１４１３０８（ＪＰ，Ａ）

【文献】 特開平０７−２４９７７８（ＪＰ，Ａ）

【文献】 特開２０１０−１２３９３８（ＪＰ，Ａ）

【文献】 国際公開第２０１１／０７４３３８（ＷＯ，Ａ１）

【文献】 国際公開第２０１４／２００１９０（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８６

(57)【特許請求の範囲】

【請求項1】

上部ゲート（１）、下部ゲート（４）、上部絶縁層（６）、下部絶縁層（７）、半導体層（５）、ソース（２）及びドレイン（３）を含む薄膜トランジスタであって、
前記下部ゲート（４）の上に前記下部絶縁層（７）が設けられ、前記下部絶縁層（７）の上に前記半導体層（５）が設けられ、前記半導体層（５）は、それぞれ前記ソース（２）とドレイン（３）に重ね接続され、前記半導体層（５）に前記上部絶縁層（６）が被覆され、前記上部絶縁層（６）の上に上部ゲート（１）が設けられ、
前記半導体層（５）における導電チャネルと平行の平面において、前記上部ゲート（１）の正射投影と前記ソース（２）の正射投影との間に第１隙間（８）があり、前記上部ゲート（１）の正射投影と前記ドレイン（３）の正射投影との間に第２隙間（９）があり、
前記第１隙間（８）又は前記第２隙間（９）の幅は、前記半導体層（５）の半導体材料の固有抵抗及び許容可能なリーク電流に基づいて調整され、
前記下部ゲートがターンオン電圧に達していないが、前記上部ゲートがターンオン電圧に達した場合に、前記半導体層（５）を流れるリーク電流は、Ｉ_ｌｅａｋ＝Ｕ_ｄ／（２Ｒ＊Ｗ／Ｄ）として表され、ただし、Ｕ_ｄはドレイン電圧、Ｒは半導体層（５）の固有抵抗、Ｗは半導体層（５）の幅、Ｄは第１隙間（８）又は第２隙間（９）の幅であることを特徴とする薄膜トランジスタ。

【請求項2】

前記上部絶縁層（６）の表面にソース孔（１４）とドレイン孔（１５）があり、
前記半導体層（５）は、それぞれ前記ソース（２）とドレイン（３）に重ね接続され、
前記ソース（２）は前記ソース孔（１４）により前記半導体層（５）の表面に重ね接続され、前記ドレイン（３）は前記ドレイン孔（１５）により前記半導体層（５）の表面に重ね接続されることを特徴とする請求項１に記載の薄膜トランジスタ。

【請求項3】

前記半導体層（５）は、それぞれ前記ソース（２）とドレイン（３）に重ね接続され、
前記ソース（２）とドレイン（３）とが前記下部絶縁層（７）の上に設けられ、前記半導体層（５）は同時に前記ソース（２）の表面、ドレイン（３）の表面及び下部絶縁層（７）の表面に重ね接続されることを特徴とする請求項１に記載の薄膜トランジスタ。

【請求項4】

作動時に、前記上部ゲート（１）の電圧が上部ゲート（１）のターンオン電圧より高く保持されることを特徴とする請求項１に記載の薄膜トランジスタ。

【請求項5】

前記第１隙間（８）及び／又は第２隙間（９）の幅は１μｍを超えることを特徴とする請求項１に記載の薄膜トランジスタ。

【請求項6】

前記第１隙間（８）及び／又は第２隙間（９）の幅は３μｍであることを特徴とする請求項１に記載の薄膜トランジスタ。

【請求項7】

前記半導体層（５）の厚さは３０ｎｍであることを特徴とする請求項１に記載の薄膜トランジスタ。

【請求項8】

請求項２に記載の薄膜トランジスタの製造方法であって、
基板に金属層を堆積し、前記金属層をパターン化して下部ゲート（４）を形成するステップと、
前記下部ゲート（４）の表面に下部絶縁層（７）を堆積し、前記下部絶縁層（７）の表面に半導体層（５）を堆積し、さらに、前記半導体層（５）の表面に上部絶縁層（６）を堆積するステップと、
前記上部絶縁層（６）の表面の、ソース（２）とドレイン（３）に対応する位置をそれぞれエッチングして、ソース孔（１４）とドレイン孔（１５）を形成し、前記ソース孔（１４）とドレイン孔（１５）の底部は、前記半導体層（５）に導通するステップと、
前記上部絶縁層（６）の表面、ソース孔、及びドレイン孔に金属層を堆積し、前記金属層をパターン化してソース（２）、ドレイン（３）及び上部ゲート（１）を形成し、前記半導体層（５）における導電チャネルと平行の平面において、前記上部ゲート（１）の正射投影と前記ソース（２）の正射投影との間に第１隙間（８）があり、前記上部ゲート（１）の正射投影と前記ドレイン（３）の正射投影との間に第２隙間（９）があるステップと、
を含むことを特徴とする薄膜トランジスタの製造方法。

【請求項9】

前記上部ゲート、ソース及びドレインは、一回のパターン化により同時に形成されることを特徴とする請求項８に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、出願者が２０１５年６月４日に出願した中国出願ＣＮ２０１５１０３０５７０３．Ｘ号（発明の名称「薄膜トランジスタ及びその製造方法」）の優先権を主張する。該出願は、全体として参考することにより本願明細書に援用されている。
本発明は、光電表示の技術分野、特に薄膜トランジスタ及びその製造方法に関する。

【背景技術】

【0002】

従来技術において、薄膜トランジスタの移動度を向上させるために、上下ダブルゲート構造を採用して半導体層内にダブルチャンネルを形成するように誘導することにより導電チャネルを拡大することができる。

【0003】

図１は、従来技術で提供するダブルゲート構造を有する薄膜トランジスタの構造模式図である。図１に示すように、該薄膜トランジスタの上部ゲート１はソース２とドレイン３に重ねて被覆されている。上部ゲート１と下部ゲート４がともにターンオン電圧（ターンオン電圧は、閾値電圧であり、ゲート電圧が該ターンオン電圧より高いと、半導体層内に導電チャネルを形成するように誘導する。）に達すると、半導体層５内に互いに平行の上下２つの導電チャネルを形成するように誘導することができる。上部ゲート１はソース２とドレイン３に重ねて被覆されている（半導体層５における導電チャネルと平行の平面で、上部ゲート１の正射投影は、それぞれソース２の正射投影とドレイン３の正射投影に一部重なっている）ので、ドレイン３が独立して上の導電チャネルによりソース２との導通を実現することができる。なお、ドレイン３は独立して下の導電チャネルによりソース２との導通を実現することもできる。しかし、このようなダブルゲート構造の薄膜トランジスタは、上下の導電チャネルによる同時導通により移動度の向上を保証することが困難である。それは、プロセス技術によって、上部ゲート１の下の上部絶縁層６と下部ゲートの上の下部絶縁層７の静電容量等のパラメータが整合しにくいことで、上部ゲート１と下部ゲート４とにそれぞれ形成された上下２つの導電チャネルのターンオン電圧が異なるから、従来技術における薄膜トランジスタの構造では、上下の導電チャネルの同時導通が形成しにくいためである。

【発明の概要】

【0004】

本発明の実施例は、上記の事情を鑑み、薄膜トランジスタ及びその製造方法を提供することにより、従来技術において薄膜トランジスタの上部ゲートと下部ゲートが上下の導電チャネルの同時導通を実現しにくいという問題を解決する。

【0005】

本発明の実施例が提供する薄膜トランジスタは、上部ゲート、下部ゲート、上部絶縁層、下部絶縁層、半導体層、ソース及びドレインを含み、前記下部ゲートの上に前記下部絶縁層が設けられ、前記下部絶縁層の上に前記半導体層が設けられ、前記半導体層は、それぞれ前記ソースとドレインに重ね接続され、前記半導体層に前記上部絶縁層が被覆され、前記上部絶縁層の上に上部ゲートが設けられ、前記半導体層における導電チャネルと平行の平面において、前記上部ゲートの正射投影と前記ソースの正射投影との間に第１隙間があり、前記上部ゲートの正射投影と前記ドレインの正射投影との間に第２隙間がある。

【0006】

本発明の実施例は、
基板に金属層を堆積し、前記金属層をパターン化して下部ゲートを形成するステップと、
前記下部ゲートの表面に下部絶縁層を堆積し、前記下部絶縁層の表面に半導体層を堆積し、さらに前記半導体層の表面に上部絶縁層を堆積するステップと、
前記上部絶縁層の表面におけるソースとドレインに対応する位置をそれぞれエッチングして、ソース孔とドレイン孔を形成し、前記ソース孔とドレイン孔の底部は前記半導体層に導通するステップと、
前記上部絶縁層表面、ソース孔及びドレイン孔に金属層を堆積し、前記金属層をパターン化して、ソース、ドレイン及び上部ゲートを形成し、前記半導体層における導電チャネルと平行の平面において、前記上部ゲートの正射投影と前記ソースの正射投影との間に第１隙間があり、前記上部ゲートの正射投影と前記ドレインの正射投影との間に第２隙間があるステップと、
を含む薄膜トランジスタの製造方法をさらに提供する。

【0007】

本発明の実施例が提供する薄膜トランジスタは、半導体層における導電チャネルと平行の平面において、上部ゲートの正射投影とソースの正射投影との間に第１隙間があり、上部ゲートの正射投影と前記ドレインの正射投影との間に第２隙間があるため、上部ゲートは上導電チャネルの導通を独立して形成することができない。下部ゲートがターンオン電圧になった場合に限り、下部ゲートの誘導による下導電チャネルにより上導電チャネルの導通を間接に形成することができ、上下の導電チャネルの同時導通を実現する。

【図面の簡単な説明】

【0008】

【図1】従来技術のダブルゲート構造を有する薄膜トランジスタの構造模式図である。

【図2】本発明の一実施例が提供する薄膜トランジスタの構造模式図である。

【図3】本発明別の実施例が提供する薄膜トランジスタの構造模式図である。

【図4】本発明の一実施例が提供する薄膜トランジスタの導電原理の模式図である。

【図5】本発明の一実施例が提供する薄膜トランジスタの導電原理の模式図である。

【図6】本発明の一実施例が提供する薄膜トランジスタの導電実験結果の図である。

【図7】本発明の一実施例が提供する薄膜トランジスタの製造方法のフロー模式図である。

【発明を実施するための形態】

【0009】

以下、本発明の目的、技術手段、及び利点をより明らかにするために、図面を参照しながら、本発明をさらに詳しく説明する。

【0010】

図２は本発明の一実施例が提供する薄膜トランジスタの構造模式図である。図２に示すように、該薄膜トランジスタは、上部ゲート１、下部ゲート４、上部絶縁層６、下部絶縁層７、半導体層５、ソース２（ｓｏｕｒｃｅ）及びドレイン３（ｄｒａｉｎ）を含み、下部ゲート４の上に下部絶縁層７が設けられ、下部絶縁層７の上に半導体層５が設けられ、半導体層５はそれぞれソース２とドレイン３に重ね接続され、半導体層５に上部絶縁層６が被覆され、上部絶縁層６の上に上部ゲート１が設けられ、半導体層５における導電チャネルと平行の平面において、上部ゲート１の正射投影とソース２の正射投影との間に第１隙間８があり、上部ゲート１の正射投影とドレイン３の正射投影との間に第２隙間９がある。

【0011】

当業者が理解できるように、半導体層５とソース２及びドレイン３との重ね接続の方式は、実際の設計需要に応じて調整されることができるが、半導体層５における導電チャネルとソース２及びドレイン３との導通を実現できればよく、本発明において、半導体層５とソース２及びドレイン３との重ね接続の方式は制限されない。

【0012】

本発明の一実施例においては、図２に示すように、上部絶縁層６の表面にソース孔１４とドレイン孔１５とを含み、半導体層５とソース２及びドレイン３との重ね接続の方式は、ソース２が上部絶縁層６の表面のソース孔１４により半導体層５の表面に重ね接続され、ドレイン３が上部絶縁層６の表面のドレイン孔１５により半導体層５の表面に重ね接続されるように実現される。以上より分かるように、従来技術における上下ダブルゲート構造を有する薄膜トランジスタと異なり、前記重ね接続方式を採用した場合に、上部ゲート１はソース２とドレイン３の上に重ねて被覆されておらず、ソース２及びドレイン３と同一層にある。さらに、半導体層５における導電チャネルと平行の平面において、上部ゲート１の正射投影とソース２の正射投影及びドレイン３の正射投影との間にそれぞれ第１隙間８と第２隙間９があるため、半導体層５の、第１隙間８と第２隙間９に対応する領域は常に高抵抗状態にある。そのため、上部ゲート１がターンオン電圧に達し、且つ上部ゲート１に対応する半導体層５において低抵抗状態により上導電チャネルが誘導により形成されたとしても、上導電チャネルとソース２及びドレイン３との導通を実現できず、下部ゲート４がターンオン電圧になった場合に限り、下部ゲート４の誘導による下導電チャネルにより上導電チャネルの導通を間接に形成でき、上下の導電チャネルの同時導通を実現できる。

【0013】

また、図１に示すように、従来技術において、上部ゲート１はソース２とドレイン３とに重ねて被覆されているので、上部ゲート１の製造のため、パッシベーション層１６を別途に設計することによりマスクエッチングを行う必要がある。それにより、コストが増大する。一方、図２に示す薄膜トランジスタ構造を用いる場合に、上部ゲート１とソース２及びドレイン３とは同一層にあるので、上部ゲート１の製造のため、マスクエッチング工程を別途設計する必要がなく、上部ゲート１、ソース２及びドレイン３は、一回のエッチングにより同時に形成されることができるため、製造コストが低減される。

【0014】

図３は本発明の別の実施例が提供する薄膜トランジスタの構造模式図である。図２に示す構造と異なり、図３に示す薄膜トランジスタ構造において、半導体層５とソース２及びドレイン３とに別の重ね接続方式により接続されることで、同様に、上下の導電チャネルの同時導通を実現できる。具体的には、ソース２とドレイン３は下部絶縁層７の上に設けられ、半導体層５は、ソース２の表面、ドレイン３の表面及び下部絶縁層７の表面に同時に重ね接続されている。このようにして、上部ゲート１と下部ゲート４はともにターンオン電圧になると、同様に、半導体層５において、誘導により互いに平行の上下２つの導電チャネルを形成するとともに、上下の導電チャネルとソース２及びドレイン３との同時導通を形成することができる。

【0015】

本発明の一実施例において、半導体層５の厚さは通常薄くされる。それは、ソース２／ドレイン３の電流が半導体層５を破壊して導電チャネルに到達する時の寄生抵抗が大きくなり過ぎることを避けるためである。しかし、導電チャネルの導通状態での深さは約３ｎｍ〜１５ｎｍであるので、半導体層５における上下の導電チャネルが同時にオンし且つ互いに影響を与えないように、半導体層５の厚さが１０ｎｍ乃至２００ｎｍの範囲に設定されることができる。一実施例において、半導体層５の厚さは、具体的に３０ｎｍに設定されてもよい。この厚さは、半導体層５の上下の表面に十分に広い導電チャネルを形成することを保証できるだけでなく、ソース２／ドレイン３と導電チャネルとの重ね接続間の寄生抵抗をできるだけ低減することができる。

【0016】

前述したように、半導体層５における導電チャネルと平行の平面において、上部ゲート１の正射投影とソース２の正射投影との間に第１隙間８があり、上部ゲート１の正射投影とドレイン３の正射投影との間に第２隙間９がある。ここで、第１隙間８の幅は第１半導体材料の高抵抗領域に対応し、第２隙間９の幅は第２半導体材料の高抵抗領域に対応する。上導電チャネル１０とソース２及びドレイン３との間に半導体材料の高抵抗領域があるとともに、薄膜トランジスタの体積をできるだけ減少するために、第１隙間８と第２隙間９の幅は、半導体層５の半導体材料の固有抵抗及び許容可能な最小リーク電流に基づいて調整されることができる。下部ゲート４がターンオン電圧に達していないが、上部ゲートがターンオン電圧に達した場合に、半導体層５を流れるリーク電流は、Ｉ_ｌｅａｋ＝Ｕ_ｄ／（２Ｒ＊Ｗ／Ｄ）として表されることができる。ただし、Ｕ_ｄはドレイン電圧、Ｒは半導体層５の固有抵抗、Ｗは半導体層５の幅、Ｄμｍは第１隙間８／第２隙間９の幅である。

【0017】

本発明の一実施例において、半導体層５に用いられる半導体材料（例えば、金属酸化物）は、固有シート抵抗Ｒ＝１ｅ＋１２Ω、ドレイン電圧Ｕ_ｄ＝１０Ｖ、半導体層５の幅Ｗ＝５μｍ、第１隙間８／第２隙間９の幅Ｄ＝１μｍ（ここで、１μｍは、上部ゲート１とソース２／ドレイン３との間に第１隙間８／第２隙間９を加工するプロセス限界値である）となることができる場合に、得られたリーク電流Ｉ_ｌｅａｋ＝０．５ｐＡであり、ＯＬＥＤデバイス製品の需要を満たすことができる。従って、上部ゲート１とソース２／ドレイン３との間にある第１隙間８／第２隙間９の幅は最小１μｍに達することができる。本発明の一実施例において、第１隙間８と第２隙間９の幅は具体的に３μｍに設定されてもよい。それにより、フォトリソグラフィ装置の安定するプロセス条件での作動を保証でき、比較的に高い加工精度を実現するとともに、上部ゲート１のリーク電流を１ｐＡオーダーに制御でき、同様にＯＬＥＤデバイス製品の需要を満たすことができる。本発明において、第１隙間８と第２隙間９の幅は特に制限されない。

【0018】

本発明の一実施例において、半導体層５は、金属酸化物（例えば、IGZO系酸化物）、又は非晶質シリコン、多結晶シリコン、又は微結晶シリコン材料等の半導体材料により製造されることができる。本発明において、半導体層５の製造材料は特に制限されない。

【0019】

本発明の一実施例において、上部ゲート１、下部ゲート４、ソース２及びドレイン３は、Ｍｏ金属材料又は他の導電性材料により製造されてもよい。本発明において、上部ゲート１、下部ゲート４、ソース２及びドレイン３の製造材料は、同様に制限されない。

【0020】

図４は本発明の一実施例が提供する薄膜トランジスタの導電原理の模式図である。図４に示すように、半導体層５とソース２及びドレイン３とは、図２に示す重ね接続の方式を採用しており、下部ゲート４は下部ゲート４のターンオン電圧に達していないため、半導体層５において下導電チャネルの導通を形成することができない。従って、上部ゲート１は上部ゲート１のターンオン電圧に達したとしても、上部ゲート１がソース２とドレイン３の上に重ねて被覆されず、ソース２及びドレイン３と同一層にあり、一部の上部絶縁層６に被覆され、且つ上部ゲート１とソース２及びドレイン３との間に第１隙間８と第２隙間９があるため、上部ゲート１は、半導体層５における上部ゲート１に対応する比較的に短い上導電チャネル１０のみに位置することができる。それにより、該上導電チャネル１０とソース２及びドレイン３との間に第１隙間８に対応する半導体材料の高抵抗領域１２、第２隙間９に対応する半導体材料の高抵抗領域１３があるため、該上導電チャネル１０とソース２及びドレイン３とが導通されることができない。以上より分かるように、下部ゲート４が下部ゲート４のターンオン電圧に達していない場合には、上部ゲート１は上部ゲート１のターンオン電圧に達したかどうかに関わらず、上導電チャネル１０とソース２及びドレイン３との導通を実現することができない。

【0021】

図５は本発明の一実施例が提供する薄膜トランジスタの導電原理の模式図である。図５に示すように、半導体層５とソース２及びドレイン３とは、図２に示す重ね接続の方式を採用しており、下部ゲート４は下部ゲート４のターンオン電圧に達しており、半導体層５における電流の方向は図の矢印に示したものである。具体的には、下部ゲート４は下部ゲート４のターンオン電圧に達したため、半導体層５において導電チャネル１１が形成されており、半導体層５の厚さが薄いので、電流はドレイン３から半導体層５を破壊して下導電チャネル１１に到達し、下導電チャネル１１を経てさらに半導体層５を破壊してソース２を流れる。この場合に、上部ゲート１は上部ゲート１のターンオン電圧に達すると、電流は下導電チャネル１１から半導体層５を破壊して上導電チャネル１０に到達し、上導電チャネル１０を経てさらに半導体層５を破壊し下導電チャネル１１に戻り、最後にソース２を流れる。それにより、上導電チャネル１０及び下導電チャネル１１の同時導通が実現され、移動度の向上効果を奏する。

【0022】

当業者が理解できるように、上導電チャネル１０及び下導電チャネル１１の同時導通を実現するために、複数の方式により上部ゲート１及び下部ゲート４の回路構造を設置することができる。例えば、回路構造において、上部ゲート１と下部ゲート４を並列設置ではなく、それぞれ独立して設置させ、上部ゲート１の電圧を上部ゲート１のターンオン電圧より高い状態に保持する。しかし、第１隙間８と第２隙間９の存在により、上導電チャネル１０はソース２及びドレイン３と導通することはなく、下部ゲート４が下部ゲートのターンオン電圧に達した場合に限り、上部ゲート１は、下部ゲート４の誘導による下導電チャネル１１により間接に上導電チャネル１０の導通を形成できる。本発明において、上部ゲート１と下部ゲート４各自の回路構造の設置は特に制限されない。

【0023】

図６は本発明の一実施例が提供する薄膜トランジスタの導電実験結果図である。図６に示すように、Ｖｇは下部ゲート４の電圧、Ｖｔｈは下部ゲート４のターンオン電圧、｜Ｉｄ｜は半導体層５に導通する電流の大きさであり、比率とは、本発明の薄膜トランジスタと従来のシングルゲート構造との移動度の比をいう。実験条件は、ドレイン電圧Ｖｄ＝０．１Ｖ、Ｖｇ＝−１０〜２０Ｖである。図６から分かるように、本発明の実施例が提供する薄膜トランジスタ構造を採用することにより、同様に、従来のシングルゲート薄膜トランジスタに対して２倍以上の移動度を得ることができる。

【0024】

図７は本発明の一実施例が提供する薄膜トランジスタの製造方法フロー模式図である。形成された薄膜トランジスタにおける半導体層５とソース２及びドレイン３とは図２に示す重ね接続の方式を採用している。図７に示すように、該薄膜トランジスタの製造方法は、以下のステップを含む。

【0025】

ステップ７０１：基板に金属層を堆積し、金属層をパターン化して下部ゲート４を形成する。ここで、基板としてガラス板を用いることができる。

【0026】

ステップ７０２：下部ゲート４の表面に下部絶縁層７を堆積し、下部絶縁層７の表面に半導体層５を堆積し、さらに半導体層５の表面に上部絶縁層６を堆積する。

【0027】

本発明の一実施例において、下部絶縁層７が下部ゲート４に貼り付けられており、且つ下部ゲート４がゲート（ｇａｔｅ）とも呼ばれるため、該下部絶縁層７は、ゲート絶縁層（ｇａｔｅ ｉｎｓｕｌａｔｅ）と呼ばれてもよい。

【0028】

本発明の一実施例においては、後に、エッチングによりソース孔１４とドレイン孔１５を形成する必要があるため、上部絶縁層６は、エッチストップ層（ＥＳＬ）とも呼ばれてもよい。

【0029】

ステップ７０３：上部絶縁層６の表面におけるソース２とドレイン３に対応する位置をそれぞれエッチングして、ソース孔１４とドレイン孔１５を形成し、ソース孔１４とドレイン孔１５の底部は半導体層５と導通する。それにより、ソース孔１４とドレイン孔１５に引き続き形成されるソース２とドレイン３は、半導体層５に重ね接続されることができる。

【0030】

ステップ７０４：上部絶縁層６の表面、ソース孔１４、及びドレイン孔１５に金属層を堆積し、金属層をパターン化してソース２、ドレイン３、及び上部ゲート１を形成し、半導体層５における導電チャネルと平行の平面において、上部ゲート１の正射投影とソース２の正射投影との間に第１隙間８があり、上部ゲート１の正射投影とドレイン３の正射投影との間に第２隙間９がある。以上より分かるように、上部ゲート１、ソース２及びドレイン３は同一層にあるので、上部ゲート１の製造のため、マスクエッチング工程を設計する必要がなく、上部ゲート１、ソース２及びドレイン３は一回のパターン化で同時に形成されることができ、製造コストが節約される。最終製造された薄膜トランジスタに、パッシベーション層、陽極を堆積し、又はＯＬＥＤ製造等の他の工程を引き続き行うことができる。

【0031】

本発明の実施例が提供する薄膜トランジスタは、半導体層５における導電チャネルと平行の平面において、上部ゲート１の正射投影とソース２の正射投影との間に第１隙間８があり、上部ゲート１の正射投影とドレイン３の正射投影との間に第２隙間９があるため、上部ゲート１は独立して導電チャネル１０の導通を形成できず、下部ゲート４がターンオン電圧になった場合に限り、下部ゲート４の誘導による下導電チャネル１１により間接に上導電チャネル１０の導通を形成でき、上下の導電チャネルの同時導通を実現できる。

【0032】

以上は、本発明の好適な実施例に過ぎず、本発明を制限するものではなく、本発明の趣旨と原則を超えない限り、すべての修正、修改や同等の置換等は、本発明の保護範囲に含まれるべきである。

【産業上の利用可能性】

【0033】

本発明の薄膜トランジスタは、従来の生産設備による工業生産に適され、高集積化、高解像度の液晶パネル等の関連技術分野の製品に応用されることができる。その構造により半導体層上下の導電チャネルの同時導通性能が改善される。

【0034】

本発明の薄膜トランジスタ製造方法は、従来の生産設備を十分に利用して生産プロセスを形成することができ、大規模な工業生産に適され、形成された薄膜トランジスタが高移動度を有する。

【符号の説明】

【0035】

１ 上部ゲート
４ 下部ゲート
６ 上部絶縁層
７ 下部絶縁層
５ 半導体層
２ ソース
３ ドレイン
８ 第１隙間
９ 第２隙間
１０ 上導電チャネル
１１ 下導電チャネル
１２ 第１半導体材料の高抵抗領域
１３ 第２半導体材料の高抵抗領域
１４ ソース孔
１５ ドレイン孔
１６ パッシベーション層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】