特許 6543362 メモリ内の第１の読出対応

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6543362

(24)【登録日】2019年6月21日

(45)【発行日】2019年7月10日

(54)【発明の名称】メモリ内の第１の読出対応

(51)【国際特許分類】

   G11C 16/34 20060101AFI20190628BHJP

   G11C 16/26 20060101ALI20190628BHJP

【ＦＩ】

   G11C16/34 116

   G11C16/26

【請求項の数】14

【外国語出願】

【全頁数】52

(21)【出願番号】特願2018-13062(P2018-13062)

(22)【出願日】2018年1月29日

(65)【公開番号】特開2018-147549(P2018-147549A)

(43)【公開日】2018年9月20日

【審査請求日】2018年3月26日

(31)【優先権主張番号】15/451,186

(32)【優先日】2017年3月6日

(33)【優先権主張国】US

(31)【優先権主張番号】15/816,546

(32)【優先日】2017年11月17日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】511242535

【氏名又は名称】サンディスク テクノロジーズ エルエルシー

(74)【代理人】

【識別番号】110000110

【氏名又は名称】特許業務法人快友国際特許事務所

(72)【発明者】

【氏名】ディーパンシュ ダッタ

(72)【発明者】

【氏名】イダン アルロッド

(72)【発明者】

【氏名】ハイ−ユアン ツェン

(72)【発明者】

【氏名】アムル デサイ

(72)【発明者】

【氏名】ジュン ワン

(72)【発明者】

【氏名】ケン チア

(72)【発明者】

【氏名】サラ プゼンセラマダム

【審査官】 後藤 彰

(56)【参考文献】

【文献】 米国特許出願公開第２０１５／０３６４１９９（ＵＳ，Ａ１）

【文献】 特開２０１２−１３３８３３（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１４／００４３９０８（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １６／３４

Ｇ１１Ｃ １６／２６

(57)【特許請求の範囲】

【請求項1】

メモリセルのブロック（ＢＬＫ０〜ＢＬＫ３）と、
前記ブロックの選択されたメモリセルのセンシングを含む動作を行うためのコマンドに応答して前記動作を行い、且つ前記動作後に前記メモリセルのブロックのソフト消去を行うように構成された制御回路（１１０、１２２）とを含み、
前記選択されたメモリセルは、選択されていないメモリセルを含む直列接続されたメモリセルのセット（７００ｎ〜７０３ｎ、７１０ｎ〜７１３ｎ、７２０ｎ〜７２３ｎ、７３０ｎ〜７３３ｎ）内に配置され、
直列接続されたメモリセルの各セットは、チャネル（６６５）を含み、
前記選択されたメモリセルの前記センシングを行うために、前記制御回路は、前記ブロックの選択されていないメモリセルにパス電圧を印加する間、前記選択されたメモリセルにセンス電圧（ＶｖＡ〜ＶｖＧ；ＶｒＡ〜ＶｒＧ）を印加するように構成され、
前記選択されたメモリセルの前記センシング後、前記制御回路は、前記パス電圧よりも低いレベルで前記選択されていないメモリセルの電圧を駆動し、前記チャネルのダウンカップリングを引き起こすように構成され、及び
前記制御回路は、前記チャネルがダウンカップリングされる間、前記ソフト消去を行うように構成される、機器。

【請求項2】

前記制御回路は、前記選択されていないメモリセルが前記より低いレベルで駆動される間に前記ソフト消去を行い、且つ前記ソフト消去の開始後に指定の時間にわたり前記選択されていないメモリセルの電圧をフロートさせるように構成される、請求項１に記載の機器。

【請求項3】

前記メモリセルは、ワード線のセット（ＷＬＬ０〜ＷＬＬ１０）に接続され、且つ直列接続されたメモリセルのセット（７００ｎ〜７０３ｎ、７１０ｎ〜７１３ｎ、７２０ｎ〜７２３ｎ、７３０ｎ〜７３３ｎ）内に配置され、
直列接続されたメモリセルの各セットは、チャネル（６６５）、ソース端（６１３）、及び前記ソース端における選択ゲートトランジスタを含み、
前記ソース端は、基板（６１１）のｐウェル（６１１ｂ）に接触し、及び
前記ソフト消去を行うために、前記制御回路は、前記ｐウェル及び前記直列接続されたメモリセルのセットの前記ソース端における前記選択ゲートトランジスタにバイアスをかけて、前記ｐウェルから前記チャネル内にホールを通過させるように構成される、請求項１又は２に記載の機器。

【請求項4】

前記メモリセルは、ワード線のセット（ＷＬＬ０〜ＷＬＬ１０）に接続され、且つ直列接続されたメモリセルのセット（７００ｎ〜７０３ｎ、７１０ｎ〜７１３ｎ、７２０ｎ〜７２３ｎ、７３０ｎ〜７３３ｎ）内に配置され、
直列接続されたメモリセルの各セットは、チャネル（６６５）、ソース端（６１３）、及び前記ソース端における選択ゲートトランジスタを含み、
前記ソース端は、基板（６１１）のｐウェル（６１１ｂ）に接触し、及び
前記ソフト消去を行うために、前記制御回路は、ゲートからドレインへの負電圧で前記選択ゲートトランジスタにバイアスをかけるように構成される、請求項１又は２に記載の機器。

【請求項5】

前記制御回路は、前記ブロックのための消去コマンドに応答して前記メモリセルのブロックのノーマル消去を行うように構成され、
前記ノーマル消去を行うために、前記制御回路は、前記基板及び前記直列接続されたメモリセルのセットの前記ソース端における前記選択ゲートトランジスタに第１の持続時間にわたってバイアスをかけるように構成され、及び
前記ソフト消去を行うために、前記制御回路は、前記基板及び前記直列接続されたメモリセルのセットの前記ソース端における前記選択ゲートトランジスタに、前記第１の持続時間の２５〜５０％未満である第２の持続時間にわたってバイアスをかけるように構成される、請求項４に記載の機器。

【請求項6】

前記制御回路は、前記ブロックのための消去コマンドに応答して前記メモリセルのブロックのノーマル消去を行うように構成され、
前記ノーマル消去を行うために、前記制御回路は、前記基板にバイアスを与え、且つ前記直列接続されたメモリセルのセットの前記ソース端における前記選択ゲートトランジスタにバイアスを与えるように構成され、
前記ソフト消去を行うために、前記制御回路は、前記基板にバイアスを与え、且つ前記直列接続されたメモリセルのセットの前記ソース端における前記選択ゲートトランジスタにバイアスを与えるように構成され、及び
前記ソフト消去中の前記基板に対する前記バイアスの大きさは、前記ノーマル消去中の前記基板に対する前記バイアスの大きさの２５〜５０％未満である、請求項４に記載の機器。

【請求項7】

前記メモリセルは、ワード線のセットに接続され、且つ直列接続されたメモリセルのセット（７００ｎ〜７０３ｎ、７１０ｎ〜７１３ｎ、７２０ｎ〜７２３ｎ、７３０ｎ〜７３３ｎ）内に配置され、
直列接続されたメモリセルの各セットは、チャネル（６６５）、ソース端（６１３）、及び選択ゲートトランジスタを含み、及び
前記ソフト消去を行うために、前記制御回路は、前記直列接続されたメモリセルのセットの前記選択ゲートトランジスタにバイアスをかけて、ゲート誘導ドレインリークによって前記チャネル内にホールを生成するように構成される、請求項１又は２に記載の機器。

【請求項8】

前記ソフト消去を行うために、前記制御回路は、負電圧で前記選択ゲートトランジスタの制御ゲート（１２１０、１２１６）にバイアスをかけるように構成される、請求項７に記載の機器。

【請求項9】

前記制御回路は、前記チャネルの電圧が負電圧までダウンカップリングされる間、前記ソフト消去を行うように構成され、及び
前記ソフト消去は、前記チャネル内にホール電流を生成して、前記チャネルの前記負電圧を消滅させる、請求項７又は８に記載の機器。

【請求項10】

前記動作は、読出動作であって、前記センシングが前記選択されたメモリセルのデータ状態を読み出すことを備える読出動作を含む、又はプログラム動作であって、前記センシングが前記選択されたメモリセルの検証テストを備えるプログラム動作を含む、請求項１〜９の何れか一項に記載の機器。

【請求項11】

前記制御回路は、前記ブロックのための消去コマンドに応答して前記メモリセルのブロックのノーマル消去を行うように構成され、
前記ソフト消去は、単一の反復内で行われ、及び
前記ノーマル消去は、複数の反復内で行われる、請求項１〜１０の何れか一項に記載の機器。

【請求項12】

前記制御回路は、前記ブロックのための消去コマンドに応答して前記メモリセルのブロックのノーマル消去を行うように構成され、
前記ソフト消去は、チャネルからゲートへの電圧であって、前記メモリセルのブロック内におけるメモリセルの閾値電圧を消去検証電圧未満に下げるのに十分高くない電圧を、前記メモリセルのブロックに与え、及び
前記ノーマル消去は、前記チャネルからゲートへの電圧であって、前記メモリセルのブロック内におけるメモリセルの閾値電圧を前記消去検証電圧未満に下げるのに十分高い電圧を、前記メモリセルのブロックに与える、請求項１〜１１の何れか一項に記載の機器。

【請求項13】

接続されたメモリセルのセット（７００ｎ〜７０３ｎ、７１０ｎ〜７１３ｎ、７２０ｎ〜７２３ｎ、７３０ｎ〜７３３ｎ）の選択されていないメモリセルにパス電圧を印加しながら、前記接続されたメモリセルのセット内の選択されたメモリセルにセンス電圧を印加するステップと、
前記センス電圧が印加されている間、前記選択されたメモリセルをセンスするステップと、
前記センスするステップ後、前記選択されていないメモリセルの制御ゲート電圧を前記パス電圧からより低いレベルに駆動し、前記接続されたメモリセルのセットのチャネルの電圧のダウンカップリングを引き起こすステップと、
前記より低いレベルで前記制御ゲート電圧を駆動しながら、前記チャネルの前記電圧を消滅させるために前記チャネル内にホール電流を生成するステップと、
前記ホール電流を生成した後、前記選択されていないメモリセルの前記制御ゲート電圧をフロートさせるステップと
を含む方法。

【請求項14】

前記ホール電流を生成する前記ステップは、前記接続されたメモリセルのセットの選択ゲートトランジスタにバイアスをかけて、ゲート誘導ドレインリークを引き起こすステップを含む、請求項１３に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

優先権の主張
本願は、参照によりその全体が本明細書に援用される、２０１７年３月６日に出願された「Ｆｉｒｓｔ Ｒｅａｄ Ｃｏｕｎｔｅｒｍｅａｓｕｒｅｓ Ｉｎ Ｍｅｍｏｒｙ」という名称の米国特許出願第１５／４５１，１８６号明細書の分割出願である。

【0002】

本技術は、メモリ装置の動作に関する。

【背景技術】

【0003】

様々な電子装置内で半導体メモリ装置を使用することが一層普及している。例えば、不揮発性半導体メモリが携帯電話、デジタルカメラ、携帯情報端末、モバイル計算装置、非モバイル計算装置、及び他の装置内で使用されている。

【0004】

データ状態を表す電荷を蓄積するために、フローティングゲート又は電荷捕獲材料等の電荷蓄積材料がかかるメモリ装置内で使用され得る。電荷捕獲材料は、三次元（３Ｄ）スタックメモリ構造によって垂直に、又は二次元（２Ｄ）メモリ構造によって水平に配置され得る。３Ｄメモリ構造の一例は、交互の導電層と誘電体層とのスタックを含むビットコストスケーラブル（ＢｉＣＳ）構造である。

【発明の概要】

【発明が解決しようとする課題】

【0005】

メモリ装置は、例えば、ストリング内に配置され得るメモリセルを含み、ストリングのチャネルをソース線又はビット線に選択的に接続するためにストリングの末端に選択ゲートトランジスタが設けられる。しかし、かかるメモリ装置を動作させる際に様々な課題が提示されている。

【図面の簡単な説明】

【0006】

【図1A】メモリ装置の一例のブロック図である。

【図1B】メモリセル２００の一例を示す。

【図1C】本明細書で開示する様々な特徴を示す。

【図1D】図１Ａの温度センス回路１１５の一例を示す。

【図2】コントローラ１２２の更なる詳細を示す、メモリ装置１００の一例のブロック図である。

【図3】図１Ａのメモリ構造１２６の３Ｄ構成の一例における、ブロックのセットを含むメモリ装置６００の透視図である。

【図4】図３のブロックの１つの一部分の断面図の一例を示す。

【図5】図４のスタック内のメモリホール／ピラー径のグラフを示す。

【図6】図４のスタックの領域６２２の詳細図を示す。

【図7A】図４と一致する３Ｄ構成のサブブロック内のＮＡＮＤストリングの図の一例を示す。

【図7B】図４と一致するブロックのセットの一例におけるワード線層及びＳＧＤ層を示す。

【図8A】第２の読出条件と比較した第１の読出条件における、８個のデータ状態を使用するメモリセルのＶｔｈ分布の一例を示す。

【図8B】図８ＡのＶｔｈ分布に関する、データの下位ページ、中位ページ、及び上位ページのビットシーケンス並びに関連する読出電圧の一例を示す。

【図9】プログラミング動作の一例の波形を示す。

【図10A】ワード線電圧のカップリングアップを示す、プログラミング動作における波形の一例のグラフを示す。

【図10B】図１０Ａに対応するチャネル電圧（Ｖｃｈ）のグラフを示す。

【図10C】ワード線電圧のカップリングアップを示す、読出動作における波形の一例のグラフを示す。

【図10D】図１０Ｃに対応するチャネル電圧（Ｖｃｈ）のグラフを示す。

【図10E】ワード線のカップリングアップされた電圧の減衰を示す図１０Ｃの波形を示す。

【図10F】図１０Ｅと一致するチャネル電圧のグラフを示す。

【図10G】図１０Ｅ及び図１０Ｆと一致する、カップリングアップされたワード線に接続されるメモリセルのＶｔｈのグラフを示す。

【図11A】センス動作内で制御ゲート電圧を下げたときにコンデンサとしての役割を果たすメモリセル上の制御ゲート電圧及びチャネル電圧を示す。

【図11B】弱いプログラミング中の電荷捕獲領域内への電子注入を示す、メモリセルの一部分を示す。

【図12A】センス動作の終了時にワード線を放電する直前のメモリストリングの一例の構成を示す。

【図12B】センス動作の終了時にワード線を放電した直後のメモリストリングの一例の構成を示す。

【図12C】ワード線がチャネルによってカップリングアップされるときのメモリストリングの一例の構成を示す。

【図12D】ワード線のカップリングアップが完了したときのメモリストリングの一例の構成を示す。

【図13A】図１Ｃ内のブロック１０と一致するプロセスの一例を示す。

【図13B】様々なデータ状態のＶｔｈシフトに対する時間のグラフを示す。

【図13C】読出電圧対検出ワード線電圧の傾向を示すグラフを示す。

【図13D】図１３Ｃの実装形態の一例において２セットの読出電圧が使用されている、読出電圧対検出ワード線電圧のグラフを示す。

【図13E】図１Ｃ内のブロック１０と一致する別のプロセスの一例を示す。

【図14A】図１Ｃ内のブロック１１と一致するプロセスの一例を示す。

【図14B】図１Ｃ内のブロック１１と一致する別のプロセスの一例を示す。

【図15A】読出動作前に読出前電圧パルスが印加される、図１０Ｃと同様の読出動作における波形の一例のグラフを示す。

【図15B】図１５Ａに対応するチャネル電圧（Ｖｃｈ）のグラフを示す。

【図15C】図１４Ａのプロセスのステップ１４０２ｂと一致する、読出前電圧パルスの持続時間対最後のセンス動作からの時間のグラフを示す。

【図15D】図１４Ａのプロセスのステップ１４０２ｃと一致する、読出前電圧パルスの持続時間対検出ワード線電圧のグラフを示す。

【図15E】図１４Ａのプロセスのステップ１４０２ｄと一致する、読出前電圧パルスの持続時間対温度のグラフを示す。

【図15F】図１４Ａのプロセスと一致する、エラー回数対プログラムパルス幅のグラフを示す。

【図16A】図１Ｃ内のブロック１２と一致するプロセスの一例を示す。

【図16B】図１６Ａのプロセスと一致する周期電圧パルスのグラフを示す。

【図16C】図１６Ｂと一致するチャネル電圧のグラフを示す。

【図16D】図１６Ａのブロック１６０２ａと一致する、パルス期間対温度のグラフを示す。

【図17A】図１Ｃ内のブロック１３と一致するプロセスの一例を示す。

【図17B】ノーマル消去動作内で基板に印加される消去電圧の一例のグラフを示す。

【図17C】図１７Ｂと一致する、ブロック内のワード線に印加される検証電圧のグラフを示す。

【図18A】基板からチャネル内にホールが導入され、図１７のステップ１７０２と一致するソフト消去動作内でチャネルが消滅し始めるときの図１２Ａのメモリストリング１２００の一例の構成を示す。

【図18B】図１７のステップ１７０２及び図１８Ａと一致するソフト消去動作内でチャネルが完全に消滅するときのメモリストリングの一例の構成を示す。

【図19A】ソフト消去が後に続く読出動作における波形の一例のグラフを示す。

【図19B】ソフト消去中のチャネル電圧を示す。

【図19C】ソフト消去中のＳＧＳトランジスタ電圧を示す。

【図19D】ソフト消去中のｐウェル電圧を示す。

【図20A】図１７のステップ１７０２と一致するソフト消去動作内のカップリングを使用してＳＧＤトランジスタ及びＳＧＳトランジスタ電圧が下げられる、センス動作の終了時にワード線を放電した直後のメモリストリングの一例の構成を示す。

【図20B】図１７のステップ１７０２と一致するソフト消去動作内の駆動負電圧を使用してＳＧＤトランジスタ及びＳＧＳトランジスタ電圧が下げられる、センス動作の終了時にワード線を放電した直後のメモリストリングの一例の構成を示す。

【図20C】ＧＩＤＬを使用してＳＧＤトランジスタ及びＳＧＳトランジスタからチャネル内にホールが導入され、図１７のステップ１７０２及び図２０Ａ又は図２０Ｂと一致するソフト消去動作内でチャネルが消滅し始めるときのメモリストリングの一例の構成を示す。

【図21A】図２０Ａ及び図２０Ｃと一致する、パス電圧がＶｐａｓｓＬまでランプ下降してから０Ｖまでランプ下降する、読出動作及びその後に続くソフト消去における波形の一例のグラフを示す。

【図21B】ソフト消去の一例中のチャネル電圧を示す。

【図21C】ソフト消去の一例中のＳＧＳトランジスタ及び／又はＳＧＤトランジスタ電圧を示す。

【図21D】ソフト消去の一例中のｐウェル電圧を示す。

【図22A】読出動作及びその後に続くソフト消去における波形の一例のグラフを示す。

【図22B】ソフト消去の一例中のチャネル電圧を示す。

【図22C】ソフト消去の一例中のＳＧＳトランジスタ及び／又はＳＧＤトランジスタ電圧を示す。

【図22D】ソフト消去の一例中のｐウェル電圧を示す。

【図23】図１Ａの列制御回路内のセンスブロック５１のブロック図の一例を示す。

【図24A】メモリセルのブロックに電圧を与えるための回路の一例を示す。

【図24B】図１３Ａのプロセスと一致する、ワード線電圧を検出するための図２４Ｂと一致する回路の一例を示す。

【図25】図１６Ａのプロセスと一致する、一回で１個のダイずつ、複数のダイに対して電圧パルスが行われるメモリ装置２５００を示す。

【発明を実施するための形態】

【0007】

メモリ装置内の読出動作の精度を改善するための技法が提供される。対応するメモリ装置も提供される。

【0008】

一部のメモリ装置では、ブロック又はサブブロック内のＮＡＮＤストリングにおいて見られるようにメモリセルが互いに結合される。各ＮＡＮＤストリングは、ビット線に接続されるＮＡＮＤストリングのドレイン側にある１つ又は複数のドレイン側ＳＧトランジスタ（ＳＧＤトランジスタ）と、ソース線に接続されるＮＡＮＤストリングのソース側にある１つ又は複数のソース側ＳＧトランジスタ（ＳＧＳトランジスタ）との間で直列接続される幾つかのメモリセルを含む。更に、制御ゲートの役割を果たす共通制御ゲート線（例えば、ワード線）と共にメモリセルを配置することができる。ブロックのソース側からブロックのドレイン側にワード線のセットが延びる。メモリセルは、他の種類のストリング内で且つ他の方法で接続することができる。

【0009】

メモリセルは、ユーザデータを記憶することができるデータメモリセルと、ユーザデータを記憶することができないダミーメモリセル又は非データメモリセルとを含み得る。ダミーメモリセルにはダミーワード線が接続される。チャネル勾配の段階的遷移をもたらすために、メモリセルのストリングのドレイン端及び／又はソース端に１つ又は複数のダミーメモリセルを設けることができる。

【0010】

プログラミング動作中、メモリセルはワード線のプログラミング順序に従ってプログラムされる。例えば、プログラミングは、ブロックのソース側にあるワード線から開始し、ブロックのドレイン側にあるワード線に進み得る。１つの手法では、各ワード線を完全にプログラムしてから次のワード線に進む。例えば、第１のワード線ＷＬ０が、プログラミングが完了するまで１つ又は複数のプログラミングパスを使用してプログラムされる。次に、第２のワード線ＷＬ１が、プログラミングが完了するまで１つ又は複数のプログラミングパスを使用してプログラムされ、その後も同様に続く。プログラミングパスは、増加するプログラム電圧のセットを含み得る。プログラム電圧は、図９に示すようなそれぞれのプログラムループ又はプログラム−検証の反復内でワード線に印加される。メモリセルのプログラミングが完了したかどうかを判定するために各プログラム電圧後に検証動作を行うことができる。メモリセルに対するプログラミングが完了すると、その後のプログラムループ内で他のメモリセルに対するプログラミングが続行する間、そのメモリセルは更なるプログラミングから保護することができる。

【0011】

メモリセルは、サブブロックのプログラミング順序に従ってプログラムされうる。そこでは、１つのサブブロック又はブロックの一部分内のメモリセルがプログラムされてから別のサブブロック内のメモリセルがプログラムされる。

【0012】

各メモリセルは、プログラムコマンド内の書込データによるデータ状態に関連し得る。自らのデータ状態に基づき、メモリセルは消去状態のまま留まるか、又はプログラム済みデータ状態にプログラムされる。例えば、１ビット／セルのメモリ装置では、消去状態とプログラム済み状態とを含む２個のデータ状態がある。２ビット／セルのメモリ装置では、消去状態とＡ、Ｂ、及びＣデータ状態と呼ばれる３個のより高位のデータ状態とを含む４個のデータ状態がある。３ビット／セルのメモリ装置では、消去状態とＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、及びＧデータ状態と呼ばれる７個のより高位のデータ状態とを含む８個のデータ状態がある（図８Ａ参照）。４ビット／セルのメモリ装置では、消去状態と１５個のより高位のデータ状態とを含む１６個のデータ状態がある。それらのデータ状態はＳ０、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、及びＳ１５データ状態と呼ばれ、Ｓ０は消去状態である。

【0013】

メモリセルをプログラムした後、読出動作内でデータを再び読み出すことができる。読出動作は、ワード線に接続されるセルが導電状態にあるか非導電状態にあるかをセンス回路が判定する間、一連の読出電圧をワード線に印加することを含み得る。セルが非導電状態にある場合、メモリセルのＶｔｈが読出電圧を上回る。読出電圧は、隣接するデータ状態の閾値電圧レベル間にあることが予期されるレベルに設定される。

【0014】

しかし、メモリセルのＶｔｈは読出動作が行われる時点に応じて変わり得ることが認められている。例えば、Ｖｔｈは、読出動作を行うときのワード線のカップリングアップ状態に応じてメモリセル内で変わり得る。ワード線がカップリングアップされていない「第１の読出」条件を定めることができ、ワード線がカップリングアップされている「第２の読出」条件を定めることができる。

【0015】

メモリ装置内の起動イベントの後、メモリセルは第１の読出条件にあり得る。使用するためにメモリ装置に電源投入するとき、不良ブロックを検査する動作が行われ得る。この動作は、ワード線に０Ｖ又は他の低電圧を印加することを含む。その結果、ワード線電圧のいかなるカップリングアップも放電される。

【0016】

ワード線は、ワード線電圧が低レベルに設定される場合にもブロック内で放電され得る。これは、別のブロック内で動作が行われる間、そのブロックが非活性状態にあるときに生じ得る。ワード線は次第に放電するため、セルは最後のセンス動作からかなりの時間が経過した後に第１の読出条件にあることもできる。ワード線のカップリングアップは、不注意なプログラミング又は消去によるセル内のＶｔｈシフトを引き起こす。第１の読出条件にある間、ワード線は著しくカップリングアップされないため、このＶｔｈは生じない。

【0017】

最後のセンス動作の直後、例えば、数秒又は数分後に読み出しが行われるとき、セルは第２の読出条件にあり得る。第２の読出条件にある間、ワード線が相対的に強くカップリングアップされているため、ワード線電圧によるセルのプログラミング又は消去及び対応するＶｔｈのシフトがある。具体的には、カップリングアップ電圧を有するワード線は、カップリングアップ電圧を下回る相対的に低いＶｔｈを有するセル、例えば、下位のプログラム済みデータ状態にあるセルの弱いプログラミングを引き起こすことができ、従ってそれらのセルに関するＶｔｈのアップシフトをもたらす。更に、カップリングアップ電圧を上回る相対的に高いＶｔｈを有するセル、例えば、より高いプログラム済みデータ状態にあるセルの弱い消去がある可能性もあり、従ってそれらのセルに関するＶｔｈのダウンシフトをもたらす。

【0018】

ワード線を放電すると、セルは第２の読出条件から第１の読出条件に次第に、例えば、１時間かけて徐々に遷移する。

【0019】

ワード線電圧のカップリングアップは、プログラミング動作に関連して行われる検証動作等のセンス動作又はプログラミング動作の完了後に行われる読出動作の電圧によって引き起こされる。セルのセンシングは、選択されたワード線にセンス電圧（例えば、読出／検証電圧）を印加することを含む。同時に、読出パス電圧を選択されていないワード線に印加し、後にステップダウンする。このステップダウンは、容量結合によりチャネル電圧を一時的に減らす。チャネル電圧がその基準レベルまで再び上昇すると、かかる上昇は、やはり容量結合によるワード線電圧の上昇又はカップリングアップを引き起こす。下位データ状態にあるセルでは、セルの電荷捕獲材料内に捕獲される電子が放出されてチャネルに戻るときにＶｔｈが徐々に低下する。高位データ状態にあるセルでは、電子がチャネルから除去されるときにＶｔｈが徐々に上昇する。図８Ａを参照されたい。

【0020】

読出動作を行うとき、セルが第１の読出条件にあるか第２の読出条件にあるか、又は場合によりその２つの条件間の何れにあるかは分からない。１つの手法は、起動イベント又は前回のセンス動作からの経過時間を追跡することである。しかし、環境要因及びプロセス変動等の他の要因が関連し得るため、この経過時間は、ワード線がカップリングアップされているかどうか、又はカップリングアップの程度を正確に示さない場合がある。更に、各ブロックを別々に追跡する必要がある。

【0021】

本明細書で提供する技術は上記の及び他の問題に対処する。

【0022】

図１Ｃは、本明細書で開示する様々な特徴を示す。第１の特徴は、ワード線のカップリングアップ状態を検出し、且つそれに応じて読出電圧を設定することを含む（ブロック１０）。第２の特徴は、読出動作の直前に読出前電圧パルスを印加することを含む（ブロック１１）。第３の特徴は、ブロック内の全てのワード線に電圧パルスを周期的に印加することを含む（ブロック１２）。この印加は、読出コマンドと独立に行うことができ、メモリセルの閾値電圧を第２の読出条件にリフレッシュすることを含む。第４の特徴は、読出動作又はプログラミング動作の直後にソフト消去を行うことを含む（ブロック１３）。

【0023】

他の様々な特徴及び利益について以下で説明する。

【0024】

図１Ａは、メモリ装置の一例のブロック図である。不揮発性記憶システム等のメモリ装置１００は１個又は複数個のメモリダイ１０８を含み得る。メモリダイ１０８は、メモリセルアレイ等、メモリセルのメモリ構造１２６、制御回路１１０、及び読出／書込回路１２８を含む。メモリ構造１２６は、行デコーダ１２４によりワード線によって、及び列デコーダ１３２によりビット線によってアドレス指定可能である。読出／書込回路１２８は複数のセンスブロック５１、５２、．．．、５３（センス回路）を含み、メモリセルのページを並列に読み出し又はプログラムすることを可能にする。典型的には、コントローラ１２２が１個又は複数個のメモリダイ１０８と同じメモリ装置１００（例えば、リムーバブル記憶カード）内に含まれる。コントローラは、メモリダイから分離されていてもよい。コマンド及びデータがホスト１４０とコントローラ１２２との間でデータバス１２０を介して転送され、コントローラと１個又は複数個のメモリダイ１０８との間でライン１１８を介して転送される。

【0025】

メモリ構造は２Ｄ又は３Ｄとすることができる。メモリ構造は、３Ｄアレイを含む１つ又は複数のメモリセルアレイを含み得る。メモリ構造は、ウェーハ等の単一の基板（内にではなく）上に複数のメモリ平面が介在基板なしに形成されるモノリシック３Ｄメモリ構造を含み得る。メモリ構造は、シリコン基板上にアクティブ領域が配置されたメモリセルアレイの１つ又は複数の物理レベル内にモノリシックに形成される任意の種類の不揮発性メモリを含み得る。メモリ構造は、その関連する回路が基板上にあろうと基板内にあろうと、メモリセルの動作に関連する回路を有する不揮発性メモリ装置内にあり得る。

【0026】

制御回路１１０は、読出／書込回路１２８と連携してメモリ構造１２６上でのメモリ操作を行い、ステートマシン１１２、オンチップアドレスデコーダ１１４、及び電力制御モジュール１１６を含む。ステートマシン１１２は、メモリ操作のチップレベル制御を行う。ステートマシンは、以下で更に論じるように最後のセンス動作からの経過時間を求めるためのクロック１１２ａを含み得る。以下で更に説明するように、例えば、読出電圧のセットのために記憶領域１１３を設けることができる。概して、記憶領域は動作上のパラメータ及びソフトウェア／コードを記憶し得る。例えば、図１３Ｅ及び図１６Ａに関して以下で説明するように、ワード線に電圧パルスを周期的に印加する時点を決定するためにタイマ１１３ａを使用することができる。温度センサ１１５も設けることができる。図１Ｄを参照されたい。

【0027】

一実施形態では、ステートマシンがソフトウェアによってプログラム可能である。他の実施形態では、ステートマシンがソフトウェアを使用せず、完全にハードウェア（例えば、電気回路）によって実装される。

【0028】

オンチップアドレスデコーダ１１４は、デコーダ１２４及び１３２によって使用されるハードウェアアドレスに対する、ホスト又はメモリコントローラによって使用されるアドレスとの間のアドレスインタフェースを提供する。電力制御モジュール１１６は、メモリ操作中にワード線、選択ゲート線、及びビット線に供給される電力及び電圧を制御する。電力制御モジュール１１６は、ワード線、ＳＧＳトランジスタ及びＳＧＤトランジスタ、並びにソース線のためのドライバを含み得る。図２４を参照されたい。１つの手法では、センスブロックがビット線ドライバを含み得る。ＳＧＳトランジスタはＮＡＮＤストリングのソース端にある選択ゲートトランジスタであり、ＳＧＤトランジスタはＮＡＮＤストリングのドレイン端にある選択ゲートトランジスタである。

【0029】

一部の実装形態では、要素の一部を組み合わせることができる。様々な設計において、メモリ構造１２６以外の要素の１つ又は複数を（単独で又は組合せで）、本明細書に記載のプロセスのステップを含む本明細書に記載の技術を実行するように構成される少なくとも１つの制御回路と考えることができる。例えば、制御回路は、制御回路１１０、ステートマシン１１２、デコーダ１１４及び１３２、電力制御モジュール１１６、センスブロック５１、５２、．．．、５３、読出／書込回路１２８、コントローラ１２２等の何れか１つ又は組合せを含み得る。

【0030】

オフチップコントローラ１２２（一実施形態では電気回路である）は、プロセッサ１２２ｃ、ＲＯＭ１２２ａ及びＲＡＭ１２２ｂ等の記憶装置（メモリ）、並びにエラー訂正符号（ＥＣＣ）エンジン２４５を含み得る。ＥＣＣエンジンは、幾つかの読出エラーを訂正することができる。

【0031】

メモリインタフェース１２２ｄを設けることもできる。ＲＯＭ、ＲＡＭ、及びプロセッサと通信するメモリインタフェースは、コントローラとメモリダイとの間の電気的インタフェースを提供する電気回路である。例えば、メモリインタフェースは、信号の形式又はタイミングを変え、バッファを提供し、サージを隔離し、Ｉ／Ｏをラッチすること等ができる。プロセッサは、メモリインタフェース１２２ｄを介して制御回路１１０（又はメモリダイの他の任意の要素）にコマンドを発行することができる。

【0032】

記憶装置は命令のセット等のコードを含み、プロセッサは、本明細書に記載の機能を提供するために命令のセットを実行するように動作することができる。或いは又は加えて、１つ又は複数のワード線内のメモリセルの確保された領域等、プロセッサはメモリ構造の記憶装置１２６ａのコードにアクセスすることができる。

【0033】

例えば、コードは、プログラミング動作、読出動作、消去動作等のためにメモリ構造にアクセスするためにコントローラによって使用され得る。コードは、起動コード及び制御コード（例えば、命令のセット）を含み得る。起動コードは起動プロセス又は始動プロセス中にコントローラを初期化し、コントローラがメモリ構造にアクセスすることを可能にするソフトウェアである。コードは、１つ又は複数のメモリ構造を制御するためにコントローラによって使用され得る。電源投入されると、プロセッサ１２２ｃが起動コードを実行のためにＲＯＭ１２２ａ又は記憶装置１２６ａから取り出し、起動コードがシステム要素を初期化し、制御コードをＲＡＭ１２２ｂ内にロードする。制御コードがＲＡＭ内にロードされると、その制御コードはプロセッサによって実行される。制御コードは、メモリの制御及び割り当て、命令の処理の優先順位付け、入力ポート及び出力ポートの制御等の基本タスクを行うためのドライバを含む。

【0034】

概して、制御コードは、以下で更に論じるフローチャートのステップを含む本明細書に記載の機能を実行し、以下で更に論じるものを含む電圧波形を与えるための命令を含み得る。制御回路は、本明細書に記載の機能を実行するために命令を実行するように構成され得る。

【0035】

一実施形態では、ホストが、１個又は複数個のプロセッサと、本明細書に記載の方法を実行するように１個又は複数個のプロセッサをプログラムするためのプロセッサ可読コード（例えば、ソフトウェア）を記憶する１つ又は複数のプロセッサ可読記憶装置（ＲＡＭ、ＲＯＭ、フラッシュメモリ、ハードディスクドライブ、固体メモリ）とを含む計算装置（例えば、ラップトップ、デスクトップ、スマートフォン、タブレット、デジタルカメラ）である。ホストは、１個又は複数個のプロセッサと通信する追加のシステムメモリ、１つ若しくは複数の入力／出力インタフェース、及び／又は１つ若しくは複数の入力／出力装置も含み得る。

【0036】

ＮＡＮＤフラッシュメモリに加えて他の種類の不揮発性メモリも使用することができる。

【0037】

半導体メモリ装置は、動的ランダムアクセスメモリ（「ＤＲＡＭ」）装置又は静的ランダムアクセスメモリ（「ＳＲＡＭ」）装置等の揮発性メモリ装置、抵抗ランダムアクセスメモリ（「ＲｅＲＡＭ」）、電気的消去プログラム可能読取専用メモリ（「ＥＥＰＲＯＭ」）、フラッシュメモリ（ＥＥＰＲＯＭの部分集合と考えることもできる）、強誘電体ランダムアクセスメモリ（「ＦＲＡＭ（登録商標）」）、磁気抵抗ランダムアクセスメモリ（「ＭＲＡＭ」）等の不揮発性メモリ装置、並びに情報を記憶することができる他の半導体素子を含む。メモリ装置のそれぞれの種類は異なる構成を有し得る。例えば、フラッシュメモリ装置はＮＡＮＤ構成又はＮＯＲ構成によって構成することができる。

【0038】

メモリ装置は、受動素子及び／又は能動素子から任意の組合せで形成することができる。非限定的な例として、受動半導体メモリ素子がＲｅＲＡＭ装置素子を含み、ＲｅＲＡＭ装置素子は、一部の実施形態では、アンチヒューズ材料又は相変化材料等の抵抗率切替記憶素子と、任意選択的にダイオード又はトランジスタ等のステアリング素子とを含む。更に、非限定的な例として、能動半導体メモリ素子は、一部の実施形態ではフローティングゲート、導電性ナノ粒子、電荷蓄積誘電材料等の電荷蓄積領域を含む素子を含むＥＥＰＲＯＭ及びフラッシュメモリ装置素子を含む。

【0039】

複数のメモリ素子が直列接続されるように、又は各素子が個々にアクセス可能であるように複数のメモリ素子を構成することができる。非限定的な例として、ＮＡＮＤ構成のフラッシュメモリ装置（ＮＡＮＤメモリ）は、典型的には、直列接続されるメモリ素子を含む。ＮＡＮＤストリングは、メモリセル及びＳＧトランジスタを含む直列接続トランジスタのセットの一例である。

【0040】

ＮＡＮＤメモリアレイは、アレイが複数のメモリストリングで構成されるように構成することができ、ストリングは単一のビット線を共用しグループとしてアクセスされる複数のメモリ素子で構成される。或いは、メモリ素子は、各素子が個々にアクセス可能であるように構成することができる（例えば、ＮＯＲメモリアレイ）。ＮＡＮＤメモリ構成及びＮＯＲメモリ構成は例であり、メモリ素子は他の方法で構成されてもよい。

【0041】

２Ｄメモリ構造又は３Ｄメモリ構造等、基板内に及び／又は基板上に位置する半導体メモリ素子は二次元又は三次元で構成することができる。

【0042】

２Ｄメモリ構造では、半導体メモリ素子が単一の面内に又は単一のメモリ装置平面内に配置される。典型的には、２Ｄメモリ構造では、メモリ素子が、メモリ素子を支持する基板の主要面にほぼ平行に広がる面内に（例えば、ｘ−ｙ方向の面内に）配置される。基板は、メモリ素子の層がその上に又はその中に形成されるウェーハとすることができ、又はメモリ素子の形成後にメモリ素子に取り付けられるキャリア基板とすることができる。非限定的な例として、基板はシリコン等の半導体を含み得る。

【0043】

メモリ素子は、複数の行及び／又は列において等、規則的なアレイで単一のメモリ装置平面内に配置することができる。但し、メモリ素子は不規則又は非直交の構成で配列してもよい。メモリ素子は、ビット線及びワード線等、２つ以上の電極又は接触線をそれぞれ有し得る。

【0044】

３Ｄメモリアレイは、メモリ素子が複数の面又は複数のメモリ装置平面を占有し、それにより三次元の（即ちｘ、ｙ、及びｚ方向の（ｚ方向はほぼ鉛直であり、ｘ方向及びｙ方向は基板の主要面に対してほぼ平行である））構造を形成するように構成される。

【0045】

非限定的な例として、３Ｄメモリ構造は複数の２Ｄメモリ装置平面のスタックとして垂直に構成することができる。別の非限定的な例として、３Ｄメモリアレイは、複数の垂直列（例えば、基板の主要面に対してほぼ鉛直に、即ちｙ方向に延びる列）として、各列が複数のメモリ素子を有する状態で構成することができる。列は２Ｄ構成で、例えば、ｘ−ｙ面内に配置することができ、垂直にスタックされる複数のメモリ面上に素子を有するメモリ素子の３Ｄ構成をもたらす。三次元のメモリ素子の他の構成も３Ｄメモリアレイを構成し得る。

【0046】

非限定的な例として、３Ｄ ＮＡＮＤメモリアレイでは、単一の水平（例えば、ｘ−ｙ）メモリ装置平面内にＮＡＮＤストリングを形成するためにメモリ素子を互いに結合することができる。或いは、複数の水平メモリ装置平面を横断する垂直ＮＡＮＤストリングを形成するためにメモリ素子を互いに結合することができる。他の３Ｄ構成も考えることができ、一部のＮＡＮＤストリングは単一のメモリ平面内のメモリ素子を含むのに対し、他のストリングは複数のメモリ平面に及ぶメモリ素子を含む。３Ｄメモリアレイは、ＮＯＲ構成及びＲｅＲＡＭ構成でも設計することができる。

【0047】

典型的には、モノリシック３Ｄメモリアレイでは、単一の基板上に１つ又は複数のメモリ装置平面が形成される。任意選択的に、モノリシック３Ｄメモリアレイは、１つ又は複数のメモリ層を少なくとも部分的に単一の基板内に有する場合もある。非限定的な例として、基板はシリコン等の半導体を含み得る。モノリシック３Ｄアレイでは、アレイの各メモリ装置平面を構成する層が、アレイの基礎となるメモリ装置平面の層上に概して形成される。但し、モノリシック３Ｄメモリアレイの隣接するメモリ装置平面の層は共用することができ、又はメモリ装置平面間の介在層を有し得る。

【0048】

複数のメモリ層を有する非モノリシックメモリ装置を形成するために、２Ｄアレイを別々に形成し、後に一緒にパッケージ化することができる。例えば、別々の基板上にメモリ平面を形成し、次いでそれらのメモリ平面を互いの上にスタックすることによって非モノリシックスタックメモリを構築することができる。基板はスタック前に薄くするか又はメモリ装置平面から除去することができるが、メモリ装置平面は最初に別々の基板上に形成されるため、結果として生じるメモリアレイはモノリシック３Ｄメモリアレイではない。更に、複数の２Ｄメモリアレイ又は３Ｄメモリアレイ（モノリシック又は非モノリシック）を別々のチップ上に形成し、後に一緒にパッケージ化してスタックチップメモリ装置を形成することができる。

【0049】

メモリ素子を動作させ、メモリ素子と通信するために関連する回路が概して必要とされる。非限定的な例として、メモリ装置はメモリ素子を制御し駆動してプログラミング及び読出等の機能を果たすために使用される回路を有し得る。この関連する回路は、メモリ素子と同じ基板上に及び／又は別個の基板上にあり得る。例えば、メモリの読書き動作のためのコントローラが、別個のコントローラチップ上に及び／又はメモリ素子と同じ基板上に位置し得る。

【0050】

本技術は、記載した２Ｄ及び３Ｄの例示的構造に限定されず、本明細書に記載し当業者によって理解される技術の趣旨及び範囲に含まれる全ての関連するメモリ構造を対象として含むことを当業者であれば理解するであろう。

【0051】

図１Ｂは、メモリセル２００の一例を示す。このメモリセルは、ワード線電圧Ｖｗｌを受信する制御ゲートＣＧ、電圧Ｖｄにあるドレイン、電圧Ｖｓにあるソース、及び電圧Ｖｃｈにあるチャネルを含む。

【0052】

図１Ｄは、図１Ａの温度センス回路１１５の一例を示す。この回路は、ｐＭＯＳＦＥＴ１３１ａ、１３１ｂ、及び１３４、バイポーラトランジスタ１３３ａ及び１３３ｂ、並びに抵抗Ｒ１、Ｒ２、及びＲ３を含む。Ｉ１、Ｉ２、及びＩ３は電流を表す。Ｖｏｕｔｐｕｔは、アナログ−デジタル（ＡＤＣ）変換器１２９に与えられる温度に基づく出力電圧である。Ｖｂｇは温度に依存しない電圧である。電圧レベル生成回路１３５は、幾つかの電圧レベルを設定するためにＶｂｇを使用する。例えば、基準電圧が抵抗分圧回路によって幾つかのレベルに分圧され得る。

【0053】

ＡＤＣはＶｏｕｔｐｕｔを電圧レベルと比較し、電圧レベルの中の最も近い一致を選択し、対応するデジタル値（ＶＴｅｍｐ）をプロセッサに出力する。これはメモリ装置の温度を示すデータである。１つの手法では、ＲＯＭヒューズ１２３が一致する電圧レベルを温度に相関させるデータを記憶する。次いで、プロセッサは、その温度を使用してメモリ装置内の温度に基づくパラメータを設定する。

【0054】

Ｖｂｇは、トランジスタ１３１ｂの両端間のベースエミッタ電圧（Ｖｂｅ）と抵抗Ｒ２の両端間の電圧降下とを加えることによって得られる。バイポーラトランジスタ１３３ａは、トランジスタ１３３ｂよりも広い（Ｎ倍の）面積を有する。ＰＭＯＳトランジスタ１３１ａ及び１３１ｂの大きさは等しく、電流Ｉ１及びＩ２がほぼ等しいように電流ミラー構成で配置される。Ｖｂｇ＝Ｖｂｅ＋Ｒ２ｘＩ２、及びＩ１＝Ｖｅ／Ｒ１が成立し、従ってＩ２＝Ｖｅ／Ｒ１となる。その結果、Ｖｂｇ＝Ｖｂｅ＋Ｒ２ｘｋＴ １ｎ（Ｎ）／Ｒ１ｘｑが成立し、ここで、Ｔは温度であり、ｋはボルツマン定数であり、ｑは電荷の単位である。トランジスタ１３４のソースは供給電圧Ｖｄｄに接続され、トランジスタのドレインと抵抗Ｒ３との間のノードは出力電圧Ｖｏｕｔｐｕｔである。トランジスタ１３４のゲートは、トランジスタ１３１ａ及び１３１ｂのゲートと同じ端子に接続され、トランジスタ１３４を通る電流はトランジスタ１３１ａ及び１３１ｂを流れる電流をミラーリングする。

【0055】

図２は、コントローラ１２２の更なる詳細を示す、メモリ装置１００の一例のブロック図である。本明細書で使用するとき、フラッシュメモリコントローラはフラッシュメモリ上に記憶されるデータを管理し、コンピュータ又は電子装置等のホストと通信する装置である。フラッシュメモリコントローラは、本明細書に記載の特定の機能に加えて様々な機能を有し得る。例えば、フラッシュメモリコントローラは、フラッシュメモリをフォーマットしてメモリが適切に動作していることを確実にし、不良のフラッシュメモリセルを打ち出し、将来の故障セルと置換される予備メモリセルを割り当てることができる。予備セルの一部は、フラッシュメモリコントローラを動作させ、他の機能を実装するためのファームウェアを保持するために使用することができる。動作面では、ホストがフラッシュメモリとの間でデータを読み書きする必要があるとき、ホストはフラッシュメモリコントローラと通信する。データを読み書きすべき論理アドレスをホストが提供する場合、フラッシュメモリコントローラはホストから受信される論理アドレスをフラッシュメモリ内の物理アドレスに変換することができる。（或いは、ホストが物理アドレスを提供してもよい）。フラッシュメモリコントローラは、これだけに限定されないが、ウェアレベリング（さもなければ繰り返し書き込まれる特定のメモリブロックの消耗を回避するために書込みを分散させること）及びガーベッジコレクション（ブロックが満杯となった後、全ブロックを消去し再利用することができるように有効なデータページのみを新たなブロックに移すこと）等の様々なメモリ管理機能も行うことができる。

【0056】

コントローラ１２２と不揮発性メモリダイ１０８との間のインタフェースは、任意の適切なフラッシュインタフェースとすることができる。一実施形態では、メモリ装置１００がセキュアデジタル（ＳＤ）カード又はマイクロセキュアデジタル（マイクロＳＤ）カード等のカードによるシステムであり得る。代替的実施形態では、メモリシステムが埋込みメモリシステムの一部であり得る。例えば、パーソナルコンピュータ内に設置される固体ディスク（ＳＳＤ）ドライブ等の形態でフラッシュメモリをホスト内に埋め込むことができる。

【0057】

一部の実施形態では、メモリ装置１００がコントローラ１２２と不揮発性メモリダイ１０８との間に単一のチャネルを含み、本明細書に記載の内容は単一のメモリチャネルを有することに限定されない。

【0058】

コントローラ１２２は、ホストとインタフェースするフロントエンドモジュール２０８、１つ又は複数の不揮発性メモリダイ１０８とインタフェースするバックエンドモジュール２１０、及び次に詳細に説明する機能を実行する他の様々なモジュールを含む。

【0059】

コントローラの要素は、他の要素と共に使用するように設計されるパッケージ化された機能ハードウェアユニット（例えば、電気回路）、プロセッサ、例えば、マイクロプロセッサ若しくは関連機能の特定の機能を通常実行する処理回路によって実行可能なプログラムコード（例えば、ソフトウェア又はファームウェア）の一部、又は例えば、より大きいシステムとインタフェースする自己完結型のハードウェア若しくはソフトウェア要素の形態を取り得る。例えば、各モジュールは、特定用途向け集積回路（ＡＳＩＣ）、書替え可能ゲートアレイ（ＦＰＧＡ）、回路、デジタル論理回路、アナログ回路、ディスクリート回路の組合せ、ゲート、他の任意の種類のハードウェア、又はそれらの組合せを含み得る。或いは又は加えて、各モジュールは、本明細書に記載の機能をコントローラが実行するためにプロセッサをプログラムするための、プロセッサ可読装置（例えば、メモリ）内に記憶されるソフトウェアを含み得る。図２に示す構造は、図１Ａに示したコントローラ１２２の要素（例えば、ＲＡＭ、ＲＯＭ、プロセッサ、インタフェース）を使用することができる（又は使用しなくてもよい）実装形態の一例である。

【0060】

コントローラ１２２は、メモリセル又はメモリブロックを再調整するために使用されるリコンディション回路２１２を含み得る。再調整することは、以下で説明するように不安定なワード線の保守を行う一環としてデータをその現在位置においてリフレッシュすること、又はデータを新たなワード線若しくはブロック内に再プログラムすることを含み得る。

【0061】

コントローラ１２２のモジュールを再び参照し、バッファマネージャ／バスコントローラ２１４が、ランダムアクセスメモリ（ＲＡＭ）２１６内のバッファを管理し、コントローラ１２２の内部バスの調停を制御する。ＲＡＭは、ＤＲＡＭ及び／又はＳＲＡＭを含み得る。ＤＲＡＭ即ち動的ランダムアクセスメモリは、メモリが電荷形式で記憶される一種の半導体メモリである。ＤＲＡＭ内の各メモリセルは、トランジスタ及びコンデンサで作られる。データはコンデンサ内に記憶される。コンデンサはリークによって電荷を失い、従ってＤＲＡＭは揮発性装置である。データをメモリ内に保つために、装置を定期的にリフレッシュする必要がある。対照的に、ＳＲＡＭ即ち静的ランダムアクセスメモリは給電されている限り値を保持する。

【0062】

読取専用メモリ（ＲＯＭ）２１８はシステム起動コードを記憶する。図２ではコントローラから離れて位置しているものとして図示するが、他の実施形態では、ＲＡＭ２１６及びＲＯＭ２１８の一方又は両方がコントローラ内に位置し得る。更に、他の実施形態では、ＲＡＭ及びＲＯＭの一部がコントローラ１２２内及びコントローラ外の両方に位置し得る。更に、一部の実装形態では、コントローラ１２２、ＲＡＭ２１６、及びＲＯＭ２１８が別個の半導体ダイ上に位置し得る。

【0063】

フロントエンドモジュール２０８は、ホスト又は次のレベルの記憶域コントローラとの電気的インタフェースを提供するホストインタフェース２２０及び物理層インタフェース（ＰＨＹ）２２２を含む。ホストインタフェース２２０の種類の選択は、使用されているメモリの種類によって決まり得る。ホストインタフェース２２０の例は、これだけに限定されないが、ＳＡＴＡ、ＳＡＴＡ Ｅｘｐｒｅｓｓ、ＳＡＳ、ファイバチャネル、ＵＳＢ、ＰＣＩｅ、及びＮＶＭｅを含む。ホストインタフェース２２０は、データ、制御信号、及びタイミング信号の転送を概して促進する。

【0064】

バックエンドモジュール２１０は、ホストから受信したデータバイトを符号化し、不揮発性メモリから読み出したデータバイトを復号しエラーを訂正するエラー訂正コントローラ（ＥＣＣ）エンジン２２４を含む。コマンドシーケンサ２２６は、不揮発性メモリダイ１０８に伝送されるプログラムコマンドシーケンス及び消去コマンドシーケンス等のコマンドシーケンスを生成する。ＲＡＩＤ（独立ダイの冗長アレイ）モジュール２２８はＲＡＩＤパリティの生成及び障害データの回復を管理する。ＲＡＩＤパリティは、メモリ装置１００内に書き込まれているデータのための完全性保護の更なるレベルとして使用することができる。一部の事例では、ＲＡＩＤモジュール２２８がＥＣＣエンジン２２４の一部であり得る。ＲＡＩＤパリティは、通称によって暗示されるように追加のダイとして加えることができるが、例えば、追加の面、追加のブロック、又はブロック内の追加のワード線として既存のダイ中に加えることもできることに留意されたい。メモリインタフェース２３０は、コマンドシーケンスを不揮発性メモリダイ１０８に与え、不揮発性メモリダイからステータス情報を受信する。フラッシュ制御層２３２は、バックエンドモジュール２１０の全体的な動作を制御する。

【0065】

メモリ装置１００の追加の要素は、不揮発性メモリダイ１０８のメモリセルのウェアレベリングを行うメディア管理層２３８を含む。このメモリシステムは、外部の電気的インタフェース、外部のＲＡＭ、抵抗、コンデンサ、コントローラ１２２とインタフェースし得る他の要素等の他のディスクリート要素２４０も含む。代替的実施形態では、物理層インタフェース２２２、ＲＡＩＤモジュール２２８、メディア管理層２３８、及びバッファ管理／バスコントローラ２１４の１つ又は複数がコントローラ１２２内で不要な任意選択的な要素である。

【0066】

フラッシュエラー及びホストとのインタフェースを扱うことができるフラッシュ管理の一部として、フラッシュ変換層（ＦＴＬ）又はメディア管理層（ＭＭＬ）２３８が統合され得る。具体的には、ＭＭＬはフラッシュ管理内のモジュールとすることができ、ＮＡＮＤ管理の内部的特性に関与し得る。具体的には、ＭＭＬ２３８は、ホストからの書込みをダイ１０８のメモリ構造１２６、例えば、フラッシュメモリへの書込みに変換するメモリ装置ファームウェア内のアルゴリズムを含み得る。ＭＭＬ２３８は、１）フラッシュメモリの耐久性が限られている場合があること、２）フラッシュメモリがページの倍数単位でのみ書き込むことができること、及び／又は３）フラッシュメモリはブロックとして消去されない限り書き込むことができないことを理由に必要とされ得る。ＭＭＬ２３８は、ホストにとって認識できない可能性があるフラッシュメモリのこれらの潜在的制約を理解する。従って、ＭＭＬ２３８はホストからの書込みをフラッシュメモリ内への書込みに変換しようと試みる。ＭＭＬ２３８を使用して不安定ビットを識別し、記録することができる。この不安定ビットの記録は、ブロック及び／又はワード線（ワード線上のメモリセル）の正常性を評価するために使用することができる。

【0067】

コントローラ１２２は、１つ又は複数のメモリダイ１０８と接続し得る。一実施形態では、（共にメモリ装置１００を構成する）コントローラ及び複数のメモリダイが固体ドライブ（ＳＳＤ）を実装し、ＳＳＤはネットワーク接続ストレージ（ＮＡＳ）装置等としてホスト内のハードディスクドライブをエミュレートし、置換し、又はその代わりに使用され得る。加えて、ＳＳＤはハードドライブとして機能するように作られなくてもよい。

【0068】

図３は、図１Ａのメモリ構造１２６の３Ｄ構成の一例における、ブロックのセットを含むメモリ装置６００の透視図である。基板上には、メモリセル（記憶素子）のブロックの例ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３、並びにブロックが使用するための回路を有する周辺領域６０４がある。例えば、回路は、ブロックの制御ゲート層に接続され得る電圧ドライバ６０５を含み得る。１つの手法では、ブロック内で共通の高さにある制御ゲート層が共通に駆動される。基板６０１は、回路の信号を運ぶために導電路によってパターン形成される１つ又は複数の下部金属層と共に、ブロックの下の回路も保持することができる。ブロックは、メモリ装置の中間領域６０２内に形成される。メモリ装置の上部領域６０３内には、回路の信号を運ぶために１つ又は複数の上部金属層が導電路によってパターン形成される。各ブロックはスタックされたメモリセル領域を含み、スタックの交互のレベルはワード線を表す。１つのあり得る手法では、各ブロックが対向する層状の側面を有し、その側面から上部金属層まで垂直の接点が上向きに延びて導電路への接続を形成する。一例として４個のブロックを図示するが、ｘ及び／又はｙ方向に広がる２つ以上のブロックを使用することができる。

【0069】

１つのあり得る手法では、ブロックが面内にあり、面のｘ方向の長さは１つ又は複数の上部金属層内でワード線への信号経路が延びる方向（ワード線又はＳＧＤ線方向）を表し、面のｙ方向の幅は１つ又は複数の上部金属層内でビット線への信号経路が延びる方向（ビット線方向）を表す。ｚ方向はメモリ装置の高さを表す。ブロックは複数の面内に配置することもできる。

【0070】

図４は、図３のブロックの１つの一部分の断面図の一例を示す。このブロックは、交互の導電層と誘電体層とのスタック６１６を含む。この例では、導電層がデータワード線層（又はワード線）ＷＬＬ０〜ＷＬＬ１０に加えて、２つのＳＧＤ層、２つのＳＧＳ層、及び４つのダミーワード線層（又はワード線）ＷＬＤ１、ＷＬＤ２、ＷＬＤ３、及びＷＬＤ４を含む。誘電体層はＤＬ０〜ＤＬ１９としてラベル付けしてある。更に、ＮＡＮＤストリングＮＳ１及びＮＳ２を含むスタックの領域を示す。各ＮＡＮＤストリングは、ワード線に隣接するメモリセルを形成する材料で埋められるメモリホール６１８又は６１９を包含する。スタックの領域６２２を図６でより詳細に示す。

【0071】

スタックは基板６１１を含む。１つの手法では、ソース線ＳＬの一部が、ブロック内のメモリセルの各ストリングのソース端と接触する基板内のｎ型ソース拡散層６１１ａを含む。１つのあり得る実装形態では、ｎ型ソース拡散層６１１ａがｐ型ウェル領域６１１ｂ内に形成され、そのｐ型ウェル領域６１１ｂが更にはｎ型ウェル領域６１１ｃ内に形成され、そのｎ型ウェル領域６１１ｃが更にはｐ型半導体基板６１１ｄ内に形成される。１つの手法では、ｎ型ソース拡散層が面内のブロックの全てによって共用され得る。

【0072】

ＮＳ１は、スタックの下端６１６ｂにソース端６１３を有し、スタックの上端６１６ａにドレイン端６１５を有する。ローカルインタコネクト６１７等のローカルインタコネクトをスタックにわたり周期的に与えることができる。ローカルインタコネクトは、ソース線／基板をスタック上の線に接続する等のためにスタック中に広がる金属で満たされたスリットであり得る。スリットはワード線の形成中に使用し、後に金属で満たすことができる。ローカルインタコネクトは、絶縁領域６１７ｂ内の導電性領域６１７ａ（例えば、金属）を含む。ビット線ＢＬ０の一部も図示している。導電性ビア６２１が、ＮＳ１のドレイン端６１５をＢＬ０に接続する。

【0073】

１つの手法では、メモリセルのブロックが交互の制御ゲート層と誘電体層とのスタックを含み、スタック内で垂直に延びるメモリホール内にメモリセルを配置する。

【0074】

１つの手法では、各ブロックが階段状のエッジを含み、かかるエッジでは垂直のインタコネクトがＳＧＳ層、ＷＬ層、及びＳＧＤ層を含む各層に接続し、電圧源への水平経路まで上向きに延びる。

【0075】

この例は、２つのＳＧＤトランジスタ、２つのドレイン側ダミーメモリセル、２つのソース側ダミーメモリセル、及び２つのＳＧＳトランジスタを一例として各ストリング内に含む。概して、ダミーメモリセルの使用は任意選択的であり、１つ又は複数を設けることができる。更に、１つ又は複数のＳＧＤトランジスタ及び１つ又は複数のＳＧＳトランジスタをメモリストリング内に設けることができる。

【0076】

絶縁領域６２０を設けてＳＧＤ層の一部を互いに分離して、独立に駆動される１つのＳＧＤ線をサブブロックごとに提供することができる。この例では、ワード線層が２つの隣接するサブブロックにとって共通である。図７Ｂも参照されたい。別のあり得る実装形態では、絶縁領域６２０が基板まで延びてワード線層を分離する。この場合、各サブブロック内でワード線層が分かれている。しかし、何れの場合にも、ブロックのワード線層をその端部において互いに結合することができ、そのため、図７Ｂに示すようにそれらのワード線層はブロック内で共通に駆動される。

【0077】

図５は、図４のスタック内のメモリホール／ピラー径のグラフを示す。縦軸は図４のスタックに整列され、メモリホール６１８及び６１９内の材料によって形成されるピラーの幅（ｗＭＨ）、例えば、直径を示す。かかるメモリ装置では、スタックを貫通してエッチングされるメモリホールが非常に高い縦横比を有する。例えば、約２５〜３０の深さ対直径比が一般的である。メモリホールは円形の断面を有し得る。エッチングプロセスが原因で、メモリホール及びその結果生じるピラー幅がホール長に沿って一様でない場合がある。典型的には、メモリホールの上から下にかけて直径が次第に小さくなる（実線）。即ち、メモリホールが先細りになり、スタックの下部において狭まる。一部の事例では、選択ゲート付近のホールの上部において僅かな狭まりが生じ、そのため、直径が僅かに広くなってからメモリホールの上から下にかけて次第に小さくなる（長破線）。例えば、この例では、メモリホールの幅はスタック内のＷＬ９のレベルにおいて最大である。メモリホールの幅はＷＬ１０のレベルにおいて僅かに小さく、ＷＬ８からＷＬ０のレベルにおいて次第に小さくなる。

【0078】

メモリホール及びその結果生じるピラーの直径が不均一であることにより、メモリセルのプログラミング速度及び消去速度がメモリホールに沿うメモリセルの位置に基づいて変わり得る。メモリホールの下部における直径が相対的に小さい場合、トンネル酸化物にわたる電界が相対的に強く、そのため、メモリホールの相対的に小さい直径の部分に隣接するワード線内のメモリセルでプログラミング速度及び消去速度が速くなる。従って、ワード線のカップリングアップ量及び放電量は、メモリホールの相対的に大きい直径の部分に隣接するワード線内のメモリセルよりも相対的に多い。

【0079】

短破線によって表す別のあり得る実装形態では、スタックが２つの層で作られる。それぞれのメモリホールと共に下層が最初に形成される。次いで、下層内のメモリホールと整列されるそれぞれのメモリホールと共に上層が形成される。各メモリホールは先細りになっており、そのため、スタックの下部から上部にかけて幅が増加し、その後、減少し、再び増加する二重に先細りになったメモリホールが形成される。

【0080】

図６は、図４のスタックの領域６２２の詳細図を示す。ワード線層とメモリホールとの交点において、メモリセルが様々なスタックレベルにおいて形成される。この例では、ＳＧＤトランジスタ６８０及び６８１がダミーメモリセル６８２及び６８３並びにデータメモリセルＭＣの上に設けられる。例えば、原子層堆積を使用し、メモリホール６３０の側壁（ＳＷ）に沿って且つ／又は各ワード線層内に幾つかの層を堆積することができる。例えば、メモリホール内の材料によって形成される各ピラー６９９又は列は、窒化珪素（Ｓｉ_３Ｎ_４）又は他の窒化物等の電荷捕獲層６６３又は膜、トンネル層６６４（トンネル酸化物）、（例えば、多結晶シリコンを含む）チャネル６６５、及び誘電体コア６６６を含み得る。ワード線層は、ブロッキング酸化物／ブロック高誘電率材料６６０、金属バリア６６１、及びタングステン等の導電性金属６６２を制御ゲートとして含み得る。例えば、制御ゲート６９０、６９１、６９２、６９３、及び６９４が設けられる。この例では、金属を除く層の全てがメモリホール内に与えられる。他の手法では、層の一部が制御ゲート層中にあり得る。追加のピラーが様々なメモリホール内に同様に形成される。ピラーはＮＡＮＤストリングの柱状アクティブ領域（ＡＡ）を形成し得る。

【0081】

メモリセルがプログラムされると、メモリセルに関連する電荷捕獲層の一部内に電子が蓄積される。これらの電子は、チャネルから及びトンネル層を介して電荷捕獲層中に引き込まれる。蓄積される電荷量に比例して（例えば、その増加に伴って）メモリセルのＶｔｈが上昇する。消去動作中、電子はチャネルに戻る。

【0082】

メモリホールのそれぞれは、ブロッキング酸化物層、電荷捕獲層、トンネル層、及びチャネル層を含む複数の環状層で埋めることができる。メモリホールのそれぞれのコア領域は母材で埋められ、複数の環状層はメモリホールのそれぞれの中でコア領域とワード線との間にある。

【0083】

チャネル長が基板上に形成されないため、ＮＡＮＤストリングはフローティングボディチャネルを有すると考えることができる。更に、ＮＡＮＤストリングは、スタック内で互いの上にあり且つ誘電体層によって互いに分離される複数のワード線層によって与えられる。

【0084】

図７Ａは、図４と一致する３Ｄ構成のサブブロック内のＮＡＮＤストリングの図の一例を示す。各サブブロック内のワード線に沿ってｘ方向に広がるメモリセルの一例を示す。簡潔にするために、各メモリセルを立方体として示す。ＳＢ０は、ＮＡＮＤストリング７００ｎ、７０１ｎ、７０２ｎ、及び７０３ｎを含む。ＳＢ１は、ＮＡＮＤストリング７１０ｎ、７１１ｎ、７１２ｎ、及び７１３ｎを含む。ＳＢ２は、ＮＡＮＤストリング７２０ｎ、７２１ｎ、７２２ｎ、及び７２３ｎを含む。ＳＢ３は、ＮＡＮＤストリング７３０ｎ、７３１ｎ、７３２ｎ、及び７３３ｎを含む。ＮＡＮＤストリングのセットにビット線が接続される。例えば、ビット線ＢＬ０がＮＡＮＤストリング７００ｎ、７１０ｎ、７２０ｎ、及び７３０ｎに接続され、ビット線ＢＬ１がＮＡＮＤストリング７０１ｎ、７１１ｎ、７２１ｎ、及び７３１ｎに接続され、ビット線ＢＬ２がＮＡＮＤストリング７０２ｎ、７１２ｎ、７２２ｎ、及び７３２ｎに接続され、ビット線ＢＬ３がＮＡＮＤストリング７０３ｎ、７１３ｎ、７２３ｎ、及び７３３ｎに接続される。各ビット線にセンス回路を接続することができる。例えば、センス回路４００、４００ａ、４００ｂ、及び４００ｃがビット線ＢＬ０、ＢＬ１、ＢＬ２、及びＢＬ３にそれぞれ接続される。ＮＡＮＤストリングは、基板から上向きに延びる垂直のメモリストリング、例えば、垂直ストリングの例である。

【0085】

プログラミング及び読出は、一度に１つのワード線内の及び１つのサブブロック内の選択されたセルずつ行うことができる。これは、各選択されたセルをそれぞれのビット線及び／又はソース線によって制御することを可能にする。例えば、ＳＢ０内のメモリセルのセットの一例７９５はＷＬＬ４に接続される。同様に、セット７９６、７９７、及び７９８は、ＳＢ１、ＳＢ２、及びＳＢ３内のデータメモリセルを含み、且つＷＬＬ４に接続される。

【0086】

図７Ｂは、図４と一致するブロックのセットの一例におけるワード線層及びＳＧＤ層を示す。ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３を示す。各ブロック内のワード線層（ＷＬＬ）をＳＧＤ線の例と共に示す。各サブブロック内に１つのＳＧＤ線が設けられる。ＢＬＫ０は、サブブロックＳＢ０、ＳＢ１、ＳＢ２、及びＳＢ３を含む。各円はメモリホール又はストリングを表す。サブブロックはｘ方向に延び、実際には数千ものメモリストリングを含む。加えて、図示したものよりも更に多くのブロックが基板上に連続的に配置される。ワード線層及びＳＧＤ／ＳＧＳ層は行デコーダ２４０１から電圧を得ることができる。図２４Ａ及び図２４Ｂを参照されたい。

【0087】

図８Ａは、第２の読出条件と比較した第１の読出条件における、８個のデータ状態を使用するメモリセルのＶｔｈ分布の一例を示す。８個のデータ状態は例示に過ぎず、４個、１６個、１７個以上等の他の数を使用することができる。Ｅｒ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、及びＧの状態に関して、第２の読出条件におけるＶｔｈ分布８２０、８２１、８２２、８２３、８２４、８２５、８２６、及び８２７のそれぞれが得られ、第１の読出条件における８２０ａ、８２１ａ、８２２ａ、８２３ａ、８２４ａ、８２５ａ、８２６ａ、及び８２７ａのそれぞれが得られる。Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、及びＧの状態に関して、プログラム検証電圧ＶｖＡ、ＶｖＢ、ＶｖＣ、ＶｖＤ、ＶｖＥ、ＶｖＦ、及びＶｖＧのそれぞれが得られる。更に図示されているのが、第２の読出条件における読出電圧ＶｒＡＨ、ＶｒＢＨ、ＶｒＣＨ、ＶｒＤＨ、ＶｒＥＬ、ＶｒＦＬ、及びＶｒＧＬのそれぞれ、並びに第１の読出条件における読出電圧ＶｒＡＬ、ＶｒＢＬ、ＶｒＣＬ、ＶｒＤＬ、ＶｒＥＨ、ＶｒＦＨ、及びＶｒＧＨのそれぞれである。更に図示されているのが、１１１、１１０、１００、０００、０１０、０１１、００１、及び１０１のそれぞれのビットの符号化の一例である。ビット形式はＵＰ／ＭＰ／ＬＰである。消去動作中は消去検証電圧ＶｖＥｒが使用される。

【0088】

この例は、第２の読出条件と比較した第１の読出条件に関するＶｔｈ分布のシフトが、データ状態が相対的に低い又は高い場合にデータ状態が中域のときよりも相対的に大きいことを示す。このシフトは、漸減又は漸増するデータ状態で次第に大きくなり得る。一例では、第１の読出条件において、ＶｒＡＬ、ＶｒＢＬ、ＶｒＣＬ、及びＶｒＤＬの読出電圧がＡ、Ｂ、Ｃ、及びＤのそれぞれの相対的に低い状態にとって最適であり、ＶｒＥＨ、ＶｒＦＨ、及びＶｒＧＨの読出電圧がＥ、Ｆ、及びＧのそれぞれの相対的に高い状態にとって最適である。同様に、第２の読出条件において、ＶｒＡＨ、ＶｒＢＨ、ＶｒＣＨ、及びＶｒＤＨの読出電圧がＡ、Ｂ、Ｃ、及びＤのそれぞれの相対的に低い状態にとって最適であり、ＶｒＥＬ、ＶｒＦＬ、及びＶｒＧＬの読出電圧がＥ、Ｆ、及びＧのそれぞれの相対的に高い状態にとって最適である。従って、１つのあり得る実装形態では、下位状態に関して状態ごとの２つの読出電圧の低い方が第１の読出条件内で最適であり、高位の状態に関して状態ごとの２つの読出電圧の高い方が第１の読出条件内で最適である。

【0089】

最適な読出電圧は、概して隣接するデータ状態のＶｔｈ分布の中間である。従って、Ｖｔｈ分布がシフトするときに最適な読出電圧もシフトする。

【0090】

第１の読出条件は、最後のプログラミング動作又は読出動作後に長い遅延があるときに生じ得る。シーケンスの一例は、ブロックをプログラムし、１時間待つ、次いでそのブロックを読み出すことである。第１の読出条件は、電源切断／電源投入があるときにも生じ得る。シーケンスの一例は、ブロックをプログラムし、電源切断／電源投入し、次いでそのブロックを読み出すことである。第１の読出条件は、他のブロックのプログラム又は読出があるときにも生じ得る。シーケンスの一例は、１つのブロックをプログラムし、別のブロックをプログラムし、次いでその１つのブロックを読み出すことである。

【0091】

図８Ｂは、データの下位ページ、中位ページ、及び上位ページのビットシーケンス並びに関連する読出電圧の一例を示す。この事例では、メモリセルは、８個のデータ状態の１つにおける３ビットのデータをそれぞれ記憶する。状態ごとのビットの割当ての一例を示す。下位ビット、中位ビット、又は上位ビットは、下位ページ、中位ページ、又は上位ページのそれぞれのデータを表し得る。消去状態Ｅｒに加えて、７個のプログラム済みデータ状態Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、及びＧを使用する。これらのビットシーケンスと共に、ＶｒＡ及びＶｒＥの読出電圧（例えば、制御ゲート又はワード線電圧）を使用してメモリセルを読み出すことによって下位ページのデータを決定することができる。Ｖｔｈ＜＝ＶｒＡ又はＶｔｈ＞ＶｒＥが成立する場合には下位ページ（ＬＰ）ビット＝１である。ＶｒＡ＜Ｖｔｈ＜＝ＶｒＥが成立する場合にはＬＰ＝０である。概して、読出電圧が印加されている間、メモリセルはセンス回路によってセンスすることができる。メモリセルがセンス時に導電状態にある場合、その閾値電圧（Ｖｔｈ）は読出電圧を下回る。メモリセルが非導電状態にある場合、そのＶｔｈは読出電圧を上回る。

【0092】

データページを読み出すために使用する読出電圧は、状態ごとの符号化ビット（コード語）内の０から１への遷移又は１から０への遷移によって決定される。例えば、ＬＰビットはＥｒとＡとの間で１から０に遷移し、ＤとＥとの間で０から１に遷移する。従って、ＬＰの読出電圧はＶｒＡ及びＶｒＥである。

【0093】

中位ページのデータは、読出電圧ＶｒＢ、ＶｒＤ、及びＶｒＦを使用してメモリセルを読み出すことによって決定することができる。Ｖｔｈ＜＝ＶｒＢ又はＶｒＤ＜Ｖｔｈ＜＝ＶｒＦが成立する場合には中位ページ（ＭＰ）ビット＝１である。ＶｒＢ＜Ｖｔｈ＜＝ＶｒＤ又はＶｔｈ＞ＶｒＦが成立する場合にはＭＰ＝０である。例えば、ＭＰビットはＡとＢとの間で１から０に遷移し、ＣとＤとの間で０から１に遷移し、ＥとＦとの間で１から０に遷移する。従って、ＭＰの読出電圧はＶｒＢ、ＶｒＤ、及びＶｒＦである。

【0094】

上位ページのデータは、ＶｒＣ及びＶｒＧの読出電圧を使用してメモリセルを読み出すことによって決定することができる。Ｖｔｈ＜＝ＶｒＣ又はＶｔｈ＞ＶｒＧが成立する場合には上位ページ（ＵＰ）ビット＝１である。ＶｒＣ＜Ｖｔｈ＜＝ＶｒＧが成立する場合にはＵＰ＝０である。例えば、ＵＰビットは、ＢとＣとの間で１から０に遷移し、ＦとＧとの間で０から１に遷移する。従って、ＵＰの読出電圧はＶｒＣ及びＶｒＧである。読出電圧はＶｒＡ、ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、及びＶｒＧとして示しており、これらのそれぞれは第１の読取値又は第２の読取値の何れか最適な方を表し得る。

【0095】

図９は、プログラミング動作の一例の波形を示す。横軸はプログラムループ（ＰＬ）数を示し、縦軸は制御ゲート又はワード線電圧を示す。概して、プログラミング動作は選択されたワード線にパルス列を印加することを含むことができ、パルス列は複数のプログラムループ又はプログラム−検証反復を含む。プログラム−検証反復のプログラム部分はプログラム電圧を含み、プログラム−検証反復の検証部分は１つ又は複数の検証電圧を含む。

【0096】

１つの手法では、各プログラム電圧が２つのステップを含む。更に、この例ではインクリメンタルステップパルスプログラミング（ＩＳＰＰ）を使用し、ＩＳＰＰではプログラム電圧が各連続プログラムループ内で固定又は可変の刻み幅を使用して上昇する。この例は、プログラミングが完了する単一のプログラミングパス内でＩＳＰＰを使用する。ＩＳＰＰは、マルチパス動作の各プログラミングパス内で使用することもできる。

【0097】

波形９００は、プログラミングのために選択されたワード線に対して、及び関連する不揮発性メモリセルのセットに対して印加される一連のプログラム電圧９０１、９０２、９０３、９０４、９０５、．．．、９０６を含む。一例として、検証されているターゲットデータ状態に基づき、各プログラム電圧後に１つ又は複数の検証電圧を与えることができる。プログラム電圧と検証電圧との間に、選択されたワード線に０Ｖ印加することができる。例えば、Ａ状態の検証電圧ＶｖＡ及びＢ状態の検証電圧ＶｖＢのそれぞれ（波形９１０）をプログラム電圧９０１及び９０２のそれぞれの後に印加することができる。Ａ状態の検証電圧ＶｖＡ、Ｂ状態の検証電圧ＶｖＢ、及びＣ状態の検証電圧ＶｖＣ（波形９１１）をプログラム電圧９０３及び９０４のそれぞれの後に印加することができる。不図示の幾つかの更なるプログラムループ後、Ｅ状態の検証電圧ＶｖＥ、Ｆ状態の検証電圧ＶｖＦ、及びＧ状態の検証電圧ＶｖＧ（波形９１２）を最後のプログラム電圧９０６後に印加することができる。

【0098】

図１０Ａは、ワード線電圧のカップリングアップを示す、プログラミング動作における波形の一例のグラフを示す。図示の期間は１回のプログラム−検証反復を表す。横軸は時間を示し、縦軸はワード線電圧Ｖｗｌを示す。プログラム電圧１０００がｔ０〜ｔ４で選択されたワード線に印加され、Ｖｐｇｍの振幅に達する。不所望のカップリング効果を有し得る単一の大きい遷移を回避するために、プログラム電圧はＶｐａｓｓ等の中間レベルにおいて一時的に停止し得る。選択されたワード線のセルに対してセンシング（例えば、検証）動作を行うことができるように、パス電圧１００５がｔ０〜ｔ１９で選択されていないワード線に印加され、導電状態のセルを与えるのに十分高いＶｐａｓｓの振幅に達する。パス電圧は、上昇部分、例えば、Ｖｐａｓｓにおける固定振幅部分、及び下降部分を含む。任意選択的に、ｔ０までにＶｐａｓｓに到達するように、パス電圧をプログラム電圧と比べて早く上昇させることができる。

【0099】

選択されたワード線に検証電圧１０１０を印加する。この例では、７個の検証電圧の全てを順次印加する。この例では８レベルのメモリ装置を使用する。ＶｖＡ、ＶｖＢ、ＶｖＣ、ＶｖＤ、ＶｖＥ、ＶｖＦ、及びＶｖＧの検証電圧をｔ８、ｔ９、ｔ１０、ｔ１１、ｔ１２、ｔ１３、及びｔ１４のそれぞれにおいて印加する。各検証電圧中、センス回路を活性化することができる。ｔ１５〜ｔ１６で、波形はＶｖＧから０Ｖ又は他の定常レベルまで減少する。

【0100】

選択されていないワード線では、Ｖｐａｓｓの減少はセルを導電状態から非導電状態に遷移させる。具体的には、ＶｐａｓｓがカットオフレベルＶｃｕｔｏｆｆ（ｔ１８における点線）を下回るとき、セルのチャネルがカットオフになり、例えば、セルが非導電になる。セルが非導電になると、そのセルは制御ゲートが一方のプレートであり、チャネルがもう一方のプレートであるコンデンサとしての役割を果たす。セルは、Ｖｃｇ＜Ｖｃｕｔｏｆｆ又はＶｃｇ＜（Ｖｔｈ＋Ｖｓｌ）が成立するときに非導電になり、Ｖｃｇはセルの制御ゲート電圧（ワード線電圧）であり、Ｖｔｈはセルの閾値電圧であり、Ｖｓｌはソース線電圧であり、従って、ソース線電圧は、ほぼセルのソース端子における電圧である。最も高いプログラム済み状態、例えば、Ｇ状態にあるセルでは、Ｖｔｈは、図８Ａ内のＶｔｈ分布８２７又は８２７ａにおけるＶｖＧもの低さ（又はプログラミング後の電荷損失により更に低いもの）とすることができ、Ｇ状態の上方端におけるＶｔｈの高さとすることができる。従ってＶｃｕｔｏｆｆは、ＶｖＧ＋Ｖｓｌの低さ、又はＧ状態の上方端の＋Ｖｓｌの高さとすることができる。図１０Ｂのグラフ１０１５によって示すように、パス電圧１００５がＶｃｕｔｏｆｆから０Ｖまで減少するとき、チャネルは同様の量だけ容量的にカップリングダウンされる。

【0101】

チャネルがカットオフされる間の電圧振幅は、Ｖｓｌが大きいほど大きくなる。しかし、Ｖｃｈ＝Ｖｓｌであるため、Ｖｃｈの最小ダウンカップリングレベルは本質的にＶｓｌと無関係である。例えば、Ｖｓｌ＝１Ｖの状態でのワード線電圧の６Ｖの振幅（例えば、Ｖｃｕｔｏｆｆ＝６Ｖ）は、Ｖｓｌ＝０Ｖの状態でのワード線電圧の５Ｖの振幅（例えば、Ｖｃｕｔｏｆｆ＝５Ｖ）とほぼ同じＶｃｈの最小ダウンカップリングレベルをもたらす。

【0102】

グラフ１０１２は、ｔ１９〜ｔ２０でのワード線電圧のカップリングアップを表す。このカップリングアップは、相対的に迅速に起きているものとして図示されているが、これは正確な縮尺ではない。実際には、例えば、ｔ５〜ｔ１９での検証動作に約１００マイクロ秒かかり得るのに対し、ワード線のカップリングアップは１０ミリ秒等のミリ秒領域内ではるかに長くかかり得る。

【0103】

図１０Ｂは、図１０Ａに対応するチャネル電圧（Ｖｃｈ）のグラフを示す。選択されていないメモリストリング（現在のプログラムループ内でプログラムされるセルを有さないストリング）では、プログラム電圧中、例えば、ｔ０〜ｔ４でＶｃｈが８Ｖ等のレベルまでブーストされる（不図示）。このブーストは、非導電状態にある選択されていないストリングのＳＧＤトランジスタ及びＳＧＳトランジスタを提供してＶｃｈをフロートさせることによって実現される。ワード線にＶｐａｓｓ及びＶｐｇｍを印加するとき、容量結合によってＶｃｈがより高くカップリングされる。選択されたメモリストリング（現在のプログラムループ内でプログラムされるセルを有するストリング）では、プログラム電圧中にＶｃｈが図示のように概して接地される。

【0104】

検証電圧中、選択されたメモリストリングではＶｃｈが最初に例えば約１Ｖであり得る。選択されたメモリストリングのチャネルでは、ＶｃｈはＶｓｌとほぼ同じである。Ｖｓｌは、使用されるセンシングの種類に基づいて設定される。例は、Ｖｓｌが約１Ｖである負のセンシング、及びＶｓｌが約０Ｖであり負のワード線電圧が使用される正のセンシングを含む。本明細書に記載の技術は、Ｖｓｌのレベル又は使用するセンシングの種類に関係なく適用される。

【0105】

チャネルはｔ１８〜ｔ１９に最小レベルまで容量的にカップリングダウンされ、その後、ｔ１９〜ｔ２０に例えば０Ｖの最終レベルに戻り始める。ｔ１９から開始してワード線の電圧がフロートすることが認められる場合、Ｖｃｈの上昇によって電圧（グラフ１０１２）がより高く容量的にカップリングされる。ワード線の電圧はＶｗｌ＿ｃｏｕｐｌｅｄ＿ｕｐのピークレベルまでフロートし、それにより第２の読出条件に達する。例えば、Ｖｃｕｔｏｆｆを６Ｖとすることができ、そのため、チャネルに結合されるワード線電圧の６Ｖ（例えば、６−０Ｖ）の変化がある。Ｖｃｈの１Ｖの初期値及び９０％のカップリング比では、最小Ｖｃｈは、例えば、約１−６ｘ０．９＝−４．４Ｖであり得る。従って、セルのワード線、例えば、制御ゲートに結合されるＶｃｈの４．４Ｖの上昇がある。Ｖｗｌ＿ｃｏｕｐｌｅｄ＿ｕｐは、約４．４ｘ０．９＝４Ｖであり得る。ワード線の電圧は、ワード線ドライバからワード線を絶つことによってフロートされる。

【0106】

図１０Ｃは、ワード線電圧のカップリングアップを示す、読出動作における波形の一例のグラフを示す。何れもセンス動作であり、何れもワード線電圧のカップリングアップをもたらし得るため、読出動作は検証動作と同様である。横軸は時間を示し、縦軸はワード線電圧Ｖｗｌを示す。パス電圧１１１５、１１１６、及び１１１７がｔ０〜ｔ３、ｔ４〜ｔ８及びｔ９〜ｔ１２でそれぞれ選択されていないワード線に印加され、Ｖｐａｓｓの振幅を有する。パス電圧は、上昇部分、Ｖｐａｓｓの部分、及び下降部分を含む。読出電圧は、図８Ａ及び図８Ｂに一致する下位ページ、中位ページ、及び上位ページのそれぞれについて別個の（ＶｒＡＨ及びＶｒＥＬのレベルにおける）波形１１２０、（ＶｒＢＨ、ＶｒＤＨ、及びＶｒＦＬのレベルにおける）波形１１２１、及び（ＶｒＣＨ及びＶｒＧＬのレベルにおける）波形１１２２をそれぞれ含む。読出電圧は一例として第２の読出条件に最適化され、選択されたワード線に印加される。この例では８レベルのメモリ装置を使用する。

【0107】

先に論じたように、選択されていないワード線では、Ｖｐａｓｓの減少がセルを導電状態から非導電状態に遷移させる。ｔ１３における点線は、Ｇ状態のセルが非導電になるときを示す。パス電圧１１１７がＶｃｕｔｏｆｆから０Ｖに減少するとき、図１０Ｄのグラフ１０３５によって示すようにチャネルは同様の量だけ容量的にカップリングダウンされる。チャネル電圧がｔ１４後に上昇すると、ワード線電圧がフロートされ、Ｖｗｌ＿ｃｏｕｐｌｅｄ＿ｕｐまでより高くカップリングされる。

【0108】

図１０Ｄは、図１０Ｃに対応するチャネル電圧（Ｖｃｈ）のグラフを示す。チャネルはｔ１３〜ｔ１４にＶｃｈ＿ｍｉｎの最小レベルまで容量的にカップリングダウンされ、その後、ｔ１４〜ｔ１５に例えば０Ｖの最終レベルに戻り始める。ｔ１４から開始してワード線の電圧がフロートすることが認められる場合、Ｖｃｈ（グラフ１０３５）の上昇によって電圧（グラフ１０３２）がより高く容量的にカップリングされる。先に論じたように、ワード線の電圧はＶｗｌ＿ｃｏｕｐｌｅｄ＿ｕｐのピークレベルまでフロートする。

【0109】

図１０Ｅは、ワード線のカップリングアップ電圧の減衰を示す図１０Ｃの波形を示す。時間尺度は図１０Ａ〜図１０Ｄと異なり、１時間以上等の更に長い期間を表す。グラフ１１２３は、期間ｔ０〜ｔ１内の（図１０Ｃの波形１１２０〜１１２２に対応する）読出電圧を示す。グラフ１１２３ａは、（図１０Ｃの波形１１１５〜１１１７に対応する）パス電圧を示す。グラフ１１２５は、（期間ｔ１〜ｔ２内の）カップリングによるカップリングアップレベル（Ｖｗｌ＿ｃｏｕｐｌｅｄ＿ｕｐ）へのＶｗｌの上昇と、その後に続く期間ｔ２〜ｔ３内のＶｗｌの減衰を示す。概して、Ｖｗｌの上昇は減衰の期間に比べて相対的に迅速に生じる。

【0110】

図１０Ｆは、図１０Ｅと一致するチャネル電圧のグラフを示す。期間ｔ１〜ｔ２内で低下後に上昇が続く（グラフ１１２６）。ｔ２〜ｔ３においてＶｃｈは約０Ｖである（グラフ１１２７）。

【0111】

図１０Ｇは、図１０Ｅ及び図１０Ｆと一致する、カップリングアップワード線に接続されるメモリセルのＶｔｈのグラフを示す。Ａ状態等、データ状態の一例にあるセルでは、ｔ０〜ｔ１でＶｔｈが初期レベルＶｔｈ＿ｉｎｉｔｉａｌにある。これは第１の読出条件を表す。ｔ１〜ｔ２に、Ｖｃｈの上昇と同時にＶｔｈがカップリングによってＶｔｈ＿ｃｏｕｐｌｅｄ＿ｕｐのピークレベルまで上昇する（グラフ１１２８）。これは第２の読出条件を表す。次いで、ｔ１〜ｔ３にＶｔｈがＶｔｈ＿ｉｎｉｔｉａｌまで徐々に減少して戻る。

【0112】

図１１Ａは、センス動作内で制御ゲート電圧を下げたときにコンデンサとしての役割を果たすメモリセル上の制御ゲート電圧及びチャネル電圧を示す。ファーストリード問題はワード線の面又は層が３Ｄでスタックされることによって引き起こされ、かかるスタックではメモリセルのチャネルがフロートし、２ＤフラッシュＮＡＮＤ構造に見られるように基板に結合されない。ワード線のカップリング及び酸化物−窒化物−酸化物（ＯＮＯ）層内の電子捕獲がファーストリード問題の根源である。

【0113】

先に論じたように、読出／検証動作後、ワード線に印加される読出パス電圧（Ｖｐａｓｓ）がランプ下降する場合、例えば、５ＶのＶｔｈを有するＧ状態のセルはＶｐａｓｓが５Ｖまで下がるときにチャネルをカットオフする。その後、ＶｐａｓｓがＶｓｓまで更に下がるとき、フローティングチャネルの電位が負値に押し下げられる。次に、正電荷を引き付けることによって読出動作が完了した後に上記のチャネル内の負電圧（約−４．５Ｖ）が上昇する。データワード線はフロートしているため、チャネルをチャージアップするのに必要なホールの量は相対的に少なく、そのため、（９０％のカップリング比を仮定して）選択されたワード線及び選択されていないワード線を約４Ｖまで迅速にカップリングアップすることができる。ワード線上の電位はしばらく約４Ｖに留まる。これは、トンネルＯＮＯ層内に電子を引き付け捕獲し、下位データ状態又は上位データ状態のそれぞれに関するＶｔｈのアップシフト又はダウンシフトを引き起こす。従って、フローティングチャネルの電位に対するワード線のカップリングにより、ワード線電圧が読出動作後に約４Ｖまで上昇する。

【0114】

上のプレートは制御ゲート又はワード線を表し、下のプレートはチャネルを表す。コンデンサ１０４０は、ワード線電圧が８Ｖ（Ｖｐａｓｓ）から５Ｖ（ＶｖＧ又はそれよりも僅かに高い等のＶｃｕｔｏｆｆ）まで減少し、Ｖｃｈ＝０Ｖであるときのメモリセルを表す。コンデンサ１０４２は、ワード線電圧が０Ｖに達し、そのため、Ｖｃｈが約−４．５Ｖまでダウンカップリングされるときのメモリセルを表す。コンデンサ１０４４は、関連するワード線電圧がフロートし始めるときのメモリセルを表す。コンデンサ１０４６は、関連するワード線電圧が、第２の読出条件のＶｗｌ＿ｃｏｕｐｌｅｄ＿ｕｐに達するときのメモリセルを表す。メモリセルのＶｔｈが４Ｖを下回る（例えば、セルが消去状態又は下位のプログラム済み状態にある）場合、メモリセルのＶｔｈが増加するようにメモリセルが弱くプログラムされる。メモリセルのＶｔｈが４Ｖを上回る（例えば、セルが上位のプログラム済み状態にある）場合、メモリセルのＶｔｈが減少するようにメモリセルが弱く消去される。コンデンサ１０４８はかなりの時間、例えば、１時間以上が経過し、ワード線が第１の読出条件まで放電された後のメモリセルを表す。

【0115】

データワード線電圧がフロートする場合、チャネルをチャージアップするのに必要なホールの量は相対的に少ない。その結果、選択されたワード線を例えば約４Ｖまで相対的に迅速にカップリングアップすることができる。選択されたワード線上の電位はしばらく約４Ｖに留まり、トンネル酸化物−窒化物−酸化物（ＯＮＯ）層内に捕獲された電子を引き付け、Ｖｔｈのアップシフトを引き起こす。次の読出動作までの待ち時間が十分長い場合、ワード線のカップリングアップ電位が放電され、捕獲された電子が放出される。第１の読出条件が再び生じる。

【0116】

図１１Ｂは、弱いプログラミング中の電荷捕獲領域内への電子注入を示す、図６のメモリセルＭＣの一部分を示す。メモリセルは、制御ゲート６９４、金属バリア６６１ａ、ブロッキング酸化物６６０ａ、電荷捕獲層６６３、トンネル層６６４、チャネル６６５、及び誘電体コア６６６を含む。ワード線電圧が上昇したことにより、電荷捕獲層内に電子（電子の一例１０５０参照）を引き付け、Ｖｔｈを上昇させる電界（Ｅ）が作り出される。この弱いプログラミングは、電気絶縁体が電気を伝え得るプールフレンケル効果によって引き起こすことができる。これは、トラップを通る一種の電子トンネリングである。弱い消去も同様に、電荷捕獲層から電子を退け、Ｖｔｈを減少させる電界を伴う。

【0117】

図１２Ａは、センス動作の終了時にワード線を放電する直前のメモリストリング１２００の一例の構成を示す。例えば、これは、ワード線電圧が例えば図１０Ａのｔ１７及び図１０Ｃのｔ１２においてＶｐａｓｓからランプ下降し始める直前である。前述の通り、ファーストリード問題は、高いＶｔｈのセル（例えば、Ｇ状態のセル）がワード線の放電中にチャネルをカットオフすることによって引き起こされる。Ｖｃｈは、放電するワード線によってカップリングダウンされる。その後、ホールがチャネルに入ってチャネル電圧を消滅させ、例えば、Ｖｃｈが負電圧から約０Ｖまで上昇する。この上昇はワード線電圧を例えば約４Ｖまでカップリングアップする。この上昇したワード線電圧は、トンネル酸化物と多結晶シリコンチャネルとの間の境界面における電子捕獲、並びにメモリセルの電荷捕獲層内の電荷再分配をやがて引き起こし、セルの一部のＶｔｈを第２の読出条件まで高める。１時間以上等の幾らかの時間が経過した後、又はワード線が幾らかの時間にわたって定常電圧に曝される場合、ワード線は次第に約０Ｖまで放電して戻る。この放電は、ＳＧＳトランジスタによる及び基板内への漏電による。その後、セルは第１の読出条件に戻る。最適な読出レベルは、セルが第１の読出条件にあるか第２の読出条件にあるか、又はその間の何れにあるかに基づいて変わる。読出レベルが第１の読出条件について最適化され、第２の読出条件がある場合、又は読出レベルが第２の読出条件について最適化され、第１の読出条件がある場合には多数の読出エラーが生じる。

【0118】

メモリストリング１２００は、ｐウェル１２０５とビット線１２０２との間に延び、ＳＧＳトランジスタ制御ゲート１２１０とＳＧＤトランジスタ制御ゲート１２１６との間にメモリセル制御ゲート１２１１、１２１２、１２１３、．．．、１２１４、及び１２１５を含む。このストリングは、メモリ膜層１２０３（例えば、電荷捕獲層内のトンネル層）内のチャネル領域１２０４を含む。中央の誘電体コア１２０１も図示する。このストリングは断面図で示しており、制御ゲート及び層がメモリホールを包み込む。更に、一例として、制御ゲート１２１１及び１２１５を有するメモリセルは、この例で最も高い状態であるＧ状態にプログラムされ、制御ゲート１２１２〜１２１４を有するメモリセルは任意の状態にある。

【0119】

ＳＧＤ制御ゲートはＶｓｇｄ、例えば、３〜４Ｖの電圧であり、メモリセル制御ゲート１２１１〜１２１５はＶｐａｓｓ、例えば、８〜１０Ｖの電圧であり、ＳＧＳ制御ゲートはＶｓｇｓ、例えば、３〜４Ｖの電圧であり、ｐウェルは１Ｖ（Ｖｓｌ）であることができ、ビット線は１〜２Ｖであり得る。センス動作のためにセンス回路を活性化した結果、電子の例（「ｅ−」）がビット線からチャネルに入る。これは、約０Ｖのチャネル電圧をもたらす。ワード線の放電又はランプ下降中、Ｇ状態のセルがカットオフし（非導電になり）、前述の通りチャネル電圧をフロートさせ、ダウンカップリングさせる。

【0120】

図１２Ｂは、センス動作の終了時にワード線を放電した直後のメモリストリングの一例の構成を示す。電子の数が減ったことによって表されているようにこの時点でチャネル電圧は負であり（Ｖｃｈ＜０Ｖ）、制御ゲートのそれぞれが０Ｖに達する。ビット線電圧も０Ｖに設定することができる。

【0121】

図１２Ｃは、ワード線がチャネルによってカップリングアップされるときのメモリストリングの一例の構成を示す。負のチャネル電圧はＳＧＳトランジスタにわたる横電界を引き起こし、かかる横電界はホールがｐウェルからチャネルに徐々に入ることをもたらす。ホールはＳＧＳトランジスタにわたる電界を消滅し、電子と結合し、０Ｖに向けてチャネル電圧を徐々に上昇させる。この時点ではワード線電圧がフロートしており、そのため、ワード線電圧はＶｃｈが上昇するときにカップリングアップされる。これを「より高くフロートしている」という表示によって示す。

【0122】

図１２Ｄは、ワード線のカップリングアップが完了したときのメモリストリングの一例の構成を示す。この事例ではチャネルが完全に消滅しており、そのため、Ｖｃｈ＝０Ｖである。ワード線電圧は、例えば、約４Ｖのカップリングアップレベルにある。

【0123】

図１３Ａは、図１Ｃ内のブロック１０と一致するプロセスの一例を示す。この特徴は、ワード線のカップリングアップ状態を検出し、且つそれに応じて読出電圧を設定することを含む。ステップ１３００は、例えば、選択されたワード線に接続されるブロック内の選択されたメモリセルのための読出コマンドを受信することを含む。例えば、そのコマンドは、ホストからコントローラ１２２において受信され得る。他の事例では、読出コマンドがメモリ装置１００（図１Ａ）内で内部的に生成される。ステップ１３０１は、ブロック内のワード線電圧をセンスすることを含む。１つの手法では、センスされるワード線がブロック内で予め決められており、必ずしも選択されたメモリセルに接続される選択されたワード線と同じではない。１つ又は複数のワード線をセンスすることが可能である。例えば、１つ又は複数のワード線の電圧の評価を行うように電圧検出器を構成することができる。更なる詳細例について、図２４Ｂを参照されたい。ステップ１３０２は、センスされるワード線レベルに基づいて読出電圧のセットを選択することを含む。センスされるワード線レベルは、メモリセルが第１の読出条件にあるか第２の読出条件にあるか、又はその間の何れにあるかを示す。例えば、図１３Ｂ〜図１３Ｄを参照されたい。ステップ１３０３は、選択した読出電圧のセットを使用してブロック内の読出動作を行うことを含む。この手法では、読出エラーを最小限に抑える最適な読出電圧のセットをワード線の現在のカップリングアップ状態に基づいて選択することができる。

【0124】

図１３Ｂは、様々なデータ状態のＶｔｈシフトに対する時間のグラフを示す。前述の通り、第１の読出条件では、１つ又は複数の下位状態ではＶｔｈのダウンシフトを認めることができ、１つ又は複数の中域状態ではＶｔｈの変化は実質的に認められず、１つ又は複数の上位状態ではＶｔｈのアップシフトを認めることができる。これらのシフトは、第２の読出条件内のＶｔｈレベルに対するものである。

【0125】

時点ｔ＝０は、セルが第１の読出条件にある間のセンス動作の時点を表す。各プログラム済みデータ状態について、ワード線が放電され、セルのＶｔｈが第２の読出条件のＶｔｈから相対的に離れているため、読出電圧のシフトはこの時点において大きさの点で最大である。時間が０からｔｆに進むにつれてシフトは大きさの点で徐々に減少する。１つの手法では、ｔｆにおいて０Ｖのシフトが実現され得る。Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、及びＧとしてラベル付けしたプログラム済み状態について別々のグラフを示し、Ａ、Ｂ、Ｃ、Ｄのグラフはダウンシフトを示しており、Ｅ、Ｆ、及びＧのグラフはアップシフトを示している。この例は８個のデータ状態を示すが、他の数のデータ状態でも同様の傾向を認めることができる。

【0126】

図１３Ｃは、読出電圧対検出ワード線電圧の傾向を示すグラフを示す。横軸は、図２４Ｂに示すような回路を使用してセンスすることができるワード線（ＷＬ）電圧を示す。縦軸は、プログラム済みデータ状態ごとの下位読出電圧及び高位読出電圧を含む、図８Ａと一致する読出電圧を示す。このグラフは、読出電圧が下位データ状態ではセンスされるＷＬ電圧と共に上昇し、高位データ状態ではセンスされるＷＬ電圧と共に減少することを示す。

【0127】

図１３Ｄは、図１３Ｃの実装形態の一例において２セットの読出電圧が使用されている、読出電圧対検出ワード線電圧のグラフを示す。単純化した実装形態では、センスされるＷＬ電圧を２つの範囲、即ち、基準電圧（Ｖｒｅｆ）未満又はＶｒｅｆ超の一方に分類する。センスされるＷＬ電圧がＶｒｅｆを上回る場合、読出電圧ＶｒＡＨ、ＶｒＢＨ、ＶｒＣＨ、ＶｒＤＨ、ＶｒＥＬ、ＶｒＦＬ、及びＶｒＧＬを選択する。センスされるＷＬ電圧がＶｒｅｆを下回る場合、読出電圧ＶｒＡＬ、ＶｒＢＬ、ＶｒＣＬ、ＶｒＤＬ、ＶｒＥＨ、ＶｒＦＨ、及びＶｒＧＨを選択する。１つの手法では、最大カップリングアップワード線電圧に基づいてＶｒｅｆを選択することができる。例えば、最大カップリングアップワード線電圧が約４Ｖの場合、Ｖｒｅｆはその約半分、即ち２Ｖとすることができる。

【0128】

図１３Ｅは、図１Ｃ内のブロック１０と一致する別のプロセスの一例を示す。図１３Ａの代替策として、このプロセスではブロックの周期的なポーリングを使用してそのブロックのワード線電圧を決定する。このプロセスは、読出コマンドの受信前にワード線電圧に関するデータエントリを記憶することができるために有用である。読出コマンドが受信されると、別のワード線電圧の検出を行うことなしに適切な読出電圧を直ちに決定することができる。検出されるワード線電圧が十分新しく、そのため、読出電圧を選択する際にそのワード線電圧を利用できるかどうかを確認することができる。

【0129】

ステップ１３１０は、タイマに従ってワード線電圧をセンスすることを含む。例えば、このステップは周期的に、例えば、数分ごと又は数時間ごとに行うことができる。ステップ１３１１は、ワード線電圧に関するデータエントリを記憶することを含む。次のセンス時よりも前に読出コマンドを受信しない場合、ステップ１３１０及び１３１１を繰り返す。ステップ１３１２でブロックのための読出コマンドを受信した場合、判定ステップ１３１３は、データエントリが新しいかどうか、例えば、指定の時間よりも古くないかどうかを判定する。判定ステップ１３１３が真の場合、ステップ１３１４がそのデータエントリに基づいて読出電圧のセットを選択し、ステップ１３１５がその読出電圧のセットを使用してブロック内の読出動作を行う。次いで、このプロセスはステップ１３１０で続行する。判定ステップ１３１３が偽の場合、ステップ１３１６がワード線電圧のセンシングを繰り返し、ステップ１３１７がワード線電圧に関する新たなデータエントリを記憶し、ステップ１３１８がタイマをリセットする。その後、ステップ１３１４及び１３１５に到達する。

【0130】

任意選択的に、読出電圧を選択するために常に最新のエントリが使用されるように判定ステップ１３１３が省略される。最新のエントリが有効であるようにワード線検出期間を十分短く設定することができる。

【0131】

図１４Ａは、図１Ｃ内のブロック１１と一致するプロセスの一例を示す。この特徴は、読出動作の直前に読出前電圧パルスを印加することを含む。ステップ１４００は、例えば、選択されたワード線に接続される選択されたブロック内の選択されたメモリセルのための読出コマンドを受信することを含む。判定ステップ１４０１が、選択されたワード線に読出前電圧パルスを印加する条件が満たされているかどうかを判定する。この判定ステップは様々なデータ入力を考慮することができる。例えば、ブロック１４０１ａは、ブロックを最後にセンスしてからの経過時間が閾値を上回るかどうかを示す。経過時間が閾値を上回る場合にはセルが第１の読出条件にあるように、この閾値は十分長いものとすることができる。ブロック１４０１ａの入力が受信される場合、条件は満たされ得る。ブロック１４０１ｂは、ブロックの以前の読出が１つ又は複数の訂正不能エラーをもたらしたかどうかを示す。この以前の読出は、ステップ１４００内で言及した読出コマンド以外の以前の読出コマンドに関連し得る。以前の読出における１つ又は複数の訂正不能エラーに応答し、データを読み出すために読出回復プロセスが使用されている場合がある。ブロック１４０１ｂの入力が受信される場合、条件は満たされ得る。

【0132】

ブロック内のメモリセルの以前の読出が１つ又は複数の訂正不能エラーをもたらしたという判定に応答し、電圧検出器に評価を行わせるように制御回路を構成することができる。

【0133】

ブロック１４０１ｃは、ブロック内のワード線電圧が閾値を下回るかどうかを示す。ワード線電圧が閾値を下回る場合にはセルが第１の読出条件にあるように、この閾値は十分低いものとすることができる。ワード線電圧は、図１３Ａ及び図２４Ｂに関して論じた技術を使用してセンスすることができる。ブロック１４０１ｃの入力が受信される場合、条件は満たされ得る。

【0134】

判定ステップ１４０１が真の場合、ステップ１４０２は選択されたワード線に読出前電圧パルスを印加することを含み、ステップ１４０３は選択されたメモリセルを読み出すことを含む。図１５Ａ及び図１５Ｂを参照されたい。一実装形態では、読出前電圧パルスを選択されたワード線に印加するが、選択されたブロック内の残りの選択されていないワード線には印加しない。別の実装形態では、読出前電圧パルスが更に選択されていないワード線の一部又は全てに同時に印加される。読出前電圧パルスは、とりわけ下位のプログラム済み状態にあるセルに対して弱いプログラミング又はソフトプログラミングを与える。パルスはセルにわたる電界を発生させ、この電界はパルスの持続時間及び振幅に比例して幾らかの電荷捕獲、従ってＶｔｈの幾らかの上昇を引き起こす。パルスの振幅及び持続時間によっては、パルスは高位状態にあるセルのＶｔｈを上昇させない場合がある。

【0135】

１つの選択肢では、ステップ１４０２ａが、読出前電圧パルスの持続時間を固定持続時間に設定することを含む。読出前電圧パルスの振幅も固定振幅に設定することができる。別の選択肢では、ステップ１４０２ｂが、読出前電圧パルスの持続時間を経過時間に基づいて設定することを含む。読出前電圧パルスの振幅も経過時間に基づいて設定することができる。図１５Ｃを参照されたい。ステップ１４０２ｃは、読出前電圧パルスの持続時間を検出ワード線電圧に基づいて設定することを含む。読出前電圧パルスの振幅も検出ワード線電圧に基づいて設定することができる。図１５Ｄを参照されたい。ステップ１４０２ｄは、読出前電圧パルスの持続時間を温度に基づいて設定することを含む。読出前電圧パルスの振幅も検出温度に基づいて設定することができる。図１５Ｅを参照されたい。

【0136】

読出電圧が第２の読出条件について最適化される場合、読出前電圧パルスはセルを読み出す前にセルのＶｔｈを第２の読出条件に再び上昇させるのに有用である。

【0137】

図１４Ｂは、図１Ｃ内のブロック１１と一致する別のプロセスの一例を示す。この事例では、初期読出に関する１つ又は複数の訂正不能エラーがない限り読出前電圧パルスを印加しない。ステップ１４１０は、選択されたメモリセルのための読出コマンドを受信することを含む。ステップ１４１１は、選択されたメモリセルを読み出すことを含む。１つの手法では、第２の読出条件について最適化される既定の読出レベルを使用する。判定ステップ１４１２が、１つ又は複数の訂正不能エラーがあるかどうか、例えば、ＥＣＣプロセスが全ての読出エラーを訂正できないかどうかを判定する。判定ステップ１４１２が偽の場合、ステップ１４１７で読出プロセスが終わる。判定ステップ１４１２が真の場合、ステップ１４１３は選択されたワード線に読出前電圧パルスを印加することを含む。ステップ１４１４は選択されたメモリセルを再び読み出し、判定ステップ１４１５は１つ又は複数の訂正不能エラーが依然としてあるかどうかを判定する。判定ステップ１４１５が偽の場合、ステップ１４１７で読出プロセスが終わる。判定ステップ１４１５が真の場合、ステップ１４１６は読出回復プロセスを行うことを含む。このプロセスは、読出電圧が高く及び／又は低くシフトされる反復読出試行を含み得る。

【0138】

任意選択的に、判定ステップ１４１５が真の場合、第２の読出前電圧パルスを印加することができる。第２の読出前電圧パルスの振幅及び／又は持続時間は、読出前電圧パルスの第１の印加の振幅及び／又は持続時間を上回り得る。

【0139】

ワード線電圧が十分長い時間にわたりフロートされる場合、訂正不能エラーをもたらす初期読出はワード線電圧のカップリングアップに幾らかの影響を有する。しかし、これは、読出動作時間を過度に延ばすことになる。セルのＶｔｈを上昇させる際、読出前電圧パルスのソフトプログラミングはワード線のカップリングアップよりも迅速に作用する。更に、読出前電圧パルスはブロック内の全てのワード線ではなく選択されたワード線に作用し得る。

【0140】

図１５Ａは、読出動作前に読出前電圧パルスが印加される、図１０Ｃと同様の読出動作における波形の一例のグラフを示す。図１０Ｃの波形１１１５〜１１１７、及び１１２０〜１１２２が繰り返される。読出前電圧パルス（グラフ１５００）を読出波形の直前に印加する。読出前電圧パルスは、例えば、Ｖｐａｓｓの振幅を有し得る。概して、パルスは、より大きい振幅及び／又はより長い持続時間を有する場合、セルのＶｔｈを上昇させる際により大きい影響を有する。読出前電圧パルスは、例えば、読出コマンドに応答してｔ０ａからランプ上昇し、ｔ０ｂからランプ下降し、そのため、持続時間はｔ０ｂ〜ｔ０ａである。読出前電圧パルスが例えば０Ｖまでランプ下降した後、読出動作がｔ０から始まる。全体的な読出時間を最短にするために、読出前電圧パルスと読出動作との間の遅延を最小化することができる。読出前電圧パルスは、セルが読み出される前にセルのＶｔｈを上昇させるのを促進して読出エラーを減らす。グラフ１０３２によって示すように、読出動作後のワード線のカップリングアップも行うことができる。

【0141】

グラフ１５００ａは、電力消費量を減らすことができる読出前電圧パルスの選択肢を示す。この例では、読出前電圧パルスのランプ上昇率が読出動作中のその後のパス電圧のランプ上昇率を下回り得る。

【0142】

図１５Ｂは、図１５Ａに対応するチャネル電圧（Ｖｃｈ）のグラフを示す。グラフ１０３５ａは、図１０Ｃのグラフ１０３５に対応する。

【0143】

図１５Ｃは、図１４Ａのプロセスのステップ１４０２ｂと一致する、読出前電圧パルスの持続時間及び／又は振幅対最後のセンス動作からの時間のグラフを示す。これは、最後の読出動作又は検証テストを含むプログラミング動作からの時間であり得る。読出前電圧パルスはメモリセルのＶｔｈの上昇を促進するため、持続時間及び／又は振幅は時間が増えるにつれて増加し、Ｖｔｈはワード線電圧の放電によって次第に低下する。持続時間及び／又は振幅が大きい方が読出前電圧パルスの影響が大きくなる。持続時間は、例えば、約０．１ミリ秒〜２００ミリ秒とすることができる。

【0144】

図１５Ｄは、図１４Ａのプロセスのステップ１４０２ｃと一致する、読出前電圧パルスの持続時間及び／又は振幅対検出ワード線電圧のグラフを示す。より低いＷＬ電圧はワード線電圧が放電し、セルが第１の読出条件にあるか又は第１の読出条件に近いことを示すため、持続時間及び／又は振幅は検出ＷＬ電圧が減少するにつれて増加する。従って、メモリセルのＶｔｈを第２の読出条件に向けて再び上昇させるのを促進するために、より強い（より長い又はより大きい振幅の）読出前電圧が指示される。

【0145】

図１５Ｅは、図１４Ａのプロセスのステップ１４０２ｄと一致する、読出前電圧パルスの持続時間及び／又は振幅対温度のグラフを示す。即ち、パルスの持続時間及び／又は振幅は温度に反比例する。温度を明らかにするために図１Ａの温度センサ１１５を使用することができる。概して、低温では、より長いパルスの持続時間及び／又は振幅が必要である。（読出動作の直前に行われる）読出前の場合、メモリセルが第２の読出状態に突入するように読出前パルスを使用して電子を捕獲することが望まれる。電子を捕獲し、第１の読出状態から第２の読出状態にメモリセルを遷移させるのにかかる時間は低温では長くなる。トラップサイト間のホッピングに、低温ではより低速のメカニズムが関与すると考えられる。従って、低温ではより長いパルスの持続時間及び／又は振幅が好ましい。

【0146】

図１５Ｆは、図１４Ａのプロセスと一致する、エラー回数対プログラムパルス幅のグラフを両対数スケールで示す。このグラフは、第１の読出条件にあるセルを読み出すことによって得られた。パルスの持続時間が数ナノ秒等非常に短い場合、かかるパルスはエラー回数を大幅には減らさず、エラー回数はセルが第１の読出条件にあるときに予期される通りである。しかし、パルスの持続時間が数ミリ秒等まで長くなると、セルが第２の読出条件にあるときに予期される通りのレベルまでエラー回数が大幅に低減する。この例では、読出電圧が第２の読出条件について最適化されている。

【0147】

図１６Ａは、図１Ｃ内のブロック１２と一致するプロセスの一例を示す。この特徴は、ブロック内の全てのワード線に電圧パルスを周期的に印加することを含む。このプロセスは、読出前電圧パルスと同様の電圧パルスを使用し得る。１つの手法では、このプロセスは、選択されたワード線だけでなく１つ又は複数のブロック内の全てのワード線に電圧パルスを印加することができる。このプロセスは、読出コマンドと独立に行うことができる。パルスを周期的に発行させるコマンドをコントローラ内で定めることができる。そのコマンドが実行されると、１つの手法では、電圧ドライバ及び関連するパスゲート（図２４Ａ及び図２４Ｂ）が１つ又は複数のブロック内の全てのワード線に電圧パルスを同時に印加するように構成される。別の手法は、１つ又は複数のブロック内の１つ又は複数のワード線に電圧パルスを同時に印加することである。

【0148】

様々な時点において様々なセットのブロックに電圧パルスが印加されるように、１つのダイ中に電圧パルスをずらすこともできる。この形態はピーク電流消費量を減らす。例えば、ブロックが複数の面（例えば、基板の様々なｐウェル領域）内に配置される場合、一度に１つの面内にあるブロックずつパルスを印加することができる。又は、メモリ装置の構造によっては、一度に１つの面内にあるブロックの一部分ずつパルスを印加することができる。パルスは一度にブロックのセットずつ印加することができ、各セットは１つ又は複数のブロックを含む。

【0149】

図２５に示すピーク電流消費量を減らす別の選択肢では、マルチダイメモリ装置内の複数のダイにわたって電圧パルスをずらすことができる。

【0150】

更に、ＳＧＳトランジスタ及びＳＧＤトランジスタが導電状態にある状態で、Ｖｂｌ＝Ｖｓｏｕｒｃｅに設定することによって電流消費量を減らすことができる。ストリングの両端が同じ電位にあるため、この形態は電流がストリング内を流れるのを防ぐ傾向がある。別の手法は、ＳＧＤトランジスタ又はＳＧＳトランジスタを通過する電流がないように、ＳＧＤトランジスタ又はＳＧＳトランジスタを（両方ではないが）カットオフすることである。チャネル電圧がフロートしていないように、ＳＧＳトランジスタ又はＳＧＤトランジスタの一方は導電性であるべきである。

【0151】

数分に１回又は１時間に１回等、パルスは周期的に発行することができる。「周期的」という用語は、固定間隔並びに可変間隔を含むことが意図される。ワード線が放電し始めた場合、パルスはブロックを第２の読出条件に戻させる。パルスは、ブロックが第１の読出条件にあるか第２の読出条件にあるかを追跡することなしに実施することができる。一部の事例では、パルスの印加時に最近のセンス動作によってブロックが既に第２の読出条件にあることがある。この場合、パルスは殆ど又は全く影響がない可能性がある。他の事例では、ブロックが第１の読出条件に又は第１の読出条件の近くにあり得る。この場合、ブロックを第２の読出条件に戻す際にパルスが著しい影響を有し得る。１つの手法では、パルスを周期的に発行することがメモリ装置内の起動イベントに応答して開始され得る。このイベントはワード線の全てを０Ｖに、及び第１の読出条件に強制する。

【0152】

ステップ１６００はタイマをスタートする。ステップ１６０１で、タイマがカウントを続ける。判定ステップ１６０２は、タイマが指定の期間までカウントしたかどうかを判定する。ブロック１６０２ａは、例えば、高温の場合には期間が短いように、温度に基づいて期間を調節できることを示す。図１６Ｄを参照されたい。判定ステップ１６０２が偽の場合、ステップ１６０１を繰り返し、タイマがカウントを続行する。判定ステップ１６０２が真の場合、ステップ１６０３がタイマをリセットし、ステップ１６０４は、電圧パルスを使用して１つ又は複数のブロック内のメモリセルをリフレッシュすることを含む。リフレッシュすることは、少なくとも下位状態のセルのＶｔｈを第２の読出条件まで再び上昇させることを含む。ブロック１６０４ａは、電圧パルスの持続時間及び／又は振幅を調節できることを示す。図１５Ｃ〜図１５Ｅのそれぞれに関して先に論じたように、例えば、この調節は最後のセンシングからの時間、ＷＬ電圧、及び温度に基づいて行うことができる。

【0153】

図１６Ｂは、図１６Ａのプロセスと一致する周期電圧パルスのグラフを示す。縦軸は電圧を示し、横軸は時間を示す。パルスの例１６１０、１６２０、及び１６３０は、矢印１６２５によって表す持続時間及び矢印１６２６によって表す期間を有する。グラフ１６１１、１６２１、及び１６３１によって示すように、これらのパルス間でワード線電圧がカップリングアップされ、その後、減衰し始める可能性がある。読出動作及びプログラム動作等、ワード線への電圧印加を含む他の動作も周期電圧パルス間で行われ得る。図示の例では、各電圧パルスが共通の持続時間を有する。別の手法では持続時間が異なり得る。更に、図示の例では、共通の期間、例えば、パルス間の時間を使用して電圧パルスを示す。別の手法では期間が異なり得る。

【0154】

図１６Ｃは、図１６Ｂと一致するチャネル電圧のグラフを示す。前述の通り、チャネル電圧は低くカップリングされ、その後、上昇し、ワード線のカップリングアップを引き起こし得る。例えば、パルス１６１０はｔ０においてランプ上昇し、ｔ１においてランプ下降し、グラフ１６１６によって示すＶｃｈのダウンスパイクを引き起こす。パルス１６２０はｔ３においてランプ上昇し、ｔ４においてランプ下降し、グラフ１６２７によって示すＶｃｈのダウンスパイクを引き起こす。パルス１６３０はｔ６においてランプ上昇し、ｔ７においてランプ下降し、グラフ１６３６によって示すＶｃｈのダウンスパイクを引き起こす。ワード線電圧はｔ２、ｔ５、及びｔ８から開始してカップリングアップされる。

【0155】

図１６Ｄは、図１６Ａのブロック１６０２ａと一致する、パルス期間対温度のグラフを示す。前述の通り、この期間は高温の場合には短くすることができる。高温は、ワード線の放電率が最大である最悪の状況を表す。１つの手法では、この期間が室温を上回る温度では数分、例えば、１〜１０分に設定され、室温以下では１〜２時間に設定される。

【0156】

図１７Ａは、図１Ｃ内のブロック１３と一致するプロセスの一例を示す。この特徴は、読出動作又はプログラミング動作の直後にソフト消去を行うこと（ブロック１３）を含む。前述の通り、センス動作、例えば、読出又は検証テスト後にワード線電圧がフロートしている場合、ワード線電圧がチャネルによってカップリングアップされる。ステップ１７００は、例えば、選択されたワード線に接続されるブロック内の選択されたメモリセルのための読出コマンド又はプログラムコマンドを受信することを含む。ステップ１７０１は、選択されたメモリセルの読出又は検証を行うことを含む。例えば、図９に関して先に論じたように、検証動作はプログラミング動作に関連して行われる。ステップ１７０２は、ブロックのソフト消去を行うことを含む。

【0157】

読出コマンドを受信する前、ブロックは図１７Ｂ及び図１７Ｃに示すようなノーマル消去動作と、その後に続く図９に示したようなプログラミング動作とにかけられた。プログラミングコマンドを受信する前、ブロックはノーマル消去動作にかけられた。

【0158】

図１７Ｂは、ノーマル消去動作内で基板に印加される消去電圧の一例のグラフを示す。縦軸はＶｅｒａｓｅを示し、横軸は消去ループ数を示す。ＶｅｒａｓｅはＶｉｎｉｔの初期振幅を有し、次に続く各消去ループ内で振幅の点で上昇する。この例では、消去動作を完了するために合計３つのループを使用する。消去ループ１、２、及び３のそれぞれで消去電圧１７１１、１７１２、及び１７１３を印加する。Ｖｅｒａｓｅは、例えば、ローカルインタコネクトによって基板（ｐウェル）に印加される電圧である。Ｖｅｒａｓｅは、例えば、２０〜２５Ｖまでの振幅を有し得る。

【0159】

図１７Ｃは、図１７Ｂと一致する、ブロック内のワード線に印加される検証電圧のグラフを示す。縦軸はＶｗｌ（ワード線電圧）を示し、横軸は消去ループ数を示す。消去検証電圧１７１４の一例を示す。この電圧（ＶｖＥｒ）は、例えば、０Ｖに近い振幅を有し得る。消去検証電圧は、典型的にはブロックの消去検証テストの一環として各消去電圧後に印加される。

【0160】

図１８Ａは、基板からチャネル内にホールが導入され、図１７のステップ１７０２と一致するソフト消去動作内でチャネルが消滅し始めるときの図１２Ａのメモリストリング１２００の一例の構成を示す。図１２Ａの構成後、ｐウェル電圧が例えば５Ｖまで上げられ、チャネル電圧を消滅し始めるようにホール（「ｈ＋」）が基板からチャネルに入ることを引き起こす。図１９Ａ〜図１９Ｄも参照されたい。ＳＧＳトランジスタの制御ゲートは、トランジスタがホールにとって導電状態にあるように、例えば、０Ｖに設定することができる。

【0161】

図１２Ａに比べて電子の数が減ったことによって表されているように電子がホールと結合し始める。この時間中、ワード線は０Ｖにおいて駆動することができ、そのため、ワード線はカップリングアップされない。ＳＧＤトランジスタの制御ゲートも０Ｖにおいて駆動することができる。このプロセスは、より小さい程度ではあるがノーマル消去動作内で起こることと同様であるため、ソフト消去と呼ばれる。例えば、図１７Ｂ及び図１７Ｃに図示するようなノーマル消去動作では、ｐウェルを例えば２０〜２５Ｖのはるかに高い電圧まで上昇させることができる。ノーマル消去動作は、十分高いチャネルからゲートへの電圧を与え、かかる電圧はセルの電荷捕獲層から電子を追い出し、プログラム済みセルのＶｔｈを消去状態のＶｔｈレベルまで下げる。典型的には、ノーマル消去動作ではセルを複数の反復内で消去する。各反復は、ｐウェル電圧を印加することと、その後に続く検証レベルＶｖＥｒ（図８Ａ）を使用して検証テストを行うこととを含む。ソフト消去は、チャネルからゲートへの電圧がセルを消去するほど程十分高くはない点で異なる。更に、典型的には検証テスト又は複数の反復を使用することもない。更に、ソフト消去中のｐウェル上の消去電圧の持続時間はノーマル消去中よりも短い場合がある。ソフト消去は、メモリセルを消去することなしにチャネルを消滅するのに十分なチャネルからゲートへの電圧を与える。

【0162】

１つの手法では、ソフト消去のｐウェル電圧の振幅がノーマル消去の振幅の２５〜５０％未満であり、且つ／又はソフト消去のｐウェル電圧の持続時間がノーマル消去の持続時間の２５〜５０％未満である。

【0163】

図１８Ｂは、図１７のステップ１７０２及び図１８Ａと一致するソフト消去動作内でチャネルが完全に消滅するときのメモリストリングの一例の構成を示す。チャネルは完全に消滅しており、そのため、Ｖｃｈ＝０Ｖである。チャネルからのカップリングアップがないため、ワード線電圧はフロートしているが、約０Ｖに留まる。

【0164】

図１９Ａ〜図１９Ｄは、図１７と一致するソフト消去が後に続く読出動作における波形の例を示す。

【0165】

図１９Ａは、ソフト消去が後に続く読出動作における波形の一例のグラフを示す。図１９Ｂは、ソフト消去中のチャネル電圧を示す。図１９Ｃは、ソフト消去中のＳＧＳトランジスタ電圧を示す。図１９Ｄは、ソフト消去中のｐウェル電圧を示す。図１０Ｃの波形１１１５〜１１１７、及び１１２０〜１１２２が繰り返される。ソフト消去は、ｐウェル電圧Ｖｐ−ｗｅｌｌが高められるｔ１４〜ｔ１６（グラフ１９３０）に行われる。ソフト消去中はワード線が例えば０Ｖ（パス電圧よりも低いレベル）において駆動され（グラフ１０３３）、そのため、ワード線電圧はＶｃｈの上昇と共に更に高くフロートすることはない。続いてｔ１７後、ワード線電圧がフロートされ得る（グラフ１０３４）。ワード線電圧はこの時点でフロートされるが、チャネル電圧が平衡状態（Ｖｃｈ＝０Ｖ）に達しているため、ワード線電圧がより高いレベルにフロートすることはない。グラフ１９１０は、ｔ１３から開始してカップリングダウンされ、ｔ１５における０Ｖまで徐々に戻るチャネル電圧を示す。ｔ１６〜ｔ１７でＶｐ−ｗｅｌｌが再び０Ｖまでランプ下降される前にチャネル電圧がその遷移を完了したことを確実にするために、ｔ１６〜ｔ１５の時間的余裕を設ける。Ｖｓｇｓ（グラフ１９２０）はセンスが行われる間に高められ、Ｖｗｌもランプ下降するｔ１２において０Ｖまでランプ下降する。

【0166】

基板上のｐウェルの相対的に大きい静電容量により、Ｖｐ−ｗｅｌｌをランプ上昇させるのにかかる時間はかなり長い場合がある。典型的には、ｐウェルは面内のブロックの下に広がる。次に記載する別の種類のソフト消去は、ＳＧＳトランジスタ及び／又はＳＧＤトランジスタからゲート誘導ドレインリーク（ＧＩＤＬ）を使用してチャネル内にホールを導入する。この形態は、チャネルをより迅速にチャージアップしてソフト消去プロセスが消費する全体時間を短縮することができる。

【0167】

図２０Ａは、図１７のステップ１７０２と一致するソフト消去動作内のカップリングを使用してＳＧＤトランジスタ及びＳＧＳトランジスタの電圧が下げられる、センス動作の終了時にワード線を放電した直後のメモリストリングの一例の構成を示す。図２０Ａ〜図２０Ｃでは、ソフト消去がＧＩＤＬを使用してソフト消去の時間を短縮する。ＧＩＤＬソフト消去は、ゲートからドレイン／ソースへの負電圧でストリングのＳＧＳトランジスタ及び／又はＳＧＤトランジスタにバイアスをかけることを含む。ゲートからドレイン／ソースへの負電圧の振幅がより大きいとき、ＧＩＤＬホール電流の量もより大きくなる。

【0168】

負電圧を使ってＳＧＳ制御ゲート及び／又はＳＧＤ制御ゲートを直接駆動するためにメモリ装置内で負電圧を得ることができない場合、隣接するワード線を使用し、ＳＧＳ制御ゲート及び／又はＳＧＤ制御ゲート電圧を負のレベルまでダウンカップリングすることができる。この場合、隣接するワード線は非データワード線又はダミーワード線であり得る。例えば、制御ゲート１２１１はＷＬＤ４等のダミーワード線を表すことができ、制御ゲート１２１５はＷＬＤ２等のダミーワード線を表すことができる（図４及び図７Ａ参照）。

【0169】

図２１Ａ〜図２１Ｄにおいて説明するように、ワード線電圧はワード線電圧のＶｐａｓｓのピークレベルから中間レベルＶｐａｓｓＬまでランプ下降してから０Ｖの最終レベルまでランプ下降され得る。ワード線電圧がＶｐａｓｓからＶｐａｓｓＬまでランプ下降されるとき、ＳＧＳ制御ゲート及び／又はＳＧＤ制御ゲート電圧は、それらの制御ゲート電圧のピークレベルから０Ｖまでランプ下降される。その後、ＳＧＳ制御ゲート及び／又はＳＧＤ制御ゲート電圧はフロートされ、例えば、電圧ドライバから切断され、それによりワード線電圧がＶｐａｓｓＬから０Ｖまでランプ下降されるとき、それらの制御ゲート電圧が負のレベルまでダウンカップリングされる。例えば、ＶｐａｓｓＬを４．５Ｖとすることができ、それによりＳＧＳ制御ゲート及び／又はＳＧＤ制御ゲート電圧が約−４Ｖまでダウンカップリングされる。図２０Ｂを参照されたい。ＶｐａｓｓＬから０Ｖへの遷移は十分な量のダウンカップリングをもたらす一方、Ｖｐａｓｓから０Ｖへの遷移はＳＧＳ制御ゲート及び／又はＳＧＤ制御ゲートへの過度なダウンカップリングをもたらし得る。相対的に多いＧＩＤＬホール電流を与えるために、ＶｐａｓｓＬは相対的に高くすることができる。

【0170】

図２０Ａは、ダミーワード線がＶｐａｓｓＬから０Ｖに遷移する間、ＳＧＳ制御ゲート及び／又はＳＧＤ制御ゲート電圧がどのように０Ｖから更に低くフロートされるかを示す。データワード線はチャネルからのカップリングによる変化を防ぐために０Ｖにおいて駆動される。この時点でチャネル電圧は負である。

【0171】

図２０Ｂは、図１７のステップ１７０２と一致するソフト消去動作内の駆動負電圧を使用してＳＧＤトランジスタ及びＳＧＳトランジスタ電圧が下げられる、センス動作の終了時にワード線を放電した直後のメモリストリングの一例の構成を示す。メモリ装置内で負電圧を得ることができる場合、図２０Ａのダウンカップリングプロセスを使用する代わりに、ＳＧＳ制御ゲート及び／又はＳＧＤ制御ゲートを−４Ｖ等の負電圧で直接駆動することができる。

【0172】

図２２Ａ〜図２２Ｄにおいて説明するように、ワード線電圧はワード線電圧のＶｐａｓｓのピークレベルから０Ｖの最終レベルまでランプ下降され得る。ＳＧＳ制御ゲート及び／又はＳＧＤ制御ゲート電圧はそれらの制御ゲート電圧のピークレベルから負のレベルまでランプ下降される。この時点でチャネル電圧は負である。

【0173】

図２０Ｃは、ＧＩＤＬを使用してＳＧＤトランジスタ及びＳＧＳトランジスタからチャネル内にホールが導入され、図１７のステップ１７０２及び図２０Ａ又は図２０Ｂと一致するソフト消去動作内でチャネルが消滅し始めるときのメモリストリングの一例の構成を示す。この構成は、ダウンカップリング又は駆動負電圧の何れかにより、ＳＧＳトランジスタ及び／又はＳＧＤトランジスタに適切なバイアスをかけることによってそれらのトランジスタからチャネル内にホールがどのように生成されるかを示す。チャネル電圧は消滅し始め、その後、図１８Ｂ等に示すように完全に消滅する。

【0174】

図２１Ａ〜図２１Ｄは、図２０Ａ及び図２０Ｃと一致する、ＧＩＤＬによるホールを生成するためにＳＧＳトランジスタ及び／又はＳＧＤトランジスタが負電圧までカップリングダウンされるソフト消去における波形を示す。

【0175】

図２１Ａは、図２０Ａ及び図２０Ｃと一致する、パス電圧がＶｐａｓｓＬまでランプ下降してから０Ｖまでランプ下降する、読出動作及びその後に続くソフト消去における波形の一例のグラフを示す。図１０Ｃの波形１１１５及び１１１６、並びに１１２０〜１１２２が繰り返される。波形１１１７ａは、ｔ１２〜ｔ１４にワード線電圧がＶｐａｓｓのピークレベルと０Ｖとの間の中間レベルＶｐａｓｓＬまでランプ下降することを除き、波形１１１７に対応する。ｔ１５においてＶｐａｓｓＬから０Ｖまでランプ下降される前に所望のレベルに達していることを確実にするために、ｔ１４〜ｔ１５においてワード線電圧をＶｐａｓｓＬに保つ。グラフ２１１０は、前述の通りチャネル電圧がダウンカップリングし、その後、上昇することを表す。

【0176】

ｔ１５においてワード線電圧がＶｐａｓｓＬから０Ｖまでランプ下降されるとき、そのランプ下降はＳＧＳ制御ゲート及び／又はＳＧＤ制御ゲート電圧のダウンカップリングを図示の通り引き起こす。この時点のＳＧＳトランジスタ及び／又はＳＧＤトランジスタはＧＩＤＬによるホールをチャネル内に生成するようにバイアスがかけられ、そのため、ｔ１５〜ｔ１７にチャネルがチャージアップされ、ブロック内のメモリセルのソフト消去が行われる。ソフト消去中、ワード線電圧は、例えば、０Ｖにおいて駆動される（グラフ２１１１）。続いてｔ１８後、ワード線電圧がフロートされ得る（グラフ２１１２）。

【0177】

図２１Ｂは、ソフト消去の一例中のチャネル電圧を示す。グラフ２１１０は、ｔ１３から開始してカップリングダウンされ、ｔ１６における０Ｖまで徐々に戻るチャネル電圧を表す。ｔ１７でＶｓｇｄ／Ｖｓｇｓがもはやフロートされず、代わりに再び０Ｖにおいて駆動される前にチャネル電圧がその遷移を完了したことを確実にするために、ｔ１７〜ｔ１６の時間的余裕を設ける。

【0178】

図２１Ｃは、ソフト消去の一例中のＳＧＳトランジスタ及び／又はＳＧＤトランジスタ電圧を示す。ＳＧＳ制御ゲート及び／又はＳＧＤ制御ゲート電圧（グラフ２１２０）は、ｔ１３〜ｔ１４ａに０Ｖまでランプ下降され、その後、（破線によって示すように）ｔ１４ａ〜ｔ１７においてフロートされる。

【0179】

図２１Ｄは、ソフト消去の一例中のｐウェル電圧を示す。ｔ１８において０Ｖまでランプ下降する前、Ｖｐ−ｗｅｌｌ（グラフ２１３０）はソフト消去中１Ｖ等のレベルに留まり得る。

【0180】

図２２Ａ〜図２２Ｄは、図２０Ｂ及び図２０Ｃと一致する、ＳＧＳトランジスタ及び／又はＳＧＤトランジスタを負電圧において駆動してトランジスタにバイアスをかけてＧＩＤＬによるホールを生成するソフト消去における波形を示す。

【0181】

図２２Ａは、読出動作及びその後に続くソフト消去における波形の一例のグラフを示す。図２１Ａ〜図２１Ｄのソフト消去と比較し、このソフト消去プロセスはパス電圧をＶｐａｓｓＬに保たないため、時間を短縮することができる。図１０Ｃの波形１１１５〜１１１７、及び１１２０〜１１２２が繰り返される。波形２１１０は、前述の通りチャネル電圧がｔ１３においてダウンカップリングし、その後、上昇することを示す。

【0182】

ｔ１３〜ｔ１４にＳＧＳ制御ゲート及び／又はＳＧＤ制御ゲート電圧が負電圧までランプ下降され、それによりＳＧＳトランジスタ及び／又はＳＧＤトランジスタはＧＩＤＬによるホールをチャネル内に生成する。ｔ１４〜ｔ１６にチャネルがチャージアップされ、ブロック内のメモリセルのソフト消去が行われる。ソフト消去中、ワード線電圧は、例えば、０Ｖにおいて駆動される（グラフ２２１１）。続いてｔ１７後、ワード線電圧がフロートされ得る（グラフ２２１２）。

【0183】

図２２Ｂは、ソフト消去の一例中のチャネル電圧を示す。グラフ２２１０は、ｔ１３から開始してカップリングダウンされ、ｔ１５における０Ｖまで徐々に戻るチャネル電圧を示す。ｔ１６でＶｓｇｄ／Ｖｓｇｓが再び０Ｖまでランプ上昇される前にチャネル電圧がその遷移を完了したことを確実にするために、ｔ１６〜ｔ１５の時間的余裕を設ける。

【0184】

図２２Ｃは、ソフト消去の一例中のＳＧＳトランジスタ及び／又はＳＧＤトランジスタ電圧を示す。ＳＧＳ制御ゲート及び／又はＳＧＤ制御ゲート電圧（グラフ２２２０）は、ｔ１３〜ｔ１４に負値までランプ下降され、その後、ｔ１６から０Ｖまでランプ上昇される。

【0185】

図２２Ｄは、ソフト消去の一例中のｐウェル電圧を示す。ｔ１７において０Ｖまでランプ下降する前、Ｖｐ−ｗｅｌｌ（グラフ２２３０）はソフト消去中１Ｖ等のレベルに留まり得る。

【0186】

図２３は、図１Ａの列制御回路内のセンスブロック５１のブロック図の一例を示す。この列制御回路は複数のセンスブロックを含むことができ、各センスブロックはそれぞれのビット線によって複数のメモリセルに対するセンシング、例えば、読出動作を行う。

【0187】

１つの手法では、センスブロックがセンス増幅器とも呼ばれる複数のセンス回路を含む。各センス回路は、データラッチ及びキャッシュに関連する。例えば、センス回路の例２３５０ａ、２３５１ａ、２３５２ａ、及び２３５３ａは、キャッシュ２３５０ｃ、２３５１ｃ、２３５２ｃ、及び２３５３ｃのそれぞれに関連する。１つの手法では、それぞれの異なるセンスブロックを使用してビット線の異なる部分集合をセンスすることができる。これは、センス回路に関連する処理負荷を分割し、各センスブロック内のそれぞれのプロセッサによって処理することを可能にする。例えば、センス回路コントローラ２３６０は、例えば１６個のセンス回路及びラッチのセットと通信することができる。センス回路コントローラは、プレチャージ電圧を設定するための電圧を各センス回路に与えるプレチャージ回路２３６１を含み得る。センス回路コントローラは、メモリ２３６２及びプロセッサ２３６３も含み得る。

【0188】

図２４Ａは、メモリセルのブロックに電圧を与えるための回路の一例を示す。この例では、行デコーダ２４０１がブロック２４１０のセット内の各ブロックのワード線及び選択ゲートに電圧を与える。このセットは面内にあることができ、ブロックＢＬＫ０〜ＢＬＫ７を含む。行デコーダは、ブロックを行デコーダに接続するパスゲート２４２２に制御信号を与える。典型的には、動作、例えば、プログラム、読出、又は消去は一度に１つの選択されたブロックずつ行われる。行デコーダは、グローバル制御線２４０２をローカル制御線２４０３（ワード線又は選択ゲート線）に接続することができる。制御線は導電路を表す。電圧源２４２０からグローバル制御線上に電圧が与えられる。電圧源は、グローバル制御線に接続するスイッチ２４２１に電圧を与えることができる。電圧源２４２０からスイッチ２４２１に電圧を通すために、パストランジスタ又は転送トランジスタとも呼ばれるパスゲート２４２４が制御される。電圧源２４２０は、例えば、ワード線（ＷＬ）、ＳＧＳ制御ゲート、及びＳＧＤ制御ゲート上に電圧を与えることができる。

【0189】

本明細書に記載の機能を実行するために、行デコーダを含む様々な要素がステートマシン１１２又はコントローラ１２２等のコントローラからコマンドを受信し得る。

【0190】

ノーマル消去又はソフト消去において、ソース線電圧源２４３０は制御線２４３２によって基板内のソース線／拡散領域（ｐウェル）に消去電圧を与える。１つの手法では、ソース拡散領域２４３３がブロックにとって共通である。ビット線２４４２のセットもブロックによって共用される。ビット線電圧源２４４０がビット線に電圧を与える。１つのあり得る実装形態では、電圧源２４２０がビット線電圧源に近い。

【0191】

ワード線電圧検出器２４６０が、各ブロック内のワード線の１つに接続される。電圧検出器は、例えば、図２４Ｂ等に示すような動作可能な増幅器比較器を含み得る。

【0192】

図２４Ｂは、図１３Ａのプロセスと一致する、ワード線電圧を検出するための図２４Ｂと一致する回路の一例を示す。この回路は、ブロックの一例におけるワード線電圧検出に関係するため、図２４Ａの回路の部分集合を含む。ＢＬＫ０のワード線及び選択ゲート線（制御線）を図示する。各制御線にパスゲートが接続される。例えば、パスゲート２４７０がＳＧＤ０の制御線に接続される。パスゲートの制御ゲートが、共通経路２４７１に接続される。経路上の電圧が十分高い場合、制御線が行デコーダ２４０１によって電圧ドライバに接続される。経路上の電圧が十分低い場合、制御線が電圧ドライバから切断され、フロートされる。

【0193】

この例では、線２４７２上の制御信号がパスゲート２４１２を導電性にするのに十分高い場合、ワード線電圧検出器２４６０に接続される導電路２４７３によってワード線電圧がＷＬＬ４から得られる。ワード線電圧検出器は比較器を含み得る。比較器は、ワード線電圧Ｖｗｌを受信する非反転入力と、基準電圧Ｖｒｅｆ、正の電力供給＋Ｖｓ、及び負の電力供給−Ｖｓのそれぞれを受信する反転入力と、Ｖｏｕｔを与える出力とを含む。Ｖｗｌ＞Ｖｒｅｆの場合にはＶｏｕｔ＝＋Ｖｓであり、Ｖｗｌ＜Ｖｒｅｆの場合にはＶｏｕｔ＝−Ｖｓである。アナログ出力値をコントローラに与えることができ、コントローラはそのアナログ出力値を０ビット又は１ビットに変換してＶｗｌ＞Ｖｒｅｆ又はＶｗｌ＜Ｖｒｅｆをそれぞれ表す。ビット＝０の場合、コントローラは１つの読出電圧のセットを選択することができる。ビット＝１の場合、コントローラは別の読出電圧のセットを選択することができる。更に、ＶｗｌをＶｒｅｆの様々な値と比較してＶｗｌを３つ以上の範囲に分類することができる。Ｖｗｌが分類される範囲に基づいて対応する読出電圧のセットを選択することができる。図１３Ｃ及び図１３Ｄを参照されたい。

【0194】

１つの手法では、Ｖｗｌと第１のレベルを有する基準電圧との間で第１の比較を行う。次いで、Ｖｗｌと第１の比較に基づく第２のレベルを有する基準電圧との間で第２の比較を行う。例えば、Ｖｒｅｆは１Ｖ、２Ｖ、又は３Ｖの何れか１つに設定できると仮定する。第１の比較がＶｒｅｆ＝２Ｖを使用し得る。Ｖｗｌ＜２Ｖの場合、第２の比較はＶｒｅｆ＝１Ｖを使用し得る。このようにして、検出器がＶｗｌを幾つかの範囲（例えば、０〜１Ｖ又は１〜２Ｖ）の１つに迅速に分類して、対応する読出電圧のセットを選択することを可能にし得る。

【0195】

Ｖｒｅｆと比較する電圧は、例えば、完全なワード線電圧Ｖｗｌ又はワード線電圧の一部とすることができる。電圧検出器が周辺領域内にある場合があり、それによりワード線と検出器との間にＲＣ遅延をもたらす感知できるほどの距離がある。更なる問題は、フローティング状態にあるワード線は導電路２４７３よりも小さい静電容量を有し得ることである。これらの問題は検出プロセス内で考慮することができる。例えば、検出器における２Ｖ未満の電圧がワード線における２Ｖの電圧に対応する場合がある。検出器の出力は、パスゲート２４１２によってワード線を検出器に接続した後の指定の時間に取ることができる。

【0196】

概して、ブロック内の１つのワード線の電圧を測定すれば十分である。端にあるワード線（例えば、ＷＬＬ０又はＷＬＬ１０）の電圧は縁効果の影響を受ける場合があるため、かかるワード線の使用は回避するのが有用である。一部の事例では、ＷＬＬ０から始まるブロックの下部にある一部のワード線がプログラムされる一方、他の高位のワード線がプログラムされないように、ブロックを部分的にプログラムすることができる。セルのプログラム済み状態は、ワード線電圧の測定値に著しく影響を及ぼすべきではない。

【0197】

図２５は、図１６Ａのプロセスと一致する、一度に１個のダイずつ複数のダイに対して電圧パルスが実行されるメモリ装置２５００を示す。一例として３個のメモリダイ２５１０、２５２０、及び２５３０を示す。オフダイ制御回路２５０２は、読出前動作の一環として等、電圧パルスを印加すべきであると決定し、それに応答し、ダイ２５３０等のダイの１つから開始してインタフェース２５３０ｄにコマンドを与えることによって電圧パルスの印加を開始する。そのコマンドに応答し、オンダイ制御回路２５３０ｃが、行デコーダ２５３０ｂに電圧パルスを与えるように電圧ドライバ２５３１に命令し、電圧ドライバからの電圧パルスをアレイ２５３０ａ内のワード線に切り替えるように行デコーダに命令する。オンダイ制御回路は、例えば、図１Ａの制御回路１１０であり得る。メモリダイ２５３０に対する操作が完了すると、メモリダイ２５３０はオフダイ制御回路に折り返し報告する。

【0198】

ダイ２５２０において印加すべき電圧パルスを引き起こす前に、オフダイ制御回路は１０マイクロ秒等の僅かな待ち時間を履行することができる。オフダイ制御回路が、インタフェース２５２０ｄにコマンドを与える。そのコマンドに応答し、オンダイ制御回路２５２０ｃが、行デコーダ２５２０ｂに電圧パルスを与えるように電圧ドライバ２５２１に命令し、電圧ドライバからの電圧パルスをアレイ２５２０ａ内のワード線に切り替えるように行デコーダに命令する。メモリダイ２５２０に対する操作が完了すると、メモリダイ２５２０はオフダイ制御回路に折り返し報告する。

【0199】

最後に、オフダイ制御回路がダイ２５１０のインタフェース２５１０ｄにコマンドを与える。そのコマンドに応答し、オンダイ制御回路２５１０ｃが、行デコーダ２５１０ｂに電圧パルスを与えるように電圧ドライバ２５１１に命令し、電圧ドライバからの電圧パルスをアレイ２５１０ａ内のワード線に切り替えるように行デコーダに命令する。メモリダイ２５１０に対する操作が完了すると、メモリダイ２５１０はオフダイ制御回路に折り返し報告する。

【0200】

前述の通り、電圧パルスを一度に１個のダイずつ印加するため、電圧ドライバのピーク電力消費量が低減される。

【0201】

一実装形態では、機器が、メモリセルのブロックであって、メモリセルはワード線のセットに接続される、メモリセルのブロックと、ワード線のセットの１つ又は複数のワード線に接続される電圧検出器であって、１つ又は複数のワード線の電圧の評価を行うように構成される、電圧検出器と、電圧検出器と通信する制御回路であって、ブロック内の選択されたメモリセルを読み出すための読出電圧のセットを評価に基づいて決定するように構成される、制御回路とを含む。

【0202】

１つの方法は、ブロックの選択されたメモリセルに関与する読出コマンドに応答し、選択されたメモリセルを読み出す前に読出前電圧パルスを選択されたメモリセルに印加するための条件が満たされているかどうかを判定するステップと、条件が満たされている場合、選択されたメモリセルを読み出す前に読出前電圧パルスを選択されたメモリセルに印加するステップと、条件が満たされていない場合、選択されたメモリセルに読出前電圧パルスを印加することなしに選択されたメモリセルを読み出すステップとを含む。

【0203】

関係する別の機器は、上記のステップのそれぞれを実行するための手段を含む。この手段は、例えば、図１Ａ及び図２のメモリ装置１００の要素を含み得る。例えば、電力制御モジュール１１６は、メモリ操作中にワード線、選択ゲート線、及びビット線に供給される電力及び電圧を制御する。更に、この手段は、電圧ドライバ、スイッチ、及びパストランジスタを含む図２４Ａ及び図２４Ｂの要素を含み得る。手段は、制御回路１１０及びコントローラ１２２等、図１Ａ及び図２内の制御回路の何れかを更に含み得る。

【0204】

別の実装形態では、機器が、メモリセルのセットの閾値電圧をリフレッシュする時間を周期的に決定するためのタイミング手段であって、メモリセルのセットはメモリセルの１つ又は複数のブロックを含む、タイミング手段と、タイミング手段に応答して、１つ又は複数のブロックの各ブロックのメモリセルに接続されるワード線のセットに電圧パルスを印加するための手段とを含む。

【0205】

別の実装形態では、機器が、メモリセルのブロックと、ブロックの選択されたメモリセルに関与する読出コマンド又はプログラムコマンドに応答して選択されたメモリセルをセンスし、続いてメモリセルのブロックのソフト消去を行うように構成される制御回路とを含む。

【0206】

本発明の上記の詳細な説明は例示及び説明目的で示してきた。上記の説明は、網羅的であることも、本発明を開示した厳密な形態に限定することも意図されない。上記の教示に照らして、多くの修正形態及び改変形態が可能である。記載した実施形態は、本発明の原理及びその実用的応用を最も良く説明して、それにより様々な実施形態において及び考えられる特定の使用法に適した様々な修正形態と共に、当業者が本発明を最も良好に活用できるようにするために選択された。本発明の範囲は添付の特許請求の範囲によって定められることが意図される。
以下の項目は、本出願時の特許請求の範囲に記載の要素である。
［項目１］
メモリセルのブロック（ＢＬＫ０〜ＢＬＫ３）と、
前記ブロックの選択されたメモリセルのセンシングを含む動作を行うためのコマンドに応答して前記動作を行い、且つ前記動作後に前記メモリセルのブロックのソフト消去を行うように構成された制御回路（１１０、１２２）と
を含む機器。
［項目２］
前記選択されたメモリセルは、選択されていないメモリセルを含む直列接続されたメモリセルのセット（７００ｎ〜７０３ｎ、７１０ｎ〜７１３ｎ、７２０ｎ〜７２３ｎ、７３０ｎ〜７３３ｎ）内に配置され、
直列接続されたメモリセルの各セットは、チャネル（６６５）を含み、
前記選択されたメモリセルの前記センシングを行うために、前記制御回路は、前記ブロックの選択されていないメモリセルにパス電圧を印加する間、前記選択されたメモリセルにセンス電圧（ＶｖＡ〜ＶｖＧ；ＶｒＡ〜ＶｒＧ）を印加するように構成され、
前記選択されたメモリセルの前記センシング後、前記制御回路は、前記パス電圧よりも低いレベルで前記選択されていないメモリセルの電圧を駆動し、前記チャネルのダウンカップリングを引き起こすように構成され、及び
前記制御回路は、前記チャネルがダウンカップリングされる間、前記ソフト消去を行うように構成される、項目１に記載の機器。
［項目３］
前記制御回路は、前記選択されていないメモリセルが前記より低いレベルで駆動される間に前記ソフト消去を行い、且つ前記ソフト消去の開始後に指定の時間にわたり前記選択されていないメモリセルの電圧をフロートさせるように構成される、項目２に記載の機器。
［項目４］
前記メモリセルは、ワード線のセット（ＷＬＬ０〜ＷＬＬ１０）に接続され、且つ直列接続されたメモリセルのセット（７００ｎ〜７０３ｎ、７１０ｎ〜７１３ｎ、７２０ｎ〜７２３ｎ、７３０ｎ〜７３３ｎ）内に配置され、
直列接続されたメモリセルの各セットは、チャネル（６６５）、ソース端（６１３）、及び前記ソース端における選択ゲートトランジスタを含み、
前記ソース端は、基板（６１１）のｐウェル（６１１ｂ）に接触し、及び
前記ソフト消去を行うために、前記制御回路は、前記ｐウェル及び前記直列接続されたメモリセルのセットの前記ソース端における前記選択ゲートトランジスタにバイアスをかけて、前記ｐウェルから前記チャネル内にホールを通過させるように構成される、項目１〜３の何れか一項に記載の機器。
［項目５］
前記メモリセルは、ワード線のセット（ＷＬＬ０〜ＷＬＬ１０）に接続され、且つ直列接続されたメモリセルのセット（７００ｎ〜７０３ｎ、７１０ｎ〜７１３ｎ、７２０ｎ〜７２３ｎ、７３０ｎ〜７３３ｎ）内に配置され、
直列接続されたメモリセルの各セットは、チャネル（６６５）、ソース端（６１３）、及び前記ソース端における選択ゲートトランジスタを含み、
前記ソース端は、基板（６１１）のｐウェル（６１１ｂ）に接触し、及び
前記ソフト消去を行うために、前記制御回路は、ゲートからドレインへの負電圧で前記選択ゲートトランジスタにバイアスをかけるように構成される、項目１〜３の何れか一項に記載の機器。
［項目６］
前記制御回路は、前記ブロックのための消去コマンドに応答して前記メモリセルのブロックのノーマル消去を行うように構成され、
前記ノーマル消去を行うために、前記制御回路は、前記基板及び前記直列接続されたメモリセルのセットの前記ソース端における前記選択ゲートトランジスタに第１の持続時間にわたってバイアスをかけるように構成され、及び
前記ソフト消去を行うために、前記制御回路は、前記基板及び前記直列接続されたメモリセルのセットの前記ソース端における前記選択ゲートトランジスタに、前記第１の持続時間の２５〜５０％未満である第２の持続時間にわたってバイアスをかけるように構成される、項目５に記載の機器。
［項目７］
前記制御回路は、前記ブロックのための消去コマンドに応答して前記メモリセルのブロックのノーマル消去を行うように構成され、
前記ノーマル消去を行うために、前記制御回路は、前記基板にバイアスを与え、且つ前記直列接続されたメモリセルのセットの前記ソース端における前記選択ゲートトランジスタにバイアスを与えるように構成され、
前記ソフト消去を行うために、前記制御回路は、前記基板にバイアスを与え、且つ前記直列接続されたメモリセルのセットの前記ソース端における前記選択ゲートトランジスタにバイアスを与えるように構成され、及び
前記ソフト消去中の前記基板に対する前記バイアスの大きさは、前記ノーマル消去中の前記基板に対する前記バイアスの大きさの２５〜５０％未満である、項目５に記載の機器。
［項目８］
前記メモリセルは、ワード線のセットに接続され、且つ直列接続されたメモリセルのセット（７００ｎ〜７０３ｎ、７１０ｎ〜７１３ｎ、７２０ｎ〜７２３ｎ、７３０ｎ〜７３３ｎ）内に配置され、
直列接続されたメモリセルの各セットは、チャネル（６６５）、ソース端（６１３）、及び選択ゲートトランジスタを含み、及び
前記ソフト消去を行うために、前記制御回路は、前記直列接続されたメモリセルのセットの前記選択ゲートトランジスタにバイアスをかけて、ゲート誘導ドレインリークによって前記チャネル内にホールを生成するように構成される、項目１〜３の何れか一項に記載の機器。
［項目９］
前記ソフト消去を行うために、前記制御回路は、負電圧で前記選択ゲートトランジスタの制御ゲート（１２１０、１２１６）にバイアスをかけるように構成される、項目８に記載の機器。
［項目１０］
前記制御回路は、前記チャネルの電圧が負電圧までダウンカップリングされる間、前記ソフト消去を行うように構成され、及び
前記ソフト消去は、前記チャネル内にホール電流を生成して、前記チャネルの前記負電圧を消滅させる、項目８又は９に記載の機器。
［項目１１］
前記動作は、読出動作であって、前記センシングが前記選択されたメモリセルのデータ状態を読み出すことを備える読出動作を含む、又はプログラム動作であって、前記センシングが前記選択されたメモリセルの検証テストを備えるプログラム動作を含む、項目１〜１０の何れか一項に記載の機器。
［項目１２］
前記制御回路は、前記ブロックのための消去コマンドに応答して前記メモリセルのブロックのノーマル消去を行うように構成され、
前記ソフト消去は、単一の反復内で行われ、及び
前記ノーマル消去は、複数の反復内で行われる、項目１〜１１の何れか一項に記載の機器。
［項目１３］
前記制御回路は、前記ブロックのための消去コマンドに応答して前記メモリセルのブロックのノーマル消去を行うように構成され、
前記ソフト消去は、チャネルからゲートへの電圧であって、前記メモリセルのブロック内におけるメモリセルの閾値電圧を消去検証電圧未満に下げるのに十分高くない電圧を、前記メモリセルのブロックに与え、及び
前記ノーマル消去は、前記チャネルからゲートへの電圧であって、前記メモリセルのブロック内におけるメモリセルの閾値電圧を前記消去検証電圧未満に下げるのに十分高い電圧を、前記メモリセルのブロックに与える、項目１〜１２の何れか一項に記載の機器。
［項目１４］
接続されたメモリセルのセット（７００ｎ〜７０３ｎ、７１０ｎ〜７１３ｎ、７２０ｎ〜７２３ｎ、７３０ｎ〜７３３ｎ）の選択されていないメモリセルにパス電圧を印加しながら、前記接続されたメモリセルのセット内の選択されたメモリセルにセンス電圧を印加するステップと、
前記センス電圧が印加されている間、前記選択されたメモリセルをセンスするステップと、
前記センスするステップ後、前記選択されていないメモリセルの制御ゲート電圧を前記パス電圧からより低いレベルに駆動し、前記接続されたメモリセルのセットのチャネルの電圧のダウンカップリングを引き起こすステップと、
前記より低いレベルで前記制御ゲート電圧を駆動しながら、前記チャネルの前記電圧を消滅させるために前記チャネル内にホール電流を生成するステップと、
前記ホール電流を生成した後、前記選択されていないメモリセルの前記制御ゲート電圧をフロートさせるステップと
を含む方法。
［項目１５］
前記ホール電流を生成する前記ステップは、前記接続されたメモリセルのセットの選択ゲートトランジスタにバイアスをかけて、ゲート誘導ドレインリークを引き起こすステップを含む、項目１４に記載の方法。

【図1A】

【図1B】

【図1C】

【図1D】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図8A】

【図8B】

【図9】

【図10A-10B】

【図10C-10D】

【図10E-10G】

【図11A】

【図11B】

【図12A】

【図12B】

【図12C】

【図12D】

【図13A】

【図13B】

【図13C】

【図13D】

【図13E】

【図14A】

【図14B】

【図15A-15B】

【図15C】

【図15D】

【図15E】

【図15F】

【図16A】

【図16B-16C】

【図16D】

【図17A】

【図17B】

【図17C】

【図18A】

【図18B】

【図19A-19D】

【図20A】

【図20B】

【図20C】

【図21A-21D】

【図22A-22D】

【図23】

【図24A】

【図24B】

【図25】