特許 6543522 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6543522

(24)【登録日】2019年6月21日

(45)【発行日】2019年7月10日

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G09G 3/20 20060101AFI20190628BHJP

   G09G 3/36 20060101ALI20190628BHJP

【ＦＩ】

   G09G3/20 623V

   G09G3/20 612F

   G09G3/20 621E

   G09G3/20 622K

   G09G3/20 642B

   G09G3/20 680D

   G09G3/36

【請求項の数】19

【全頁数】31

(21)【出願番号】特願2015-135273(P2015-135273)

(22)【出願日】2015年7月6日

(65)【公開番号】特開2017-16059(P2017-16059A)

(43)【公開日】2017年1月19日

【審査請求日】2018年2月5日

(73)【特許権者】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110001737

【氏名又は名称】特許業務法人スズエ国際特許事務所

(72)【発明者】

【氏名】山岸 康彦

【審査官】 武田 悟

(56)【参考文献】

【文献】 特開２０１０−２６１３８（ＪＰ，Ａ）

【文献】 国際公開第２０１２／１５７７２８（ＷＯ，Ａ１）

【文献】 特開２００３−２１６１２７（ＪＰ，Ａ）

【文献】 特開２００８−２９２９２６（ＪＰ，Ａ）

【文献】 特開２０１４−７１１３３（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１５／０１８７３２１（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０９Ｇ ３／００ − ３／３８

(57)【特許請求の範囲】

【請求項1】

複数の分割表示領域を有しかつ非表示領域に囲まれた表示領域に画像を表示する表示パネルと、
各々の前記分割表示領域へ対応するデータ信号を供給する複数の信号線ドライバと、
マスタ基板を含み前記データ信号を生成するための階調電圧を前記信号線ドライバへ供給する複数の回路基板と、
各々の前記回路基板に備えられた電源回路と、
各々の前記回路基板に備えられ前記電源回路と接続された階調電圧生成回路と、
各々の前記回路基板同士を互いに接続する少なくとも１つの接続配線と、を備え、
全ての前記階調電圧生成回路が前記マスタ基板に備えられた１つの前記電源回路から供給される基準電圧に応じた階調電圧を生成し、
各々の前記回路基板は、
前記接続配線に接続された回路上に配置された第１ノードと、
前記電源回路と前記第１ノードとを接続する回路上に配置され前記電源回路から前記第１ノードへの電圧供給を制御する出力スイッチング回路と、
前記出力スイッチング回路と前記接続配線とを接続する回路上に配置され前記階調電圧生成回路に接続された第２ノードと、
前記第１ノードと前記階調電圧生成回路とに接続され互いに並列に接続した少なくとも１つの入力スイッチング回路と、
前記入力スイッチング回路に直列に接続され前記接続配線の配線抵抗と同等の抵抗値を有する入力側抵抗器と、を備え、
各々の前記電源回路の出力が安定してから、前記マスタ基板に備えられた前記出力スイッチング回路がオン状態となり前記マスタ基板以外の前記回路基板に備えられた前記出力スイッチング回路がオフ状態となり、
前記マスタ基板中の前記電源回路から出力された前記基準電圧が前記マスタ基板中の前記出力スイッチング回路及び前記接続配線を通して全ての前記階調電圧生成回路へ供給され、
前記マスタ基板に備えられた前記出力スイッチング回路がオン状態となり前記マスタ基板以外の前記回路基板に備えられた前記出力スイッチング回路がオフ状態となり、
次いで、各々の前記回路基板において１つの前記入力スイッチング回路がオン状態となり、
前記基準電圧がオン状態である前記入力スイッチング回路を通して各々の前記階調電圧生成回路へ供給され、
各々の前記階調電圧生成回路へ供給される供給電圧が前記入力側抵抗器における電圧降下によって等しくなる、表示装置。

【請求項2】

各々の前記接続配線は、第１系統接続配線と第２系統接続配線とを備え、
前記電源回路の前記基準電圧は前記出力スイッチング回路を通ったのち、
出力側抵抗器を介して前記第１系統接続配線に接続された回路と、前記第２系統接続配線に接続された回路とに分岐し、
前記第１系統接続配線又は前記第２系統接続配線のどちらか一方に接続された前記入力スイッチング回路を通して前記階調電圧生成回路に供給される、請求項１に記載の表示装置。

【請求項3】

複数の分割表示領域を有しかつ非表示領域に囲まれた表示領域に画像を表示する表示パネルと、
各々の前記分割表示領域へ対応するデータ信号を供給する複数の信号線ドライバと、
マスタ基板を含み前記データ信号を生成するための階調電圧を前記信号線ドライバへ供給する複数の回路基板と、
各々の前記回路基板に備えられた電源回路と、
各々の前記回路基板に備えられ前記電源回路と接続された階調電圧生成回路と、
各々の前記回路基板同士を互いに接続する少なくとも１つの接続配線と、を備え、
全ての前記階調電圧生成回路が前記マスタ基板に備えられた１つの前記電源回路から供給される基準電圧に応じた階調電圧を生成し、
各々の前記回路基板は、
前記接続配線に接続された第１ノードと、
前記第１ノードと前記階調電圧生成回路とに接続された入力スイッチング回路と、
前記入力スイッチング回路に直列に接続され前記接続配線の配線抵抗と同等の抵抗値を有する入力側抵抗器と、を備え、
各々の前記階調電圧生成回路へ供給される供給電圧が前記入力側抵抗器における電圧降下によって等しくなる、表示装置。

【請求項4】

各々の前記回路基板は、前記電源回路と前記第１ノードとを接続する回路上に配置され前記電源回路から前記第１ノードへの電圧供給を制御する出力スイッチング回路を備え、
各々の前記接続配線は、第１系統接続配線と第２系統接続配線とを備え、
前記電源回路の前記基準電圧は前記出力スイッチング回路を通ったのち、
出力側抵抗器を介して前記第１系統接続配線に接続された回路と、前記第２系統接続配線に接続された回路とに分岐し、
前記第１系統接続配線又は前記第２系統接続配線のどちらか一方に接続された前記入力スイッチング回路を通して前記階調電圧生成回路に供給される、請求項３に記載の表示装置。

【請求項5】

複数の分割表示領域を有しかつ非表示領域に囲まれた表示領域に画像を表示する表示パネルと、
各々の前記分割表示領域へ対応するデータ信号を供給する複数の信号線ドライバと、
マスタ基板を含み前記データ信号を生成するための階調電圧を前記信号線ドライバへ供給する複数の回路基板と、
各々の前記回路基板に備えられた電源回路と、
各々の前記回路基板に備えられ前記電源回路と接続された階調電圧生成回路と、
各々の前記回路基板同士を互いに接続する少なくとも１つの接続配線と、を備え、
全ての前記階調電圧生成回路が前記マスタ基板に備えられた１つの前記電源回路から供給される基準電圧に応じた階調電圧を生成し、
各々の前記回路基板は、
前記接続配線に接続された回路上に配置された第１ノードと、
前記電源回路と前記第１ノードとを接続する回路上に配置され前記電源回路から前記第１ノードへの電圧供給を制御する出力スイッチング回路と、
前記出力スイッチング回路に並列に接続され前記電源回路から前記階調電圧生成回路に向けて順方向に接続されたダイオードと、を備えている、表示装置。

【請求項6】

前記ダイオードの閾値電圧をＶＦとし、前記電源回路の誤差電圧を±ｄＶとしたとき、ＶＦ＞２ｄＶとなる、請求項５に記載の表示装置。

【請求項7】

複数の分割表示領域を有しかつ非表示領域に囲まれた表示領域に画像を表示する表示パネルと、
各々の前記分割表示領域へ対応するデータ信号を供給する複数の信号線ドライバと、
マスタ基板を含み前記データ信号を生成するための階調電圧を前記信号線ドライバへ供給する複数の回路基板と、
各々の前記回路基板に備えられた電源回路と、
各々の前記回路基板に備えられ前記電源回路と接続された階調電圧生成回路と、
各々の前記回路基板同士を互いに接続する少なくとも１つの接続配線と、を備え、
全ての前記階調電圧生成回路が前記マスタ基板に備えられた１つの前記電源回路から供給される基準電圧に応じた階調電圧を生成し、
各々の前記回路基板は、前記接続配線に接続された回路上に配置された第１ノードと、
前記電源回路と前記第１ノードとを接続する回路上に配置され前記電源回路から前記第１ノードに向けて順方向に接続されたダイオードと、
前記ダイオードと前記接続配線とを接続する回路上に配置され前記階調電圧生成回路に接続された第２ノードと、を備え、
前記基準電圧が前記マスタ基板中の前記ダイオードを通して供給される、表示装置。

【請求項8】

各々の前記接続配線及び前記回路基板は交互に接続されており、前記マスタ基板には２つの前記接続配線が接続している、請求項１乃至７のいずれか１項に記載の表示装置。

【請求項9】

全ての前記回路基板は、同じ回路構成を備えている、請求項１乃至８のいずれか１項に記載の表示装置。

【請求項10】

複数の分割表示領域を有しかつ非表示領域に囲まれた表示領域に画像を表示する表示パネルと、
前記非表示領域に配置されマスタドライバを含み各々の前記分割表示領域へ対応するデータ信号を供給する複数の信号線ドライバと、
各々の前記信号線ドライバに備えられた複数の階調電圧生成回路と、
各々の前記階調電圧生成回路の一端に接続した複数の電源回路と、
各々の前記電源回路と前記一端とを接続する回路上に配置されたノードと、
各々の前記ノードを互いに接続する接続配線と、を備え、
前記マスタドライバに備えられた１つの前記電源回路が全ての前記一端へ基準電圧を供給し、
前記階調電圧生成回路が前記基準電圧に応じた階調電圧を生成し、
各々の前記信号線ドライバは、
前記電源回路と前記ノードとを接続する回路上に配置され前記電源回路から前記ノードへの電圧供給を制御する出力スイッチング回路と、
前記出力スイッチング回路と前記一端とに接続され互いに並列に接続された少なくとも１つの入力スイッチング回路と、
前記入力スイッチング回路に直列に接続され前記接続配線と同等の抵抗値を有する抵抗器と、を備え、
各々の前記電源回路の出力が安定してから、前記マスタドライバに備えられた前記出力スイッチング回路がオフ状態からオン状態となり、
前記マスタドライバの前記一端に前記出力スイッチング回路を通して供給される前記基準電圧が前記接続配線を通して全ての前記一端へ供給され、
前記マスタドライバに備えられた前記出力スイッチング回路がオン状態となった後、
次いで、各々の前記信号線ドライバにおいて１つの前記入力スイッチング回路がオン状態となり、
前記基準電圧はオン状態となった前記入力スイッチング回路を通して各々の前記一端に供給され、
各々の前記一端へ供給される電圧が前記抵抗器における電圧降下によって等しくなる、表示装置。

【請求項11】

複数の分割表示領域を有しかつ非表示領域に囲まれた表示領域に画像を表示する表示パネルと、
前記非表示領域に配置されマスタドライバを含み各々の前記分割表示領域へ対応するデータ信号を供給する複数の信号線ドライバと、
各々の前記信号線ドライバに備えられた複数の階調電圧生成回路と、
各々の前記階調電圧生成回路の一端に接続した複数の電源回路と、
各々の前記電源回路と前記一端とを接続する回路上に配置されたノードと、
各々の前記ノードを互いに接続する接続配線と、を備え、
前記マスタドライバに備えられた１つの前記電源回路が全ての前記一端へ基準電圧を供給し、
前記階調電圧生成回路が前記基準電圧に応じた階調電圧を生成し、
各々の前記信号線ドライバは、
前記電源回路と前記ノードとを接続する回路上に配置され前記電源回路から前記ノードへの電圧供給を制御する出力スイッチング回路と、
前記出力スイッチング回路と前記一端とに接続され互いに並列に接続された少なくとも１つの入力スイッチング回路と、
前記入力スイッチング回路に直列に接続され前記接続配線と同等の抵抗値を有する抵抗器と、を備え、
各々の前記一端へ供給される電圧が前記抵抗器における電圧降下によって等しくなる、表示装置。

【請求項12】

前記表示パネルは、前記信号線ドライバに接続し前記表示領域に並んで配置された複数の信号線と、
前記表示領域に並んで配置され前記信号線と交差する複数の走査線と、を備え、
前記接続配線は前記信号線又は前記走査線と同じ層に同じ材料で形成されている、請求項１０または１１に記載の表示装置。

【請求項13】

複数の分割表示領域を有しかつ非表示領域に囲まれた表示領域に画像を表示する表示パネルと、
前記非表示領域に配置されマスタドライバを含み各々の前記分割表示領域へ対応するデータ信号を供給する複数の信号線ドライバと、
各々の前記信号線ドライバに備えられた複数の階調電圧生成回路と、
各々の前記階調電圧生成回路の一端に接続した複数の電源回路と、
各々の前記電源回路と前記一端とを接続する回路上に配置されたノードと、
各々の前記ノードを互いに接続する接続配線と、を備え、
前記マスタドライバに備えられた１つの前記電源回路が全ての前記一端へ基準電圧を供給し、
前記階調電圧生成回路が前記基準電圧に応じた階調電圧を生成し、
各々の前記信号線ドライバは、前記電源回路と前記ノードとを接続する回路上に配置され前記電源回路から前記ノードへの電圧供給を制御する出力スイッチング回路を備え、
各々の前記電源回路の出力が安定してから、前記マスタドライバに備えられた前記出力スイッチング回路がオフ状態からオン状態となり、
前記マスタドライバの前記一端に前記出力スイッチング回路を通して供給される前記基準電圧が前記接続配線を通して全ての前記一端へ供給され、
各々の前記信号線ドライバは、前記出力スイッチング回路に並列に接続され前記電源回路から前記一端に向けて順方向に接続されたダイオードを備えている、表示装置。

【請求項14】

複数の分割表示領域を有しかつ非表示領域に囲まれた表示領域に画像を表示する表示パネルと、
前記非表示領域に配置されマスタドライバを含み各々の前記分割表示領域へ対応するデータ信号を供給する複数の信号線ドライバと、
各々の前記信号線ドライバに備えられた複数の階調電圧生成回路と、
各々の前記階調電圧生成回路の一端に接続した複数の電源回路と、
各々の前記電源回路と前記一端とを接続する回路上に配置されたノードと、
各々の前記ノードを互いに接続する接続配線と、を備え、
前記マスタドライバに備えられた１つの前記電源回路が全ての前記一端へ基準電圧を供給し、
前記階調電圧生成回路が前記基準電圧に応じた階調電圧を生成し、
各々の前記信号線ドライバは、
前記電源回路と前記ノードとを接続する回路上に配置され前記電源回路から前記ノードへの電圧供給を制御する出力スイッチング回路と、
前記出力スイッチング回路に並列に接続され前記電源回路から前記一端に向けて順方向に接続されたダイオードと、を備えている、表示装置。

【請求項15】

複数の分割表示領域を有しかつ非表示領域に囲まれた表示領域に画像を表示する表示パネルと、
前記非表示領域に配置されマスタドライバを含み各々の前記分割表示領域へ対応するデータ信号を供給する複数の信号線ドライバと、
各々の前記信号線ドライバに備えられた複数の階調電圧生成回路と、
各々の前記階調電圧生成回路の一端に接続した複数の電源回路と、
各々の前記電源回路と前記一端とを接続する回路上に配置されたノードと、
各々の前記ノードを互いに接続する接続配線と、を備え、
前記マスタドライバに備えられた１つの前記電源回路が全ての前記一端へ基準電圧を供給し、
前記階調電圧生成回路が前記基準電圧に応じた階調電圧を生成し、
各々の前記信号線ドライバは、前記電源回路と前記ノードとを接続する回路上に配置され前記電源回路から前記ノードに向けて順方向に接続されたダイオードを備えている、表示装置。

【請求項16】

前記表示パネルは、前記信号線ドライバに接続し前記表示領域に並んで配置された複数の信号線と、
前記表示領域に並んで配置され前記信号線と交差する複数の走査線と、を備え、
前記接続配線は前記信号線又は前記走査線と同じ層に同じ材料で形成されている、請求項１３乃至１５のいずれか１項に記載の表示装置。

【請求項17】

全ての前記信号線ドライバは、同じ回路構成を備えている、請求項１１乃至１６のいずれか１項に記載の表示装置。

【請求項18】

前記表示パネルの駆動周波数は、１２０Ｈｚ以上である、請求項１乃至１７のいずれか１項に記載の表示装置。

【請求項19】

前記表示パネルは、各画素に配置された画素電極と、
複数の前記画素電極に亘って対向し複数の前記分割表示領域において同電位の共通電圧が供給される共通電極と、を備えている、請求項１乃至１８のいずれか１項に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、表示装置に関する。

【背景技術】

【0002】

表示装置は、高精細化によって各画素への映像信号の書込み時間が徐々に短くなっている。上記の書込み時間を充分に確保するために、高精細な表示装置は、例えば、分割表示領域を各々に対応したドライバで個別的に同時に駆動する分割駆動方式によって画像を表示する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００７−２８６５２５号公報

【特許文献2】特許第３１１０３３９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

分割駆動方式の表示装置は、各信号線ドライバで生成される階調電圧の基準となる基準電圧に電位差が存在すると、分割表示領域間で輝度段差や表示ムラが生じる恐れがある。
そこで本実施形態の目的は、表示品位の改善が可能な高精細の表示装置を提供することにある。

【課題を解決するための手段】

【0005】

一実施形態によれば、複数の分割表示領域を有しかつ非表示領域に囲まれた表示領域に画像を表示する表示パネルと、各々の前記分割表示領域へ対応するデータ信号を供給する複数の信号線ドライバと、マスタ基板を含み前記データ信号を生成するための階調電圧を前記信号線ドライバへ供給する複数の回路基板と、各々の前記回路基板に備えられた電源回路と、各々の前記回路基板に備えられ前記電源回路と接続された階調電圧生成回路と、各々の前記回路基板同士を互いに接続する少なくとも１つの接続配線と、を備え、全ての前記階調電圧生成回路が前記マスタ基板に備えられた１つの前記電源回路から供給される基準電圧に応じた階調電圧を生成する表示装置が提供される。

【0006】

また他の実施形態によれば、複数の分割表示領域を有しかつ非表示領域に囲まれた表示領域に画像を表示する表示パネルと、前記非表示領域に配置されマスタドライバを含み各々の前記分割表示領域へ対応するデータ信号を供給する複数の信号線ドライバと、各々の前記信号線ドライバに備えられた複数の階調電圧生成回路と、各々の前記階調電圧生成回路の一端に接続した複数の電源回路と、各々の前記電源回路と前記一端とを接続する回路上に配置されたノードと、各々の前記ノードを互いに接続する接続配線と、を備え、前記マスタドライバに備えられた１つの前記電源回路が全ての前記一端へ基準電圧を供給し、前記階調電圧生成回路が前記基準電圧に応じた階調電圧を生成する表示装置が提供される。

【図面の簡単な説明】

【0007】

【図1】図１は、表示装置の駆動システムの概要を示すブロック図である。

【図2】図２は、階調電圧生成回路の構成例を示す図である。

【図3】図３は、表示装置の等価回路を示す図である。

【図4】図４は、第１実施形態に係る４分割された表示領域を有する分割駆動方式の表示装置の一例を示すブロック図である。

【図5】図５は、第１実施形態に係る表示装置の回路基板とその回路構成例を示す図である。

【図6】図６は、第１実施形態に係る表示装置の動作例を説明するために示したタイミングチャートである。

【図7】図７は、各回路基板に備えられた電源回路間の電圧誤差の例を示す図である。

【図8】図８は、第１変形例に係る表示装置の回路基板とその回路構成例を示す図である。

【図9】図９は、第２変形例に係る表示装置の回路基板とその回路構成例を示す図である。

【図10】図１０は、第３変形例に係る表示装置の回路基板とその回路構成例を示す図である。

【図11】図１１は、第２実施形態に係る２分割された表示領域を有する分割駆動方式表示装置の概略を示す図である。

【図12】図１２は、第２実施形態に係る表示装置の回路基板とその回路構成例を示す図である。

【図13】図１３は、第４変形例に係る表示装置の回路基板とその回路構成例を示す図である。

【図14】図１４は、第５変形例に係る表示装置の回路基板とその回路構成例を示す図である。

【図15】図１５は、第６変形例に係る表示装置の回路基板とその回路構成例を示す図である。

【発明を実施するための形態】

【0008】

以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。

【0009】

図１は、表示装置の駆動システムの概要を示すブロック図である。
表示装置ＤＳＰは、ホストデバイスＨＯＳ、回路基板（ＰＣＢ）１００、走査線ドライバＧＤ、信号線ドライバＳＤ、及び表示パネルＰＮＬを備えている。ホストデバイスＨＯＳは制御モジュールＣＭ及び直流電圧（ＤＣ）供給モジュールＳＭを備えており、回路基板１００は表示制御回路８４及び電源回路８５を備えている。表示パネルＰＮＬは、例えば、画像を表示する表示領域ＤＡに、マトリクス状に並んだ画素ＰＸを備えた、液晶表示パネルである。図示した例では、表示パネルＰＮＬは、画素ＰＸに、走査線Ｇ、信号線Ｄ、画素スイッチング素子ＰＳＷ、画素電極ＰＥ、液晶層ＬＱ、及び共通電極ＣＥ等を備えている。なお、図４で後述するように、表示装置ＤＳＰは、複数の走査線ドライバＧＤや、複数の信号線ドライバＳＤを備えていてもよい。走査線ドライバＧＤ及び信号線ドライバＳＤは、例えば、表示パネルＰＮＬ上に配置されている。

【0010】

なお、表示パネルＰＮＬは、液晶表示パネルに限定されるものではなく、例えばMicro Electro Mechanical System（ＭＥＭＳ）シャッターによって各画素の輝度を制御する機械式表示パネル等であってもよく、例えばOrganic Light Emitting Diode（ＯＬＥＤ）を用いた自発光型の表示パネルであってもよい。なお、液晶表示パネルの表示モードも、特に限定されるものではなく、横電界を利用する表示モードであってもよく、縦電界を利用する表示モードであってもよい。

【0011】

制御モジュールＣＭは、表示制御回路８４へ入力信号ＳＩＮを供給する。入力信号ＳＩＮは、画像の表示データ、クロック信号、垂直同期信号、水平同期信号、又はディスプレイタイミング信号等を含んでいる。表示制御回路８４は、表示データの交流化やタイミング調整等を行い、表示パネルＰＮＬへの供給に適したデータ形式へ表示データを変換する。表示制御回路８４は、この変換された表示データを、同期信号と共に走査線ドライバＧＤ及び信号線ドライバＳＤへ供給する。ＤＣ供給モジュールＳＭは、入力電圧ＶＩＮを電源回路８５へ供給する。電源回路８５は、入力電圧ＶＩＮを各種の電圧に変換し、走査線ドライバＧＤ、信号線ドライバＳＤ、表示制御回路８４等へ供給する。走査線ドライバＧＤは、供給された表示データや電圧を基に走査信号を生成し、走査線Ｇを介して各画素ＰＸへ走査信号を供給する。信号線ドライバＳＤも同様に、信号線Ｄを介して各画素ＰＸへデータ信号を供給する。

【0012】

図２は、階調電圧生成回路の構成例を示す図である。ここでは、ｎ個の階調電圧を生成する階調電圧生成回路２３を図示している。
階調電圧生成回路２３は、例えば、電源回路８５に備えられており、データ信号を生成するための階調電圧を信号線ドライバＳＤへ供給する。階調電圧生成回路２３は、信号線ドライバＳＤ内に備えられていてもよい。なお、図２（ａ）に図示した階調電圧生成回路２３は、Ｉ２Ｃ（Inter-Integrated Circuit）やＳＰＩ（Serial Peripheral Interface）等のシリアルバスを介して表示制御回路８４から供給されるディジタル信号によって、各階調電圧の電位を全体的に制御するディジタル型である。対して、図２（ｂ）に図示した階調電圧生成回路２３は、表示制御回路８４による電位の全体的な制御は行われず、電源回路８５で生成された基準電圧ＶＲＥＦと、ラダー抵抗９３の抵抗比と、で階調電圧の電位を自動的に決定するアナログ型である。

【0013】

図２の（ａ）に図示した階調電圧生成回路２３は、バッファ回路９０、ディジタル／アナログ（Ｄ／Ａ）変換回路９１、及びバッファアンプ９２を備えている。バッファアンプ９２は、出力電圧の階調数に対応する数の、電圧フォロアとして機能する演算増幅器（オペアンプ）を備えている。バッファ回路９０は、表示制御回路８４から入力されたディジタルデータを一時的に蓄積する。バッファ回路９０から出力されたディジタルデータは、Ｄ／Ａ変換回路９１に入力され、アナログの階調電圧に変換される。Ｄ／Ａ変換回路９１から出力された階調電圧は、バッファアンプ９２に供給され、互いに異なるオペアンプによってバッファされる。バッファアンプ９２は、ｎ個の互いに異なる出力電圧Ｖ１〜Ｖｎとして階調電圧を出力する。図示を省略しているが、Ｄ／Ａ変換回路９１は、電源回路８５から基準電圧ＶＲＥＦを供給される。例えば、Ｄ／Ａ変換回路９１の分解能が１０ｂｉｔ（１０２４）である場合、出力電圧Ｖｎは、Ｖｎ＝（Ｄｎ×ＶＲＥＦ）／１０２４という式で表すことができる。なお、Ｄｎは、出力電圧Ｖｎに対応するＤ／Ａ変換回路９１のディジタル設定データである。

【0014】

図２の（ｂ）に図示した階調電圧生成回路２３は、ラダー抵抗９３、及びバッファアンプ９２を備えている。ラダー抵抗９３の一端９３ａは、電源回路８５に接続しており、ラダー抵抗９３の他端９３ｂは、グランドに接続している。ラダー抵抗９３は、直列に接続された複数の抵抗器と、一端９３ａ及び各抵抗器の間に配置された複数のノードを備えている。バッファアンプ９２に備えられた各々のオペアンプの入力は、各々異なるノードに接続し、ラダー抵抗９３から階調電圧を供給される。各オペアンプでバッファされた階調電圧は、ｎ個の互いに異なる出力電圧Ｖ１〜Ｖｎとして出力される。

【0015】

図３は、表示装置の等価回路を示す図である。図示した例において、表示装置ＤＳＰは、液晶表示装置である。なお、図中の第１方向Ｘは、第２方向Ｙと交差する方向である。
信号線ドライバＳＤは、第１方向Ｘに延在し第２方向Ｙに並んで配置されたｉ本の信号線Ｄ（Ｄ１〜Ｄｉ）に接続している。走査線ドライバＧＤは、第２方向Ｙに延在し第１方向Ｘに並んで配置されたｊ本の走査線Ｇ（Ｇ１〜Ｇｊ）に接続している。信号線Ｄ及び走査線Ｇは、互いに交差する位置で画素スイッチング素子ＰＳＷに接続している。画素電極ＰＥは、画素スイッチング素子ＰＳＷに接続し、共通電極ＣＥとの間に液晶容量ＣＬＱを形成している。また、画素電極ＰＥと共通電極ＣＥとの間には、保持容量ＣＳＴも形成されている。全ての共通電極ＣＥは、互いに電気的に接続し、共通電源ＶＣＯＭに接続している。

【0016】

走査線ドライバＧＤは、第１走査線Ｇ１から第ｊ走査線Ｇｊまで順次選択し、１水平走査時間の間、各々の走査線Ｇへ走査電圧を供給する。正又は負のバイアス電圧である走査電圧は、第１走査線Ｇ１に接続された画素スイッチング素子ＰＳＷの制御電極へ供給され、画素スイッチング素子ＰＳＷを介した信号線Ｄと画素電極ＰＥとの電気的接続（オン状態−オフ状態）を制御する。信号線ドライバＳＤは、第１走査線Ｇ１の水平走査時間中、第１走査線Ｇ１に接続した画素スイッチング素子ＰＳＷへ信号線Ｄを介してデータ信号を供給する。この画素スイッチング素子ＰＳＷがオン状態の場合、階調信号であるデータ信号が、対応する画素スイッチング素子ＰＳＷを介して画素電極ＰＥへ書き込まれ、液晶容量ＣＬＱ及び保持容量ＣＳＴによって保持される。同様に、信号線ドライバＳＤは、第２走査線Ｇ２〜第ｊ走査線Ｇｊの各水平走査時間中に、対応する画素電極ＰＥへデータ信号を書き込む。このように形成された共通電極ＣＥと画素電極ＰＥとの電位差が、液晶層ＬＱ中の液晶分子の配向を制御する。

【0017】

ところで、表示装置ＤＳＰが複数の信号線ドライバＳＤを備えている場合、各信号線ドライバＳＤに階調電圧を供給する電源回路８５の性能誤差によって、各々の信号線ドライバＳＤで生成されるデータ信号の電位レベルに誤差が生じる恐れがある。このような場合、データ信号の電位誤差に応じた容量誤差が各液晶容量ＣＬＱに生じ、表示装置ＤＳＰの表示ムラとなる恐れがある。そこで、本発明者らは、表示ムラを抑制することができる表示装置ＤＳＰとして、以下の第１実施形態及び第２実施形態を見出した。この第１実施形態について、図４乃至図１０を用いて説明する。また、この第２実施形態について、図１１乃至図１５を用いて説明する。

【0018】

図４は、第１実施形態に係る４分割された表示領域を有する分割駆動方式の表示装置ＤＳＰの一例を示すブロック図である。
表示パネルＰＮＬは、表示領域ＤＡに、第１分割表示領域ＤＡ１、第２分割表示領域ＤＡ２、第３分割表示領域ＤＡ３、及び第４分割表示領域ＤＡ４を有している。図示した例では、表示領域ＤＡは矩形形状であり、各分割表示領域も矩形形状である。第１分割表示領域ＤＡ１は、第３分割表示領域ＤＡ３の対角に位置し、第２分割表示領域ＤＡ２は、第４分割表示領域ＤＡ４の対角に位置している。第１分割表示領域ＤＡ１及び第３分割表示領域ＤＡ３は、共に第２分割表示領域ＤＡ２及び第４分割表示領域ＤＡ４に隣接している。第１分割表示領域ＤＡ１、第２分割表示領域ＤＡ２、第３分割表示領域ＤＡ３、及び第４分割表示領域ＤＡ４は、例えば、協働して１つの画像を表示する。

【0019】

表示パネルＰＮＬは、非表示領域ＮＤＡに、第１信号線ドライバＳＤ１、第２信号線ドライバＳＤ２、第３信号線ドライバＳＤ３、第４信号線ドライバＳＤ４、第１走査線ドライバＧＤ１、第２走査線ドライバＧＤ２、第３走査線ドライバＧＤ３、及び第４走査線ドライバＧＤ４を備えている。表示装置ＤＳＰは、第１回路基板１、第２回路基板２、第３回路基板３、及び第４回路基板４を備えている。第１信号線ドライバＳＤ１及び第１走査線ドライバＧＤ１は、第１分割表示領域ＤＡ１の近傍に位置しており、第１回路基板１に接続している。同様に、第２信号線ドライバＳＤ２乃至第４信号線ドライバＳＤ４及び第２走査線ドライバＧＤ２乃至第４走査線ドライバＧＤ４は、それぞれ第２分割表示領域ＤＡ２乃至第４分割表示領域ＤＡ４の近傍に位置し、それぞれ第２回路基板２乃至第４回路基板４に接続している。

【0020】

第１分割表示領域ＤＡ１は、第１信号線ドライバＳＤ１からデータ信号を供給され、第１走査線ドライバＧＤ１から走査信号を供給される。同様に、各分割表示領域に対応するデータ信号及び走査信号が、第２信号線ドライバＳＤ２及び第２走査線ドライバＧＤ２から第２分割表示領域ＤＡ２に供給され、第３信号線ドライバＳＤ３及び第３走査線ドライバＧＤ３から第３分割表示領域ＤＡ３に供給され、第４信号線ドライバＳＤ４及び第４走査線ドライバＧＤ４から第４分割表示領域ＤＡ４へ供給される。

【0021】

第１信号線ドライバＳＤ１及び第１走査線ドライバＧＤ１は、第１回路基板１から、表示データや階調電圧等を供給される。同様に、各ドライバに対応する表示データや階調電圧が、第２回路基板２から第２信号線ドライバＳＤ２及び第２走査線ドライバＧＤ２に供給され、第３回路基板３から第３信号線ドライバＳＤ３及び第３走査線ドライバＧＤ３に供給され、第４回路基板４から第４信号線ドライバＳＤ４及び第４走査線ドライバＧＤ４に供給される。

【0022】

以上の様に、表示装置ＤＳＰは、複数の分割表示領域を有する表示領域ＤＡに画像を表示する表示パネルＰＮＬと、各々の分割表示領域へ対応するデータ信号を供給する複数の信号線ドライバと、データ信号を生成するための階調電圧を各々の信号線ドライバへ供給する複数の回路基板と、を備えている。

【0023】

図５は、第１実施形態に係る表示装置の回路基板とその回路構成例を示す図である。なお、図５は、第１回路基板１乃至第４回路基板４において階調電圧が生成されている状態を図示している。
表示装置ＤＳＰは、第１接続部５１、第２接続部５２、及び第３接続部５３を備えている。第１接続部５１は、第１回路基板１と第２回路基板２とを接続している。第２接続部５２は、第２回路基板２と第３回路基板３とを接続している。第３接続部５３は、第３回路基板３と第４回路基板４とを接続している。各接続部は、例えば、ＦＦＣ（Flexible Flat Cable）ケーブルやＦＰＣ（Flexible Printed Circuit）ケーブルであり、接続部品は限定されない。第１接続部５１は第１接続配線５１１を備えており、第２接続部５２は第２接続配線５２１を備えており、第３接続部５３は第３接続配線５３１を備えている。即ち、各々の接続配線及び回路基板は、交互に接続されている。この例では、第２回路基板２をマスタ基板２として扱うことにする。

【0024】

第１回路基板１は、電源回路（ＤＣ／ＤＣ）１２１、階調電圧生成回路（ＧＶＧ）１２３、出力スイッチング回路（ＳＷ１）１４０、入力スイッチング回路（ＳＷ２）１４１、ダイオード１２２、第１ノードＮ１１、第２ノードＮ１２、第３ノードＮ１３、及び第４ノードＮ１４を備えている。また、図示を省略した表示制御回路１８４を備えている。

【0025】

第１ノードＮ１１は、第１接続配線５１１に接続された回路上に配置されている。出力スイッチング回路１４０は、電源回路１２１と第１ノードＮ１１とを接続する回路上に配置され、電源回路１２１から第１ノードＮ１１への電圧供給を制御している。第２ノードＮ１２は、出力スイッチング回路１４０と第１接続配線５１１とを接続する回路上に配置され、入力スイッチング回路１４１を介して階調電圧生成回路１２３に接続されている。入力スイッチング回路１４１は、第２ノードＮ１２から階調電圧生成回路１２３への電圧供給を制御している。第３ノードＮ１３は、電源回路１２１と出力スイッチング回路１４０とを接続する回路上に配置されている。第４ノードＮ１４は、入力スイッチング回路１４１と階調電圧生成回路１２３とを接続する回路上に配置されている。ダイオード１２２は、第３ノードＮ１３と第４ノードＮ１４とを接続する回路上に配置され、出力スイッチング回路１４０及び入力スイッチング回路１４１に対して並列に接続されている。また、ダイオード１２２は、電源回路１２１から階調電圧生成回路１２３に向けて順方向に接続されている。表示制御回路１８４は、制御信号ＶＤＳ１を供給することで出力スイッチング回路１４０のオフ状態とオン状態を制御し、制御信号ＶＲＳ１を供給することで入力スイッチング回路１４１のオフ状態とオン状態を制御している。各スイッチング回路は、オフ状態において電流を遮断し、オン状態において電流を通過させる。

【0026】

第２回路基板２は、第１回路基板１と同様に、電源回路２２１、階調電圧生成回路２２３、出力スイッチング回路２４０、入力スイッチング回路２４１、ダイオード２２２、第１ノードＮ２１、第２ノードＮ２２、第３ノードＮ２３、及び第４ノードＮ２４を備えている。なお、第２回路基板２において、第１ノードＮ２１は、第１接続配線５１１及び第２接続配線５２１に接続された回路上に配置されている。第２ノードＮ２２は、出力スイッチング回路２４０、第１接続配線５１１、及び第２接続配線５２１に接続された回路上に配置され、入力スイッチング回路２４１を介して階調電圧生成回路２２３に接続されている。また、図示を省略した表示制御回路２８４は、出力スイッチング回路２４０に制御信号ＶＤＳ２を供給し、入力スイッチング回路２４１に制御信号ＶＲＳ２を供給する。

【0027】

第３回路基板３も同様に、電源回路３２１、階調電圧生成回路３２３、出力スイッチング回路３４０、入力スイッチング回路３４１、ダイオード３２２、第１ノードＮ３１、第２ノードＮ３２、第３ノードＮ３３、及び第４ノードＮ３４を備えている。なお、第３回路基板３において、第１ノードＮ３１は、第２接続配線５２１及び第３接続配線５３１に接続された回路上に配置されている。第２ノードＮ３２は、出力スイッチング回路３４０、第２接続配線５２１、及び第３接続配線５３１に接続された回路上に配置され、入力スイッチング回路３４１を介して階調電圧生成回路３２３に接続されている。また、図示を省略した表示制御回路３８４は、出力スイッチング回路３４０に制御信号ＶＤＳ３を供給し、入力スイッチング回路３４１に制御信号ＶＲＳ３を供給する。

【0028】

第４回路基板４も同様に、電源回路４２１、階調電圧生成回路４２３、出力スイッチング回路４４０、入力スイッチング回路４４１、ダイオード４２２、第１ノードＮ４１、第２ノードＮ４２、第３ノードＮ４３、及び第４ノードＮ４４を備えている。なお、第４回路基板４において、第１ノードＮ４１は、第３接続配線５３１に接続された回路上に配置されている。第２ノードＮ４２は、出力スイッチング回路４４０と第３接続配線５３１とに接続された回路上に配置され、入力スイッチング回路４４１を介して階調電圧生成回路４２３に接続されている。また、図示を省略した表示制御回路４８４は、出力スイッチング回路４４０に制御信号ＶＤＳ４を供給し、入力スイッチング回路４４１に制御信号ＶＲＳ４を供給する。
各々の回路基板１乃至４は、接続された接続配線及び生成した階調電圧の供給先が異なるが、同じ回路構成を備えている。なお、マスタ基板２の制御信号ＶＤＳ２は、後述する基準電圧ＶＲＥＦ同様に、全ての回路基板１乃至４へ伝送される。各々の回路基板１乃至４において、各々の制御信号ＶＲＳ１乃至ＶＲＳ４は、制御信号ＶＤＳ２を基準として、制御信号ＶＤＳ２から一定時間を遅延した同タイミングで供給される。

【0029】

第１回路基板１乃至第４回路基板４は、配置に応じて予め基板アドレス（ＰＣＢ＿ＡＤＤ＝０，１，２，３）が割り振られており、それぞれの表示制御回路１８４、２８４、３８４、及び４８４によって、マスタ基板とスレーブ基板が決定されている。表示制御回路１８４乃至４８４は、各々対応する第１回路基板１乃至第４回路基板４の動作状態を制御することができる。マスタ基板は、自身の電源回路から全ての回路基板に基準電圧ＶＲＥＦを供給する回路基板である。スレーブ基板は、マスタ基板に備えられた電源回路から供給される基準電圧ＶＲＥＦに応じて階調電圧を生成する回路基板である。図示した例においては、第１回路基板１がＰＣＢ＿ＡＤＤ＝０で、第２回路基板２がＰＣＢ＿ＡＤＤ＝１で、第３回路基板３がＰＣＢ＿ＡＤＤ＝２で、第４回路基板４がＰＣＢ＿ＡＤＤ＝３で指定されている。また、図示した例では、ＰＣＢ＿ＡＤＤ＝１で指定される第２回路基板２がマスタ基板であり、ＰＣＢ＿ＡＤＤ＝０，２，３で指定される第１回路基板１、第３回路基板３、及び第４回路基板４がスレーブ基板である。なお、マスタ基板は、基準電圧ＶＲＥＦが各接続配線によって受ける配線抵抗を低減するため、両末端の回路基板までの電源経路が短い回路基板が指定されることが望ましい。即ち、マスタ基板は、末端の回路基板が指定されないことが望ましく、２つの接続配線が接続していることが望ましい。図示した例では、第２回路基板２又は第３回路基板３が、マスタ基板に指定されることが望ましい。マスタ基板の電源回路からすべての回路基板の基準電圧を供給する系統を基準電圧供給系統と称してもよい。

【0030】

全ての回路基板で階調電圧が生成されている際、電源回路１２１、２２１、３２１、及び４２１にはＤＣ供給モジュールＳＭから入力電圧ＶＩＮが入力されている。マスタ基板２において、出力スイッチング回路２４０及び入力スイッチング回路２４１はオン状態となっている。スレーブ基板１において、出力スイッチング回路１４０はオフ状態となっており、入力スイッチング回路１４１はオン状態となっている。スレーブ基板３及びスレーブ基板４も、スレーブ基板１と同様の状態である。

【0031】

マスタ基板２に備えられた電源回路２２１から出力された電源電圧ＶＤＤ２は、出力スイッチング回路２４０を通過して、基準電圧ＶＲＥＦとして、第１ノードＮ２１へ供給される。基準電圧ＶＲＥＦは、第２ノードＮ２２及び入力スイッチング回路２４１を通過して、供給電圧ＶＳ２として、階調電圧生成回路２２３へ供給される。階調電圧生成回路２２３は、供給電圧ＶＳ２に応じて階調電圧ＧＶ２を生成する。なお、第４ノードＮ２４の電位は、第３ノードＮ２３の電位と等しいため、ダイオード２２２を通した第３ノードＮ２３から第４ノードＮ２４への電圧の供給は行われない。

【0032】

スレーブ基板１において、マスタ基板２で生成された基準電圧ＶＲＥＦが、第１接続配線５１１を通して第１ノードＮ１１へ供給される。この基準電圧ＶＲＥＦは、第２ノードＮ１２及びオン状態の入力スイッチング回路１４１を通過して、供給電圧ＶＳ１として、階調電圧生成回路１２３へ供給される。階調電圧生成回路１２３は、供給電圧ＶＳ１に応じて階調電圧ＧＶ１を生成する。なお、電源回路１２１から出力スイッチング回路１４０へ供給される電源電圧ＶＤＤ１は、オフ状態の出力スイッチング回路１４０で遮断される。また、この例では第４ノードＮ１４と第３ノードＮ１３との電位差ＶＤＤ１−ＶＳ１がダイオード１２２の閾値電圧（電圧降下）ＶＦよりも小さいため、ダイオード１２２を通した第３ノードＮ１３から第４ノードＮ２４への電圧の供給は行われない。

【0033】

スレーブ基板３においても、スレーブ基板１同様に、基準電圧ＶＲＥＦが、マスタ基板２から第２接続配線５２１を通して第１ノードＮ３１に供給される。そして、スレーブ基板１同様に、供給電圧ＶＳ３を供給された階調電圧生成回路３２３が、階調電圧ＧＶ３を生成する。スレーブ基板４においても、スレーブ基板１同様に、基準電圧ＶＲＥＦが、マスタ基板２から第２接続配線５２１、スレーブ基板３の内部回路、及び第３接続配線５３１を通して第１ノードＮ４１に供給される。そして、スレーブ基板１同様に、供給電圧ＶＳ４を供給された階調電圧生成回路４２３が、階調電圧ＧＶ４を生成する。

【0034】

次に各回路基板における電源オンのシーケンスを、タイミングチャートを用いて説明する。
図６は、第１実施形態に係る表示装置の動作例を説明するために示したタイミングチャートである。
まず、時点ｔ１でＤＣ供給モジュールＳＭからの入力電圧ＶＩＮが入力される。このとき、各制御信号はＬｏｗであり、全ての出力スイッチング回路及び入力スイッチング回路がオフ状態である。

【0035】

次に、入力電圧ＶＩＮを供給されたマスタ基板２において、電源回路２２１が、例えば時点ｔ３で電源電圧ＶＤＤ２の上昇を開始する。各スレーブ基板においても、電源回路１２１が電源電圧ＶＤＤ１の上昇を開始し、電源回路３２１が電源電圧ＶＤＤ３の上昇を開始し、電源回路４２１が電源電圧ＶＤＤ４の上昇を開始する。この際、各電源電圧の上昇の開始タイミングには、誤差が生じる場合がある。図示した例では、マスタ基板２の電源電圧ＶＤＤ２は、入力電圧ＶＩＮの入力時点ｔ１からＴＤ０１経過後（時点ｔ３）で立ち上がりを開始する。各スレーブ基板の電源電圧ＶＤＤ１、ＶＤＤ３、及びＶＤＤ４のうち、一部は時点ｔ１からＴＤ０１経過する前に立ち上がりを開始し（時点ｔ２）、一部は時点ｔ１からＴＤ０１経過した後に立ち上がりを開始する（時点ｔ４）。

【0036】

なお、図６において、マスタ基板２における各部の電圧及び制御信号は、電圧ＶＤＤ２、制御信号ＶＤＳ２、ＶＲＳ２として示している。しかしスレーブ基板１、３及び４に関しては、各部の電圧をＶＤＤｘ、ＶＤＤｙ、ＶＳｘ、ＶＳｙ、制御信号をＶＤＳｘ、ＶＤＳｙ、ＶＲＳｘ、ＶＲＳｙとして一般化している。

【0037】

このとき、マスタ基板２において、階調電圧生成回路２２３へ供給される供給電圧ＶＳ２は、電源回路２２１からダイオード２２２を通過して第４ノードＮ２４へ供給される補助電圧である。この補助電圧の電位は、電源回路２２１の電源電圧ＶＤＤ２からダイオード２２２の電圧降下ＶＦを減じたＶＤＤ２−ＶＦとなるものとする。同様に、スレーブ基板１においては補助電圧（ＶＤＤ１−ＶＦ）が供給電圧ＶＳ１として供給され、スレーブ基板３においては補助電圧（ＶＤＤ３−ＶＦ）が供給電圧ＶＳ３として供給され、スレーブ基板４においては補助電圧（ＶＤＤ４−ＶＦ）が供給電圧ＶＳ４として供給されるものとする。

【0038】

電源電圧ＶＤＤ２の立ち上がり時点ｔ３からＴＤ１経過した時点ｔ５で、全ての回路基板において電源電圧がＨｉｇｈとなり各電源回路の出力が安定する。この時、マスタ基板２の制御信号ＶＤＳ２がＬｏｗからＨｉｇｈに切り替わり、出力スイッチング回路２４０がオン状態となる。スレーブ基板１の制御信号ＶＤＳ１はＬｏｗのまま変化せず、出力スイッチング回路１４０がオフ状態を維持する。スレーブ基板３及びスレーブ基板４においても、出力スイッチング回路３４０及び出力スイッチング回路４４０はオフ状態を維持する。

【0039】

電源電圧ＶＤＤ２の立ち上がり開始時点ｔ３からＴＤ２経過した時点ｔ６で、全ての階調電圧生成回路において各々の補助電圧が安定する。なお、ＴＤ２は、ＴＤ１よりも長い。この時点ｔ６で、全ての回路基板において制御信号ＶＲＳ１、ＶＲＳ２、ＶＲＳ３、及びＶＲＳ４が同時にＬｏｗからＨｉｇｈに切り替わり、入力スイッチング回路１４１、２４１、３４１、及び４４１が同時にオン状態となる。これによって、マスタ基板２の電源回路２２１で生成された基準電圧ＶＲＥＦが、各々の回路基板の入力スイッチング回路を通して、全ての回路基板の階調電圧生成回路へ同時に供給される。即ち、時点ｔ６で、各々の供給電圧ＶＳ１、ＶＳ２、ＶＳ３、及びＶＳ４の電位は、各補助電圧からＶＦ上昇する。

【0040】

図７は、各回路基板に備えられた電源回路間の電圧誤差の例を示す図である。
各々の電源回路は、性能のバラつきによって、電源電圧の出力を開始するタイミングに誤差が生じるのと同様に、出力する電源電圧の電位にも誤差が生じる恐れがある。例えば、電源電圧ＶＤＤ１、ＶＤＤ２、ＶＤＤ３、及びＶＤＤ４の誤差電圧は、±ｄＶである。従って、マスタ基板の電源電圧ＶＤＤ２と各スレーブ基板の電源電圧ＶＤＤ１、ＶＤＤ３、又はＶＤＤ４との最大電位差は、２ｄＶである。全ての回路基板が基準電圧ＶＲＥＦに応じた階調電圧を生成するには、階調電圧生成時にダイオードを通した階調電圧生成回路への電圧の供給が停止する必要がある。即ち、各スレーブ基板において、第４ノードと第３ノードとの電位差がダイオードの閾値電圧ＶＦよりも小さい必要がある。マスタ基板の出力スイッチング回路（ＳＷ１）がオンし、スレーブ基板の出力スイッチング回路（ＳＷ１）がオフし、全ての入力スイッチング回路（ＳＷ２）がオンした状態では、マスタ基板とスレーブ基板との電源電圧の誤差によって生じるスレーブ基板における第４ノードと第３ノードとの最大電位差は２ｄＶとなるので、本実施形態において、各々のダイオード及び電源回路は、ＶＦ＞２ｄＶとなることが望ましい。

【0041】

なお、本実施形態においては、表示装置ＤＳＰは、入力スイッチング回路１４１、２４１、３４１、及び４４１を備えているが、これらの入力スイッチング回路を備えていなくてもよい。つまり、マスタ基板２から出力する基準電圧ＶＲＥＦを階調電圧生成回路１２３、２２３、３２３、及び４２３へ直接供給してもよい。このような表示装置ＤＳＰにおいては、例えば、各々の回路基板に備えられた出力スイッチング回路によって、基準電圧ＶＲＥＦの供給タイミングを制御することができる。即ち、表示装置ＤＳＰは、マスタ基板２に備えられた出力スイッチング回路２４０だけをオン状態とするタイミングで、全ての供給電圧ＶＳ１、ＶＳ２、ＶＳ３、及びＶＳ４に基準電圧ＶＲＥＦが同時に供給されてもよい。このとき、スレーブ基板１、３、及び４に備えられた出力スイッチング回路１４０、３４０、及び４４０は、オフ状態を維持している。

【0042】

以上の様に、第１実施形態において、マスタ基板１に備えられた１つの電源回路２２１から出力された基準電圧ＶＲＥＦが、供給電圧ＶＳ１、ＶＳ２、ＶＳ３、及びＶＳ４として、全ての階調電圧生成回路１２３、２２３、３２３、及び４２３へ供給され、各階調電圧ＧＶ１、ＧＶ２、ＧＶ３、及びＧＶ４が生成される。従って、本実施形態によれば、各電源回路から出力される電源電圧の電位誤差に起因した階調電圧のズレを抑制することができ、各分割表示領域間での輝度段差や表示ムラの発生を抑制することができる。また、表示装置ＤＳＰは、入力スイッチング回路１４１、２４１、３４１、及び４４１によって、基準電圧ＶＲＥＦの各階調電圧生成回路１２３、２２３、３２３、及び４２３への供給タイミングを制御することができる。従って、本実施形態によれば、各々の階調電圧ＧＶ１、ＧＶ２、ＧＶ３、及びＧＶ４の出力タイミングを一致させることができ、各分割表示領域間での表示画像の乱れを抑制することができる。即ち、本実施形態によれば、表示品位の改善が可能な高精細の表示装置ＤＳＰを提供することができる。

【0043】

ところで、信号線ドライバＳＤは、仕様上、駆動条件として階調電圧と駆動用電圧とが同時に入力される必要がある。第１実施形態においては、基準電圧ＶＲＥＦの供給が開始される前に、各々の階調電圧生成回路１２３、２２３、３２３、及び４２３に対して、ダイオード１２２、２２２、３２２、及び４２２を介して電源電圧ＶＤＤ１乃至ＶＤＤ４が補助電圧（ＶＤＤ１−ＶＦ、ＶＤＤ２−ＶＦ、ＶＤＤ３−ＶＦ、ＶＤＤ４−ＶＦ）として供給される。このように、電源投入直後の非同期タイミングでは、補助電圧が利用される。この補助電圧により非同期タイミングにおいては、信号線ドライバＳＤは既に駆動条件を満たしている。次に、各回路基板１乃至４が同期して階調電圧ＧＶ１乃至ＧＶ４を出力する同期タイミングにおいては、駆動用電源として、図６、図７で説明した様にＶＤＤｘは安定化している。このように、階調電圧生成回路の出力が安定する前の、過電流が流れる恐れのある過渡期が上記の非同期タイミングと重なる。そして、同期タイミングにおいては、階調電圧生成回路の出力が安定するため、ラッチアップの発生を抑制することができる。

【0044】

次に第１実施形態の変形例について、図８乃至図１０を用いて順に説明する。なお、以下の変形例においては、表示装置ＤＳＰは、第１実施形態と同様の効果を得ることができる。
図８は、第１変形例に係る表示装置の回路基板とその回路構成例を示す図である。
本変形例は、各々の回路基板において、第１ノードと階調電圧生成回路との間に接続され、互いに並列に接続した複数の入力スイッチング回路を備えている点で、第１実施形態と相違している。また、本変形例は、各々の回路基板において、入力スイッチング回路に直列に接続され、接続配線の配線抵抗と同等の抵抗値を有する入力側抵抗器を備えている点でも、第１実施形態と相違している。

【0045】

第１回路基板１において、第１ノードＮ１１と第４ノードＮ１４とを接続する回路が４つの経路に分岐している。第１の経路の回路上に第１入力スイッチング回路（ＳＷ３）１４２及び第１入力側抵抗器１５１が備えられている。第２の経路の回路上に第２入力スイッチング回路（ＳＷ４）１４３及び第２入力側抵抗器１５２が備えられている。第３の経路の回路上に第３入力スイッチング回路（ＳＷ５）１４４及び第３入力側抵抗器１５３が備えられている。第４の経路の回路上に第４入力スイッチング回路（ＳＷ６）１４５が備えられている。第１入力スイッチング回路１４２は制御信号ＶＲＳ１Ａ１によって制御され、第２入力スイッチング回路１４３は制御信号ＶＲＳ１Ａ２によって制御され、第３入力スイッチング回路１４４は制御信号ＶＲＳ１Ｂ１によって制御され、第４入力スイッチング回路１４５は制御信号ＶＲＳ１Ｂ２によって制御される。

【0046】

第１接続配線５１１の抵抗値は、Ｒ５１である。第２接続配線５２１の抵抗値は、Ｒ５２である。第３接続配線５３１の抵抗値は、Ｒ５３であり、Ｒ５１と等しいものとする。第１入力側抵抗器１５１の抵抗値Ｒ１は、Ｒ５１＋２×Ｒ５２と等しいものとする。第２入力側抵抗器１５２の抵抗値Ｒ２は、２×Ｒ５２と等しい。第３入力側抵抗器１５３の抵抗値Ｒ３は、Ｒ５１と等しいものとする。

【0047】

第２回路基板２は、第１回路基板１と同じ回路構成を備えている。即ち、第１入力スイッチング回路２４２、抵抗値Ｒ１の第１入力側抵抗器２５１、第２入力スイッチング回路２４３、抵抗値Ｒ２の第２入力側抵抗器２５２、第３入力スイッチング回路２４４、抵抗値Ｒ３の第３入力側抵抗器２５３、及び第４入力スイッチング回路２４５が備えられている。第３回路基板３も同様に、第１入力スイッチング回路３４２、抵抗値Ｒ１の第１入力側抵抗器３５１、第２入力スイッチング回路３４３、抵抗値Ｒ２の第２入力側抵抗器３５２、第３入力スイッチング回路３４４、抵抗値Ｒ３の第３入力側抵抗器３５３、及び第４入力スイッチング回路３４５が備えられている。第４回路基板４も同様に、第１入力スイッチング回路４４２、抵抗値Ｒ１の第１入力側抵抗器４５１、第２入力スイッチング回路４４３、抵抗値Ｒ２の第２入力側抵抗器４５２、第３入力スイッチング回路４４４、抵抗値Ｒ３の第４入力側抵抗器４５３、及び第４入力スイッチング回路４４５が備えられている。
第１実施形態と同様に、本変形例においても、第２回路基板２がマスタ基板として機能するものとし、第１回路基板１、第３回路基板３、及び第４回路基板４がスレーブ基板として機能するものとする。

【0048】

階調電圧の生成時には、スレーブ基板１において、第２入力スイッチング回路１４３はオン状態であり、第１出力スイッチング回路１４０、第１入力スイッチング回路１４２、第３入力スイッチング回路１４４、及び第４入力スイッチング回路１４５はオフ状態となる。このとき、マスタ基板２から第１接続配線５１１を通して供給された基準電圧ＶＲＥＦが、第２の経路の第２入力スイッチング回路１４３及び第２入力側抵抗器１５２を通過して供給電圧ＶＳ１となる。マスタ基板２において、第１出力スイッチング回路２４０、第１入力スイッチング回路２４２はオン状態であり、第２入力スイッチング回路２４３、第３入力スイッチング回路２４４、及び第４入力スイッチング回路２４５はオフ状態となる。このとき、基準電圧ＶＲＥＦは、第１の経路の第１入力スイッチング回路２４２及び第１入力側抵抗器２５１を通過して供給電圧ＶＳ２となる。スレーブ基板３において、第３入力スイッチング回路３４４はオン状態であり、第１出力スイッチング回路３４０、第１入力スイッチング回路３４２、第２入力スイッチング回路３４３、及び第４入力スイッチング回路３４５はオフ状態となる。このとき、マスタ基板２から第２接続配線５２１を通して供給された基準電圧ＶＲＥＦが、第３の経路の第３入力スイッチング回路３４４及び第３入力側抵抗器３５３を通過して供給電圧ＶＳ３となる。スレーブ基板４において、第４入力スイッチング回路４４５はオン状態であり、第１出力スイッチング回路４４０、第１入力スイッチング回路４４２、第２入力スイッチング回路４４３、及び第３入力スイッチング回路４４４はオフ状態となる。このとき、マスタ基板２から第２接続配線５２１及び第３接続配線５３１を通して供給された基準電圧ＶＲＥＦが、第４の経路の第４入力スイッチング回路４４５を通過して供給電圧ＶＳ４となる。マスタ基板２における基準電圧ＶＲＥＦは電源電圧ＶＤＤ２と等しいため、各接続配線及び入力側抵抗器における電圧降下によって、各供給電圧ＶＳ１、ＶＳ２、ＶＳ３、及びＶＳ４は以下の様に等しくなる。なお、各々の階調電圧生成回路における消費電流をＩとする。各抵抗器及び接続配線を流れる電流は、第１入力側抵抗器２５１においてＩ、第１接続配線５１１においてＩ、第２入力側抵抗器１５２においてＩ、第２接続配線５２１において２Ｉ、第３入力側抵抗器３５３においてＩ、第３接続配線５３１においてＩとなるものとする。
ＶＳ１＝ＶＤＤ２−Ｉ×Ｒ５１−Ｉ×Ｒ２＝ＶＤＤ２−Ｉ×Ｒ５１−２×Ｉ×Ｒ５２
ＶＳ２＝ＶＤＤ２−Ｉ×Ｒ１＝ＶＤＤ２−Ｉ×Ｒ５１−２×Ｉ×Ｒ５２
ＶＳ３＝ＶＤＤ２−２Ｉ×Ｒ５２−Ｉ×Ｒ３＝ＶＤＤ２−Ｉ×Ｒ５１−２×Ｉ×Ｒ５２
ＶＳ４＝ＶＤＤ２−２Ｉ×Ｒ５２−Ｉ×Ｒ５３＝ＶＤＤ２−Ｉ×Ｒ５１−２×Ｉ×Ｒ５２
このように、各抵抗器の抵抗値は、各接続配線のインピーダンスに応じて、各階調電圧生成回路への供給電圧が略等しくなるように選択される。

【0049】

以上の様な変形例によれば、表示装置ＤＳＰは、第１接続配線５１１、第２接続配線５２１、及び第３接続配線５３１における基準電圧ＶＲＥＦの電圧降下による各供給電圧ＶＳ１、ＶＳ２、ＶＳ３、及びＶＳ４の電圧誤差を抑制することができるため、各階調電圧ＧＶ１、ＧＶ２、ＧＶ３、及びＧＶ４のズレを抑制することができる。従って、本変形によれば、表示装置ＤＳＰは、更に表示品位を向上させることができる。

【0050】

図９は、第２変形例に係る表示装置の回路基板とその回路構成例を示す図である。
本変形例は、第１接続部５１に更に第４接続配線５１２を備え、第２接続部５２に更に第５接続配線５２２を備え、第３接続部５３に更に第６接続配線５３２を備えている点で、第１変形例と相違している。なお、第１接続配線５１１、第２接続配線５２１、及び第３接続配線５３１が第１系統接続配線に相当し、第４接続配線５１２、第５接続配線５２２、及び第６接続配線５３２が第２系統接続配線に相当する。また、第１系統接続配線と出力スイッチング回路とは出力側抵抗器を介して接続されている。即ち、出力側抵抗器の電圧降下によって、第１系統接続配線に供給される第１基準電圧ＶＲＥＦＡの電位は、第２系統接続配線に供給される第２基準電圧ＶＲＥＦＢの電位と異なっている。

【0051】

第１回路基板１は、出力スイッチング回路１４０と第１系統接続配線とを接続する回路上に出力側抵抗器１５４を備えている。第１の経路及び第２の経路は第１接続配線５１１に接続している。第３の経路及び第４の経路は第４接続配線５１２に接続している。また、第１の経路の回路上には第１入力スイッチング回路１４２に直列に第４入力側抵抗器１５５が備えられている。第３の経路の回路上には第３入力スイッチング回路１４４に直列に第５入力側抵抗器１５６が備えられている。

【0052】

第１接続配線５１１及び第４接続配線５１２の抵抗値は、Ｒ５１である。第２接続配線５２１及び第５接続配線５２２の抵抗値は、Ｒ５２である。第３接続配線５３１及び第６接続配線５３２の抵抗値は、Ｒ５３であり、Ｒ５１と等しいものとする。出力側抵抗器１５４の抵抗値Ｒ４は、Ｒ５２と等しいものとする。第４入力側抵抗器１５５の抵抗値Ｒ５は、Ｒ５１と等しいものとする。第５入力側抵抗器１５６の抵抗値Ｒ６は、Ｒ５１と等しいものとする。

【0053】

第２回路基板２は、第１回路基板１と同じ回路構成を備えている。即ち、抵抗値Ｒ４の出力側抵抗器２５４、第１入力スイッチング回路２４２に直列に接続された抵抗値Ｒ５の第４入力側抵抗器２５５、及び第３入力スイッチング回路２４４に直列に接続された抵抗値Ｒ６の第５入力側抵抗器２５６が備えられている。第３回路基板３も同様に、抵抗値Ｒ４の出力側抵抗器３５４、第１入力スイッチング回路３４２に直列に接続された抵抗値Ｒ５の第４入力側抵抗器３５５、及び第３入力スイッチング回路３４４に直列に接続された抵抗値Ｒ６の第５入力側抵抗器３５６が備えられている。第４回路基板４も同様に、抵抗値Ｒ４の出力側抵抗器４５４、第１入力スイッチング回路４４２に直列に接続された抵抗値Ｒ５の第４入力側抵抗器４５５、及び第３入力スイッチング回路４４４に直列に接続された抵抗値Ｒ６の第５入力側抵抗器４５６が備えられている。
本変形例においても、第２回路基板２がマスタ基板として機能するものとし、第１回路基板１、第３回路基板３、及び第４回路基板４がスレーブ基板として機能するものとする。

【0054】

階調電圧の生成時には、スレーブ基板１において、第２入力スイッチング回路１４３はオン状態であり、第１出力スイッチング回路１４０、第１入力スイッチング回路１４２、第３入力スイッチング回路１４４、及び第４入力スイッチング回路１４５はオフ状態となる。このとき、マスタ基板２から第１接続配線５１１を通して供給された第１基準電圧ＶＲＥＦＡが、第２の経路の第２入力スイッチング回路１４３を通過して供給電圧ＶＳ１となる。マスタ基板２において、第１出力スイッチング回路２４０、第１入力スイッチング回路２４２はオン状態であり、第２入力スイッチング回路２４３、第３入力スイッチング回路２４４、及び第４（２４５はオフ状態となる。このとき、第１基準電圧ＶＲＥＦＡは、第１の経路の第１入力スイッチング回路２４２及び第４入力側抵抗器２５５を通過して供給電圧ＶＳ２となる。スレーブ基板３において、第３入力スイッチング回路３４４はオン状態であり、第１出力スイッチング回路３４０、第１入力スイッチング回路３４２、第２入力スイッチング回路３４３、第４入力スイッチング回路３４５はオフ状態となる。このとき、マスタ基板２から第５接続配線５２２を通して供給された基準電圧ＶＲＥＦＢが、第３の経路の第３入力スイッチング回路３４４及び第５入力側抵抗器３５６を通過して供給電圧ＶＳ３となる。スレーブ基板４において、第４入力スイッチング回路４４５はオン状態であり、第１出力スイッチング回路４４０、第１入力スイッチング回路４４２、第２入力スイッチング回路４４３、及び第３入力スイッチング回路４４４はオフ状態となる。このとき、マスタ基板２から第５接続配線５２２及び第６接続配線５３２を通して供給された基準電圧ＶＲＥＦＢが、第４の経路の第４入力スイッチング回路４４５を通過して供給電圧ＶＳ４となる。各接続配線、出力側抵抗器、及び入力側抵抗器における電圧降下によって、各供給電圧ＶＳ１、ＶＳ２、ＶＳ３、及びＶＳ４は以下の様に等しくなる。なお、各々の階調電圧生成回路における消費電流をＩとする。各抵抗器及び接続配線を流れる電流は、出力側抵抗器２５４において２Ｉ、第４入力側抵抗器２５５においてＩ、第１接続配線５１１においてＩ、第５接続配線５２２において２Ｉ、第５入力側抵抗器３５６においてＩ、第６接続配線５３２においてＩとなるものとする。
ＶＳ１＝ＶＤＤ２−２Ｉ×Ｒ４−Ｉ×Ｒ５１＝ＶＤＤ２−Ｉ×Ｒ５１−２×Ｉ×Ｒ５２
ＶＳ２＝ＶＤＤ２−２Ｉ×Ｒ４−Ｉ×Ｒ５＝ＶＤＤ２−Ｉ×Ｒ５１−２×Ｉ×Ｒ５２
ＶＳ３＝ＶＤＤ２−２Ｉ×Ｒ５２−Ｉ×Ｒ６＝ＶＤＤ２−Ｉ×Ｒ５１−２×Ｉ×Ｒ５２
ＶＳ４＝ＶＤＤ２−２Ｉ×Ｒ５２−Ｉ×Ｒ５３＝ＶＤＤ２−Ｉ×Ｒ５１−２×Ｉ×Ｒ５２
例えば、ＶＤＤ２＝１２［Ｖ］であり、Ｒ４＝Ｒ５２＝１［Ω］であり、Ｒ５＝Ｒ６＝Ｒ５１＝Ｒ５３＝０．３［Ω］であり、Ｉ＝０．０２［Ａ］であるとした場合、各々の供給電圧は以下の様になる。
ＶＳ１＝ＶＳ２＝ＶＳ３＝ＶＳ４＝１２−０．０２×０．３−２×０．０２×１＝１１．９５４［Ｖ］

【0055】

以上の様な変形例によれば、表示装置ＤＳＰは、各々の出力側抵抗器及び入力側抵抗器の抵抗値を小さくすることができる。

【0056】

図１０は、第３変形例に係る表示装置の回路基板とその回路構成例を示す図である。
本変形例は、第１回路基板１において、電源回路１２１と第１ノードＮ１１とを接続する回路上に、出力スイッチング回路ではなく、電源回路１２１から第１ノードＮ１１に向けて順方向に接続されたダイオード１２４を備えている点で、第１実施形態と相違している。また、本変形例においては、第２ノードＮ１２と階調電圧生成回路１２３とは入力スイッチング回路を介さずに接続している。第２回路基板２、第３回路基板３、及び第４回路基板４は、第１回路基板１と同じ回路構成を備えている。従って、第２回路基板２も、電源回路２２１から第１ノードＮ２１に向けて順方向に接続されたダイオード２２４を備えている。第３回路基板３も、電源回路３２１から第１ノードＮ３１に向けて順方向に接続されたダイオード２２４を備えている。第４回路基板４も、電源回路４２１から第１ノードＮ４１に向けて順方向に接続されたダイオード２２４を備えている。

【0057】

各々の電源回路１２１、２２１、３２１、及び４２１は、図７に図示した様に、性能バラつきによって、出力する電源電圧に電位誤差が生じる。電源電圧ＶＤＤ１、ＶＤＤ２、ＶＤＤ３、及びＶＤＤ４のうち、最も電位が高い電源電圧を出力する電源回路を備えた回路基板がマスタ基板として機能し、その他の回路基板がスレーブ基板として振る舞う。即ち、第１実施形態、第１変形例、及び第２変形例の様に、各回路基板に割り振られたアドレス（ＰＣＢ＿ＡＤＤ＝０，１，２，３）に応じてマスタ基板が選択されるのではなく、電源電圧の大小によって、自動的にマスタ基板が決定される。

【0058】

図示した例において、マスタ基板は、第３回路基板３である。マスタ基板３において、電源回路３２１から出力された電源電圧ＶＤＤ３はダイオード３２４を通過して、第１ノードＮ３１に基準電圧ＶＲＥＦとして供給される。なお、基準電圧ＶＲＥＦの電位は、電源電圧ＶＤＤ３からダイオード３２４の電圧降下ＶＦＡを減じたＶＤＤ３−ＶＦＡとなる。基準電圧ＶＲＥＦは、第３ノードＮ３２を通過して、階調電圧生成回路３２３に供給される。基準電圧ＶＲＥＦは、各スレーブ基板に備えられた階調電圧生成回路１２３、２２３、及び４２３にも供給される。

【0059】

なおこの時、例えば、スレーブ基板４において階調電圧ＧＶ４を作成する際、ダイオード４２４を通した電源電圧ＶＤＤ４の供給は遮断されている。即ち、ダイオード４２４は、逆バイアス、又は、順バイアスかつ電圧降下ＶＦＡより小さな電圧差が印加されている。

【0060】

以上の様な変形例においては、表示装置ＤＳＰは、各回路基板の部品を削減し、製造コストを低減することができる。

【0061】

次に、図１１乃至図１２を用いて、第２実施形態について説明する。
図１１は、第２実施形態に係る２分割された表示領域を有する分割駆動方式表示装置ＤＳＰの概略を示す図である。
表示パネルＰＮＬは、ホストデバイスＨＯＳと対向し、ホストデバイスＨＯＳは、バッテリＢＡＴと対向している。ホストデバイスＨＯＳは、表示パネルＰＮＬの裏面に位置し、表示パネルＰＮＬとバッテリＢＡＴとの間に位置している。なお、表示パネルＰＮＬにおいて、表示領域ＤＡの位置する側を表面とし、表面の反対側を裏面とする。図示を省略しているが、バッテリＢＡＴは、ホストデバイスＨＯＳに接続し、駆動電圧を供給している。

【0062】

表示パネルＰＮＬは、例えば長方形状をしている。表示パネルは、非表示領域ＮＤＡに、第１走査線ドライバＧＤ１、第２走査線ドライバＧＤ２、第１信号線ドライバＳＤ１、及び第２信号線ドライバＳＤ２を備えている。図示した例では、第１走査線ドライバＧＤ１及び第２走査線ドライバＧＤ２は、表示パネルＰＮＬの長辺に沿って配置され、表示領域ＤＡを挟んで対向している。また、第１信号線ドライバＳＤ１及び第２信号線ドライバＳＤ２は、表示パネルＰＮＬの短辺に沿って配置され、表示領域ＤＡを挟んで対向している。表示パネルＰＮＬは、例えば、第１信号線ドライバＳＤ１が配置された短辺において、第１フレキシブルプリント基板ＦＰＣ１を介してホストデバイスＨＯＳに接続されている。また、表示パネルＰＮＬは、第２信号線ドライバＳＤ２が配置された短辺において、第２フレキシブルプリント基板ＦＰＣ２を介してホストデバイスＨＯＳに接続されている。

【0063】

長方形状の表示領域ＤＡは、第１分割表示領域ＤＡ１及び第２分割表示領域ＤＡ２を有している。第１分割表示領域ＤＡ１と第２分割表示領域ＤＡ２との境界は、表示領域ＤＡを長辺方向で二等分している。第１分割表示領域ＤＡ１は、第１走査線ドライバＧＤ１、第２走査線ドライバＧＤ２、及び第１信号線ドライバＳＤ１に隣接している。第２分割表示領域ＤＡ２は、第１走査線ドライバＧＤ１、第２走査線ドライバＧＤ２、及び第２信号線ドライバＳＤ２に隣接している。第１分割表示領域ＤＡ１は、第１信号線ドライバＳＤ１からデータ信号を供給される。第２分割表示領域ＤＡ２は、第２信号線ドライバＳＤ２からデータ信号を供給される。

【0064】

図１２は、第２実施形態に係る表示装置の回路基板とその回路構成例を示す図である。
第１信号線ドライバＳＤ１は、例えば、第１実施形態に図示した回路基板の機能の少なくとも一部を兼ね備えている。図示した例では、第１信号線ドライバＳＤ１は、電源回路（ＤＣ／ＤＣ）１６０と、階調電圧生成回路１７０とを備えている。電源回路１６０は、階調電圧生成回路１７０の一端１７０ａに第１出力スイッチング回路（ＳＷ１）１６３を介して接続されている。また、電源回路１６０は、階調電圧生成回路１７０の他端１７０ｂに第２出力スイッチング回路（ＳＷ２）１６４を介して接続されている。第１出力スイッチング回路１６３と一端１７０ａとを接続する回路上に第１ノード１６１が配置され、第２出力スイッチング回路１６４と他端１７０ｂとを接続する回路上に第２ノード１６２が配置されている。第１ノード１６１から第１接続配線５５が延出し、第２ノード１６２から第２接続配線５６が延出している。階調電圧生成回路１７０は、例えば、ラダー抵抗であり、一端１７０ａから９つの抵抗器１７１乃至１７９を備えている。

【0065】

第１出力スイッチング回路１６３は、第１信号線ドライバＳＤ１の外部から供給される制御信号ＳＥＬ１１に応じて、電源回路１６０から一端１７０ａへの電圧の供給を制御している。第２出力スイッチング回路１６４は、第１信号線ドライバＳＤ１の外部から供給される制御信号ＳＥＬ１２に応じて、電源回路１６０から他端１７０ｂへの電圧の供給を制御している。制御信号ＳＥＬ１１及び制御信号ＳＥＬ１２は、例えば図１１に図示したホストデバイスＨＯＳから第１フレキシブルプリント基板ＦＰＣ１を介して供給される。

【0066】

なお電源回路（ＤＣ／ＤＣ）１６０、階調電圧生成回路１７０、及び各出力スイッチング回路（ＳＷ１）１６３、（ＳＷ２）１６４は、信号線ドライバＳＤ１と一体構成されているものとして説明したが、これらは別の回路基板に設けられても良いことは勿論である。

【0067】

第２信号線ドライバＳＤ２は、第１信号線ドライバＳＤ１と同じ回路構成を備えている。即ち、電源回路２６０が階調電圧生成回路２７０の一端２７０ａに第１出力スイッチング回路（ＳＷ１）２６３を介して接続され、電源回路２６０が階調電圧生成回路２７０の他端２７０ｂに第２出力スイッチング回路（ＳＷ２）２６４を介して接続され、第１ノード２６１が第１出力スイッチング回路２６３と一端２７０ａとを接続する回路上に配置され、第２ノード２６２が第２出力スイッチング回路２６４と他端２７０ｂとを接続する回路上に配置され、第１接続配線５５が第１ノード２６１から延出し、第２接続配線５６が第２ノード２６２から延出している。階調電圧生成回路２７０は、例えば、ラダー抵抗であり、一端２７０ａから９つの抵抗器２７１乃至２７９を備えている。図１１に図示した例えばホストデバイスＨＯＳから第２フレキシブルプリント基板ＦＰＣ２を介して、第１出力スイッチング回路２６３に制御信号ＳＥＬ２１が供給され、第２出力スイッチング回路２６４に制御信号ＳＥＬ２２が供給される。

【0068】

第１接続配線５５は、表示パネルＰＮＬに備えられており、第１ノード１６１と第１ノード２６１とを接続している。第１接続配線５５は、第１走査線ドライバＧＤ１よりも外側の非表示領域ＮＤＡに配置されて延在している。第２接続配線５６は、表示パネルＰＮＬに備えられており、第２ノード１６２と第２ノード２６２とを接続している。第２接続配線５６は、第２走査線ドライバＧＤ２よりも外側の非表示領域ＮＤＡに配置されて延在している。第１接続配線５５及び第２接続配線５６は、例えば、走査線Ｇ又は信号線Ｄと同層に、同じ材料で形成されている。

【0069】

次に、階調電圧生成時における第１信号線ドライバＳＤ１及び第２信号線ドライバＳＤ２の動作について説明する。第１信号線ドライバＳＤ１がマスタドライバとして機能し、第２信号線ドライバＳＤ２がスレーブドライバとして機能するものとする。なお、第１信号線ドライバＳＤ１及び第２信号線ドライバＳＤ２は、例えば、図示しないモード端子を備えており、モード端子から入力される選定信号によってマスタドライバを選択される。モード端子はホストデバイスＨＯＳに接続しており、ホストデバイスＨＯＳから出力される選定信号によって適宜マスタドライバが選択される。または、予めマスタドライバが決定されていてもよい。
マスタドライバＳＤ１に備えられた第１出力スイッチング回路１６３及び第２出力スイッチング回路１６４はオン状態となり、スレーブドライバＳＤ２に備えられた第１出力スイッチング回路２６３及び第２出力スイッチング回路２６４はオフ状態となる。マスタドライバＳＤ１に備えられた電源回路１６０は、第１基準電圧ＶＨＩＮ１及び第２基準電圧ＶＬＩＮ１を出力する。第１基準電圧ＶＨＩＮ１は、第１出力スイッチング回路１６３を通って、一端１７０ａに供給される。また、第１出力スイッチング回路１６３を通った第１基準電圧ＶＨＩＮ１は、第１接続配線５５を通って、スレーブドライバＳＤ２に備えられた階調電圧生成回路２７０の一端２７０ａにも供給される。第２基準電圧ＶＬＩＮ１は、第２出力スイッチング回路１６４を通って、他端１７０ｂに供給される。また、第２出力スイッチング回路１６４を通った第２基準電圧ＶＬＩＮ１は、第２接続配線５６を通って、スレーブドライバＳＤ２に備えられた階調電圧生成回路２７０の他端２７０ｂにも供給される。スレーブドライバＳＤ２に備えられた電源回路２６０から出力された第１基準電圧ＶＨＩＮ２及び第２基準電圧ＶＬＩＮ２は、第１出力スイッチング回路２６３及び第２出力スイッチング回路２６４で遮断される。

【0070】

階調電圧生成回路１７０において、一端１７０ａと抵抗器１７１との間から電位ＶＨの出力電圧が出力される。各抵抗器１７２乃至１７９の間から電位Ｖ１乃至Ｖ８の出力電圧が出力される。抵抗器１７９と他端１７０ｂとの間から電位ＶＨの出力電圧が出力される。階調電圧生成回路２７０において、一端２７０ａに供給される電圧は階調電圧生成回路１７０の一端１７０ａに供給される電圧と等しく、他端２７０ｂに供給される電圧は階調電圧生成回路１７０の他端１７０ｂに供給される電圧と等しい。また、階調電圧生成回路２７０に備えられた各抵抗器２７１乃至２７９の抵抗値は、階調電圧生成回路１７０に備えられた各抵抗器１７１乃至１７９の抵抗値と等しい。従って、階調電圧生成回路２７０からも、電位ＶＨ、ＶＬ、及びＶ１乃至Ｖ８の出力電圧が出力される。ここで、出力電圧の電位は、ＶＨ＞Ｖ１＞Ｖ８＞ＶＬなので、画素電極ＰＥの駆動電圧の振幅は、ＶＨ−ＶＬの範囲で切り替え可能である。

【0071】

本実施形態によれば、マスタドライバＳＤ１に備えられた１つの電源回路１６０から、全ての一端１７０ａ、２７０ａへ第１基準電圧ＶＨＩＮ１が供給され、全ての他端１７０ｂ、２７０ｂへ第２基準電圧ＶＬＩＮ１が供給される。これによって、第１分割表示領域ＤＡ１及び第２分割表示領域ＤＡ２における駆動振幅の電位が同レベルになるため、表示装置ＤＳＰは、輝度段差や表示ムラを抑制することができる。即ち、本実施形態によれば、表示品位の改善が可能な高精細の表示装置ＤＳＰを提供することができる。

【0072】

次に、図１３乃至図１５を用いて、第２実施形態の変形例について説明する。なお、以下の第４変形例乃至第６変形例は、第２実施形態と同様の効果を得ることができる。
図１３は、第４変形例に係る表示装置の回路基板とその回路構成例を示す図である。
本変形例は、第１信号線ドライバＳＤ１において、第１入力スイッチング回路（ＳＷ３）１９１、第２入力スイッチング回路（ＳＷ４）１９４、第１ダイオード１６５、及び第２ダイオード１６６を備えている点で、第２実施形態と相違している。この第４変形例は、階調電圧の生成開始時に、階調電圧生成回路１７０と階調電圧生成回路２７０からそれぞれ出力される階調電圧の出力タイミングのズレをなくす点に着目している。

【0073】

第１入力スイッチング回路１９１は、第１ノード１６１と一端１７０ａとを接続する回路上に配置されている。第２入力スイッチング回路１９４は、第２ノード１６２と他端１７０ｂとを接続する回路上に配置されている。第１ダイオード１６５は、第１出力スイッチング回路１６３及び第１入力スイッチング回路１９１に並列に接続され、電源回路１６０から一端１７０ａに順方向に接続されている。第２ダイオード１６６は、第２出力スイッチング回路１６４及び第２入力スイッチング回路１９４に並列に接続され、電源回路１６０から他端１７０ｂに順方向に接続されている。

【0074】

第２信号線ドライバＳＤ２も、第１信号線ドライバＳＤ１と同様の回路構成を備えている。即ち、第２信号線ドライバＳＤ２は、第１入力スイッチング回路（ＳＷ３）２９１、第２入力スイッチング回路（ＳＷ４）２９４、第１ダイオード２６５、及び第２ダイオード２６６を備えている。

【0075】

階調電圧の生成前には、第１信号線ドライバ（マスタドライバとする）ＳＤ１において、電源回路１６０から第１ダイオード１６５を通して一端１７０ａへ補助電圧が供給されている。また、電源回路１６０から第２ダイオード１６６を通して他端１７０ｂへ補助電圧が供給されている。第１ダイオード１６５及び第２ダイオード１６６での電圧降下の影響により、各々の補助電圧の電位は、第１基準電圧ＶＨＩＮ１及び第２基準電圧ＶＬＩＮ１よりも低い。第２信号線ドライバ（スレーブドライバとする）ＳＤ２においても、電源回路２６０から第１ダイオード２６５を通して一端２７０ａへ補助電圧が供給され、電源回路２６０から第２ダイオード２６６を通して他端２７０ｂへ補助電圧が供給されている。スレーブドライバＳＤ２においても、各々の補助電圧の電位は、第１基準電圧ＶＨＩＮ２及び第２基準電圧ＶＬＩＮ２よりも低い。なお、全ての信号線ドライバに備えられた出力スイッチング回路及び入力スイッチング回路はオフ状態となっている。

【0076】

電源回路１６０及び２６０の出力が安定して階調電圧の出力が安定した後、マスタドライバＳＤ１の第１出力スイッチング回路１６３及び第２出力スイッチング回路１６４がオン状態となる。次いで、第１入力スイッチング回路１９１、２９１、及び第２入力スイッチング回路１９４、２９４が、同時にオン状態となる。例えば、第１入力スイッチング回路及び第２入力スイッチング回路の切り替えは、マスタドライバの制御信号ＳＥＬ１１又は制御信号ＳＥＬ１２を基準として、制御信号ＳＥＬ１１又は制御信号ＳＥＬ１２から一定時間を遅延したタイミングで実施される。これによって、第１基準電圧ＶＨＩＮ１及び第２基準電圧ＶＬＩＮ２が、階調電圧生成回路１７０と階調電圧生成回路２７０とへ同時に供給される。即ち、階調電圧の生成が開始される。

【0077】

なお、マスタドライバＳＤ１において、第１入力スイッチング回路１９１及び第２入力スイッチング回路１９４を通して、第１基準電圧ＶＨＩＮ１及び第２基準電圧ＶＬＩＮ１の階調電圧生成回路１７０への供給が開始されると、第１ダイオード１６５及び第２ダイオード１６６の出力端と入力端との電位差が、第１ダイオード１６５及び第２ダイオード１６６の閾値電圧を下回る。従って、第１ダイオード１６５及び第２ダイオード１６６を通した補助電圧の階調電圧生成回路１７０への供給は、遮断される。スレーブドライバＳＤ２においても、第１基準電圧ＶＨＩＮ１及び第２基準電圧ＶＬＩＮ１の階調電圧生成回路２７０への供給が開始されると、第１ダイオード２６５及び第２ダイオード２６６を通した補助電圧の階調電圧生成回路２７０への供給は、遮断される。

【0078】

以上の様に、本変形例は、第１入力スイッチング回路１９１及び２９１によって、第１基準電圧ＶＨＩＮ１の階調電圧生成回路１７０及び２７０への供給タイミングを制御することができる。第２基準電圧ＶＬＩＮ１の供給タイミングについても同様である。従って、本変形例によれば、各々の階調電圧生成回路１７０及び２７０からの階調電圧の出力タイミングを一致させることができ、第１分割表示領域ＤＡ１と第２分割表示領域ＤＡ２との間での表示画像の乱れを抑制することができる。また、階調電圧の生成開始前に補助電圧が供給されることで、階調電圧生成回路の出力が安定するため、ラッチアップの発生を抑制することができる。

【0079】

図１４は、第５変形例に係る表示装置の回路基板とその回路構成を示す図である。
本変形例は、第１信号線ドライバＳＤ１において、第１入力スイッチング回路（ＳＷ５）１９２、第１抵抗器１９３、第２入力スイッチング回路（ＳＷ６）１９５、及び第２抵抗器１９６を備えている点で、第４変形例と相違している。この変形例は、第１接続配線５５及び第２接続配線５６の配線抵抗の影響を低減することを考慮している。

【0080】

第１入力スイッチング回路１９２は、第１出力スイッチング回路１６３と一端１７０ａとに接続され、第１入力スイッチング回路１９１に並列に接続されている。第１抵抗器１９３は、第１入力スイッチング回路１９２に直列に接続され、第１接続配線５５と同等の抵抗値を有するものとする。第２入力スイッチング回路１９５は、第２出力スイッチング回路１６４と他端１７０ｂとに接続され、第２入力スイッチング回路１９４に並列に接続されている。第２抵抗器１９６は、第２入力スイッチング回路１９５に直列に接続され、第２接続配線５６と同等の抵抗値を有するものとする。

【0081】

第２信号線ドライバＳＤ２も、第１信号線ドライバＳＤ１と同様の回路構成を備えている。即ち、第１入力スイッチング回路２９１に並列に接続された第１入力スイッチング（ＳＷ５）回路２９２、第１入力スイッチング回路２９２に直列に接続された第１抵抗器２９３、第２入力スイッチング回路２９４に並列に接続された第２入力スイッチング回路（ＳＷ６）２９５、及び第２入力スイッチング回路２９５に直列に接続された第２抵抗器２９６を備えている。

【0082】

階調電圧の生成時、第１信号線ドライバ（マスタドライバとする）ＳＤ１において第１出力スイッチング回路１６３及び第２出力スイッチング回路１６４はオン状態となり、第２信号線ドライバ（スレーブドライバとする）ＳＤ２において第１出力スイッチング回路２６３及び第２出力スイッチング回路２６４はオフ状態を維持する。第１入力スイッチング回路１９１、２９２はオフ状態となり、第１入力スイッチング回路１９２、２９１はオン状態となる。第２入力スイッチング回路１９４、２９５はオフ状態となり、第２入力スイッチング回路１９５、２９４はオン状態となる。即ち、マスタドライバＳＤ１に備えられた電源回路１６０から出力された第１基準電圧ＶＨＩＮ１は、第１出力スイッチング回路１６３、第１入力スイッチング回路１９２、及び第１抵抗器１９３を順に通過して、マスタドライバＳＤ１に備えられた階調電圧生成回路１７０の一端１７０ａへ供給される。電源回路１６０から出力された第１基準電圧ＶＨＩＮ１は、第１出力スイッチング回路１６３、第１接続配線５５、及び第１入力スイッチング回路２９１を順に通過して、スレーブドライバＳＤ２に備えられた階調電圧生成回路２７０の一端２７０ａへも供給される。第１抵抗器１９３、２９３の有する抵抗値Ｒ１は、第１接続配線５５の配線抵抗と等しいため、第１基準電圧ＶＨＩＮ１は、一端１７０ａへ供給される経路と一端２７０ａへ供給される経路とで同等の電圧降下を受ける。このように、各抵抗器の抵抗値は、各接続配線のインピーダンスに応じて、各階調電圧生成回路への供給電圧が略等しくなるように選択される。

【0083】

同様に、マスタドライバＳＤ１に備えられた電源回路１６０から出力された第２基準電圧ＶＬＩＮ１は、第２出力スイッチング回路１６４、第２入力スイッチング回路１９５、及び第２抵抗器１９６を順に通過して、マスタドライバＳＤ１に備えられた階調電圧生成回路１７０の他端１７０ｂへ供給される。電源回路１６０から出力された第２基準電圧ＶＬＩＮ１は、第２出力スイッチング回路１６４、第２接続配線５６、及び第２入力スイッチング回路２９４を順に通過して、スレーブドライバＳＤ２に備えられた階調電圧生成回路２７０の他端２７０ｂへも供給される。第２抵抗器１９６、２９６の有する抵抗値Ｒ２は、第２接続配線５６の配線抵抗と等しいため、第２基準電圧ＶＬＩＮ１は、他端１７０ｂへ供給される経路と他端２７０ｂへ供給される経路とで同等の電圧降下を受ける。

【0084】

以上の様な変形例によれば、表示装置ＤＳＰは、第１接続配線５５及び第２接続配線５６の配線抵抗に起因した、マスタドライバＳＤ１とスレーブドライバＳＤ２との間での階調電圧の電位レベルのズレを抑制することができる。即ち、本変形例によれば、表示装置ＤＳＰは、更に表示品位を向上させることができる。

【0085】

図１５は、第６変形例に係る表示装置の回路基板とその回路構成例を示す図である。
本変形例によれば、第１信号線ドライバＳＤ１において、第１出力スイッチング回路１６３の代わりに第３ダイオード１６７を備えており、第２出力スイッチング回路１６４の代わりに第４ダイオード１６８を備えている点で、第２実施形態と相違している。なお、第３ダイオード１６７は、電源回路１６０から第１ノード１６１に向けて順方向に接続されている。第４ダイオード１６８は、電源回路１６０から第２ノード１６２に向けて順方向に接続されている。第２信号線ドライバＳＤ２も、第１信号線ドライバＳＤ１と同様の回路構成を備えている。即ち、第２信号線ドライバＳＤ２は、電源回路２６０から第１ノード２６１に向けて順方向に接続された第３ダイオード２６７と、電源回路２６０から第２ノード２６２に向けて順方向に接続された第４ダイオード２６８とを備えている。

【0086】

第１基準電圧ＶＨＩＮ１及び第１基準電圧ＶＨＩＮ２は、図７に図示したように、電源回路の性能バラつきによって、電位誤差を有する。同様に、第２基準電圧ＶＬＩＮ１及び第２基準電圧ＶＬＩＮ２も、電位誤差を有する。第１基準電圧ＶＨＩＮ１及び第１基準電圧ＶＨＩＮ２のうち、電位の高い方が、一端１７０ａ及び一端２７０ａの両方に供給される。第２基準電圧ＶＬＩＮ１及び第２基準電圧ＶＬＩＮ２のうち、電位の高い方が、他端１７０ｂ、及び他端２７０ｂの両方に供給される。即ち、マスタドライバは事前に選択されるのではなく、自動的に決定される。

【0087】

以上の様な変形例において、表示装置ＤＳＰは、各信号線ドライバの部品を削減し、製造コストを低減することができる。

【0088】

なお、全ての実施形態及びその変形例において、各々の階調電圧のズレを抑制することができるため、各々の分割表示領域に備えられた共通電極に異なる共通電圧を供給しなくても、表示装置ＤＳＰの輝度段差や表示ムラを抑制することができる。即ち、表示装置ＤＳＰは、複数の分割表示領域に亘って形成された共通電極ＣＥを備えていてもよい。このような共通電極ＣＥは、複数の画素電極に亘って対向し、複数の分割表示領域において同電位の共通電圧が供給されるものである。この様な表示装置ＤＳＰは、表示品位を維持したまま、構造を簡略化し、製造コストを抑制することができる。

【0089】

表示装置ＤＳＰは、高精細化が進むほど、表示領域を分割して駆動する分割駆動の必要性が高くなり、本願発明が好適に適用される。更に、表示装置ＤＳＰは、駆動速度が速くなるほど、分割駆動の必要性が高くなり、本願発明が好適に適用される。例えば、画面解像度がＦＨＤ（１９２０×１０８０）を超える場合や、フレーム周波数として倍速駆動を行う場合、第１実施形態又は第２実施形態の表示装置ＤＳＰが好適に用いられる。

【0090】

なお、本願発明において、分割表示領域の数は、特に限定されるものではない。従って、表示領域が２つ以上の領域に分割されて駆動される場合、第１実施形態又は第２実施形態の表示装置ＤＳＰが、好適に用いられる。また、図１３、図１４では、図面上で表示装置が横長に示されているが、使用時は、９０度回転した状態で使用されてもよい。さらに、この表示装置は、表示領域が縦長になるように構成されてもよい。

【0091】

実施形態によると、種々の要点を備えるものであり、以下のように記述することもできる。

【0092】

（１）複数の分割表示領域ＤＡ１、ＤＡ２、ＤＡ３、ＤＡ４を有しかつ非表示領域ＮＤＡで囲まれた表示領域ＤＡに画像を表示する表示パネルＰＮＬと、前記複数の分割表示領域へ対応するデータ信号をそれぞれ供給する複数の信号線ドライバＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４と、前記複数の信号線ドライバへ前記データ信号を生成するための階調電圧ＧＶ１、ＧＶ２、ＧＶ３、ＧＶ４をそれぞれ供給する複数の回路基板１、２、３、４と、前記複数の回路基板にそれぞれ備えられた複数の電源回路１２１、２２１、３２１、４２１と、前記複数の前記回路基板にそれぞれ備えられ、対応する前記電源回路に接続された複数の階調電圧生成回路１２３、２２３、３２３、４２３と、前記複数の回路基板の中から選択された１つのマスタ基板２と、前記マスタ基板に備えられた１つの前記電源回路２２１から、すべての前記回路基板内の前記階調電圧生成回路に基準電圧ＶＲＥＦを供給するための基準電圧供給系統５１１、５２１、５３１と、を備える、表示装置。

【0093】

（２）前記複数の階調電圧生成回路１２３、２２３、３２３、４２３の基準電圧入力部にそれぞれ接続された複数のスイッチング回路ＳＷ２と、をさらに備え、前記複数の電源回路１２１、２２１、３２１、４２１の出力が立ち上がった後に同時に前記複数のスイッチング回路ＳＷ２がオンされる、（１）に記載の表示装置。

【0094】

（３）各々の前記回路基板１、２、３、４において、前記階調電圧生成回路１２３、２２３、３２３、４２３の基準電圧入力部と前記マスタ基板２内の前記電源回路２２１との間に複数のパスが構成され、各々の前記パスは抵抗値が異なり、各々の前記パスはスイッチング回路ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６を備え、前記階調電圧生成回路と前記マスタ基板の前記電源回路との間の前記基準電圧供給系統５１１、５２１、５３１のインピーダンスに応じて選択された１つのパスのスイッチング回路ＳＷ２のみがオン制御される、（１）に記載の表示装置。

【0095】

（４）前記基準電圧供給系統は、第１と第２の基準電圧ＶＲＥＦＡ、ＶＲＥＦＢの供給系統を備え、前記マスタ基板２内で前記電源回路２２１からの基準電圧は、抵抗値の異なる前記第１の基準電圧供給系統５１１、５２１、５３１と前記第２の基準電圧供給系統５１２、５２２、５３２に分岐し、前記マスタ基板から遠い回路基板内では抵抗値の低い方の基準電圧供給系統５１２、５２２、５３２からの基準電圧ＶＲＥＦＢが使用される、（１）に記載の表示装置。

【0096】

（５）前記複数の回路基板にそれぞれ備えられた複数の電源回路１２１、２２１、３２１、４２１は、それぞれ順方向にダイオード１２４、２２４、３２４、４２４を介して前記基準電圧供給系統に接続されている、（１）に記載の表示装置。

【0097】

（６）前記複数の回路基板にそれぞれ備えられた複数の電源回路１２１、２２１、３２１、４２１は、それぞれスイッチング回路ＳＷ１を介して前記基準電圧供給系統に接続されている、（１）に記載の表示装置。

【0098】

（７）第１と第２の分割表示領域ＤＡ１、ＤＡ２を有しかつ非表示領域ＮＤＡで囲まれた表示領域ＤＡに画像を表示する表示パネルＰＮＬと、階調電圧生成回路１７０、２７０と電源回路１６０、２６０をそれぞれが備え、前記階調電圧生成回路から出力される階調電圧に基づいて、前記第１と第２の分割表示領域へそれぞれ供給するためのデータ信号を生成し、前記電源回路と前記階調電圧生成回路との間にはスイッチング回路（ＳＷ１）１６３、２６３を備える、第１と第２の回路ＳＤ１、ＳＤ２と、前記第１の回路の前記階調電圧生成回路１７０の電圧供給端子１７０ａと、前記第２の回路の前記階調電圧生成回路の電圧供給端子２７０ａが基準電圧供給系統５５を介して接続され、前記第１の回路がマスタ回路となり、第２の回路がスレーブ回路となり、前記マスタ回路の前記スイッチング回路１６３がオンし、前記スレーブ回路の前記スイッチング回路２６３がオフし、前記第１の回路の前記電源回路１６０の出力する電源電圧ＶＨＩＮ１が前記第１の回路及び前記第２の回路の前記階調電圧生成回路の階調電圧生成用に用いられる、表示装置。

【0099】

（８）前記第１及び第２の階調電圧生成回路の前記基準電圧供給端子１７０ａ、２７０ａにそれぞれ接続されたスイッチング回路ＳＷ３をさらに備え、前記第１及び第２の電源回路の出力が立ち上がった後に同時に前記スイッチング回路ＳＷ３がオンされる、（７）に記載の表示装置。

【0100】

（９）前記第１及び第２の階調電圧生成回路の前記基準電圧供給端子１７０ａ、２７０ａにそれぞれ接続された第１のスイッチング回路ＳＷ３と第２のスイッチング回路ＳＷ５とをさらに備え、前記第１及び第２回路において、前記第１のスイッチング回路ＳＷ３に対して第１のパスが構成され、前記第２のスイッチング回路ＳＷ５に対して前記第１のパスとは抵抗値が異なる第２のパスが構成され、前記第２のパスの前記抵抗値は、前記第１の回路の前記電源回路１６０と前記第２の回路との間の前記接続配線５５のインピーダンスに応じて選択されている、（７）に記載の表示装置。

【0101】

（１０）前記基準電圧供給系統５５は、第１と第２の配線系統を備え、前記第１の回路ＳＤ１内で前記電源回路１６０から出力された基準電圧ＶＨＩＮ１は、抵抗値の異なる前記第１の基準電圧供給系統と前記第２の基準電圧供給系統に分岐し、前記第２の回路ＳＤ２内では抵抗値の低い方の基準電圧供給系統からの基準電圧が使用される、（７）に記載の表示装置。

【0102】

（１１）前記第１及び第２の回路のそれぞれに備えられた前記スイッチング回路ＳＷ３に対してそれぞれ並列に接続された第１のダイオード１６５及び第２のダイオード１６６を備える、（８）に記載の表示装置。

【0103】

（１２）前記第１及び第２の回路にそれぞれ備えられた第１及び第２の電源回路１６０、２６０は、それぞれスイッチング回路ＳＷ１を介して前記基準電圧供給系統５５に接続されている、（７）に記載の表示装置。

【0104】

以上説明したように、本実施形態によれば、表示品位の改善が可能な高精細の表示装置を提供することができる。
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0105】

１…第１回路基板 ２…第２回路基板 ３…第３回路基板 ４…第４回路基板
１２１、２２１、３２１、４２１…電源回路
１２３、２２３、３２３、４２３…階調電圧生成回路
１４０、２４０、３４０、４４０…出力スイッチング回路
１４１、２４１、３４１、４４１…入力スイッチング回路
１２２、２２２、３２２、４２２…ダイオード
Ｎ１１、Ｎ２１、Ｎ３１、Ｎ４１…第１ノード
Ｎ１２、Ｎ２２、Ｎ３２、Ｎ４２…第２ノード
５１１…第１接続配線 ５２１…第２接続配線 ５３１…第３接続配線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】