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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6545707
(24)【登録日】2019年6月28日
(45)【発行日】2019年7月17日
(54)【発明の名称】切換可能な２次再生経路
(51)【国際特許分類】
H03M 1/68 20060101AFI20190705BHJP
H03M 3/02 20060101ALI20190705BHJP
【ＦＩ】
H03M1/68
H03M3/02
【請求項の数】30
【全頁数】22
(21)【出願番号】特願2016-562946(P2016-562946)
(86)(22)【出願日】2015年4月10日
(65)【公表番号】特表2017-516389(P2017-516389A)
(43)【公表日】2017年6月15日
(86)【国際出願番号】US2015025329
(87)【国際公開番号】WO2015160655
(87)【国際公開日】20151022
【審査請求日】2017年10月13日
(31)【優先権主張番号】61/979,308
(32)【優先日】2014年4月14日
(33)【優先権主張国】US
(31)【優先権主張番号】14/680,830
(32)【優先日】2015年4月7日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】595158337
【氏名又は名称】シーラス ロジック，インコーポレイテッド
【氏名又は名称原語表記】Ｃｉｒｒｕｓ Ｌｏｇｉｃ，Ｉｎｃ．
(74)【代理人】
【識別番号】110000855
【氏名又は名称】特許業務法人浅村特許事務所
(72)【発明者】
【氏名】ダス、テヤスヴィ
(72)【発明者】
【氏名】メランソン、ジョン エル．
(72)【発明者】
【氏名】タッカー、ジョン、シー．
(72)【発明者】
【氏名】フェイ、シャオファン
【審査官】
竹内 亨
(56)【参考文献】
【文献】
特開平０８−１６２９５７（ＪＰ，Ａ）
【文献】
特開平０４−０７０２１５（ＪＰ，Ａ）
【文献】
特開平１１−３０８１０９（ＪＰ，Ａ）
【文献】
特開平０１−０６５９２９（ＪＰ，Ａ）
【文献】
特開平０９−２８９４５０（ＪＰ，Ａ）
【文献】
特開平０７−０３０４２６（ＪＰ，Ａ）
【文献】
特開２０１０−０５６５８７（ＪＰ，Ａ）
【文献】
特開平１１−０４１１００（ＪＰ，Ａ）
【文献】
特開昭６１−１７７８１９（ＪＰ，Ａ）
【文献】
特開平１１−０８８１８１（ＪＰ，Ａ）
【文献】
米国特許出願公開第２０１２／０２８６９８４（ＵＳ，Ａ１）
【文献】
米国特許出願公開第２０１５／０２１４９７４（ＵＳ，Ａ１）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０３Ｍ １／００−１／８８
Ｈ０３Ｍ ３／００−３／０４
(57)【特許請求の範囲】
【請求項1】
第１の処理経路と第２の処理経路とを含む複数の処理経路であって、
前記第１の処理経路は、デジタル入力信号の全体を第１の中間アナログ信号に変換するための、高電力状態及び低電力状態で動作するように構成される第１のデジタル／アナログ変換器を備え、
前記第２の処理経路は、前記デジタル入力信号の前記全体の少なくとも一部を第２の中間アナログ信号に変換するための第２のデジタル／アナログ変換器を備える、複数の処理経路と、
前記第１の中間アナログ信号と前記第２の中間アナログ信号との和を含むアナログ信号を生成するように構成される、デジタル／アナログ・ステージ出力と、
前記デジタル入力信号の大きさが閾値となる大きさを下回るとき、前記第１のデジタル／アナログ変換器を前記低電力状態で動作させるように構成される、コントローラと
を備える、処理システム。
前記第１の処理経路は、デジタル入力信号の全体を第１の中間アナログ信号に変換するための、高電力状態及び低電力状態で動作するように構成される第１のデジタル／アナログ変換器を備え、
前記第２の処理経路は、前記デジタル入力信号の前記全体の少なくとも一部を第２の中間アナログ信号に変換するための第２のデジタル／アナログ変換器を備える、複数の処理経路と、
前記第１の中間アナログ信号と前記第２の中間アナログ信号との和を含むアナログ信号を生成するように構成される、デジタル／アナログ・ステージ出力と、
前記デジタル入力信号の大きさが閾値となる大きさを下回るとき、前記第１のデジタル／アナログ変換器を前記低電力状態で動作させるように構成される、コントローラと
を備える、処理システム。
【請求項2】
前記第２のデジタル／アナログ変換器は、前記デジタル入力信号を前記第２の中間アナログ信号に変換するとき、前記デジタル入力信号を前記第１の中間アナログ信号に変換するときの前記第１のデジタル／アナログ変換器よりも少ない電力を消費する、請求項１に記載の処理システム。
【請求項3】
前記第１のデジタル／アナログ変換器は、前記第２のデジタル／アナログ変換器によって前記第２の処理経路にもたらされるノイズに比べ、少ないノイズを前記第１の処理経路にもたらす、請求項１に記載の処理システム。
【請求項4】
前記第２のデジタル／アナログ変換器は、各々がそれぞれの第１の端子において相互に連結され、各々がそれぞれの第２の端子において前記デジタル入力信号の単一ビットの値を示す信号を駆動する、対応するドライバに連結される複数の抵抗器を含む抵抗器ラダーを備える、請求項１に記載の処理システム。
【請求項5】
前記コントローラは、前記デジタル入力信号の前記大きさが前記閾値となる大きさを下回るとき、前記第１の処理経路にほぼゼロの大きさを有する前記第１の中間アナログ信号を出力させるように更に構成される、請求項１に記載の処理システム。
【請求項6】
前記コントローラは、前記デジタル入力信号の前記大きさが前記閾値となる大きさを上回るとき、前記第２の処理経路にほぼゼロの大きさを有する前記第２の中間アナログ信号を出力させるように更に構成される、請求項５に記載の処理システム。
【請求項7】
前記第１の処理経路は、第１の利得を前記第１の処理経路に適用するように構成される第１の利得素子を備え、
前記第２の処理経路は、第２の利得を前記第２の処理経路に適用するように構成される第２の利得素子を備え、
前記コントローラは、前記デジタル入力信号の前記大きさが変化しても前記第１の利得と前記第２の利得の和が略一定に留まるように、前記第１の利得と前記第２の利得とを前記デジタル入力信号の前記大きさに基づいて変化させるように更に構成される、
請求項１に記載の処理システム。
前記第２の処理経路は、第２の利得を前記第２の処理経路に適用するように構成される第２の利得素子を備え、
前記コントローラは、前記デジタル入力信号の前記大きさが変化しても前記第１の利得と前記第２の利得の和が略一定に留まるように、前記第１の利得と前記第２の利得とを前記デジタル入力信号の前記大きさに基づいて変化させるように更に構成される、
請求項１に記載の処理システム。
【請求項8】
前記コントローラは、前記デジタル入力信号の前記大きさが前記閾値となる大きさを上回るとき、
前記デジタル入力信号の前記大きさが上昇するにつれて前記第１の利得が上昇し、その逆も成り立ち、
前記デジタル入力信号の前記大きさが下降するにつれて前記第２の利得が上昇し、その逆も成り立つ
ように、前記第１の利得と前記第２の利得とを変化させる
ように更に構成される、請求項７に記載の処理システム。
前記デジタル入力信号の前記大きさが上昇するにつれて前記第１の利得が上昇し、その逆も成り立ち、
前記デジタル入力信号の前記大きさが下降するにつれて前記第２の利得が上昇し、その逆も成り立つ
ように、前記第１の利得と前記第２の利得とを変化させる
ように更に構成される、請求項７に記載の処理システム。
【請求項9】
前記閾値となる大きさを上回る前記デジタル入力信号の大きさに対して、前記第２のデジタル／アナログ変換器によってもたらされるノイズが前記第１のデジタル／アナログ変換器によって少なくとも部分的にキャンセルされる、請求項１に記載の処理システム。
【請求項10】
多段ノイズ・シェーピング構成を更に備え、前記第１の処理経路が前記多段ノイズ・シェーピング構成の第１のステージを含み、前記第２の処理経路が前記多段ノイズ・シェーピング構成の第２のステージを含む、請求項１に記載の処理システム。
【請求項11】
前記コントローラは、前記デジタル入力信号の前記大きさが前記閾値となる大きさを下回るとき、前記第１の処理経路にほぼゼロの大きさを有する前記第１の中間アナログ信号を出力させるように更に構成される、請求項１０に記載の処理システム。
【請求項12】
前記コントローラは、前記デジタル入力信号の前記大きさが前記閾値となる大きさを下回るとき、前記多段ノイズ・シェーピング構成の前記第１のステージを低電力モードで動作させるように更に構成される、請求項１１に記載の処理システム。
【請求項13】
前記コントローラは、
前記デジタル入力信号の前記大きさが前記閾値となる大きさを上回るとき、前記第１の処理経路と第２の処理経路との両方に、前記アナログ信号を生成するために、前記デジタル入力信号を処理させ、
前記デジタル入力信号の前記大きさが前記閾値となる大きさを下回るとき、前記第２の処理経路に前記デジタル入力信号を全面的に処理させる
ように更に構成される、
請求項１１に記載の処理システム。
前記デジタル入力信号の前記大きさが前記閾値となる大きさを上回るとき、前記第１の処理経路と第２の処理経路との両方に、前記アナログ信号を生成するために、前記デジタル入力信号を処理させ、
前記デジタル入力信号の前記大きさが前記閾値となる大きさを下回るとき、前記第２の処理経路に前記デジタル入力信号を全面的に処理させる
ように更に構成される、
請求項１１に記載の処理システム。
【請求項14】
前記コントローラは、
前記デジタル入力信号の前記大きさが前記閾値となる大きさを上回るとき、前記第１の処理経路と第２の処理経路との両方に、前記アナログ信号を生成するために、前記デジタル入力信号を処理させ、
前記デジタル入力信号の前記大きさが前記閾値となる大きさを下回るとき、前記第２の処理経路に前記デジタル入力信号を全面的に処理させる
ように更に構成される、
請求項１に記載の処理システム。
前記デジタル入力信号の前記大きさが前記閾値となる大きさを上回るとき、前記第１の処理経路と第２の処理経路との両方に、前記アナログ信号を生成するために、前記デジタル入力信号を処理させ、
前記デジタル入力信号の前記大きさが前記閾値となる大きさを下回るとき、前記第２の処理経路に前記デジタル入力信号を全面的に処理させる
ように更に構成される、
請求項１に記載の処理システム。
【請求項15】
前記コントローラは、前記デジタル入力信号の前記大きさが前記閾値となる大きさを上回るとき、
前記第１の処理経路に特定の周波数を下回る前記デジタル入力信号の成分を処理させ、
前記第２の処理経路に前記特定の周波数を上回る前記デジタル入力信号の成分を処理させる
ように更に構成される、
請求項１４に記載の処理システム。
前記第１の処理経路に特定の周波数を下回る前記デジタル入力信号の成分を処理させ、
前記第２の処理経路に前記特定の周波数を上回る前記デジタル入力信号の成分を処理させる
ように更に構成される、
請求項１４に記載の処理システム。
【請求項16】
第１の中間アナログ信号を、デジタル入力信号の全体を前記第１の中間アナログ信号に変換するための、高電力状態及び低電力状態で動作するように構成される第１のデジタル／アナログ変換器を備える第１の処理経路によって生成することと、
第２の中間アナログ信号を、前記デジタル入力信号の前記全体の少なくとも一部を前記第２の中間アナログ信号に変換するための第２のデジタル／アナログ変換器を備える第２の処理経路によって生成することと、
前記第１の中間アナログ信号と前記第２の中間アナログ信号との和を含むアナログ信号を生成することと、
前記デジタル入力信号が閾値となる大きさを下回るとき、前記第１のデジタル／アナログ変換器を前記低電力状態で動作させることと
を含む、方法。
第２の中間アナログ信号を、前記デジタル入力信号の前記全体の少なくとも一部を前記第２の中間アナログ信号に変換するための第２のデジタル／アナログ変換器を備える第２の処理経路によって生成することと、
前記第１の中間アナログ信号と前記第２の中間アナログ信号との和を含むアナログ信号を生成することと、
前記デジタル入力信号が閾値となる大きさを下回るとき、前記第１のデジタル／アナログ変換器を前記低電力状態で動作させることと
を含む、方法。
【請求項17】
前記第２のデジタル／アナログ変換器は、前記デジタル入力信号を前記第２の中間アナログ信号に変換するとき、前記デジタル入力信号を前記第１の中間アナログ信号に変換するときの前記第１のデジタル／アナログ変換器よりも少ない電力を消費する、請求項１６に記載の方法。
【請求項18】
前記第１のデジタル／アナログ変換器は、前記第２のデジタル／アナログ変換器によって前記第２の処理経路にもたらされるノイズに比べ、少ないノイズを前記第１の処理経路にもたらす、請求項１６に記載の方法。
【請求項19】
前記第２のデジタル／アナログ変換器は、各々がそれぞれの第１の端子において相互に連結され、各々がそれぞれの第２の端子において前記デジタル入力信号の単一ビットの値を示す信号を駆動する、対応するドライバに連結される複数の抵抗器を含む抵抗器ラダーを備える、請求項１６に記載の方法。
【請求項20】
前記デジタル入力信号の前記大きさが前記閾値となる大きさを下回るとき、前記第１の処理経路にほぼゼロの大きさを有する前記第１の中間アナログ信号を出力させることを更に含む、請求項１６に記載の方法。
【請求項21】
前記デジタル入力信号の前記大きさが前記閾値となる大きさを上回るとき、前記第２の処理経路にほぼゼロの大きさを有する前記第２の中間アナログ信号を出力させることを更に含む、請求項２０に記載の方法。
【請求項22】
第１の利得を前記第１の処理経路に適用することと、
第２の利得を前記第２の処理経路に適用することと、
前記デジタル入力信号の大きさが変化しても前記第１の利得と前記第２の利得の和が略一定に留まるように、前記第１の利得と前記第２の利得とを前記デジタル入力信号の前記大きさに基づいて変化させることと
を更に含む、請求項１６に記載の方法。
第２の利得を前記第２の処理経路に適用することと、
前記デジタル入力信号の大きさが変化しても前記第１の利得と前記第２の利得の和が略一定に留まるように、前記第１の利得と前記第２の利得とを前記デジタル入力信号の前記大きさに基づいて変化させることと
を更に含む、請求項１６に記載の方法。
【請求項23】
前記デジタル入力信号の前記大きさが前記閾値となる大きさを上回るとき、
前記デジタル入力信号の前記大きさが上昇するにつれて前記第１の利得が上昇し、その逆も成り立ち、
前記デジタル入力信号の前記大きさが下降するにつれて前記第２の利得が上昇し、その逆も成り立つ
ように、前記第１の利得と前記第２の利得とを変化させること
を更に含む、請求項２２に記載の方法。
前記デジタル入力信号の前記大きさが上昇するにつれて前記第１の利得が上昇し、その逆も成り立ち、
前記デジタル入力信号の前記大きさが下降するにつれて前記第２の利得が上昇し、その逆も成り立つ
ように、前記第１の利得と前記第２の利得とを変化させること
を更に含む、請求項２２に記載の方法。
【請求項24】
前記閾値となる大きさを上回る前記デジタル入力信号の大きさに対して、前記第２のデジタル／アナログ変換器によってもたらされるノイズを前記第１のデジタル／アナログ変換器によって少なくとも部分的にキャンセルすることを更に含む、請求項１６に記載の方法。
【請求項25】
前記第１の処理経路が多段ノイズ・シェーピング構成の第１のステージを含み、前記第２の処理経路が前記多段ノイズ・シェーピング構成の第２のステージを含む、請求項１６に記載の方法。
【請求項26】
前記デジタル入力信号の大きさが前記閾値となる大きさを下回るとき、前記第１の処理経路にほぼゼロの大きさを有する前記第２の中間アナログ信号を出力させることを更に含む、請求項１６に記載の方法。
【請求項27】
前記デジタル入力信号の前記大きさが前記閾値となる大きさを下回るとき、前記第１の処理経路を低電力モードで動作させることを更に含む、請求項２６に記載の方法。
【請求項28】
前記デジタル入力信号の前記大きさが前記閾値となる大きさを上回るとき、前記第１の処理経路と第２の処理経路との両方に、前記アナログ信号を生成するために、前記デジタル入力信号を処理させることと、
前記デジタル入力信号の前記大きさが前記閾値となる大きさを下回るとき、前記第２の処理経路に前記デジタル入力信号を全面的に処理させることと
を更に含む、請求項２６に記載の方法。
前記デジタル入力信号の前記大きさが前記閾値となる大きさを下回るとき、前記第２の処理経路に前記デジタル入力信号を全面的に処理させることと
を更に含む、請求項２６に記載の方法。
【請求項29】
前記デジタル入力信号の前記大きさが前記閾値となる大きさを上回るとき、前記第１の処理経路と第２の処理経路との両方に、前記アナログ信号を生成するために、前記デジタル入力信号を処理させることと、
前記デジタル入力信号の前記大きさが前記閾値となる大きさを下回るとき、前記第２の処理経路に前記デジタル入力信号を全面的に処理させることと
を更に含む、請求項１６に記載の方法。
前記デジタル入力信号の前記大きさが前記閾値となる大きさを下回るとき、前記第２の処理経路に前記デジタル入力信号を全面的に処理させることと
を更に含む、請求項１６に記載の方法。
【請求項30】
前記デジタル入力信号の前記大きさが前記閾値となる大きさを上回るとき、
前記第１の処理経路に特定の周波数を下回る前記デジタル入力信号の成分を処理させることと、
前記第２の処理経路に前記特定の周波数を上回る前記デジタル入力信号の成分を処理させることと
を更に含む、
請求項２９に記載の方法。
前記第１の処理経路に特定の周波数を下回る前記デジタル入力信号の成分を処理させることと、
前記第２の処理経路に前記特定の周波数を上回る前記デジタル入力信号の成分を処理させることと
を更に含む、
請求項２９に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、２０１４年４月１４日に出願された米国仮特許出願第６１／９７９，３０８号、及び２０１５年４月７日に出願された米国仮特許出願第１４／６８０，８３０号の優先権を主張するものであり、上記出願の全体が参照によって本明細書に組み込まれる。
【0002】
本開示は、一般に、無線電話やメディア・プレーヤー等のパーソナル・オーディオ機器をこれらに限定することなく含むオーディオ機器用の回路に関し、より詳細には、切換可能な２次再生経路を含む、オーディオ集積回路に関する。
【背景技術】
【0003】
モバイル／携帯電話などの無線電話、コードレス電話、ＭＰ３プレーヤー、及びその他の民生用オーディオ機器を含む、パーソナル・オーディオ機器が普及している。このようなパーソナル・オーディオ機器には、１対のヘッドフォン又は１つ以上のスピーカを駆動するための回路が含まれ得る。多くの場合、そうした回路には、ヘッドフォン又はスピーカへオーディオ出力信号を駆動するためのパワー・アンプを含むスピーカ・ドライバが含まれている。
【0004】
オーディオ出力信号を駆動する既存の手法の１つに、デジタル・オーディオ信号を中間アナログ信号へ変換するためのアクティブ・デジタル／アナログ変換器、及びアナログ信号を増幅してオーディオ出力信号を生成するための出力アンプを含むために、再生経路を採用するというものがある。但し、このデジタル／アナログ変換器は、望ましくないことに、電力消費量が著しいものとなるおそれがある。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許出願第１４／２４７，６８６号明細書
【発明の概要】
【発明が解決しようとする課題】
【0006】
本開示の教示によれば、オーディオ再生経路に対する既存の手法に関連する１つ以上の欠点及び問題が緩和又は排除され得る。
【課題を解決するための手段】
【0007】
本開示の実施例によれば、処理システムは、第１の処理経路と第２の処理経路とを含む複数の処理経路と、デジタル／アナログ・ステージ出力と、コントローラとを含み得る。第１の処理経路は、デジタル入力信号を第１の中間アナログ信号に変換するための、高電力状態及び低電力状態で動作するように構成される第１のデジタル／アナログ変換器を含み得る。第２の処理経路は、デジタル入力信号を第２の中間アナログ信号に変換するための第２のデジタル／アナログ変換器を含み得る。デジタル／アナログ・ステージ出力は、第１の中間アナログ信号と第２の中間アナログ信号との和を含むアナログ信号を生成するように構成され得る。コントローラは、デジタル入力信号の大きさが閾値となる大きさを下回るとき、第１のデジタル／アナログ変換器を低電力状態で動作させるように構成され得る。
【0008】
本開示のこれら及び他の実施例によれば、方法は、第１の中間アナログ信号を、デジタル入力信号を第１の中間アナログ信号に変換するための、高電力状態及び低電力状態で動作するように構成される第１のデジタル／アナログ変換器を備える第１の処理経路によって生成することを含み得る。方法はまた、第２の中間アナログ信号を、デジタル入力信号を第２の中間アナログ信号に変換するための第２のデジタル／アナログ変換器を備える第２の処理経路によって生成することを含み得る。方法は更に、第１の中間アナログ信号と第２の中間アナログ信号との和を含むアナログ信号を生成することを含み得る。方法は加えて、デジタル入力信号が閾値となる大きさを下回るとき、第１のデジタル／アナログ変換器を低電力状態で動作させることを含み得る。
【0009】
本開示の技術的利点は、本明細書に含まれる図面、説明、及び特許請求の範囲から当業者には容易に明らかになる可能性がある。実施例の目的及び利点は、特許請求の範囲において特に指摘される要素、特徴、及び組合せによって少なくとも実現され、達成されるであろう。
【0010】
前述の一般的な説明及び以下の詳細な説明は両方とも、実例であって説明のためのものであり、本開示で述べられた特許請求の範囲を限定しないことを理解されたい。
【0011】
本実施例及びその利点についてのより完全な理解は、同様の参照番号が同様の特徴を指す添付図面と併せて以下の説明を参照することによって得られる可能性がある。
【図面の簡単な説明】
【0012】
【図1】本開示の実施例による、例示的なパーソナル・オーディオ機器を示す図である。
【図2】本開示の実施例による、パーソナル・オーディオ機器の例示的なオーディオ集積回路の選択された構成要素のブロック図である。
【図3】本開示の実施例による、処理経路及びアンプの選択された構成要素を詳細に描いた、例示的な集積回路の選択された構成要素のブロック図である。
【図4】本開示の実施例による、処理経路及びアンプの選択された構成要素を詳細に描いた、別の例示的な集積回路の選択された構成要素のブロック図である。
【図5】本開示の実施例による、処理経路の一部が多段ノイズ・シェーピング構成を用いて実装された、例示的な集積回路の選択された構成要素のブロック図である。
【図6】本開示の実施例による、処理経路及びアンプの選択された構成要素を詳細に描いた、別の例示的な集積回路の選択された構成要素のブロック図である。
【発明を実施するための形態】
【0013】
図１は、本開示の実施例による、例示的なパーソナル・オーディオ機器１を示している。図１には、１対のイヤバド・スピーカ８Ａ及び８Ｂの形のヘッドセット３に連結された、パーソナル・オーディオ機器１が描かれている。図１に描かれたヘッドセット３は例に過ぎず、パーソナル・オーディオ機器１は、ヘッドフォン、イヤバド、インイヤ・イヤホン、及び外部スピーカをこれらに限定することなく含む、多様なオーディオ・トランスデューサに関連して使用可能であることを理解されたい。プラグ４により、ヘッドセット３がパーソナル・オーディオ機器１の電気端子に接続され得る。パーソナル・オーディオ機器１は、タッチ・スクリーン２を用いて、ユーザへの表示やユーザ入力の受信を行うことができ、あるいは、標準的な液晶ディスプレイ（ＬＣＤ：liquid crystal display）が、パーソナル・オーディオ機器１の前面及び／又は側面に配置された、様々なボタン、スライダ、及び／又はダイアルと組み合わされ得る。また、図１に示されるように、パーソナル・オーディオ機器１は、ヘッドセット３及び／又は別のオーディオ・トランスデューサへ送信するアナログ・オーディオ信号を生成するための、オーディオ集積回路（ＩＣ：integrated circuit）９を含み得る。
【0014】
図２は、本開示の実施例による、パーソナル・オーディオ機器の例示的なオーディオＩＣ９の選択された構成要素のブロック図を示している。図２に示されるように、マイクロコントローラ・コア１８は、デジタル・オーディオ入力信号をそれぞれ処理し、第１の中間アナログ信号ＶＩＮＡと第２の中間アナログ信号ＶＩＮＢに変換し得る、第１の処理経路１２及び第２の処理経路１３の各々に、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮを供給することができる。コンバイナ１４は、第１の中間アナログ信号ＶＩＮＡと第２の中間アナログ信号ＶＩＮＢとを合成（例えば加算）して、アナログ信号ＶＩＮを生成することができる。このようにして、第１の処理経路１２、第２の処理経路１３、及びコンバイナ１４の組合せは、第１の中間アナログ信号ＶＩＮＡ及び第２の中間アナログ信号ＶＩＮＢの和又は他の組合せを含むアナログ信号をデジタル／アナログ・ステージの出力において生成するように構成された、デジタル／アナログ・ステージとして機能することができる。図２にはシングル・エンド信号として示されているが、幾つかの実施例では、第１の中間アナログ信号ＶＩＮＡ、第２の中間アナログ信号ＶＩＮＢ、及び／又はアナログ信号ＶＩＮは、ディファレンシャル信号を含み得る。また、図２には２つの処理経路１２及び１３が描かれているが、オーディオＩＣ９は、任意の好適な数の処理経路を備え得る。
【0015】
コンバイナ１４は、アナログ信号ＶＩＮを、オーディオ入力信号ＶＩＮを増幅又は減衰させて、スピーカ、ヘッドフォン・トランスデューサ、ライン・レベル信号出力、及び／又は他の好適な出力を動作させることができるオーディオ出力信号ＶＯＵＴを供給することができる、アンプ・ステージ１６に供給することができる。図２にはシングル・エンド信号として示されているが、幾つかの実施例では、オーディオ出力信号ＶＯＵＴは、ディファレンシャル信号を含み得る。電源１０は、アンプ・ステージ１６の電源レール入力を提供することができる。幾つかの実施例では、電源１０はバッテリを備え得る。
【0016】
図２に示されるように、オーディオＩＣ９は、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮに基づいて、第１の処理経路１２、第２の処理経路１３、及びアンプ・ステージ１６の内の１つ以上の動作を制御するように構成される、コントローラ２０を含み得る。例えば幾つかの実施例では、以下で詳述するように、処理経路１２のデジタル／アナログ変換器を高電力状態（例えば、フル稼働状態）と低電力状態（例えば、電源オフやスタンバイ状態へパワー・ダウンされる）で動作するように構成することが可能であり、コントローラ２０は、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさに基づいて、かかるデジタル／アナログ変換器を高電力状態又は低電力状態のいずれかで動作させ得る。これら及び他の実施例では、以下で詳述するように、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさが閾値となる大きさを下回るとき、コントローラ２０は、大きさがほぼゼロの第１の中間アナログ信号ＶＩＮＡを第１の処理経路１２が出力するようにさせ得る。これら及び他の実施例では、以下で詳述するように、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさが上記の閾値となる大きさを上回るとき、コントローラ２０は、大きさがほぼゼロの第２の中間アナログ信号ＶＩＮＢを第２の処理経路１３が出力するようにさせ得る。これら及び他の実施例では、以下で詳述するように、コントローラ２０は、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさに基づいて、第１の処理経路１２及び第２の処理経路１３の相対利得を変化させ得る。これら及び他の実施例では、以下で詳述するように、第１の処理経路１２及び第２の処理経路１３の一部は、多段ノイズ・シェーピング（ＭＡＳＨ：multi-stage noise-shaping）構成として実装されてよく、そのような実施例では、コントローラ２０は、この多段ノイズ・シェーピング構成の一部を低電力モードで動作させ、且つ／又はこの多段ノイズ・シェーピング構成のどの部分がデジタル・オーディオ入力信号ＤＩＧ＿ＩＮを処理するかを制御することができる。
【0017】
図３は、本開示の実施例による、処理経路１２Ａ及び１３Ａ、並びにアンプ・ステージ１６の選択された構成要素を詳細に描いた、例示的なＩＣ回路９Ａの選択された構成要素のブロック図を示している。幾つかの実施例では、図３に描かれたオーディオＩＣ９Ａは、図２に関連して説明したオーディオＩＣ９の全部又は一部を実装することができる。図３に示されるように、マイクロコントローラ・コア１８は、第１の処理経路１２Ａ及び第２の処理経路１３Ａの各々に、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮを供給することができる。幾つかの実施例では、図３に描かれた第１の処理経路１２Ａ及び第２の処理経路１３Ａは、図２に関連して説明した第１の処理経路１２及び第２の処理経路１３の全部又は一部をそれぞれ実装することができる。
【0018】
第１の処理経路１２Ａは、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮを第１の中間アナログ信号ＶＩＮＡに変換可能なデジタル／アナログ変換器（ＤＡＣ：digital-to-analog converter）２２Ａを備え得る。ＤＡＣ２２Ａは、デルタ・シグマ変調器及び／又は、その機能を実行するためのその他任意のシステム若しくはデバイスを備え得る。図３に示されるように、以下で詳述する通り、コントローラ２０は、ＤＡＣ２２Ａの動作を制御するように構成された１つ以上の制御信号を、ＤＡＣ２２Ａに向けて伝達することができる。
【0019】
第２の処理経路１３Ａは、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮを第２の中間アナログ信号ＶＩＮＢに変換し得るＤＡＣ２３Ａを備え得る。図３に示されるように、ＤＡＣ２３Ａは、各々が、それぞれの第１の端子において相互に連結され、且つそれぞれの第２の端子において、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの１つのビットの値を示す信号を駆動する、対応するドライバ（例えばマイクロコントローラ・コア１８の出力ドライバ）に連結される複数の抵抗器３２を含む抵抗器ラダーを備え得る。個々の抵抗器３２の抵抗は、使用される信号符号化のタイプに基づくものとすることができる。例えば、サーモメータ・コーディングの実装形態では、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの各ビットを、第２の中間アナログ信号ＶＩＮＢがデジタル・オーディオ入力信号ＤＩＧ＿ＩＮのアサートされたビット数に対応する大きさを持つように、対応する抵抗器３２に適用することによって、ＤＡＣ２３Ａがデジタル・オーディオ入力信号ＤＩＧ＿ＩＮを第２の中間アナログ信号ＶＩＮＢに変換することができるよう、抵抗器３２はほぼ等しい抵抗を有し得る。別の例として、各ビットが異なる重みを持つ（例えば、最下位ビット以外の各ビットが別のビットの倍の重みを持つ）従来のデジタル符号化では、抵抗器３２の抵抗は、ビットの重みに応じて重み付けされてよい。また、図３に示されるように、以下で詳述する通り、コントローラ２０は、第２の処理経路１３Ａの動作を制御するように構成された１つ以上の制御信号を、第２の処理経路１３Ａに向けて伝達することができる。例えば、幾つかの実施例では、以下で詳述するように、スイッチ３４が導通された（閉路された、有効にされた、オンにされた、等）ときにＤＡＣ２３Ａが信号をアンプ・ステージ１６へ（例えば、アンプ・ステージ１６内部のオペ・アンプの反転端子へ）伝達できるよう、コントローラ２０は第２の処理経路１３Ａのスイッチ３４を制御し得る。反面、スイッチ３４が非導通にされた（開路された、無効にされた、オフにされた、等）とき、ＤＡＣ２３Ａは信号をアンプ・ステージ１６へ伝達することが不可能になる。
【0020】
また、図３に描かれるように、第２の処理経路１３Ａは、デジタル・フィルタ２５を備え得る。デジタル・フィルタ２５は、デジタル信号（例えばマイクロコントローラ・コア１８により出力されたデジタル・オーディオ入力信号ＤＩＧ＿ＩＮ）に、その信号の特定の局面を縮減又は強調するよう数学的演算を施すように構成された任意のシステム、デバイス、又は装置を備え得る。例えば、幾つかの実施例では、デジタル・フィルタ２５は、第１の処理経路１２Ａと第２の処理経路１３Ａの間での遅延マッチングを実現することができる。デジタル・フィルタ２５は、マイクロコントローラ・コア１８とスイッチ３４の間でインタフェース接続された状態で示されているが、処理経路１３Ａ内の好適な位置に配置されてよい。さらに、本開示の他の実施例では、デジタル・フィルタ２５は、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮを所望量だけ時間遅延させるように構成された遅延素子で置き換えられ得る。
【0021】
ＤＡＣ２２Ａ及びＤＡＣ２３Ａは、それらの異なる構造のために、異なる信号処理機能及び性能を持つことができる。例えば、ＤＡＣ２３Ａは、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮを第２の中間アナログ信号ＶＩＮＢに変換する際、ＤＡＣ２２Ａがデジタル・オーディオ入力信号ＤＩＧ＿ＩＮを第１の中間アナログ信号ＶＩＮＡへ変換するときよりも消費電力が少なくて済むかもしれない。別の例として、ＤＡＣ２２Ａは、ＤＡＣ２３Ａによって第２の処理経路１３Ａにもたらされるノイズに比べて、第１の処理経路１２Ａにより小さいノイズしかもたらさないものとなり得る。更なる例として、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさが大きい場合、ＤＡＣ２２Ａがデジタル・オーディオ入力信号ＤＩＧ＿ＩＮを第１の中間アナログ信号ＶＩＮＡへ変換する際の直線性は、ＤＡＣ２３Ａがデジタル・オーディオ入力信号ＤＩＧ＿ＩＮを第２の中間アナログ信号ＶＩＮＢへ変換する際のそれに比べて高いものとなり得る。
【0022】
したがって、アンプ・ステージ１６へ伝達されているアナログ信号ＶＩＮの直線性を保証するために、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさが閾値となる大きさ（例えば、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮのフル・スケールの大きさの２０デシベル下）を超えるとき、コントローラ２０は、第２の処理経路１３Ａを遮蔽又は無効にしながら、第１の処理経路１２Ａを有効な処理経路として本質的に選択し得るように動作することができる。例えば、閾値となる大きさを超えるデジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさに対して、コントローラ２０は、ＤＡＣ２２Ａは高電力モードで動作すべきであると示す１つ以上の制御信号をＤＡＣ２２Ａへ伝達し、ＤＡＣ２３Ａの出力はアンプ・ステージ１６へ伝達されるべきではない（例えばスイッチ３４を非導通にして）と示す１つ以上の制御信号を第２の処理経路１３Ａへ伝達することができる。したがって、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさが閾値となる大きさを上回るとき、コントローラ２０は、ほぼゼロの大きさの第２の中間アナログ信号ＶＩＮＢを第２の処理経路１３Ａが出力するようにさせ得る。
【0023】
一方、アンプ・ステージ１６へ伝達される第１の中間アナログ信号ＶＩＮＢの適度な直線性を提供することができる信号の大きさでＤＡＣ２３Ａを動作させながら、オーディオＩＣ９の電力消費を最小化するために、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさが閾値となる大きさ未満のとき、コントローラ２０は、第１の処理経路１２Ａを遮蔽又は無効にしながら、第２の処理経路１３Ａを有効な処理経路として本質的に選択し得るように動作することができる。例えば、閾値となる大きさ未満のデジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさに対して、コントローラ２０は、ＤＡＣ２２Ａは低電力モードで動作すべきであると示す１つ以上の制御信号をＤＡＣ２２Ａへ伝達することができる。このような１つ以上の制御信号は、ほぼゼロの大きさの第１の中間アナログ信号ＶＩＮＡを第１の処理経路１２Ａが出力するようにもさせ得る。加えて、閾値となる大きさ未満のデジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさに対して、コントローラ２０は、１つ以上の制御信号を第２の処理経路１３Ａへ伝達して、ＤＡＣ２３Ａの出力はアンプ・ステージ１６へ伝達されるべきである（例えばスイッチ３４を導通させて）と示すことができる。デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさが閾値となる大きさ未満のとき、アンプ・ステージ１６のオペ・アンプ２２は、トランスインダクタンス・アンプとして効果的に動作することができる。
【0024】
図３に示されるように、アンプ・ステージ１６には、オペ・アンプ２２と、各々が対応するスイッチ２９に連結された複数のタップを有する抵抗器ストリング２８を備えた切換型抵抗器ネットワーク２４と、オペ・アンプ２２の正入力のアンプ・ステージ１６の負入力端子と、オペ・アンプ２２の正入力と接地電圧との間に連結された１つの可変抵抗器３０と、の間に連結された少なくとも１つの可変抵抗器３０を含む複数の可変抵抗器３０とが含まれ得る。所望のアナログ利得をアンプ・ステージ１６に適用するには、スイッチ２９を選択的に開閉してオペ・アンプ２２の負入力とオペ・アンプ２２の出力との間に効果的な抵抗を生み出したり、可変抵抗器３０の抵抗を適宜設定したりし得る。幾つかの実施例では、スイッチ２９及び可変抵抗器３０は、コントローラ２０によって制御され得る。図３には、アンプ・ステージ１６のアナログ利得を提供する特定の構造が描かれているが、本開示に従って、他の好適な構造が適用されてもよい。上述したように、第２の処理経路１３Ａは、第２の中間アナログ信号ＶＩＮＢをオペ・アンプ２２の負入力へ出力し得る。よって、このようなオペ・アンプ２２の負入力は、図２のコンバイナ１４のように動作することができ、第１の中間アナログ信号ＶＩＮＡと第２の中間アナログ信号ＶＩＮＢを効果的に加算することができ、このとき、かかる負入力に対するこうした入力の内の１つの値はほぼゼロであり得る。幾つかの実施例では、コントローラ２０は、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさ、第１の処理経路１２Ａと第２の処理経路１３Ａのどちらが有効な処理経路として選択されているかに関する識別情報、及び／又はオーディオＩＣ９Ａの別の好適な特性に基づいて、アンプ・ステージ１６のアナログ利得を制御し得る。これら及び他の実施例では、コントローラ２０は、動作すべき動作モード又は出力すべき供給電圧を示す１つ以上の制御信号を、電源１０へ伝達し得る。例えば、コントローラ２０は、大きい大きさの信号には高い供給電圧が提供され、小さい大きさの信号には低い供給電圧が提供され、小さい大きさの信号の処理時にはアンプ・ステージ１６が電力レベルを低下させて動作可能となり得るように、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさに基づいて、電源１０が供給電圧を出力するようにさせることができる。
【0025】
図４は、本開示の実施例による、処理経路１２Ｂ及び１３Ｂ、並びにアンプ１６の選択された構成要素を詳細に描いた、例示的なオーディオＩＣ９Ｂの選択された構成要素のブロック図を示している。幾つかの実施例では、図４に描かれたオーディオＩＣ９Ｂは、図２に関連して説明したオーディオＩＣ９の全部又は一部を実装することができる。図４に示されるように、マイクロコントローラ・コア１８は、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮを、第１の処理経路１２Ｂ及び第２の処理経路１３Ｂの各々へ供給することができる。幾つかの実施例では、図４に描かれた第１の処理経路１２Ｂ及び第２の処理経路１３Ｂは、図２に関連して説明した第１の処理経路１２及び第２の処理経路１３の全部又は一部をそれぞれ実装することができる。
【0026】
第１の処理経路１２Ｂは、利得素子４４、デジタル・デルタ・シグマ変調器４０、及びＤＡＣ２２Ｂを備え得る。利得素子４４は、利得素子４４の第１の利得をデジタル・オーディオ入力信号ＤＩＧ＿ＩＮに適用し、得られた信号をデジタル・デルタ・シグマ変調器４０へ伝達するための任意のシステム、デバイス、又は装置を備え得る。利得素子４４の第１の利得は、以下で詳述するように、コントローラ２０から受信した１つ以上の制御信号に基づいて制御され得る。利得素子４４は、マイクロコントローラ・コア１８とデジタル・デルタ・シグマ変調器４０の間でインタフェース接続されたデジタル利得素子として示されているが、処理経路１２Ｂ内の任意の好適な位置に配置されてよく、幾つかの実施例では、ＤＡＣ２２Ｂの出力又はその下流に配置されたアナログ利得素子を備え得る。
【0027】
デジタル・デルタ・シグマ変調器４０は、デジタル領域において、第１のデジタル信号（例えば、利得素子４４の第１の利得によって修正されたデジタル・オーディオ入力信号ＤＩＧ＿ＩＮ）を処理して、第１のデジタル信号を、第１のデジタル信号と同じビット数かどうかは問わない、結果として得られる第２のデジタル信号に変換するように構成された任意の好適なシステム、デバイス、又は装置を備え得る。幾つかの実施例では、結果として得られる第２のデジタル信号は、２つの量子化レベルを持ち得る（例えば、単一ビット信号又は２つの量子化レベルを持つ任意の他のデジタル信号）。デジタル・デルタ・シグマ変調器４０の例示的な実施例は、「Systems and Methods for Generating a Digital Output Signal in a Digital Microphone System」という名称の、２０１４年４月８日に出願された、Ｊｏｈｎ Ｌ． Ｍｅｌａｎｓｏｎらによる特許文献１に記載されている。
【0028】
ＤＡＣ２２Ｂは、デジタル・デルタ・シグマ変調器４０によって出力されたデジタル信号を受信し、その信号を第１の中間アナログ信号ＶＩＮＡへ変換することができる。図４に示されるように、以下で詳述する通り、コントローラ２０は、ＤＡＣ２２Ｂの動作を制御するように構成された１つ以上の制御信号をＤＡＣ２２Ｂに向けて伝達することができる。
【0029】
第２の処理経路１３Ｂは、利得素子４６、デジタル・デルタ・シグマ変調器４２、デジタル・フィルタ４８、スイッチ２９、及びＤＡＣ２３Ｂを備え得る。利得素子４６は、利得素子４６の第２の利得をデジタル・オーディオ入力信号ＤＩＧ＿ＩＮに乗じ、得られた信号をデジタル・デルタ・シグマ変調器４２へ伝達するための任意のシステム、デバイス、又は装置を備え得る。利得素子４６の第２の利得は、以下で詳述するように、コントローラ２０から受信した１つ以上の制御信号に基づいて制御され得る。利得素子４６は、マイクロコントローラ・コア１８とデジタル・デルタ・シグマ変調器４２の間でインタフェース接続されたデジタル利得素子として示されているが、処理経路１３Ｂ内の任意の好適な位置に配置されてよく、幾つかの実施例では、ＤＡＣ２３Ｂの出力又はその下流に配置されたアナログ利得素子を備え得る。
【0030】
デジタル・デルタ・シグマ変調器４２は、デジタル領域において、第１のデジタル信号（例えば、利得素子４６の第２の利得によって修正されたデジタル・オーディオ入力信号ＤＩＧ＿ＩＮ）を処理して、第１のデジタル信号を、第１のデジタル信号と同じビット数かどうかは問わない、結果として得られる第２のデジタル信号に変換するように構成された任意の好適なシステム、デバイス、又は装置を備え得る。幾つかの実施例では、結果として得られる第２のデジタル信号は、２つの量子化レベルを持ち得る（例えば、単一ビット信号又は２つの量子化レベルを持つ任意の他のデジタル信号）。デジタル・デルタ・シグマ変調器４２の例示的な実施例は、「Systems and Methods for Generating a Digital Output Signal in a Digital Microphone System」という名称の、２０１４年４月８日に出願された、Ｊｏｈｎ Ｌ． Ｍｅｌａｎｓｏｎらによる特許文献１に記載されている。
【0031】
デジタル・フィルタ４８は、あるデジタル信号（例えばデジタル・シグマ・デルタ変調器４２により出力された信号）に、そのデジタル信号の特定の面を縮減又は強調するように、数学的演算を施すように構成された任意のシステム、デバイス、又は装置を備え得る。例えば、幾つかの実施例では、デジタル・フィルタ４８は、第１の処理経路１２Ｂと第２の処理経路１３Ｂの間での遅延マッチングを提供することができる。デジタル・フィルタ４８は、デジタル・デルタ・シグマ変調器４２とＤＡＣ２３Ｂの間でインタフェース接続された状態で示されているが、デジタル・フィルタ４８は、処理経路１３Ｂ内の任意の好適な位置に配置されてよい。加えて、本開示の他の実施例では、デジタル・フィルタ４８は、デジタル・デルタ・シグマ変調器４２によって出力された信号を所望量だけ時間遅延させるように構成された遅延素子で置き換えられ得る。
【0032】
以下で詳述するように、コントローラ２０は、第２の処理経路１３Ｂの動作を制御するように構成された１つ以上の制御信号を第２の処理経路１３Ｂに向けて伝達することができる。例えば、幾つかの実施例では、以下で詳述するように、スイッチ４９が導通された（閉路された、有効にされた、オンにされた、等）ときにＤＡＣ２３Ｂが信号をアンプ・ステージ１６へ（例えば、アンプ・ステージ１６内部のオペ・アンプの反転端子へ）伝達できるよう、コントローラ２０は第２の処理経路１３Ｂのスイッチ４９を制御し得る。一方で、スイッチ４９が非導通にされた（開路された、無効にされた、オフにされた、等）とき、ＤＡＣ２３Ｂは信号をアンプ・ステージ１６へ伝達することができない。
【0033】
ＤＡＣ２３Ｂは、デジタル・フィルタ４８によって出力されたデジタル信号をスイッチ４９を介して受信し、その信号を第２の中間アナログ信号ＶＩＮＢに変換することができる。図４に示されるように、ＤＡＣ２３Ｂは、図３に描かれたＤＡＣ２３Ａと類似又は同一の抵抗器ラダーを備え得る。オーディオＩＣ９Ｂのアンプ・ステージ１６は、図３のものと同様の構造とすることができ、図３でアンプ・ステージがＤＡＣ２３Ａをインタフェースするのと同様の方法でＤＡＣ２３Ｂとインタフェース接続し得る。
【0034】
ＤＡＣ２２Ｂ及びＤＡＣ２３Ｂは、それらの異なる構成のために、異なる信号処理機能及び性能を持つことができる。例えば、ＤＡＣ２３Ｂは、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮを第２の中間アナログ信号ＶＩＮＢへ変換する際、ＤＡＣ２２Ｂがデジタル・オーディオ入力信号ＤＩＧ＿ＩＮを第１の中間アナログ信号ＶＩＮＡへ変換する際よりも消費電力が少なくて済むかもしれない。別の例として、ＤＡＣ２２Ｂは、ＤＡＣ２３Ｂによって第２の処理経路１３Ｂにもたらされるノイズに比べて、より小さいノイズしか第１の処理経路１２Ｂにもたらさないものとなり得る。更なる例として、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさが大きい場合、ＤＡＣ２２Ｂは、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮを第１の中間アナログ信号ＶＩＮＡへ変換する際に、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮを第２の中間アナログ信号ＶＩＮＢへ変換する際のＤＡＣ２３Ｂのそれに比べて、より高い直線性を提供するものとなり得る。
【0035】
よって、コントローラ２０は、利得素子４４の第１の利得及び利得素子４６の第２の利得を制御して、第１の処理経路１２Ｂ及び第２の処理経路１３Ｂの各々によって処理されるデジタル・オーディオ入力信号ＤＩＧ＿ＩＮの比率を効果的にクロス・フェードするように動作することができる。したがって、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさが閾値となる大きさを下回るとき、アンプ・ステージ１６へ伝達される第２の中間アナログ信号ＶＩＮＢの適度な直線性を提供することができる信号の大きさでＤＡＣ２３Ｂを動作させる一方で、オーディオＩＣ９Ｂの電力消費を最小化するためにほぼゼロに等しい第１の中間アナログ信号ＶＩＮＡを第１の処理経路１２Ｂに出力させるように利得素子４４の第１の利得をほぼゼロに設定しつつ、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさ全体が利得素子４６を通過するように利得素子４６の第２の利得を設定することにより、コントローラ２０は、第２の処理経路１３Ｂを有効な処理経路として本質的に選択することができる。これら及び他の実施例では、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさが閾値となる大きさ未満のとき、コントローラ２０は、ＤＡＣ２２Ｂ及び／又は処理経路１２Ｂの他の構成要素を低電力状態にすることもできる。
【0036】
デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさが閾値となる大きさを超える大きさの場合、第１の処理経路１２Ｂと第２の処理経路１３Ｂの間でクロス・フェードするために、コントローラ２０は、利得素子４４の第１の利得及び利得素子４６の第２の利得を変化させ得る。例えば、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさが大きくなるにつれ、コントローラ２０は、利得素子４４の第１の利得を（例えば、連続的又は段階的に）増加させ、利得素子４６の第２の利得を（例えば、連続的又は段階的に）減少させることができ、その逆も成り立つ。よって、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさが大きければ、より大きい信号に要求され得る直線性の提供において第１の処理経路１２Ｂが優位を占めることができ、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさが小さければ、第２の処理経路１３Ｂが優位になって、電力消費の削減を考慮に入れることができる。これら及び他の実施例では、コントローラ２０は、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさが変化しても第１の利得及び第２の利得の和が略一定（例えば、１）に留まるように、第１の利得及び第２の利得を変化させるように更に構成され得る。
【0037】
図３のオーディオＩＣ９Ａにおけるのと同様に、図４において、オペ・アンプ２２の負入力は図２のコンバイナ１４のように動作可能であり、これによって第１の中間アナログ信号ＶＩＮＡと第２の中間アナログ信号ＶＩＮＢを効果的に加算する。幾つかの実施例では、コントローラ２０は、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさ、第１の処理経路１２Ｂと第２の処理経路１３Ｂのどちらが有効な処理経路として選択されたかに関する識別情報、及び／又はオーディオＩＣ９Ｂに関する別の好適な特性に基づいて、アンプ・ステージ１６のアナログ利得を制御し得る。これら及び他の実施例では、コントローラ２０は、動作すべき動作モード又は出力すべき供給電圧を示す１つ以上の制御信号を、電源１０へ伝達し得る。例えば、大きい信号には高い供給電圧が提供され、小さい信号には低い供給電圧が提供されることで、小さい信号の処理時にはアンプ・ステージ１６が低減された電力レベルで動作でき得るように、コントローラ２０は、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさに基づいて供給電圧を電源１０が出力するようにさせることができる。
【0038】
図５は、本開示の実施例による、処理経路１２Ｃ及び１３Ｃの一部が多段ノイズ・シェーピング構成を用いて実装された、例示的なオーディオＩＣ９Ｃの選択された構成要素のブロック図を示している。幾つかの実施例では、図５に描かれたオーディオＩＣ９Ｃは、図２に関連して説明したオーディオＩＣ９の全部又は一部を実装することができる。図５に示されるように、マイクロコントローラ・コア１８は、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮを第１の処理経路１２Ｃへ供給することができ、その一部は第２の処理経路１３Ｃによって処理され得る。幾つかの実施例では、図５に描かれた第１の処理経路１２Ｃ及び第２の処理経路１３Ｃは、それぞれ、図２に関連して説明した第１の処理経路１２及び第２の処理経路１３の全部又は一部を実装することができる。
【0039】
第１の処理経路１２Ｃは、デジタル・デルタ・シグマ変調器５０、セレクタ５４、ミスマッチ・シェイパ／フィルタ５６、ＤＡＣ２２Ｃ、及び加算器６８を備え得る。デジタル・デルタ・シグマ変調器５０は、デジタル領域において、第１のデジタル信号（例えばデジタル・オーディオ入力信号ＤＩＧ＿ＩＮ）を処理して、第１のデジタル信号を、第１のデジタル信号と同じビット数かどうかは問わない、結果として得られる第２のデジタル信号に変換するように構成された任意の好適なシステム、デバイス、又は装置を備え得る。幾つかの実施例では、結果として得られる第２のデジタル信号は、２つの量子化レベルを持ち得る（例えば、単一ビット信号又は２つの量子化レベルを持つ任意の他のデジタル信号）。デジタル・デルタ・シグマ変調器５０の例示的な実施例は、「Systems and Methods for Generating a Digital Output Signal in a Digital Microphone System」という名称の、２０１４年４月８日に出願された、Ｊｏｈｎ Ｌ． Ｍｅｌａｎｓｏｎらによる特許文献１に記載されている。
【0040】
図５に示されるように、デジタル・デルタ・シグマ変調器５０には、入力加算器６０、ループ・フィルタ６２、量子化器６４、及びフィードバックＤＡＣ６６が含まれ得る。入力加算器６０は、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮとフィードバック信号の差異に等しい誤差信号を生成し、この誤差信号をループ・フィルタ６２へ伝達することができる。ループ・フィルタ６２が誤差信号のデジタル・フィルタとして動作し、量子化器６４にフィルタリングされたデジタル信号を誤差信号に基づいて生成するように、ループ・フィルタ６２は１つ以上の積分器ステージを含み得る。ループ・フィルタ６２からの出力は、フィルタリングされたデジタル信号を別の中間デジタル信号に変換することができる量子化器６４によって量子化され得る。
【0041】
フィードバックＤＡＣ６６は、量子化器６４によって生成されたデジタル・フィードバック信号を、加算器６０で加算されることになる同等のアナログ・フィードバック信号に変換するように構成された任意の好適なシステム、デバイス、又は装置を備え得る。
【0042】
セレクタ５４は、第１の処理経路１２Ｃを出力信号の生成から選択的に有効化及び無効化するように構成された任意のシステム、デバイス、又は装置を備え得る。幾つかの実施例では、セレクタ５４は、コントローラ２０から受信した制御信号がデアサートされた（例えば、論理０）ときに値ゼロのデジタル信号を出力し、同制御信号がアサートされた（例えば、論理１）ときにはデジタル・デルタ・シグマ変調器５０によって出力されたデジタル信号と等しい又は同等の信号を出力するように、セレクタ５４は、ＡＮＤゲート又は論理積を実装する同様の論理構造を備え得る。他の実施例では、セレクタ５４の出力は、ゼロとデジタル・デルタ・シグマ変調器５０によって出力されたデジタル信号と等しい又は同等の値との間で連続的又は段階的にフェードし得るように、セレクタ５４は、コントローラ２０からの制御信号に基づいて、デジタル・デルタ・シグマ変調器５０によって出力されたデジタル信号に利得を適用するように構成された利得素子を含み得る。
【0043】
ミスマッチ・シェイパ／フィルタ５６は、ＤＡＣ２２Ｃのデジタル／アナログ素子のミスマッチをシェーピングするように構成されたデジタル・フィルタを備え得る。例えば、幾つかの実施例では、ミスマッチ・シェイパ／フィルタ５６は、ＤＡＣ２２Ｃのデジタル／アナログ素子のダイナミック・エレメント・マッチングを実行して、符号間干渉又はその他の信号歪曲効果を低減することができる。
【0044】
ＤＡＣ２２Ｃは、ミスマッチ・シェイパ／フィルタ５６によって出力されたデジタル信号を受信し、その信号を第１の中間アナログ信号ＶＩＮＡに変換することができる。図５に示されるように、以下で詳述する通り、コントローラ２０は、ＤＡＣ２２Ｃの動作を制御するように構成された１つ以上の制御信号をＤＡＣ２２Ｃに向けて伝達することができる。
【0045】
加算器６８は、ループ・フィルタ６２の出力からセレクタ５４の出力を減算することができ、その結果、第１の処理経路１２Ｃがセレクタ５４により有効にされたときはデジタル・デルタ・シグマ変調器５０の量子化誤差を示す誤差信号ＥＲＲＯＲを生じ、第１の処理経路１２Ｃがセレクタ５４により無効にされたときはデジタル・オーディオ入力信号ＤＩＧ＿ＩＮにほぼ等しいものとなり得る。
【0046】
第２の処理経路１３Ｃは、デジタル・フィルタ５８、デジタル・デルタ・シグマ変調器５２、及びＤＡＣ２３Ｃを備え得る。デジタル・フィルタ５８は、あるデジタル信号（例えば誤差信号ＥＲＲＯＲ）に、そのデジタル信号の特定の面を縮減又は強調するために、数学的演算を施すように構成された任意のシステム、デバイス、又は装置を備え得る。例えば、幾つかの実施例では、デジタル・フィルタ５８は、第１の処理経路１２Ｃと第２の処理経路１３Ｃの間でのレイテンシ・マッチングを提供することができる。デジタル・フィルタ５８は、デジタル・デルタ・シグマ変調器５０とデジタル・デルタ・シグマ変調器５２の間でインタフェース接続された状態で示されているが、デジタル・フィルタ５８は、処理経路１３Ｃ内の好適な位置に配置されてよい。
【0047】
デジタル・デルタ・シグマ変調器５２は、デジタル領域において、第１のデジタル信号（例えば、デジタル・フィルタ５８によりフィルタリングされた誤差信号ＥＲＲＯＲ）を処理して、第１のデジタル信号を、第１のデジタル信号と同じビット数かどうかは問わない、結果として得られる第２のデジタル信号に変換するように構成された任意の好適なシステム、デバイス、又は装置を備え得る。幾つかの実施例では、結果として得られる第２のデジタル信号は、２つの量子化レベルを持ち得る（例えば、単一ビット信号又は２つの量子化レベルを持つ任意の他のデジタル信号）。デジタル・デルタ・シグマ変調器４２の例示的な実施例は、「Systems and Methods for Generating a Digital Output Signal in a Digital Microphone System」という名称の、２０１４年４月８日に出願された、Ｊｏｈｎ Ｌ． Ｍｅｌａｎｓｏｎらによる特許文献１に記載されている。
【0048】
ＤＡＣ２３Ｃは、デジタル・デルタ・シグマ変調器５２によって出力されたデジタル信号を受信し、その信号を第２の中間アナログ信号ＶＩＮＢに変換することができる。
【0049】
コンバイナ１４は、第１の中間アナログ信号ＶＩＮＡと第１の中間アナログ信号ＶＩＮＢを加算して、出力電圧ＶＯＵＴを生成するためにアンプ・ステージ１６によって増幅される、アナログ信号ＶＩＮを生成することができる。
【0050】
コントローラ２０は、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさに基づいてセレクタ５４を制御するように動作し得る。例えば、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさが閾値となる大きさ（例えば、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮのフル・スケールの大きさの２０デシベル下）を超えるとき、コントローラ２０は、セレクタ５４がデジタル・デルタ・シグマ変調器５０の出力をミスマッチ・シェイパ／フィルタ５６へ渡すことを可能にする制御信号を伝達することができる。よって、閾値となる大きさを超えるデジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさに対して、第２の処理経路１３Ｃが多段ノイズ・シェーピング（ＭＡＳＨ）構成の第２のステージとして効果的に挙動することが可能となる一方で、第１の処理経路１２ＣがＭＡＳＨ構成の第１のステージとして効果的に挙動することができて、第２の処理経路１３Ｃはデジタル・デルタ・シグマ変調器５０の量子化ノイズ／誤差をシェーピングする。
【0051】
このような量子化誤差は一般にデジタル・オーディオ出力信号ＤＩＧ＿ＩＮの大きさよりも著しく小さいため、第２の処理経路１３Ｃによって処理される誤差信号ＥＲＲＯＲの大きさは、第１の処理経路１２Ｃによって処理されるフル・スケールの信号の大きさよりも小さくなるのが普通である。したがって、ＤＡＣ２３Ｃ等、第２の処理経路１３Ｃの構成要素は、処理経路１２Ｃのそれらよりも少ない電力消費で動作することができる。この特徴を利用することにより、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさが閾値となる大きさ未満のとき、ほぼゼロの信号がミスマッチ・シェイパ／フィルタ５６へ伝達されるよう、コントローラ２０は、制御信号をセレクタ５４へ伝達することができる。大きさが十分に小さければ、誤差信号ＥＲＲＯＲはデジタル・オーディオ入力信号ＤＩＧ＿ＩＮにほぼ等しいものとなり得、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさの全体が第２の処理経路１３Ｃにより全体的に処理され得る。したがって、このような小さい大きさでは、コントローラ２０は、ＤＡＣ２２Ｃ又は第１の処理経路１２Ｃの他の構成要素を低電力状態に置くことで、電力消費を最小化することができる。
【0052】
加えて、上で触れたように、幾つかの実施例では、コントローラ２０によりセレクタ５４へ伝達された制御信号が、制御信号の値に応じて第１の処理経路１２Ｃと第２の処理経路１３Ｃの間で処理をクロス・フェードする役目をするよう、セレクタ５４は利得素子の働きをすることが可能である。
【0053】
図６は、本開示の実施例による、処理経路１２Ｄ及び１３Ｄ、並びにアンプ１６の選択された構成要素を詳細に描いた、例示的なオーディオＩＣ９Ｄの選択された構成要素のブロック図を示している。幾つかの実施例では、図６に描かれたオーディオＩＣ９Ｄは、図２に関連して説明したオーディオＩＣ９の全部又は一部を実装することができる。図６に示されるように、マイクロコントローラ・コア１８は、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮを、第１の処理経路１２Ｄ及び第２の処理経路１３Ｄの各々に供給することができる。幾つかの実施例では、図６に描かれた第１の処理経路１２Ｄ及び第２の処理経路１３Ｄは、それぞれ、図２に関連して説明した第１の処理経路１２及び第２の処理経路１３の全部又は一部を実装することができる。
【0054】
第１の処理経路１２Ｄは、デジタル・フィルタ７２、デジタル・デルタ・シグマ変調器７４、ＤＡＣ２２Ｄ、スイッチ７６及び７８、並びに抵抗器７９によって実装され得る高利得出力を備え得る。デジタル・フィルタ７２は、デジタル信号（例えばデジタル・オーディオ入力信号ＤＩＧ＿ＩＮ）に、そのデジタル信号の特定の面を縮減又は強調するよう数学的演算を施すように構成された任意のシステム、デバイス、又は装置を備え得る。例えば、幾つかの実施例では、デジタル・フィルタ７２は、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの高周波成分をフィルタリング除去し、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの低周波成分をその入力へ通過させるロー・パス・フィルタを備え得、それによって、以下で詳述するように、低周波成分は第１の処理経路１２Ｄによって処理され、高周波成分は第２の処理経路１３Ｄによって処理されるということが可能となる。
【0055】
デジタル・デルタ・シグマ変調器７４は、デジタル領域において、第１のデジタル信号（例えば、デジタル・フィルタ７２によりフィルタリングされたデジタル・オーディオ入力信号ＤＩＧ＿ＩＮ）を処理して、第１のデジタル信号を、第１のデジタル信号と同じビット数かどうかは問わない、結果として得られる第２のデジタル信号に変換するように構成された任意の好適なシステム、デバイス、又は装置を備え得る。幾つかの実施例では、結果として得られる第２のデジタル信号は、２つの量子化レベルを持ち得る（例えば、単一ビット信号又は２つの量子化レベルを持つ任意の他のデジタル信号）。デジタル・デルタ・シグマ変調器７４の例示的な実施例は、「Systems and Methods for Generating a Digital Output Signal in a Digital Microphone System」という名称の、２０１４年４月８日に出願された、Ｊｏｈｎ Ｌ． Ｍｅｌａｎｓｏｎらによる特許文献１に記載されている。
【0056】
ＤＡＣ２２Ｄは、デジタル・デルタ・シグマ変調器７４によって出力されたデジタル信号を受信し、その信号をアナログ信号へ変換することができる。このアナログ信号は次いで、第１の中間アナログ信号ＶＩＮＡを生成するよう、抵抗器７９を含む高利得出力により増幅又は減衰され得、このとき、高利得出力の利得の大きさは、抵抗器７９の抵抗値の関数となり得る。図６に示されるように、以下で詳述する通り、コントローラ２０は、ＤＡＣ２２Ｄの動作を制御するように構成された１つ以上の制御信号をＤＡＣ２２Ｄに向けて伝達することができる。
【0057】
また、図６に示されるように、以下で詳述する通り、コントローラ２０は、第１の処理経路１２Ｄの動作を制御するように構成された１つ以上の制御信号を第１の処理経路１２Ｄに向けて伝達することができる。例えば、幾つかの実施例では、スイッチ７６が導通された（閉路された、有効にされた、オンにされた、等）ときにデジタル・フィルタ７２の出力がデジタル・デルタ・シグマ変調器７４及び第２の処理経路１３Ｄの利得素子８４へ渡され得るよう、コントローラ２０は第１の処理経路１２Ｄのスイッチ７６を制御し得る。一方で、スイッチ７６が非導通にされた（開路された、無効にされた、オフにされた、等）とき、信号がデジタル・デルタ・シグマ変調器７４及び第２の処理経路１３Ｄの利得素子８４へ渡されることは不可能となる。更に、これら及び他の実施例では、コントローラ２０は、スイッチ７８が導通された（閉路された、有効にされた、オンにされた、等）ときにＤＡＣ２２Ｄの出力及び高利得出力がアンプ・ステージ１６へ渡され得るよう、第１の処理経路１２Ｄのスイッチ７８を制御し得る。
【0058】
第２の処理経路１３Ｄは、利得素子８２、利得素子８４、コンバイナ８６、デジタル・デルタ・シグマ変調器８８、ＤＡＣ２３Ｄ、及び抵抗器８９によって実装され得る低利得出力を備え得る。利得素子８２は、利得素子８２の利得をデジタル・オーディオ入力信号ＤＩＧ＿ＩＮに乗じ、得られた信号をコンバイナ８６へ伝達するための任意のシステム、デバイス、又は装置を備え得る。幾つかの実施例では、利得素子８２の利得は、固定利得となり得る。同様に、利得素子８４は、利得素子８４の利得を第１の処理経路１２Ｄのデジタル・フィルタ７２の出力に乗じ、得られた信号をコンバイナ８６へ伝達するための任意のシステム、デバイス、又は装置を備え得る。幾つかの実施例では、利得素子８４の利得は、固定利得となり得る。これら及び他の実施例では、利得素子８２及び８４の利得は、ほぼ等しいものとなり得る。利得素子８２及び８４は、第２の処理経路１３Ｄにおける特定の位置に配置されたデジタル利得素子として示されているが、処理経路１３Ｄ内の任意の好適な位置に配置されてよい。例えば、幾つかの実施例では、利得素子８２及び８４は、コンバイナ８６の下流に配置された単一の利得素子で置き換えられ得る。
【0059】
コンバイナ８６は、利得素子８２及び８４によって修正された、デジタル・フィルタ７２によってフィルタリング除去されたデジタル・オーディオ入力信号ＤＩＧ＿ＩＮの成分（例えば高周波成分）を表す信号を出力するように、デジタル・フィルタ７２によりフィルタリングされたデジタル・オーディオ入力信号ＤＩＧ＿ＩＮをデジタル・オーディオ入力信号ＤＩＧ＿ＩＮのフィルタリングされていないバージョンから減算するための任意のシステム、デバイス、又は装置を備えることができる。
【0060】
デジタル・デルタ・シグマ変調器８８は、デジタル領域において、第１のデジタル信号（例えば、コンバイナ８６により出力されたデジタル信号）を処理して、第１のデジタル信号を、第１のデジタル信号と同じビット数かどうかは問わない、結果として得られる第２のデジタル信号に変換するように構成された任意の好適なシステム、デバイス、又は装置を備え得る。幾つかの実施例では、結果として得られる第２のデジタル信号は、２つの量子化レベルを持ち得る（例えば、単一ビット信号又は２つの量子化レベルを持つ任意の他のデジタル信号）。デジタル・デルタ・シグマ変調器８８の例示的な実施例は、「Systems and Methods for Generating a Digital Output Signal in a Digital Microphone System」という名称の、２０１４年４月８日に出願された、Ｊｏｈｎ Ｌ． Ｍｅｌａｎｓｏｎらによる特許文献１に記載されている。
【0061】
ＤＡＣ２３Ｄは、デジタル・デルタ・シグマ変調器８８によって出力されたデジタル信号を受信し、その信号をアナログ信号へ変換することができる。このアナログ信号は次いで、第２の中間アナログ信号ＶＩＮＢを生成するよう、抵抗器８９を含む低利得出力により増幅又は減衰され得、このとき、低利得出力の利得の大きさは、抵抗器８９の抵抗値の関数となり得る。幾つかの実施例では、第１の処理経路１２Ｄの高利得出力、第２の処理経路１３Ｄの低利得出力、利得素子８２及び８４の利得は、第１の処理経路１２Ｄ及び第２の処理経路１３Ｄの経路利得がほぼ等しくなるように選択され又は設定され得る。例えば、利得素子８２及び８４がＫという利得を持つ場合、低利得出力の利得に対する高利得出力の利得率もＫとなり得る（例えば、抵抗器８９は抵抗器７９のＫ倍の抵抗値を持ち得る）。
【0062】
ＤＡＣ２２Ｄ及びＤＡＣ２３Ｄは異なる構成を持ち得、よって、異なる信号処理機能及び性能を持つことができる。例えば、ＤＡＣ２３Ｄは、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮを第２の中間アナログ信号ＶＩＮＢへ変換する際、ＤＡＣ２２Ｄがデジタル・オーディオ入力信号ＤＩＧ＿ＩＮを第１の中間アナログ信号ＶＩＮＡへ変換する際よりも消費電力が少なくて済むかもしれない。別の例として、ＤＡＣ２２Ｄは、ＤＡＣ２３Ｄによって第２の処理経路１３Ｄにもたらされるノイズに比べて、より小さいノイズしか第１の処理経路１２Ｄにもたらさないものとなり得る。更なる例として、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさが大きい場合、ＤＡＣ２２Ｄは、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮを第１の中間アナログ信号ＶＩＮＡへ変換する際に、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮを第２の中間アナログ信号ＶＩＮＢへ変換する際のＤＡＣ２３Ｄのそれに比べて、より高い直線性を提供するものとなり得る。
【0063】
したがって、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさが閾値となる大きさ（例えば、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮのフル・スケールの大きさの２０デシベル下）を超えるとき、コントローラ２０が第１の処理経路１２Ｄを有効な処理経路として本質的に選択して、第１の処理経路１２Ｄがデジタル・フィルタ７２によって通過させられた信号成分を処理し、第２の処理経路１３３Ｄがデジタル・フィルタ７２による信号成分フィルタを処理するように、コントローラ２０は動作することができる。幾つかの実施例では、デジタル・フィルタ７２が存在しなくてもよく、かかる実施例ではコンバイナ８６の出力は、第２の処理経路１３Ｄが効果的に無効化されるよう、ゼロとなり得る。よって、閾値となる大きさを上回るデジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさについては、低周波が信号の大きさの大半を含む可能性がより高いため、より高性能の第１の処理経路１２Ｄが低周波コンテンツ（又はデジタル・フィルタ７２が存在しない場合は全てのコンテンツ）を処理することができる。したがって、閾値となる大きさを超えるデジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさに対して、コントローラ２０は、ＤＡＣ２２Ｄは高電力モードで動作すべき（例えば、ＤＡＣ２２を有効にすべき）と示す１つ以上の制御信号をＤＡＣ２２Ｄへ伝達し、第１の処理経路１２Ｄはデジタル・オーディオ入力信号ＤＩＧ＿ＩＮを処理すべきと示す１つ以上の制御信号をスイッチ７６及び７８へ伝達することができる。
【0064】
一方、アンプ・ステージ１６へ伝達される第１の中間アナログ信号ＶＩＮＢの適度な直線性を提供することができる信号の大きさでＤＡＣ２３Ｄを動作させながら、オーディオＩＣ９Ｄの電力消費を最小化するために、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさが閾値となる大きさ未満のとき、コントローラ２０は、第１の処理経路１２Ｄを（例えば、スイッチ７６及び７８を非導通にし、且つ／又はＤＡＣ２２Ｄをパワー・ダウンすることにより）遮蔽又は無効にしながら、第２の処理経路１３Ｄを有効な処理経路として本質的に選択し得るように動作することができる。例えば、閾値となる大きさ未満のデジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさに対して、コントローラ２０は、ＤＡＣ２２Ｄは低電力モードで動作すべき（例えば、ＤＡＣ２２Ｄを無効にする）であると示す１つ以上の制御信号をＤＡＣ２２Ｄへ伝達することができる。このような１つ以上の制御信号は、ほぼゼロの大きさの第１の中間アナログ信号ＶＩＮＡを第１の処理経路１２Ｄが出力する（例えば、スイッチ７６及び７８を無効にすることによって）ようにもさせ得る。
【0065】
オペ・アンプ２２の正負入力は図２のコンバイナ１４として動作することができ、これにより第１の中間アナログ信号ＶＩＮＡと第２の中間アナログ信号ＶＩＮＢを効果的に加算し得る。幾つかの実施例では、コントローラ２０は、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさ、第１の処理経路１２Ｄと第２の処理経路１３Ｄのどちらが有効な処理経路として選択されているかに関する識別情報、及び／又はオーディオＩＣ９Ｄの別の好適な特性に基づいて、アンプ・ステージ１６のアナログ利得を制御し得る。これら及び他の実施例では、コントローラ２０は、動作すべき動作モード又は出力すべき供給電圧を示す１つ以上の制御信号を、電源１０へ伝達し得る。例えば、コントローラ２０は、大きい大きさの信号には高い供給電圧が提供され、小さい大きさの信号には低い供給電圧が提供され、小さい大きさの信号の処理時にはアンプ・ステージ１６が電力レベルを低下させて動作可能となり得るように、デジタル・オーディオ入力信号ＤＩＧ＿ＩＮの大きさに基づいて、電源１０が供給電圧を出力するようにさせることができる。
【0066】
本明細書において、２つ以上の要素が互いに「連結される」と表現されるとき、この用語は、かかる２つ以上の要素が電子的に連通して又は機械的に連通して、介在要素の有無を問わず、間接的又は直接的に適宜接続されていることを意味する。
【0067】
本開示は、当業者であれば了知するであろう、本明細書の例としての実施例に対する一切の変更、置換え、変形、改造、及び修正を包含するものである。同様に、該当する場合、添付される特許請求の範囲は、当業者であれば了知するであろう、本明細書の例として実施例に対する一切の変更、置換え、変形、改造、及び修正を包含するものである。更に、添付される特許請求の範囲における、特定の機能を実行するために適応されるか、配置されるか、実行することができるか、構成されるか、有効であるか、動作可能であるか、又は動作する、装置又はシステム、或いは装置又はシステムの構成要素への言及は、当該の装置、システム、又は構成要素がそのように適応され、配置され、可能にされ、構成され、有効であり、動作可能であり、動作する限り、それ又は当該の特定機能が作動されるか、オンにされるか、又はロック解除されるかどうかを問わずに、当該の装置、システム、又は構成要素を包含する。
【0068】
本明細書に記載された全ての実例及び条件的文言は、当技術の発展に対して本発明者により貢献された本発明及び本概念の理解において読者を支援するという、教授の目的で意図されたものであり、そのように具体的に記載された実例及び条件への限定は伴わないものとして解釈される。本発明の実施例を詳述したが、これに対して、多様な変更、置換え、及び改造が、本開示の趣旨及び範囲から逸脱することなくなされ得ることを理解されたい。