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特許6545946スイッチングコンバータおよびその制御回路、それを用いた照明装置、電子機器
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6545946
(24)【登録日】2019年6月28日
(45)【発行日】2019年7月17日
(54)【発明の名称】スイッチングコンバータおよびその制御回路、それを用いた照明装置、電子機器
(51)【国際特許分類】
H02M 3/155 20060101AFI20190705BHJP
H05B 37/02 20060101ALI20190705BHJP
H01L 33/00 20100101ALI20190705BHJP
【ＦＩ】
H02M3/155 C
H05B37/02 K
H01L33/00 J
【請求項の数】30
【全頁数】23
(21)【出願番号】特願2014-224445(P2014-224445)
(22)【出願日】2014年11月4日
(65)【公開番号】特開2016-92955(P2016-92955A)
(43)【公開日】2016年5月23日
【審査請求日】2017年10月3日
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】佐々木 義和
【審査官】
高野 誠治
(56)【参考文献】
【文献】
特開２０１４−１５４４９３（ＪＰ，Ａ）
【文献】
特開２０１４−２０７７６３（ＪＰ，Ａ）
【文献】
実開平０５−０９２８１９（ＪＰ，Ｕ）
【文献】
特開２００２−０５１５３９（ＪＰ，Ａ）
【文献】
特開２０１２−０３９８６９（ＪＰ，Ａ）
【文献】
特開２０１３−０７０５８６（ＪＰ，Ａ）
【文献】
特開２０１２−１００４１５（ＪＰ，Ａ）
【文献】
米国特許出願公開第２０１３／０１１９８８１（ＵＳ，Ａ１）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０２Ｍ ３／００ − ３／４４
Ｈ０１Ｌ ３３／００
Ｈ０５Ｂ ３７／０２
(57)【特許請求の範囲】
【請求項1】
スイッチングコンバータの制御回路であって、
前記スイッチングコンバータは、
入力ラインと出力ラインの間に設けられた出力キャパシタと、
前記出力ラインと接地ラインの間に直列に設けられたインダクタ、スイッチングトランジスタおよび検出抵抗と、
前記入力ラインにカソードが接続され、前記インダクタと前記スイッチングトランジスタの接続点にアノードが接続されたダイオードと、
を備え、
前記制御回路は、
前記検出抵抗の電圧降下に応じた電流検出信号が第１しきい値を超えると、リセットパルスをアサートする第１コンパレータと、
前記スイッチングトランジスタをターンオンすべきタイミングでセットパルスをアサートするセットパルス発生器と、
前記セットパルスおよび前記リセットパルスを受け、出力パルスを生成するロジック回路であって、（i）前記出力パルスは、前記セットパルスがアサートされると、前記スイッチングトランジスタのオンに対応するオンレベルに遷移し、（ii）前記リセットパルスがアサートされると、前記スイッチングトランジスタのオフに対応するオフレベルに遷移するものである、ロジック回路と、
前記電流検出信号が第２しきい値を超えると、比較信号をアサートする第２コンパレータと、
前記スイッチングトランジスタがターンオンしてから第１時間の経過までを異常検出期間とし、前記異常検出期間中に前記比較信号がアサートされると異常と判定する異常検出回路と、
を備え、
前記第１しきい値と前記第２しきい値は等しく、前記第１コンパレータおよび前記第２コンパレータは、単一のコンパレータを共有しており、前記リセットパルスと前記比較信号は同一であることを特徴とする制御回路。
前記スイッチングコンバータは、
入力ラインと出力ラインの間に設けられた出力キャパシタと、
前記出力ラインと接地ラインの間に直列に設けられたインダクタ、スイッチングトランジスタおよび検出抵抗と、
前記入力ラインにカソードが接続され、前記インダクタと前記スイッチングトランジスタの接続点にアノードが接続されたダイオードと、
を備え、
前記制御回路は、
前記検出抵抗の電圧降下に応じた電流検出信号が第１しきい値を超えると、リセットパルスをアサートする第１コンパレータと、
前記スイッチングトランジスタをターンオンすべきタイミングでセットパルスをアサートするセットパルス発生器と、
前記セットパルスおよび前記リセットパルスを受け、出力パルスを生成するロジック回路であって、（i）前記出力パルスは、前記セットパルスがアサートされると、前記スイッチングトランジスタのオンに対応するオンレベルに遷移し、（ii）前記リセットパルスがアサートされると、前記スイッチングトランジスタのオフに対応するオフレベルに遷移するものである、ロジック回路と、
前記電流検出信号が第２しきい値を超えると、比較信号をアサートする第２コンパレータと、
前記スイッチングトランジスタがターンオンしてから第１時間の経過までを異常検出期間とし、前記異常検出期間中に前記比較信号がアサートされると異常と判定する異常検出回路と、
を備え、
前記第１しきい値と前記第２しきい値は等しく、前記第１コンパレータおよび前記第２コンパレータは、単一のコンパレータを共有しており、前記リセットパルスと前記比較信号は同一であることを特徴とする制御回路。
【請求項2】
前記異常検出回路は、前記異常検出期間中の比較信号のアサートが、所定の判定時間、連続して発生すると、異常と判定することを特徴とする請求項１に記載の制御回路。
【請求項3】
前記異常検出回路は、
前記スイッチングトランジスタがターンオンしてから前記第１時間の間、アサートされる第１タイマー信号を生成する第１タイマー回路と、
前記第１タイマー信号と前記比較信号を受け、中間判定信号を出力する中間判定部であって、（i）前記中間判定信号は、前記第１タイマー信号がアサートされ、かつ前記比較信号がアサートされると、アサートされ、（ii）前記中間判定信号は、前記第１タイマー信号がネゲートされ、かつ前記比較信号がアサートされるとネゲートされるものである、中間判定部と、
前記中間判定信号が前記判定時間、連続してアサートされると、最終判定信号をアサートする最終判定部と、
を含むことを特徴とする請求項２に記載の制御回路。
前記スイッチングトランジスタがターンオンしてから前記第１時間の間、アサートされる第１タイマー信号を生成する第１タイマー回路と、
前記第１タイマー信号と前記比較信号を受け、中間判定信号を出力する中間判定部であって、（i）前記中間判定信号は、前記第１タイマー信号がアサートされ、かつ前記比較信号がアサートされると、アサートされ、（ii）前記中間判定信号は、前記第１タイマー信号がネゲートされ、かつ前記比較信号がアサートされるとネゲートされるものである、中間判定部と、
前記中間判定信号が前記判定時間、連続してアサートされると、最終判定信号をアサートする最終判定部と、
を含むことを特徴とする請求項２に記載の制御回路。
【請求項4】
スイッチングコンバータの制御回路であって、
前記スイッチングコンバータは、
入力ラインと出力ラインの間に設けられた出力キャパシタと、
前記出力ラインと接地ラインの間に直列に設けられたインダクタ、スイッチングトランジスタおよび検出抵抗と、
前記入力ラインにカソードが接続され、前記インダクタと前記スイッチングトランジスタの接続点にアノードが接続されたダイオードと、
を備え、
前記制御回路は、
前記検出抵抗の電圧降下に応じた電流検出信号が第１しきい値を超えると、リセットパルスをアサートする第１コンパレータと、
前記スイッチングトランジスタをターンオンすべきタイミングでセットパルスをアサートするセットパルス発生器と、
前記セットパルスおよび前記リセットパルスを受け、出力パルスを生成するロジック回路であって、（i）前記出力パルスは、前記セットパルスがアサートされると、前記スイッチングトランジスタのオンに対応するオンレベルに遷移し、（ii）前記リセットパルスがアサートされると、前記スイッチングトランジスタのオフに対応するオフレベルに遷移するものである、ロジック回路と、
前記電流検出信号が第２しきい値を超えると、比較信号をアサートする第２コンパレータと、
前記スイッチングトランジスタがターンオンしてから第１時間の経過までを異常検出期間とし、前記異常検出期間中に前記比較信号がアサートされると異常と判定する異常検出回路と、
を備え、
前記異常検出回路は、前記異常検出期間中の前記比較信号のアサートが、所定サイクル数にわたり連続すると、異常と判定し、
前記異常検出回路は、
前記スイッチングトランジスタがターンオンしてから前記第１時間の間、アサートされる第１タイマー信号を生成する第１タイマー回路と、
前記第１タイマー信号と前記比較信号を受け、中間判定信号を出力する中間判定部であって、（i）前記中間判定信号は、前記第１タイマー信号がアサートされ、かつ前記比較信号がアサートされると、アサートされ、（ii）前記中間判定信号は、前記第１タイマー信号がネゲートされ、かつ前記比較信号がアサートされるとネゲートされるものである、中間判定部と、
前記中間判定信号と前記出力パルスと、を受け、前記中間判定信号がアサートされる期間に、前記出力パルスが前記所定サイクル数、オンレベルに遷移すると、最終判定信号をアサートする最終判定部と、
を含むことを特徴とする制御回路。
前記スイッチングコンバータは、
入力ラインと出力ラインの間に設けられた出力キャパシタと、
前記出力ラインと接地ラインの間に直列に設けられたインダクタ、スイッチングトランジスタおよび検出抵抗と、
前記入力ラインにカソードが接続され、前記インダクタと前記スイッチングトランジスタの接続点にアノードが接続されたダイオードと、
を備え、
前記制御回路は、
前記検出抵抗の電圧降下に応じた電流検出信号が第１しきい値を超えると、リセットパルスをアサートする第１コンパレータと、
前記スイッチングトランジスタをターンオンすべきタイミングでセットパルスをアサートするセットパルス発生器と、
前記セットパルスおよび前記リセットパルスを受け、出力パルスを生成するロジック回路であって、（i）前記出力パルスは、前記セットパルスがアサートされると、前記スイッチングトランジスタのオンに対応するオンレベルに遷移し、（ii）前記リセットパルスがアサートされると、前記スイッチングトランジスタのオフに対応するオフレベルに遷移するものである、ロジック回路と、
前記電流検出信号が第２しきい値を超えると、比較信号をアサートする第２コンパレータと、
前記スイッチングトランジスタがターンオンしてから第１時間の経過までを異常検出期間とし、前記異常検出期間中に前記比較信号がアサートされると異常と判定する異常検出回路と、
を備え、
前記異常検出回路は、前記異常検出期間中の前記比較信号のアサートが、所定サイクル数にわたり連続すると、異常と判定し、
前記異常検出回路は、
前記スイッチングトランジスタがターンオンしてから前記第１時間の間、アサートされる第１タイマー信号を生成する第１タイマー回路と、
前記第１タイマー信号と前記比較信号を受け、中間判定信号を出力する中間判定部であって、（i）前記中間判定信号は、前記第１タイマー信号がアサートされ、かつ前記比較信号がアサートされると、アサートされ、（ii）前記中間判定信号は、前記第１タイマー信号がネゲートされ、かつ前記比較信号がアサートされるとネゲートされるものである、中間判定部と、
前記中間判定信号と前記出力パルスと、を受け、前記中間判定信号がアサートされる期間に、前記出力パルスが前記所定サイクル数、オンレベルに遷移すると、最終判定信号をアサートする最終判定部と、
を含むことを特徴とする制御回路。
【請求項5】
前記中間判定部は、
前記第１タイマー信号と前記比較信号を受け、前記第１タイマー信号がアサートされ、かつ前記比較信号がアサートされると、アサートされる異常検出信号を出力する第１ゲートと、
前記第１タイマー信号と前記比較信号を受け、前記第１タイマー信号がネゲートされ、かつ前記比較信号がアサートされると、アサートされる解除信号を出力する第２ゲートと、
クロック端子に前記異常検出信号を受け、リセット端子に前記解除信号を受け、中間判定信号を出力するフリップフロップであって、前記中間判定信号は前記異常検出信号がアサートされるとアサートされ、前記解除信号がアサートされるとネゲートされる、フリップフロップと、
を含むことを特徴とする請求項３または４に記載の制御回路。
前記第１タイマー信号と前記比較信号を受け、前記第１タイマー信号がアサートされ、かつ前記比較信号がアサートされると、アサートされる異常検出信号を出力する第１ゲートと、
前記第１タイマー信号と前記比較信号を受け、前記第１タイマー信号がネゲートされ、かつ前記比較信号がアサートされると、アサートされる解除信号を出力する第２ゲートと、
クロック端子に前記異常検出信号を受け、リセット端子に前記解除信号を受け、中間判定信号を出力するフリップフロップであって、前記中間判定信号は前記異常検出信号がアサートされるとアサートされ、前記解除信号がアサートされるとネゲートされる、フリップフロップと、
を含むことを特徴とする請求項３または４に記載の制御回路。
【請求項6】
前記最終判定部は、
キャパシタと、
前記中間判定信号がアサートされる間、前記キャパシタを充電する電流源と、
前記中間判定信号がネゲートされると前記キャパシタを放電するスイッチと、
前記キャパシタの電圧を所定のしきい値電圧と比較するコンパレータと、
を含むことを特徴とする請求項３に記載の制御回路。
キャパシタと、
前記中間判定信号がアサートされる間、前記キャパシタを充電する電流源と、
前記中間判定信号がネゲートされると前記キャパシタを放電するスイッチと、
前記キャパシタの電圧を所定のしきい値電圧と比較するコンパレータと、
を含むことを特徴とする請求項３に記載の制御回路。
【請求項7】
前記最終判定部は、クロック端子に前記出力パルスが入力され、リセット端子に前記中間判定信号が入力されるカウンタを含むことを特徴とする請求項４に記載の制御回路。
【請求項8】
前記異常検出回路は、前記スイッチングコンバータの起動開始から所定時間に含まれるサイクルにおいて、異常検出を無効とすることを特徴とする請求項１に記載の制御回路。
【請求項9】
スイッチングコンバータの制御回路であって、
前記スイッチングコンバータは、
入力ラインと出力ラインの間に設けられた出力キャパシタと、
前記出力ラインと接地ラインの間に直列に設けられたインダクタ、スイッチングトランジスタおよび検出抵抗と、
前記入力ラインにカソードが接続され、前記インダクタと前記スイッチングトランジスタの接続点にアノードが接続されたダイオードと、
を備え、
前記制御回路は、
前記検出抵抗の電圧降下に応じた電流検出信号が第１しきい値を超えると、リセットパルスをアサートする第１コンパレータと、
前記スイッチングトランジスタをターンオンすべきタイミングでセットパルスをアサートするセットパルス発生器と、
前記セットパルスおよび前記リセットパルスを受け、出力パルスを生成するロジック回路であって、（i）前記出力パルスは、前記セットパルスがアサートされると、前記スイッチングトランジスタのオンに対応するオンレベルに遷移し、（ii）前記リセットパルスがアサートされると、前記スイッチングトランジスタのオフに対応するオフレベルに遷移するものである、ロジック回路と、
前記電流検出信号が第２しきい値を超えると、比較信号をアサートする第２コンパレータと、
前記スイッチングトランジスタがターンオンしてから第１時間の経過までを異常検出期間とし、前記異常検出期間中に前記比較信号がアサートされると異常と判定する異常検出回路と、
前記スイッチングトランジスタがターンオンしてから第２時間の経過までをマスク期間とし、前記マスク期間の間、前記リセットパルスのアサートをマスクし、マスク後のリセットパルスを前記ロジック回路に出力するリーディングエッジブランキング回路と、
を備え、
前記第１時間と前記第２時間は等しいことを特徴とする制御回路。
前記スイッチングコンバータは、
入力ラインと出力ラインの間に設けられた出力キャパシタと、
前記出力ラインと接地ラインの間に直列に設けられたインダクタ、スイッチングトランジスタおよび検出抵抗と、
前記入力ラインにカソードが接続され、前記インダクタと前記スイッチングトランジスタの接続点にアノードが接続されたダイオードと、
を備え、
前記制御回路は、
前記検出抵抗の電圧降下に応じた電流検出信号が第１しきい値を超えると、リセットパルスをアサートする第１コンパレータと、
前記スイッチングトランジスタをターンオンすべきタイミングでセットパルスをアサートするセットパルス発生器と、
前記セットパルスおよび前記リセットパルスを受け、出力パルスを生成するロジック回路であって、（i）前記出力パルスは、前記セットパルスがアサートされると、前記スイッチングトランジスタのオンに対応するオンレベルに遷移し、（ii）前記リセットパルスがアサートされると、前記スイッチングトランジスタのオフに対応するオフレベルに遷移するものである、ロジック回路と、
前記電流検出信号が第２しきい値を超えると、比較信号をアサートする第２コンパレータと、
前記スイッチングトランジスタがターンオンしてから第１時間の経過までを異常検出期間とし、前記異常検出期間中に前記比較信号がアサートされると異常と判定する異常検出回路と、
前記スイッチングトランジスタがターンオンしてから第２時間の経過までをマスク期間とし、前記マスク期間の間、前記リセットパルスのアサートをマスクし、マスク後のリセットパルスを前記ロジック回路に出力するリーディングエッジブランキング回路と、
を備え、
前記第１時間と前記第２時間は等しいことを特徴とする制御回路。
【請求項10】
前記リーディングエッジブランキング回路は、
前記スイッチングトランジスタがターンオンしてから前記第２時間の間、アサートされる第２タイマー信号を生成する第２タイマー回路と、
前記第２タイマー信号と前記リセットパルスとを受け、マスク後のリセットパルスを生成する第３ゲートと、
を含むことを特徴とする請求項９に記載の制御回路。
前記スイッチングトランジスタがターンオンしてから前記第２時間の間、アサートされる第２タイマー信号を生成する第２タイマー回路と、
前記第２タイマー信号と前記リセットパルスとを受け、マスク後のリセットパルスを生成する第３ゲートと、
を含むことを特徴とする請求項９に記載の制御回路。
【請求項11】
前記第１しきい値と前記第２しきい値は等しく、前記第１コンパレータおよび前記第２コンパレータは、単一のコンパレータを共有しており、前記リセットパルスと前記比較信号は同一であることを特徴とする請求項９に記載の制御回路。
【請求項12】
前記異常検出回路と前記リーディングエッジブランキング回路は、前記スイッチングトランジスタがターンオンしてから前記第２時間の間、所定レベルとなるタイマー信号を生成するタイマー回路を共有しており、
前記異常検出回路は、
前記タイマー信号と前記リセットパルスを受け、前記タイマー信号がアサートされ、かつ前記リセットパルスがアサートされると、アサートされる異常検出信号を出力する第１ゲートと、
前記タイマー信号と前記リセットパルスを受け、前記タイマー信号がネゲートされ、かつ前記リセットパルスがアサートされると、アサートされる解除信号を出力する第２ゲートと、
クロック端子に前記異常検出信号を受け、リセット端子に前記解除信号を受け、中間判定信号を出力するフリップフロップであって、前記中間判定信号は前記異常検出信号がアサートされるとアサートされ、前記解除信号がアサートされるとネゲートされる、フリップフロップと、
を含み、
前記リーディングエッジブランキング回路は、前記タイマー信号と前記リセットパルスを論理演算し、マスク後のリセットパルスを生成する第３ゲートを含むことを特徴とする請求項１１に記載の制御回路。
前記異常検出回路は、
前記タイマー信号と前記リセットパルスを受け、前記タイマー信号がアサートされ、かつ前記リセットパルスがアサートされると、アサートされる異常検出信号を出力する第１ゲートと、
前記タイマー信号と前記リセットパルスを受け、前記タイマー信号がネゲートされ、かつ前記リセットパルスがアサートされると、アサートされる解除信号を出力する第２ゲートと、
クロック端子に前記異常検出信号を受け、リセット端子に前記解除信号を受け、中間判定信号を出力するフリップフロップであって、前記中間判定信号は前記異常検出信号がアサートされるとアサートされ、前記解除信号がアサートされるとネゲートされる、フリップフロップと、
を含み、
前記リーディングエッジブランキング回路は、前記タイマー信号と前記リセットパルスを論理演算し、マスク後のリセットパルスを生成する第３ゲートを含むことを特徴とする請求項１１に記載の制御回路。
【請求項13】
前記セットパルス発生器は、前記インダクタに流れる電流が実質的にゼロとなると、前記セットパルスをアサートすることを特徴とする請求項１から１２のいずれかに記載の制御回路。
【請求項14】
前記スイッチングコンバータは、前記インダクタと前記スイッチングトランジスタの接続点と接地ラインの間に直列に設けられた第１キャパシタおよび第１抵抗をさらに備え、
前記セットパルス発生器は、前記第１抵抗の電位が所定のしきい値電圧がクロスすると、前記セットパルスをアサートすることを特徴とする請求項１から１３のいずれかに記載の制御回路。
前記セットパルス発生器は、前記第１抵抗の電位が所定のしきい値電圧がクロスすると、前記セットパルスをアサートすることを特徴とする請求項１から１３のいずれかに記載の制御回路。
【請求項15】
前記スイッチングコンバータは、前記インダクタと結合された補助巻線をさらに備え、
前記セットパルス発生器は、前記補助巻線の電圧が所定のしきい値電圧とクロスすると、前記セットパルスをアサートすることを特徴とする請求項１から１３のいずれかに記載の制御回路。
前記セットパルス発生器は、前記補助巻線の電圧が所定のしきい値電圧とクロスすると、前記セットパルスをアサートすることを特徴とする請求項１から１３のいずれかに記載の制御回路。
【請求項16】
前記セットパルス発生器は、前記スイッチングトランジスタがターンオンしてから所定のオフ時間の経過後に前記セットパルスをアサートすることを特徴とする請求項１から１３のいずれかに記載の制御回路。
【請求項17】
異常を検出すると、停止することを特徴とする請求項１から１５のいずれかに記載の制御回路。
【請求項18】
スイッチングコンバータの制御回路であって、
スイッチングトランジスタと同一経路に設けられた検出抵抗の電圧降下に応じた電流検出信号が第１しきい値を超えると、リセットパルスをアサートする第１コンパレータと、
前記スイッチングトランジスタをターンオンすべきタイミングでセットパルスをアサートするセットパルス発生器と、
前記セットパルスおよび前記リセットパルスを受け、出力パルスを生成するロジック回路であって、（i）前記出力パルスは、前記セットパルスがアサートされると、前記スイッチングトランジスタのオンに対応するオンレベルに遷移し、（ii）前記リセットパルスがアサートされると、前記スイッチングトランジスタのオフに対応するオフレベルに遷移するものである、ロジック回路と、
前記電流検出信号が第２しきい値を超えると、比較信号をアサートする第２コンパレータと、
前記スイッチングトランジスタがターンオンしてから第１時間の経過までを異常検出期間とし、前記異常検出期間中に前記比較信号がアサートされると異常と判定する異常検出回路と、
を備えることを特徴とする制御回路。
スイッチングトランジスタと同一経路に設けられた検出抵抗の電圧降下に応じた電流検出信号が第１しきい値を超えると、リセットパルスをアサートする第１コンパレータと、
前記スイッチングトランジスタをターンオンすべきタイミングでセットパルスをアサートするセットパルス発生器と、
前記セットパルスおよび前記リセットパルスを受け、出力パルスを生成するロジック回路であって、（i）前記出力パルスは、前記セットパルスがアサートされると、前記スイッチングトランジスタのオンに対応するオンレベルに遷移し、（ii）前記リセットパルスがアサートされると、前記スイッチングトランジスタのオフに対応するオフレベルに遷移するものである、ロジック回路と、
前記電流検出信号が第２しきい値を超えると、比較信号をアサートする第２コンパレータと、
前記スイッチングトランジスタがターンオンしてから第１時間の経過までを異常検出期間とし、前記異常検出期間中に前記比較信号がアサートされると異常と判定する異常検出回路と、
を備えることを特徴とする制御回路。
【請求項19】
前記第１しきい値と前記第２しきい値は等しく、前記第１コンパレータおよび前記第２コンパレータは、単一のコンパレータを共有しており、前記リセットパルスと前記比較信号は同一であることを特徴とする請求項１８に記載の制御回路。
【請求項20】
前記異常検出回路は、前記異常検出期間中の比較信号のアサートが、所定の判定時間、連続して発生すると、異常と判定することを特徴とする請求項１８または１９に記載の制御回路。
【請求項21】
前記異常検出回路は、
前記スイッチングトランジスタがターンオンしてから前記第１時間の間、アサートされる第１タイマー信号を生成する第１タイマー回路と、
前記第１タイマー信号と前記比較信号を受け、中間判定信号を出力する中間判定部であって、（i）前記中間判定信号は、前記第１タイマー信号がアサートされ、かつ前記比較信号がアサートされると、アサートされ、（ii）前記中間判定信号は、前記第１タイマー信号がネゲートされ、かつ前記比較信号がアサートされるとネゲートされるものである、中間判定部と、
前記中間判定信号が前記判定時間、連続してアサートされると、最終判定信号をアサートする最終判定部と、
を含むことを特徴とする請求項２０に記載の制御回路。
前記スイッチングトランジスタがターンオンしてから前記第１時間の間、アサートされる第１タイマー信号を生成する第１タイマー回路と、
前記第１タイマー信号と前記比較信号を受け、中間判定信号を出力する中間判定部であって、（i）前記中間判定信号は、前記第１タイマー信号がアサートされ、かつ前記比較信号がアサートされると、アサートされ、（ii）前記中間判定信号は、前記第１タイマー信号がネゲートされ、かつ前記比較信号がアサートされるとネゲートされるものである、中間判定部と、
前記中間判定信号が前記判定時間、連続してアサートされると、最終判定信号をアサートする最終判定部と、
を含むことを特徴とする請求項２０に記載の制御回路。
【請求項22】
前記異常検出回路は、前記異常検出期間中の前記比較信号のアサートが、所定サイクル数にわたり連続すると、異常と判定することを特徴とする請求項１８または１９に記載の制御回路。
【請求項23】
前記異常検出回路は、
前記スイッチングトランジスタがターンオンしてから前記第１時間の間、アサートされる第１タイマー信号を生成する第１タイマー回路と、
前記第１タイマー信号と前記比較信号を受け、中間判定信号を出力する中間判定部であって、（i）前記中間判定信号は、前記第１タイマー信号がアサートされ、かつ前記比較信号がアサートされると、アサートされ、（ii）前記中間判定信号は、前記第１タイマー信号がネゲートされ、かつ前記比較信号がアサートされるとネゲートされるものである、中間判定部と、
前記中間判定信号と前記出力パルスと、を受け、前記中間判定信号がアサートされる期間に、前記出力パルスが前記所定サイクル数、オンレベルに遷移すると、最終判定信号をアサートする最終判定部と、
を含むことを特徴とする請求項２２に記載の制御回路。
前記スイッチングトランジスタがターンオンしてから前記第１時間の間、アサートされる第１タイマー信号を生成する第１タイマー回路と、
前記第１タイマー信号と前記比較信号を受け、中間判定信号を出力する中間判定部であって、（i）前記中間判定信号は、前記第１タイマー信号がアサートされ、かつ前記比較信号がアサートされると、アサートされ、（ii）前記中間判定信号は、前記第１タイマー信号がネゲートされ、かつ前記比較信号がアサートされるとネゲートされるものである、中間判定部と、
前記中間判定信号と前記出力パルスと、を受け、前記中間判定信号がアサートされる期間に、前記出力パルスが前記所定サイクル数、オンレベルに遷移すると、最終判定信号をアサートする最終判定部と、
を含むことを特徴とする請求項２２に記載の制御回路。
【請求項24】
前記中間判定部は、
前記第１タイマー信号と前記比較信号を受け、前記第１タイマー信号がアサートされ、かつ前記比較信号がアサートされると、アサートされる異常検出信号を出力する第１ゲートと、
前記第１タイマー信号と前記比較信号を受け、前記第１タイマー信号がネゲートされ、かつ前記比較信号がアサートされると、アサートされる解除信号を出力する第２ゲートと、
クロック端子に前記異常検出信号を受け、リセット端子に前記解除信号を受け、中間判定信号を出力するフリップフロップであって、前記中間判定信号は前記異常検出信号がアサートされるとアサートされ、前記解除信号がアサートされるとネゲートされる、フリップフロップと、
を含むことを特徴とする請求項２１または２３に記載の制御回路。
前記第１タイマー信号と前記比較信号を受け、前記第１タイマー信号がアサートされ、かつ前記比較信号がアサートされると、アサートされる異常検出信号を出力する第１ゲートと、
前記第１タイマー信号と前記比較信号を受け、前記第１タイマー信号がネゲートされ、かつ前記比較信号がアサートされると、アサートされる解除信号を出力する第２ゲートと、
クロック端子に前記異常検出信号を受け、リセット端子に前記解除信号を受け、中間判定信号を出力するフリップフロップであって、前記中間判定信号は前記異常検出信号がアサートされるとアサートされ、前記解除信号がアサートされるとネゲートされる、フリップフロップと、
を含むことを特徴とする請求項２１または２３に記載の制御回路。
【請求項25】
前記スイッチングトランジスタがターンオンしてから第２時間の経過までをマスク期間とし、前記マスク期間の間、前記リセットパルスのアサートをマスクし、マスク後のリセットパルスを前記ロジック回路に出力するリーディングエッジブランキング回路をさらに備えることを特徴とする請求項１８から２４のいずれかに記載の制御回路。
【請求項26】
前記第１時間と前記第２時間は等しいことを特徴とする請求項２５に記載の制御回路。
【請求項27】
ひとつの半導体基板に一体集積化されることを特徴とする請求項１から２６のいずれかに記載の制御回路。
【請求項28】
請求項１から２７のいずれかに記載の制御回路を備えることを特徴とするスイッチングコンバータ。
【請求項29】
直列に接続された複数のＬＥＤ（発光ダイオード）を含むＬＥＤ光源と、
商用交流電圧を平滑整流する整流回路と、
前記整流回路により平滑整流された直流電圧を入力電圧として受け、前記ＬＥＤ光源を負荷とするスイッチングコンバータと、
を備え、
前記スイッチングコンバータは、請求項１から２７のいずれかに記載の制御回路を備えることを特徴とする照明装置。
商用交流電圧を平滑整流する整流回路と、
前記整流回路により平滑整流された直流電圧を入力電圧として受け、前記ＬＥＤ光源を負荷とするスイッチングコンバータと、
を備え、
前記スイッチングコンバータは、請求項１から２７のいずれかに記載の制御回路を備えることを特徴とする照明装置。
【請求項30】
液晶パネルと、
前記液晶パネルを裏面から照射するバックライトである請求項２９に記載の照明装置と、
を備えることを特徴とする電子機器。
前記液晶パネルを裏面から照射するバックライトである請求項２９に記載の照明装置と、
を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、スイッチングコンバータに関する。
【背景技術】
【0002】
液晶のバックライトや照明器具として、ＬＥＤ（発光ダイオード）などの半導体光源の普及が進んでいる。近年、ＬＥＤ照明においては、降圧型の開発が進められている。図１は、本発明らが検討した降圧型のスイッチングコンバータの回路図である。スイッチングコンバータ１００ｒは、図示しない電源から、入力電圧ＶＩＮを受け、それを降圧することにより負荷であるＬＥＤ光源５０２に出力電圧ＶＯＵＴを供給するとともに、ＬＥＤ光源５０２に流れる電流（負荷電流あるいは駆動電流という）ＩＬＥＤを目標値ＩＲＥＦに安定化させる。たとえばＬＥＤ光源５０２は、発光ダイオード（ＬＥＤ）ストリングであり、スイッチングコンバータ１００ｒは、ＬＥＤストリングの目標輝度に応じて、負荷電流ＩＬＥＤの目標電流値ＩＲＥＦを設定する。
【0003】
スイッチングコンバータ１００ｒは、出力回路１０２および制御回路２００ｒを備える。出力回路１０２は、平滑キャパシタＣ１、整流ダイオードＤ１、スイッチングトランジスタＭ１、インダクタＬ１、補助巻線Ｌ２、および検出抵抗ＲＣＳを備える。
【0004】
スイッチングトランジスタＭ１のオン期間において、検出抵抗ＲＣＳには、スイッチングトランジスタＭ１に流れる電流が流れる。制御回路２００ｒの電流検出（ＣＳ）端子には、検出抵抗ＲＣＳの電圧降下（検出電圧）ＶＣＳがフィードバックされる。
【0005】
制御回路２００は、電流リミットコンパレータ２０２、ゼロ電流検出回路２０４、ロジック回路２０６、ドライバ２０８を備える。
【0006】
図２は、図１のスイッチングコンバータ１００ｒの動作波形図である。スイッチングトランジスタＭ１がオンの期間（オン期間）、コイル電流ＩＬはスイッチングトランジスタＭ１を流れる電流ＩＭ１に相当し、ＬＥＤ光源５０２、インダクタＬ１、スイッチングトランジスタＭ１および検出抵抗ＲＣＳを経由して流れる。出力電流ＩＯＵＴの増大にともない、電流検出信号ＶＣＳが上昇する。電流リミットコンパレータ２０２は、電流検出信号ＶＣＳを、目標電流値ＩＲＥＦに対応して設定された目標電圧ＶＡＤＩＭと比較し、電流検出信号ＶＣＳが目標電圧ＶＡＤＩＭに達すると、つまり出力電流ＩＯＵＴがリミット電流ＩＬＩＭ（＝ＶＡＤＩＭ／ＲＣＳ）に達すると、リミット電流検出信号Ｓ１をアサート（たとえばハイレベル）する。オン期間において、インダクタＬ１に蓄えられるエネルギーが増大する。
【0007】
ロジック回路２０６は、リミット電流検出信号Ｓ１がアサートされると、パルス信号Ｓ２をスイッチングトランジスタＭ１のオフに対応するオフレベル（たとえばローレベル）に遷移させる。ドライバ２０８は、パルス信号Ｓ２に応じて、スイッチングトランジスタＭ１をオフする。
【0008】
スイッチングトランジスタＭ１がオフの期間、出力電流ＩＯＵＴは整流ダイオードＤ１に流れる電流ＩＤ１に相当し、ＬＥＤ光源５０２、インダクタＬ１、および整流ダイオードＤ１を経由して流れる。オフ時間の経過にともない、インダクタＬ１に蓄えられたエネルギーが減少していき、出力電流ＩＯＵＴは減少していく。
【0009】
補助巻線Ｌ２は、インダクタＬ１と結合されており、トランスＴ１が形成される。制御回路２００ｒのゼロクロス検出（ＺＴ）端子には、補助巻線Ｌ２の電圧ＶＺＴが入力される。ゼロ電流検出回路２０４は、補助巻線Ｌｚの電圧ＶＺＴにもとづいて、インダクタＬ１に流れる出力電流ＩＯＵＴがゼロになったこと（ゼロクロス）を検出し、ゼロクロス検出信号Ｓ３をアサートする。
【0010】
ロジック回路２０６は、ゼロクロス検出信号Ｓ３がアサートされると、パルス信号Ｓ２を、スイッチングトランジスタＭ１のオンに対応するオンレベル（たとえばハイレベル）に遷移させる。ドライバ２０８は、パルス信号Ｓ２に応じて、スイッチングトランジスタＭ１をオンする。
【0011】
制御回路２００ｒは、以上の動作を繰り返す。負荷電流ＩＬＥＤは、出力電流ＩＯＵＴを平滑キャパシタＣ１により平滑化された電流となり、そのときの目標電流値ＩＲＥＦは、ＩＬＩＭ／２となる。
【0012】
図２に示すように、ドライバ２０８の出力パルス信号ＳＯＵＴがオンレベルに遷移した直後、電流検出信号ＶＣＳはサージノイズの影響で大きく跳ね上がる。このスパイクノイズにより、出力電流ＩＯＵＴがリミット電流ＩＬＩＭに達していないにもかかわらず、電流リミットコンパレータ２０２の出力（リミット電流検出信号）Ｓ１がアサートされるのを防止するために、スイッチングトランジスタＭ１がオンした直後、所定の長さを有するマスク時間ＴＭＳＫが設定され、マスク時間ＴＭＳＫの間、電流リミットコンパレータ２０２による比較結果が無効化される。これをリーディングエッジブランキング（ＬＥＢ）とも称する。
【先行技術文献】
【特許文献】
【0013】
【特許文献1】特開２００３−１５３５２９号公報
【特許文献2】特開２００４−４７５３８号公報
【発明の概要】
【発明が解決しようとする課題】
【0014】
本発明は、図１のスイッチングコンバータ１００ｒについて検討した結果、以下の課題を認識するに至った。ＬＥＤ光源５０２が故障によりショートするなど、故障・異常が発生すると、回路素子に大電流が流れて発熱したり、素子間の電圧がその耐圧を超えて信頼性に悪影響を及ぼすおそれがある。かかる課題はＬＥＤ光源５０２に限らず、さまざまな負荷においても生じうる。
【0015】
本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、故障や異常を検出可能なスイッチングコンバータおよびその制御回路の提供にある。
【課題を解決するための手段】
【0016】
本発明のある態様は、スイッチングコンバータの制御回路に関する。スイッチングコンバータは、入力ラインと出力ラインの間に設けられた出力キャパシタと、出力ラインと接地ラインの間に直列に設けられたインダクタ、スイッチングトランジスタおよび検出抵抗と、入力ラインにカソードが接続され、インダクタとスイッチングトランジスタの接続点にアノードが接続されたダイオードと、を備える。制御回路は、検出抵抗の電圧降下に応じた電流検出信号が第１しきい値を超えると、リセットパルスをアサートする第１コンパレータと、スイッチングトランジスタをターンオンすべきタイミングでセットパルスをアサートするセットパルス発生器と、セットパルスおよびリセットパルスを受け、出力パルスを生成するロジック回路であって、（i）出力パルスは、セットパルスがアサートされると、スイッチングトランジスタのオンに対応するオンレベルに遷移し、（ii）リセットパルスがアサートされると、スイッチングトランジスタのオフに対応するオフレベルに遷移するものであるロジック回路と、電流検出信号が第２しきい値を超えると、比較信号をアサートする第２コンパレータと、スイッチングトランジスタがターンオンしてから第１時間の経過までを異常検出期間とし、異常検出期間中に比較信号がアサートされると異常と判定する異常検出回路と、を備える。
【0017】
本発明者がスイッチングコンバータについて検討したところ、スイッチングコンバータが異常である状態でスイッチングトランジスタがオンすると、インダクタに大きな電流が流、電流検出信号が高速に上昇することを認識するに至った。そこで、スイッチングトランジスタがオンした直後に異常検出期間を設定し、この期間に電流検出信号が第２しきい値を超えたか否かを判定することで、スイッチングコンバータの異常、故障を検出することができる。
【0018】
第１しきい値と第２しきい値は等しく、第１コンパレータおよび第２コンパレータは、単一のコンパレータを共有しており、リセットパルスと比較信号は同一であってもよい。
【0019】
異常検出回路は、異常検出期間中の比較信号のアサートが、所定の判定時間、連続して発生すると、異常と判定してもよい。本発明者はさらに、スイッチングコンバータのインダクタやキャパシタ等の回路定数によっては、スイッチングコンバータが正常であっても、スイッチングコンバータの起動直後にインダクタに大きな電圧が印加され、電流検出信号が高速に上昇する場合があることを認識した。そこで、起動時間よりも判定時間を長くとり、異常判定を行なうことで、起動時の誤検出を防止できる。
【0020】
異常検出回路は、スイッチングトランジスタがターンオンしてから第１時間の経過までの間、アサートされる第１タイマー信号を生成する第１タイマー回路と、第１タイマー信号と比較信号を受け、中間判定信号を出力する中間判定部であって、（i）中間判定信号は、第１タイマー信号がアサートされ、かつ比較信号がアサートされると、アサートされ、（ii）中間判定信号は、第１タイマー信号がネゲートされ、かつ比較信号がアサートされるとネゲートされるものである、中間判定部と、中間判定信号が判定時間、連続してアサートされると、最終判定信号をアサートする最終判定部と、を含んでもよい。
【0021】
異常検出回路は、異常検出期間中の比較信号のアサートが、所定サイクル数にわたり連続すると、異常と判定してもよい。所定サイクル数を起動時間よりも長く設定し、異常判定を行なうことで、起動時の誤検出を防止できる。
【0022】
異常検出回路は、スイッチングトランジスタがターンオンしてから第１時間の間、アサートされる第１タイマー信号を生成する第１タイマー回路と、第１タイマー信号と比較信号を受け、中間判定信号を出力する中間判定部であって、（i）中間判定信号は、第１タイマー信号がアサートされ、かつ比較信号がアサートされると、アサートされ、（ii）中間判定信号は、第１タイマー信号がネゲートされ、かつ比較信号がアサートされるとネゲートされるものである、中間判定部と、中間判定信号と出力パルスと、を受け、中間判定信号がアサートされる期間に、出力パルスが所定サイクル数、オンレベルに遷移すると、最終判定信号をアサートする最終判定部と、を含んでもよい。
【0023】
中間判定部は、第１タイマー信号と比較信号を受け、第１タイマー信号がアサートされ、かつ比較信号がアサートされると、アサートされる異常検出信号を出力する第１ゲートと、第１タイマー信号と比較信号を受け、第１タイマー信号がネゲートされ、かつ比較信号がアサートされると、アサートされる解除信号を出力する第２ゲートと、クロック端子に異常検出信号を受け、リセット端子に解除信号を受け、中間判定信号を出力するフリップフロップであって、中間判定信号は異常検出信号がアサートされるとアサートされ、解除信号がアサートされるとネゲートされる、フリップフロップと、を含んでもよい。
【0024】
最終判定部は、キャパシタと、中間判定信号がアサートされる間、キャパシタを充電する電流源と、中間判定信号がネゲートされるとキャパシタを放電するスイッチと、キャパシタの電圧を所定のしきい値電圧と比較するコンパレータと、を含んでもよい。
【0025】
最終判定部は、クロック端子に出力パルスが入力され、リセット端子に中間判定信号が入力されるカウンタを含んでもよい。
【0026】
異常検出回路は、起動開始から所定時間、異常検出を無効としてもよい。これにより起動直後の異常の誤検出を防止できる。
【0027】
ある態様の制御回路は、スイッチングトランジスタがターンオンしてから所定の第２時間の経過までをマスク期間とし、マスク期間中のリセットパルスのアサートをマスクし、マスク後のリセットパルスをロジック回路に出力するリーディングエッジブランキング回路をさらに備えてもよい。
【0028】
第１時間と第２時間は等しくてもよい。この場合、第１タイマー信号と第２タイマー信号が同一でよいためタイマー回路を減らすことができ、回路を簡素化できる。
【0029】
リーディングエッジブランキング回路は、スイッチングトランジスタがターンオンしてから第２時間の間、アサートされる第２タイマー信号を生成する第２タイマー回路と、第２タイマー信号とリセットパルスとを受け、マスク後のリセットパルスを生成する第３ゲートと、を含んでもよい。
【0030】
第１時間と第２時間は等しく、第１しきい値と第２しきい値は等しく、第１コンパレータおよび第２コンパレータは、単一のコンパレータを共有しており、リセットパルスと比較信号は同一であってもよい。
【0031】
異常検出回路とリーディングエッジブランキング回路は、スイッチングトランジスタがターンオンしてから第２時間の間、所定レベルとなるタイマー信号を生成するタイマー回路を共有してもよい。異常検出回路は、タイマー信号とリセットパルスを受け、タイマー信号がアサートされ、かつリセットパルスがアサートされると、アサートされる異常検出信号を出力する第１ゲートと、タイマー信号とリセットパルスを受け、タイマー信号がネゲートされ、かつリセットパルスがアサートされると、アサートされる解除信号を出力する第２ゲートと、クロック端子に異常検出信号を受け、リセット端子に解除信号を受け、中間判定信号を出力するフリップフロップであって、中間判定信号は異常検出信号がアサートされるとアサートされ、解除信号がアサートされるとネゲートされる、フリップフロップと、を含んでもよい。リーディングエッジブランキング回路は、タイマー信号とリセットパルスを論理演算し、マスク後のリセットパルスを生成する第３ゲートを含んでもよい。
【0032】
セットパルス発生器は、インダクタに流れる電流が実質的にゼロとなると、セットパルスをアサートしてもよい。上述の異常検出技術は、ソフトスイッチングを行なう疑似共振（ＱＲ：Quasi-Resonant）動作モードにおいて特に有効である。
【0033】
スイッチングコンバータは、インダクタとスイッチングトランジスタの接続点と接地ラインの間に直列に設けられた第１キャパシタおよび抵抗をさらに備えてもよい。セットパルス発生器は、第１キャパシタと抵抗の接続点の電圧が所定のしきい値電圧とクロスすると、セットパルスをアサートしてもよい。これにより、インダクタの電流がゼロとなったことを検知できる。
【0034】
スイッチングコンバータは、インダクタと結合された補助巻線をさらに備えてもよい。補助巻線の電圧が所定のしきい値電圧とクロスすると、セットパルスをアサートしてもよい。これにより、インダクタの電流がゼロとなったことを検知できる。
【0035】
セットパルス発生器は、スイッチングトランジスタがターンオンしてから所定のオフ時間の経過後にセットパルスをアサートしてもよい。上述の異常検出技術は、ハードスイッチングを行なう動作モードにも適用可能である。
【0036】
制御回路は、異常を検出すると停止してもよい。
【0037】
制御回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
【0038】
本発明の別の態様は、スイッチングコンバータに関する。スイッチングコンバータは、上述のいずれかの制御回路を含む。
【0039】
本発明の別の態様は、照明装置に関する。照明装置は、直列に接続された複数のＬＥＤ（発光ダイオード）を含むＬＥＤ光源と、商用交流電圧を平滑整流する整流回路と、整流回路により平滑整流された直流電圧を入力電圧として受け、ＬＥＤ光源を負荷とするスイッチングコンバータと、を備えてもよい。スイッチングコンバータは、上述のいずれかの制御回路を備えてもよい。
【0040】
本発明の別の態様は電子機器に関する。電子機器は、液晶パネルと、液晶パネルを裏面から照射するバックライトである上述の照明装置と、を備えてもよい。
【0041】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【0042】
本発明によれば、降圧型のコンバータの異常を検出できる。
【図面の簡単な説明】
【0043】
【図1】本発明らが検討した降圧型のスイッチングコンバータの回路図である。
【図3】実施の形態に係るスイッチングコンバータの構成を示す回路図である。
【図4】異常検出回路のブロック図である。
【図5】異常検出回路の構成例を示す回路図である。
【図6】制御回路の動作波形図である。
【図7】第１変形例に係るスイッチングコンバータの回路図である。
【図8】第２変形例に係る異常検出回路の回路図である。
【図9】第４変形例に係る制御回路の回路図である。
【図10】第５変形例に係るスイッチングコンバータの回路図である。
【図11】スイッチングコンバータを用いた照明装置のブロック図である。
【発明を実施するための形態】
【0044】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【0045】
本明細書において、「部材Ａと部材Ｂが接続」された状態とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【0046】
図３は、実施の形態に係るスイッチングコンバータ１００の構成を示す回路図である。スイッチングコンバータ１００は、入力ライン１０４の入力電圧ＶＩＮを降圧し、降圧された出力電圧ＶＯＵＴを出力ライン１０６から出力する降圧コンバータ（バックコンバータ）である。ＬＥＤ光源５０２の一端（アノード）は入力ライン１０４と接続され、その他端（カソード）は出力ライン１０６と接続される。ＬＥＤ光源５０２の両端間には、駆動電圧ＶＩＮ−ＶＯＵＴが供給される。
【0047】
ＬＥＤ光源５０２は、定電流駆動すべきデバイスであり、スイッチングコンバータ１００は、ＬＥＤ光源５０２に流れる電流ＩＬＥＤを、目標量に安定化する。たとえばＬＥＤ光源５０２は、直列に接続された複数の発光素子（ＬＥＤ）を含むＬＥＤストリングであってもよい。スイッチングコンバータ１００は、ＬＥＤ光源５０２に流れる電流ＩＬＥＤを、目標となる輝度に応じた目標電流ＩＲＥＦに安定化する。
【0048】
出力回路１０２は、平滑キャパシタＣ１、入力キャパシタＣ２、整流ダイオードＤ１、スイッチングトランジスタＭ１、インダクタＬ１、検出抵抗ＲＣＳを備える。平滑キャパシタＣ１の一端は入力ライン１０４と接続され、その他端は出力ライン１０６と接続される。
【0049】
インダクタＬ１の一端は出力ライン１０６と接続され、その他端はスイッチングトランジスタＭ１のドレインと接続される。検出抵抗ＲＣＳは、スイッチングトランジスタＭ１がオンの期間に、スイッチングトランジスタＭ１およびインダクタＬ１に流れる電流ＩＬの経路上に配置される。整流ダイオードＤ１のカソードは入力ライン１０４と接続され、そのアノードは、インダクタＬ１とスイッチングトランジスタＭ１の接続点Ｎ１（ドレイン）と接続される。
【0050】
制御回路２００は、ひとつの半導体基板に一体集積化された機能ＩＣ（Integrated Circuit）であり、出力（ＯＵＴ）端子、電流検出（ＣＳ）端子、補助（ＺＴ）端子、接地（ＧＮＤ）端子を有する。ＧＮＤ端子は接地される。ＯＵＴ端子は、スイッチングトランジスタＭ１のゲートと接続され、ＣＳ端子には、検出抵抗ＲＣＳの電圧降下に応じた電流検出信号ＶＣＳが入力される。スイッチングトランジスタＭ１は、制御回路２００に内蔵されてもよい。
【0051】
制御回路２００は、第１コンパレータ（電流リミットコンパレータ）２０２、セットパルス発生器（ゼロ電流検出回路）２０４、ロジック回路２０６、ドライバ２０８、ＬＥＢ（Leading Edge Blanking）回路２１０、第２コンパレータ２１２、異常検出回路２１４、を備える。
【0052】
電流リミットコンパレータ２０２は、電流検出信号ＶＣＳが第１しきい値（調光設定値）ＶＡＤＩＭを超えると、リセットパルスＳ１１をアサート（たとえばハイレベル）する。第１しきい値ＶＡＤＩＭは、アナログ調光の設定値に対応する。ゼロ電流検出回路２０４は、セットパルスＳ１３を生成する。セットパルスＳ１３のアサート（たとえばハイレベル）は、スイッチングトランジスタＭ１のターンオンを指示するものである。
【0053】
図３のスイッチングコンバータ１００は、疑似共振（ＱＲ）型のコンバータであり、インダクタＬ１に流れる電流ＩＬがゼロとなると、スイッチングトランジスタＭ１をターンオンするソフトスイッチング動作を行なう。キャパシタＣ１１、抵抗Ｒ１０は、コイル電流ＩＬを検出するために設けられる。ゼロ電流検出回路２０４は、キャパシタＣ１１と抵抗Ｒ１０の接続点Ｎ２の電圧ＶＮ２が、ゼロ付近のしきい値とクロスすると、セットパルスＳ１３をアサートする。ＺＴ端子には、接続点Ｎ２の電圧ＶＮ２を直接入力してもよいが、抵抗Ｒ１１、Ｒ１２により分圧した電圧ＶＺＴを入力してもよい。
【0054】
ゼロ電流検出回路２０４は、コンパレータを含み、ＺＴ端子の電圧ＶＺＴが、ゼロ付近に設定されたしきい値電圧ＶＺＥＲＯとクロスすると、セットパルスＳ１３をアサート（たとえばハイレベル）する。
【0055】
ＬＥＢ回路２１０は、スイッチングトランジスタＭ１がターンオンしてから第２時間τ２経過までをマスク期間とし、マスク期間τ２中のリセットパルスＳ１１のアサートをマスク、つまり無効化し、マスク後のリセットパルスＳ１２をロジック回路２０６に出力する。つまり、ＬＥＢ回路２１０の第２時間τ２は、スイッチングトランジスタＭ１のオン時間の最小幅を規定する。
【0056】
ＬＥＢ回路２１０の構成は特に限定されない。たとえばＬＥＢ回路２１０は、第２タイマー回路２３６、第３ゲート２３８を含む。第２タイマー回路２３６は、スイッチングトランジスタＭ１がターンオンしてから第２時間τ２の間、アサート（たとえばハイレベル）される第２タイマー信号Ｓ２２を生成する。第３ゲート２３８は、第２タイマー信号Ｓ２２とリセットパルスＳ１１とを受け、マスク後のリセットパルスＳ１２を生成する。最も簡易には第３ゲート２３８は、第２タイマー信号Ｓ２２の反転信号とリセットパルスＳ１１の論理積を生成するＡＮＤゲートである。
【0057】
ロジック回路２０６は、セットパルスＳ１３およびリセットパルスＳ１２を受け、出力パルスＳ１４を生成する。（i）出力パルスＳ１４は、セットパルスＳ１３がアサートされると、スイッチングトランジスタＭ１のオンに対応するオンレベル（たとえばハイレベル）に遷移し、（ii）リセットパルスＳ１２がアサートされると、スイッチングトランジスタＭ１のオフに対応するオフレベル（たとえばローレベル）に遷移する。
【0058】
ドライバ２０８は、出力パルスＳ１４に応じてスイッチングトランジスタＭ１をスイッチングする。本実施の形態において、ＯＵＴ端子の信号と出力パルスＳ１４は同一である。
【0059】
第２コンパレータ２１２は、電流検出信号ＶＣＳが第２しきい値ＶＴＨを超えると、比較信号Ｓ１５をアサート（たとえばハイレベル）する。異常検出回路２１４は、スイッチングトランジスタＭ１がターンオンしてから第１時間τ１の経過までを異常検出期間とし、異常検出期間τ１中に比較信号Ｓ１５がアサートされると異常と判定し、異常判定信号Ｓ１６をアサート（たとえばハイレベル）する。制御回路２００は、異常と判定されると、スイッチングトランジスタＭ１のスイッチングを停止し、および／または、周囲のマイクロコントローラ（不図示）に通知する。
【0060】
図４は、異常検出回路２１４のブロック図である。異常検出回路２１４は、第１タイマー回路２１６、中間判定部２１８、最終判定部２２０を備える。第１タイマー回路２１６は、スイッチングトランジスタＭ１がターンオンしてから第１時間τ１経過までの異常検出期間の間、アサート（ハイレベル）される第１タイマー信号Ｓ１７を生成する。中間判定部２１８は、第１タイマー信号Ｓ１７と比較信号Ｓ１５を受け、中間判定信号Ｓ１８を出力する。（i）中間判定信号Ｓ１８は、第１タイマー信号Ｓ１７がアサートされ、かつ比較信号Ｓ１５がアサートされると、アサート（ハイレベル）される。（ii）中間判定信号Ｓ１８は、第１タイマー信号Ｓ１７がネゲート（ローレベル）され、かつ比較信号Ｓ１５がアサートされるとネゲート（ローレベル）される。
【0061】
最終判定部２２０は、中間判定信号Ｓ１８にもとづいて、最終判定信号Ｓ１９（図３の異常判定信号Ｓ１６）を生成する。本実施の形態における異常判定の条件は、異常検出期間中の比較信号Ｓ１５のアサートが、所定の判定時間τ３、連続して発生することである。つまり最終判定部２２０は、中間判定信号Ｓ１８が、判定時間τ３の間、途中で解除されることなく連続してアサートされると、最終判定信号Ｓ１９をアサートする。
【0062】
第１時間τ１と第２時間τ２は同一であってもよいし、異なってもよい。同一の場合、図３の第２タイマー回路２３６と、図４の第１タイマー回路２１６は、単一のタイマーを共有して構成でき、回路面積を小さくできる。
【0063】
図５は、異常検出回路２１４の構成例を示す回路図である。中間判定部２１８は、第１ゲート２２２、第２ゲート２２４、フリップフロップ２２６を含む。第１ゲート２２２は、第１タイマー信号Ｓ１７と比較信号Ｓ１５を受け、異常検出信号Ｓ２０を生成する。第１タイマー信号Ｓ１７がアサートされ、かつ比較信号Ｓ１５がアサートされると、異常検出信号Ｓ２０はアサートされる。第１ゲート２２２は、最も簡易にはＡＮＤゲートであるが、その構成は特に限定されない。
【0064】
第２ゲート２２４は、第１タイマー信号Ｓ１７と比較信号Ｓ１５を受け、解除信号Ｓ２１を生成する。第１タイマー信号Ｓ１７がネゲートされ、かつ比較信号Ｓ１５がアサートされると、解除信号Ｓ２１はアサートされる。第２ゲート２２４は、ＯＲゲートとインバータの組み合わせで構成してもよいし、別の構成をとってもよい。
【0065】
フリップフロップ２２６は、そのクロック端子に異常検出信号Ｓ０を受け、そのリセット端子（反転論理）に解除信号Ｓ２１を受け、中間判定信号Ｓ１８を出力する。中間判定信号Ｓ１８は異常検出信号Ｓ２０がアサートされるとアサートされ、解除信号Ｓ２１がアサートされるとネゲートされる。
【0066】
最終判定部２２０は、キャパシタＣ２１、電流源２２８、スイッチ２３０、コンパレータ２３２を含む。電流源２２８は、中間判定信号Ｓ１８がアサートされる間、キャパシタＣ２１を充電する。スイッチ２３０は、中間判定信号Ｓ１８がネゲートされるとオンとなり、キャパシタＣ２１を放電する。コンパレータ２３２は、キャパシタＣ２１の電圧ＶＣ２１を所定のしきい値電圧Ｖτ３と比較し、最終判定信号Ｓ１９を出力する。しきい値電圧Ｖτ３は、判定時間τ３に対応して定められる。最終判定信号Ｓ１９は、たとえばラッチ（フリップフロップ）２３４によりラッチされ、所定の保護処理が実行される。
【0067】
以上が制御回路２００の構成である。続いてその動作を説明する。図６は、制御回路２００の動作波形図である。なお本明細書における波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは強調されている。
【0068】
このタイムチャートには、τ１＞τ２、ＶＡＤＩＭ＞ＶＴＨとした場合の動作が示される。時刻ｔＡより前は、スイッチングコンバータ１００およびＬＥＤ光源５０２は正常動作している。
【0069】
電流検出信号ＶＣＳが調光設定値ＶＡＤＩＭに達するたびに、リセットパルスＳ１１がアサートされる。時刻ｔ０に、出力パルスＳ１４がオンレベルとなり、スイッチングトランジスタＭ１がターンオンする。これによりインダクタＬ１のコイル電流ＩＬが増大し、電流検出信号ＶＣＳが上昇する。時刻ｔ１に電流検出信号ＶＣＳが調光設定値ＶＡＤＩＭを超えると、リセットパルスＳ１１がアサートされる。このリセットパルスＳ１１はＬＥＢ回路２１０をマスクされることなく通過し、ロジック回路２０６に入力され、出力パルスＳ１４がオフレベルとなる。
【0070】
スイッチングトランジスタＭ１がターンオフすると、コイル電流ＩＬが減少する。時刻ｔ２にコイル電流ＩＬがゼロとなると、ゼロ電流検出回路２０４がセットパルスＳ１３をアサートする。これにより出力パルスＳ１４がふたたびオンレベルに遷移する。制御回路２００は、時刻ｔ０〜ｔ２を基本サイクルとして動作する。
【0071】
時刻ｔ３に示すように、スイッチングトランジスタＭ１のターンオン直後に電流検出信号ＶＣＳに重畳するノイズは、ＬＥＢ回路２１０によりマスクされ、スイッチングには影響しない。
【0072】
時刻ｔＡより前の正常状態では、１サイクル毎に解除信号Ｓ２１がアサート（ローレベル）される。したがって時刻ｔ３のノイズにより異常検出信号Ｓ２０がアサートされても、次のサイクルで解除信号Ｓ２１によりリセットがかかるため、最終的な異常判定には至らない。
【0073】
続いて、異常時の動作を説明する。時刻ｔＡに、ＬＥＤ光源５０２のショートなどの異常や故障が生じたとする。異常が生ずると、時刻ｔ４にスイッチングトランジスタＭ１がターンオンした直後にインダクタＬ１に印加される電圧が大きくなるため、コイル電流ＩＬの増大するスピードが速くなる。その結果、スイッチングトランジスタＭ１がターンオンして間もない時刻ｔ５に、電流検出信号ＶＣＳがしきい値ＶＴＨを超え、比較信号Ｓ１５がアサートされる。比較信号Ｓ１５のアサートが、ターンオンから第１時間τ１の間に生ずると、異常検出信号Ｓ２０がアサートされる。異常検出信号Ｓ２０がアサートされると、中間判定信号Ｓ１８がアサートされ、最終判定部２２０により時間測定が開始される。
【0074】
時刻ｔ６に電流検出信号ＶＣＳは調光設定値ＶＡＤＩＭを超え、リセットパルスＳ１１がアサートされる。ＬＥＢ回路２１０は、スイッチングトランジスタＭ１のターンオンから第２時間τ２の間、リセットパルスＳ１１のアサートをマスクする。その結果、時刻ｔ７に出力パルスＳ１４がオフレベルとなり、スイッチングトランジスタＭ１のオン時間は、第２時間τ２となる。時刻ｔ８にコイル電流ＩＬがゼロになると、出力パルスＳ１４がオンレベルとなりスイッチングトランジスタＭ１がターンオンする。異常状態では、時刻ｔ４〜ｔ８の動作が繰り返される。
【0075】
時刻ｔＡより前の正常状態では、１サイクル毎に解除信号Ｓ２１がアサート（ローレベル）される。これに対して、異常状態では解除信号Ｓ２１はネゲート（ハイレベル）を維持するため、一旦、中間判定信号Ｓ１８がアサートされると、その状態が持続する。そして中間判定信号Ｓ１８のアサートが判定時間τ３持続すると、最終判定信号Ｓ１９がアサートされる。
【0076】
以上が制御回路２００の動作である。この制御回路２００によれば、スイッチングトランジスタＭ１のターンオン直後の電流検出信号ＶＣＳの波形に着目し、異常状態では、電流検出信号ＶＣＳが高速に上昇することを利用して、異常を検出することができる。
【0077】
本発明者は、スイッチングコンバータ１００のインダクタＬ１やキャパシタＣ１等の回路定数によっては、スイッチングコンバータ１００が正常であっても、スイッチングコンバータ１００の起動直後にインダクタＬ１に大きな電圧が印加され、電流検出信号ＶＣＳが高速に上昇する場合があることを認識した。そこで実施の形態では、異常検出回路２１４が、異常検出期間τ１中の比較信号Ｓ１５のアサートが、所定の判定時間τ３、連続して発生すると異常と判定することとした。これにより、起動時間よりも判定時間τ３を長くとり、異常判定を行なうことで、起動時の誤検出を防止できる。
【0078】
再度、図６に着目する。異常が発生した時刻ｔＡ以降、出力パルスＳ１４のパルス幅（オン時間）は、第２時間τ２で規定される最小オン時間と等しくなる。したがって、制御回路２００の異常検出回路２１４は、出力パルスＳ１４のパルス幅が、ＬＥＢ回路２１０により規定される最小パルス幅（最小オン時間）となる状態が、所定時間もしくは所定サイクル数にわたり持続すると、異常と判定するものと把握することもできる。
【0079】
実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例を説明する。
【0080】
（第１変形例）図７は、第１変形例に係るスイッチングコンバータ１００ａの回路図である。出力回路１０２は図３と同様である。第１変形例に係る制御回路２００ａでは、調光設定値（第１しきい値）ＶＡＤＩＭとしきい値電圧（第２しきい値）ＶＴＨは等しく、電流リミットコンパレータ２０２と第２コンパレータ２１２は、単一のコンパレータを共有して構成され、また電流リミットコンパレータ２０２の出力は、リセットパルスＳ１１と比較信号Ｓ１５を兼ねている。この変形例によればコンパレータの個数を減らすことができ、回路面積を小さくできる。
【0081】
（第２変形例）第２変形例では異常検出回路２１４の処理が上述のそれと異なる。第２変形例において異常検出回路２１４は、異常検出期間中の比較信号Ｓ１５のアサートが、所定サイクル数Ｎにわたり連続すると、異常と判定する。
【0082】
図４を参照する。第１タイマー回路２１６、中間判定部２１８の動作は、上述した通りである。第２変形例において最終判定部２２０は、中間判定信号Ｓ１８と出力パルスＳ１４（ＯＵＴ）と、を受け、中間判定信号Ｓ１８がアサートされる期間に、出力パルスＳ１４が所定サイクル数Ｎ、オンレベルに遷移すると、最終判定信号Ｓ１９をアサートする。
【0083】
図８は、第２変形例に係る異常検出回路２１４の回路図である。中間判定部２１８は図５と同様である。最終判定部２２０ａは、クロック端子に出力パルスＳ１４が入力され、リセット端子（反転論理）に中間判定信号Ｓ１８が入力されるカウンタを含む。カウンタ２２０ａのカウント値は、中間判定信号Ｓ１８のアサート（ハイレベル）の間、出力パルスＳ１４に応じてカウントアップする。そしてカウント値が所定値Ｎに達すると、最終判定信号Ｓ１９がアサートされる。この変形例によっても、実施の形態と同様の効果を得られる。
【0084】
（第３変形例）異常検出回路２１４は、起動開始から所定時間、異常検出を無効としてもよい。これにより、起動直後の異常の誤検出を防止できる。
【0085】
（第４変形例）異常検出のための第１時間τ１と、ＬＥＢのための第２時間τ２は等しくてもよい。この場合、第１タイマー回路２１６と第２タイマー回路２３６とを共有することができ、回路面積を小さくできる。図９は、第４変形例に係る制御回路２００ｂの回路図である。この変形例ではＬＥＢ回路２１０と異常検出回路２１４は、タイマー回路２３６（２１６）を共有する。
【0086】
第１ゲート２２２は、タイマー信号Ｓ２２（Ｓ１７）とリセットパルスＳ１１（Ｓ１５）を受け、タイマー信号Ｓ２２がアサートされ、かつリセットパルスＳ１１がアサートされると、アサートされる異常検出信号Ｓ２０を出力する。第２ゲート２２４は、タイマー信号Ｓ２２（Ｓ１７）とリセットパルスＳ１１を受け、タイマー信号Ｓ２２がネゲートされ、かつリセットパルスＳ１１がアサートされると、アサートされる解除信号Ｓ２１を出力する。フリップフロップ２２６は、クロック端子に異常検出信号Ｓ２０を受け、リセット端子（反転論理）に解除信号Ｓ２１を受け、中間判定信号Ｓ１８を出力する。第３ゲート２３８は、タイマー信号Ｓ２２とリセットパルスＳ１１を論理演算し、マスク後のリセットパルスＳ１２を生成する。この変形例によれば制御回路２００の構成を大幅に簡素化することができる。
【0087】
（第５変形例）図１０は、第５変形例に係るスイッチングコンバータ１００ｂの回路図である。このスイッチングコンバータ１００ｂは、キャパシタＣ１１、抵抗Ｒ１０に代えて、インダクタＬ１と結合された補助巻線Ｌ２を備える。制御回路２００ｂのＺＴ端子には、補助巻線Ｌ２に生ずる電圧ＶＬ２に応じた電圧ＶＺＴが入力される。ゼロ電流検出回路（セットパルス発生器）２０４は、補助巻線Ｌ２の電圧ＶＺＴが所定のしきい値電圧ＶＺＥＲＯとクロスすると、セットパルスＳ１３をアサートする。この構成によっても、疑似共振モードを実現できる。
【0088】
（第６変形例）実施の形態では、疑似共振モードのスイッチングコンバータ１００を説明したが、本発明はそれには限定されず、他励方式にも適用可能である。この場合、セットパルス発生器２０４は、スイッチングトランジスタＭ１がターンオンしてから所定のオフ時間ＴＯＦＦの経過後に、セットパルスＳ１３をアサートするタイマー回路で構成すればよい。
【0089】
（第７変形例）本実施の形態において、ロジック回路のハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。
【0090】
（第８変形例）実施の形態では、ＬＥＤ光源５０２がＬＥＤストリングである場合を説明したが、負荷の種類は特に限定されない。
【0091】
また、上述の実施の形態および任意の変形例の組み合わせも、本発明の態様として有効である。
【0092】
最後に、スイッチングコンバータ１００の用途を説明する。図１１は、スイッチングコンバータ１００を用いた照明装置５００のブロック図である。照明装置５００は、ＬＥＤ光源５０２である発光部、スイッチングコンバータ１００に加えて、整流回路５０４、平滑コンデンサ５０６、マイコン５０８を備える。整流回路５０４および平滑コンデンサ５０６は、商用交流電圧ＶＡＣを整流平滑化し、直流電圧ＶＤＣに変換する。マイコン５０８は、ＬＥＤ光源５０２の輝度を指示する制御信号ＳＤＩＭを生成する。スイッチングコンバータ１００は、直流電圧ＶＤＣを入力電圧ＶＩＮとして受け、制御信号ＳＤＩＭに応じた駆動電流ＩＬＥＤをＬＥＤ光源５０２に供給する。
【0093】
図１２（ａ）〜（ｃ）は、照明装置５００の具体例を示す図である。図１２（ａ）〜（ｃ）にはすべての構成要素が示されているわけではなく、一部は省略されている。図１２（ａ）の照明装置５００ａは、直管型ＬＥＤ照明である。ＬＥＤ光源５０２であるＬＥＤストリングを構成する複数のＬＥＤ素子は、基板５１０上にレイアウトされる。基板５１０には、整流回路５０４や制御回路２００、出力回路１０２などが実装される。
【0094】
図１２（ｂ）の照明装置５００ｂは、電球型ＬＥＤ照明である。ＬＥＤ光源５０２であるＬＥＤモジュールは、基板５１０上に実装される。制御回路２００や整流回路５０４は、照明装置５００ｂの筐体の内部に実装される。
【0095】
図１２（ｃ）の照明装置５００ｃは、液晶ディスプレイ装置６００に内蔵されるバックライトである。照明装置５００ｃは、液晶パネル６０２の背面を照射する。
【0096】
あるいは照明装置５００は、シーリングライトに利用することも可能である。このように、図１１の照明装置５００はさまざまな用途に利用可能である。
【0097】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められることはいうまでもない。
【符号の説明】
【0098】
１００…スイッチングコンバータ、１０２…出力回路、１０４…入力ライン、１０６…出力ライン、Ｃ１…平滑キャパシタ、Ｄ１…整流ダイオード、Ｍ１…スイッチングトランジスタ、Ｔ１…トランス、Ｌ１…インダクタ、Ｌ２…補助巻線、ＲＣＳ…検出抵抗、２００…制御回路、２０２…電流リミットコンパレータ、２０４…ゼロ電流検出回路、２０６…ロジック回路、２０８…ドライバ、２１０…ＬＥＢ回路、２１２…第２コンパレータ、２１４…異常検出回路、２１６…第１タイマー回路、２１８…中間判定部、２２０…最終判定部、２２２…第１ゲート、２２４…第２ゲート、２２６…フリップフロップ、２２８…電流源、２３０…スイッチ、２３２…コンパレータ、２３４…ラッチ、２３６…第２タイマー回路、２３８…第３ゲート、Ｓ１１，Ｓ１２…リセットパルス、Ｓ１３…セットパルス、Ｓ１４…出力パルス、Ｓ１５…比較信号、Ｓ１６…異常判定信号、Ｓ１７…第１タイマー信号、Ｓ１８…中間判定信号、Ｓ１９…最終判定信号、Ｓ２０…異常検出信号、Ｓ２１…解除信号、Ｓ２２…第２タイマー信号、５００…照明装置、５０２…ＬＥＤ光源、５０４…整流回路、５０６…平滑コンデンサ、５０８…マイコン、５１０…基板。