特許 6549905 半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6549905

(24)【登録日】2019年7月5日

(45)【発行日】2019年7月24日

(54)【発明の名称】半導体集積回路

(51)【国際特許分類】

   H01L 21/822 20060101AFI20190711BHJP

   H01L 27/04 20060101ALI20190711BHJP

   H01L 27/06 20060101ALI20190711BHJP

   H01L 21/331 20060101ALI20190711BHJP

   H01L 29/73 20060101ALI20190711BHJP

   H01L 29/861 20060101ALI20190711BHJP

   H01L 29/868 20060101ALI20190711BHJP

【ＦＩ】

   H01L27/04 H

   H01L27/06 311B

   H01L29/72 Z

   H01L29/91 C

【請求項の数】3

【全頁数】10

(21)【出願番号】特願2015-108594(P2015-108594)

(22)【出願日】2015年5月28日

(65)【公開番号】特開2016-225401(P2016-225401A)

(43)【公開日】2016年12月28日

【審査請求日】2017年11月21日

【前置審査】

(73)【特許権者】

【識別番号】000003551

【氏名又は名称】株式会社東海理化電機製作所

(74)【代理人】

【識別番号】100079049

【弁理士】

【氏名又は名称】中島 淳

(74)【代理人】

【識別番号】100084995

【弁理士】

【氏名又は名称】加藤 和詳

(74)【代理人】

【識別番号】100099025

【弁理士】

【氏名又は名称】福田 浩志

(72)【発明者】

【氏名】島 健悟

【審査官】 綿引 隆

(56)【参考文献】

【文献】 特開平０５−１８３１０９（ＪＰ，Ａ）

【文献】 特開平０６−１６３８４１（ＪＰ，Ａ）

【文献】 特開２００３−０６００５９（ＪＰ，Ａ）

【文献】 特開２０１０−１３５４８９（ＪＰ，Ａ）

【文献】 特開２０１１−０１８６８５（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００３／０１６８６８２（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３１

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４−０８２

Ｈ０１Ｌ ２９／７３

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２９／８６８

(57)【特許請求の範囲】

【請求項1】

半導体基板に設けられた回路部と、
当該回路部に接続され、信号が入力又は出力される外部端子と、
前記回路部と前記外部端子との接続途中にコレクタ領域が接続され、固定電位にエミッタ領域が接続されるバイポーラトランジスタを含んで構成された保護素子と、
前記コレクタ領域と前記バイポーラトランジスタのベース領域とのｐｎ接合に付加される接合容量よりも小さな接合容量が付加されるｐｎ接合を有し、前記外部端子にカソード領域が接続され、前記ベース領域にアノード領域が接続され、かつ、逆方向に接続されたトリガ素子と、
を備え、
前記カソード領域が前記コレクタ領域と共通な構成として構成され、前記アノード領域が前記コレクタ領域の主面部に形成されており、
前記コレクタ領域及び前記ベース領域が、前記半導体基板の主面と平行な方向に並置され且つ前記ベース領域が前記コレクタ領域の外側に形成されている
半導体集積回路。

【請求項2】

前記トリガ素子は、前記アノード領域が、前記ベース領域の接合深さよりも浅い接合深さを有し、前記コレクタ領域に対して逆導電型であるダイオードを含んで構成されている請求項１に記載の半導体集積回路。

【請求項3】

前記トリガ素子は、前記コレクタ領域の比抵抗値よりも小さい比抵抗値を有する配線を介して、前記ベース領域に接続されている請求項１又は請求項２に記載の半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、保護素子を備えた半導体集積回路に関する。

【背景技術】

【0002】

下記特許文献１には、静電気保護素子が開示されている。静電気保護素子は、入出力端子と内部回路との間にコレクタ領域が接続され、接地電位にエミッタ領域が接続されたｎｐｎ型バイポーラトランジスタにより構成されている。

【0003】

静電気保護素子では、入出力端子にサージが印加されると、コレクタ領域とベース領域とのｐｎ接合においてブレークダウンが生じてベース領域にホットキャリアが発生する。このため、ベース領域のベース電位が上昇してベース領域からエミッタ領域に順方向電流が流れるので、バイポーラトランジスタが動作する。これにより、サージが内部回路に到達する前にコレクタ領域、ベース領域、エミッタ領域を通して接地電位に流れるので、内部回路の静電気破壊を防止することができる。

【0004】

ところで、静電気保護素子としてのバイポーラトランジスタでは、コレクタ領域及びベース領域の接合深さがいずれもエミッタ領域の接合深さよりも深く形成されている。このため、コレクタ領域とベース領域とのｐｎ接合に付加される接合容量が大きい。接合容量にサージの電荷がチャージされないと、ｐｎ接合においてブレークダウンが生じないので、バイポーラトランジスタの動作開始までの時間が長くなる。従って、静電気保護素子の動作開始前にサージが内部回路に入力されてしまうと、内部回路に静電気破壊が発生するので、内部回路の静電気破壊に対して、改善の余地があった。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特許第５２０３８５０号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明は、外部端子に印加されたサージが短時間において吸収される保護素子を備えた半導体集積回路を得ることが目的である。

【課題を解決するための手段】

【0007】

請求項１に記載された発明に係る半導体集積回路は、半導体基板に設けられた回路部と、回路部に接続され、信号が入力又は出力される外部端子と、回路部と外部端子との接続途中にコレクタ領域が接続され、固定電位にエミッタ領域が接続されるバイポーラトランジスタを含んで構成された保護素子と、コレクタ領域とバイポーラトランジスタのベース領域とのｐｎ接合に付加される接合容量よりも小さな接合容量が付加されるｐｎ接合を有し、外部端子にカソード領域が接続され、ベース領域にアノード領域が接続され、かつ、逆方向に接続されたトリガ素子と、を備え、カソード領域がコレクタ領域と共通な構成として構成され、アノード領域がコレクタ領域の主面部に形成されており、コレクタ領域及びベース領域が、半導体基板の主面と平行な方向に並置され且つベース領域がコレクタ領域の外側に形成されている。

【0008】

請求項１に係る半導体集積回路では、半導体基板に回路部が設けられ、信号が入力又は出力される外部端子が回路部に接続される。保護素子はバイポーラトランジスタを含んで構成される。このバイポーラトランジスタのコレクタ領域は外部端子と回路部との接続途中に接続され、エミッタ領域は固定電位に接続される。

【0009】

ここで、半導体集積回路はトリガ素子を備える。トリガ素子のカソード領域は外部端子に接続され、トリガ素子のアノード領域はバイポーラトランジスタのベース領域に接続され、かつ、トリガ素子は逆方向に接続される。このトリガ素子は、バイポーラトランジスタのコレクタ領域とベース領域とのｐｎ接合に付加される接合容量よりも小さな接合容量が付加されるｐｎ接合を有する。外部端子にサージが印加されると、トリガ素子のｐｎ接合に付加される接合容量が、バイポーラトランジスタのコレクタ領域とベース領域とのｐｎ接合に付加される接合容量よりも短時間にチャージされる。このため、コレクタ領域とベース領域とのｐｎ接合よりも短時間にトリガ素子のｐｎ接合においてブレークダウンが生じる。サージはトリガ素子を介してベース領域に流れるので、ベース領域のベース電位が上昇してベース領域から他の主電極領域に順方向電流が流れる。順方向電流が流れると、コレクタ領域とベース領域とのｐｎ接合に付加される接合容量がチャージされる前の短時間にバイポーラトランジスタが動作する。これにより、サージは、回路部に入力される前に、コレクタ領域、ベース領域及びエミッタ領域を介して固定電位に流れる。トリガ素子のカソード領域はコレクタ領域と共通な構成によって構成され、アノード領域がコレクタ領域の主面部に形成されている。このため、バイポーラトランジスタのコレクタ領域の占有面積内にトリガ素子が形成され、保護素子内にトリガ素子が設けられるので、保護素子に対して別の領域にトリガ素子を設ける場合に比べて、半導体集積回路の集積度を向上させることができる。

【0010】

請求項２に記載された発明に係る半導体集積回路では、請求項１に係る半導体集積回路において、トリガ素子は、アノード領域が、ベース領域の接合深さよりも浅い接合深さを有し、コレクタ領域に対して逆導電型であるダイオードを含んで構成されている。

【0011】

請求項２に係る半導体集積回路によれば、トリガ素子がダイオードを含んで構成され、ダイオードはカソード領域とアノード領域とを有する。ここで、ダイオードのアノード領域は、ベース領域の深さよりも浅い接合深さを有し、コレクタ領域に対して逆導電型を有する。

【0012】

請求項３に記載された発明に係る半導体集積回路では、請求項１又は請求項２に係る半導体集積回路において、トリガ素子は、コレクタ領域の比抵抗値よりも小さい比抵抗値を有する配線を介して、ベース領域に接続されている。

【0013】

請求項３に係る半導体集積回路によれば、比抵抗値が小さい配線を介してトリガ素子がベース領域に接続されるので、サージはトリガ素子からベース領域に短時間に流れる。このため、トリガ素子からベース領域に流れるサージによるバイポーラトランジスタの動作開始時間を更に短縮させることができる。

【発明の効果】

【0014】

本発明によれば、外部端子に印加されたサージが短時間において吸収される保護素子を備えた半導体集積回路を得ることができるという優れた効果を有する。

【図面の簡単な説明】

【0015】

【図1】本発明の一実施の形態に係る保護素子及びトリガ素子を含む半導体集積回路の要部回路図である。

【図2】図１に示される保護素子及びトリガ素子の断面構造を含む半導体集積回路の要部断面図である。

【図3】トリガ素子の動作を説明する図２に対応する半導体集積回路の要部断面図である。

【図4】保護素子の動作を説明する図２に対応する半導体集積回路の要部断面図である。

【発明を実施するための形態】

【0016】

以下、図１〜図４を用いて、本発明の一実施の形態に係る保護素子を備えた半導体集積回路を説明する。

【0017】

（半導体集積回路及び保護素子の回路構成）
図１に示されるように、本実施の形態に係る半導体集積回路１０は、半導体基板（半導体チップ）１２の主面中央部に回路部１４を備えている。回路部１４の周囲であって、半導体基板１２の縁部に沿って、半導体基板１２上には外部端子２２が配置されている。本実施の形態において、外部端子２２は入力信号用外部端子として形成されている。外部端子２２は回路部１４の初段回路１６に配線２４を介して電気的に接続されている。つまり、半導体集積回路１０の外部から外部端子２２に入力された信号は、配線２４を介して、初段回路１６に送られる。

【0018】

回路構成は限定されないが、本実施の形態では、初段回路１６が相補型回路により構成されている。詳しく説明すると、初段回路１６は、ｐチャネル型ＩＧＦＥＴ（絶縁ゲート電界効果トランジスタ）１８とｎチャネル型ＩＧＦＥＴ２０との直列回路により構成されている。ＩＧＦＥＴ１８及びＩＧＦＥＴ２０の双方のゲート電極は外部端子２２に接続されている。ＩＧＦＥＴ１８のソース領域は、回路動作に必要な固定電位が供給される電源端子Ｖｃｃに接続されている。ＩＧＦＥＴ２０のソース領域は、回路動作の基準の固定電位となる接地端子ＧＮＤに接続されている。

【0019】

本実施の形態に係る半導体集積回路１０は、例えば自動車等の車両に電子部品として組み込まれ、半導体集積回路１０の回路動作に必要な電源（例えば、直流１２Ｖ又は直流２４Ｖ）がバッテリから供給される。このため、電源端子Ｖｃｃにはバッテリから固定電位が供給される。接地端子ＧＮＤはバッテリの接地端子又は車体アースに接続される。ＩＧＦＥＴ１８及びＩＧＦＥＴ２０のドレイン領域は次段回路の入力端子に接続されている。

【0020】

本実施の形態に係る半導体集積回路１０では、外部端子２２と回路部１４の初段回路１６との間に保護素子３０が配設され、更に保護素子３０にはトリガ素子３２が接続されている。詳しく説明すると、保護素子３０は、本実施の形態において、ｎｐｎ型バイポーラトランジスタにより構成されている。バイポーラトランジスタの一方の主電極領域としてのｎ型コレクタ領域は、外部端子２２と回路部１４との間の配線２４に電気的に接続されている（接続途中に接続されている）。バイポーラトランジスタの他方の主電極領域としてのｎ型エミッタ領域は、固定電位としての接地端子ＧＮＤに電気的に接続されている。

【0021】

トリガ素子３２は、本実施の形態において、ダイオードにより構成されている。詳しく説明すると、ダイオードは、アノード領域とカソード領域とを備えている。アノード領域は、保護素子３０としてのバイポーラトランジスタのベース領域に電気的に接続されている。カソード領域は、サージが印加される外部端子２２からバイポーラトランジスタのコレクタ領域までの間において、配線２４又はコレクタ領域に電気的に接続されている。結果的に、カソード領域は外部端子２２に電気的に接続されている。

【0022】

（半導体集積回路、保護素子及びトリガ素子の縦断面構造）
図２に示されるように、半導体集積回路１０の半導体基板１２は、ここでは第１導電型としてのｐ型シリコン（Ｓｉ）基板によって構成されている。半導体基板１２の不純物密度は例えば１０¹⁵ atoms/cm³ に設定され、比抵抗値は例えば８Ω・cm〜１２Ω・cmに設定されている。

【0023】

保護素子３０のバイポーラトランジスタは、第２導電型としてのｎ型コレクタ領域４２と、ｐ型ベース領域４４と、ｎ型エミッタ領域４６とを備えている。コレクタ領域４２は半導体基板１２の主面１２Ａから厚さ方向に拡散されたｎ型半導体領域によって形成されている。コレクタ領域４２の不純物密度は例えば１０¹⁶ atoms/cm³ 〜１０¹⁷ atoms/cm³ に設定され、コレクタ領域４２の比抵抗値は例えば０．０７Ω・cm〜０．５Ω・cmに設定されている。コレクタ領域４２の接合深さは、ベース領域４４の接合深さよりも深く、例えば３μm以上に設定されている。なお、本実施の形態において、「拡散」とは、イオン注入法によって不純物を注入して活性化のために拡散する場合、所謂、固相拡散する場合のいずれも含まれる意味で使用されている。

【0024】

コレクタ領域４２の主面部において、素子分離絶縁膜４０により周囲が囲まれた領域には、ｎ型半導体領域４６Ｃが設けられている。素子分離絶縁膜４０は、例えば半導体基板１２の主面１２Ａの選択酸化によって形成されたシリコン酸化膜である。半導体領域４６Ｃは、コレクタ領域４２と同一導電型に設定され、コレクタ領域４２よりも不純物密度が高い例えば１０¹⁹ atoms/cm³ 〜１０²⁰ atoms/cm³ の不純物密度に設定されている。また、半導体領域４６Ｃの深さは、コレクタ領域４２よりも浅い例えば１μm以下に設定されている。

【0025】

半導体領域４６Ｃには配線２４の他端部が接続されている。配線２４の一端部は外部端子２２、回路部１４に接続されている。配線２４は半導体基板１２の主面１２Ａ上及び素子分離絶縁膜４０上を覆う層間絶縁膜５０上に形成されている。配線２４の他端部は、層間絶縁膜５０に形成された接続孔５２を通して半導体領域４６Ｃに接続されている。配線２４として、例えばアルミニウムにシリコン（Ｓｉ）、銅（Ｃｕ）等が添加されたアルミニウム合金膜又はそれを主体とした複合膜が使用されている。配線２４の比抵抗値は例えば０．００２Ω・cm〜０．００３Ω・cmに設定されている。半導体領域４６Ｃが介在されることにより、コレクタ領域４２に配線２４をオーミックに接続することができる。

【0026】

ベース領域４４は、コレクタ領域４２に隣接して形成され、コレクタ領域４２の接合深さよりも浅く、半導体領域４６Ｃの深さよりも深く、半導体基板１２の主面１２Ａから厚さ方向に拡散されたｐ型半導体領域によって形成されている。ベース領域４４の不純物密度は例えば１０¹⁷ atoms/cm³ 〜１０¹⁸ atoms/cm³ に設定され、ベース領域４４の深さは例えば３μm程度に設定されている。ベース領域４４とコレクタ領域４２とが隣接された部位にはｐｎ接合Ｊ１が形成されている。

【0027】

ベース領域４４の主面部において、素子分離絶縁膜４０により周囲が囲まれた領域には、ｐ型半導体領域４８Ｃが設けられている。半導体領域４８Ｃは、ベース領域４４と同一導電型に設定され、ベース領域４４よりも不純物密度が高い例えば１０¹⁹ atoms/cm³ 〜１０²⁰ atoms/cm³ の不純物密度に設定されている。また、半導体領域４８Ｃの深さは、ベース領域４４よりも浅い例えば１μm以下に設定されている。半導体領域４８Ｃには、配線２６の一端部が接続されている。配線２６の他端部はトリガ素子３２のアノード領域に接続されている。配線２６は、配線２４と同一導電層で形成され、かつ、配線２４と同一材料によって形成されている。半導体領域４８Ｃが介在されることによって、ベース領域４４に配線２６をオーミックに接続することができる。

【0028】

エミッタ領域４６は、ベース領域４４の主面部において、素子分離絶縁膜４０により周囲が囲まれた領域に形成されている。エミッタ領域４６は、ベース領域４４の深さよりも浅い接合深さを有し、半導体基板１２の主面１２Ａから厚さ方向に拡散されたｎ型半導体領域により形成されている。エミッタ領域４６は、半導体領域４６Ｃと同一製造工程によって、半導体領域４６Ｃと同様の条件により形成されている。エミッタ領域４６には、配線２８の一端部が接続されている。配線２８の他端部は接地端子ＧＮＤに接続されている。配線２８は、配線２４と同一導電層で形成され、かつ、配線２４と同一材料によって形成されている。

【0029】

トリガ素子３２のカソード領域は、本実施の形態において、保護素子３０のｎ型コレクタ領域４２が利用されてこのコレクタ領域４２によって形成されている。アノード領域は、コレクタ領域４２の主面部において、半導体領域４６Ｃとは離間され、素子分離絶縁膜４０により周囲が囲まれた領域に形成されたｐ型半導体領域４８によって形成されている。半導体領域４８は、半導体領域４８Ｃと同一製造工程によって、半導体領域４８Ｃと同様の条件により形成されている。半導体領域４８には配線２６の一端部が接続され、アノード領域は配線２６及び半導体領域４８Ｃを介してベース領域４４に接続されている。カソード領域（コレクタ領域４２）とアノード領域（半導体領域４８）とが隣接された部位にはｐｎ接合Ｊ２が形成されている。

【0030】

ｐｎ接合Ｊ２に付加される接合容量（寄生接合容量）は、アノード領域の接合深さがベース領域４４に比べて浅いので、コレクタ領域４２とベース領域４４とのｐｎ接合Ｊ１に付加される接合容量（寄生接合容量）に対して小さい。また、ｐｎ接合Ｊ２では、アノード領域（半導体領域４８）の不純物密度がベース領域４４の不純物密度よりも高いので、ｐｎ接合Ｊ２からアノード領域側への空乏層の伸びが、ｐｎ接合Ｊ１からベース領域４４側への空乏層の伸びに対して小さい。従って、ｐｎ接合Ｊ２は、ｐｎ接合Ｊ１に対して、ブレークダウンし易い。

【0031】

（本実施の形態の作用及び効果）
本実施の形態に係る半導体集積回路１０は、図１及び図２に示されるように、ｎｐｎ型バイポーラトランジスタを含んで構成される保護素子３０に加えて、トリガ素子３２を備える。トリガ素子３２のカソード領域（ｎ型コレクタ領域４２）は外部端子２２に接続され、トリガ素子３２のアノード領域（ｐ型半導体領域４８）は保護素子３０（バイポーラトランジスタ）のベース領域４４に接続され、かつ、トリガ素子３２は逆方向に接続される。本実施の形態ではトリガ素子３２としてダイオードが使用されるので、「逆方向に接続される」とは、正のサージ（過電流）の流れる方向に対して、ダイオードが順方向接続ではなく、「ブレークダウンが生じる逆方向接続に接続される」という意味で使用されている。トリガ素子３２は、バイポーラトランジスタのコレクタ領域４２とベース領域４４とのｐｎ接合Ｊ１に付加される接合容量よりも小さな接合容量が付加されるｐｎ接合Ｊ２を有する。

【0032】

ここで、図３に示されるように、外部端子２２にサージＳが印加されると、サージＳは、矢印Ａ１に示すように、配線２４及び半導体領域４６Ｃを介して保護素子３０のｎ型コレクタ領域４２に流れる。トリガ素子３２のｐｎ接合Ｊ２に付加される接合容量が保護素子３０のｐｎ接合Ｊ１に付加される接合容量よりも小さいので、サージＳの電荷が、ｐｎ接合Ｊ１に付加される接合容量よりもｐｎ接合Ｊ２に付加される接合容量に短時間にチャージされる。このため、ｐｎ接合Ｊ１よりも短時間にトリガ素子３２のｐｎ接合Ｊ２においてブレークダウンが生じる。サージＳは、矢印Ａ２に示されるようにトリガ素子３２を介して、更に矢印Ａ３、Ａ４に示されるように配線２６、半導体領域４８Ｃを介してベース領域４４に流れる。このサージＳによりベース領域４４のベース電位が上昇する。

【0033】

ベース電位が上昇すると、図４に矢印Ｂ１に示されるように、ベース領域４４からエミッタ領域４６に順方向電流が流れる。これにより、ｐｎ接合Ｊ１に付加される接合容量がチャージされる前の短時間に保護素子３０の動作が開始される。すなわち、サージＳの大半は、矢印Ｂ２に示されるように、保護素子３０のコレクタ領域４２、ベース領域４４及びエミッタ領域４６を介して接地端子ＧＮＤに流れる。

【0034】

このように、本実施の形態に係る半導体集積回路１０によれば、外部端子２２に印加されたサージＳが短時間において吸収される保護素子３０を実現することができる。言い換えると、保護素子３０の動作速度の高速化を実現することができる。この結果、外部端子２２に印加されたサージＳが、回路部１４の初段回路１６に入力される前に、接地端子ＧＮＤに流れるので、初段回路１６のサージＳに伴う破壊（静電気破壊）を未然に防ぐことができる。

【0035】

また、本実施の形態に係る半導体集積回路１０では、図１及び図２に示されるように、トリガ素子３２がダイオードを含んで構成され、ダイオードはカソード領域とアノード領域とを有する。ここで、ダイオードのカソード領域は、保護素子３０のバイポーラトランジスタのｎ型コレクタ領域４２によって形成される。アノード領域は、コレクタ領域４２の主面部に形成され、ベース領域４４の深さよりも浅い接合深さを有し、コレクタ領域４２に対して逆導電型を有する（ｐ型半導体領域４８により形成される）。このため、バイポーラトランジスタのコレクタ領域４２の占有面積内にダイオードが形成されるので、結果的に保護素子３０内にトリガ素子３２が設けられる。従って、保護素子３０に対して別の領域にトリガ素子３２を設ける場合に比べて、半導体集積回路１０の集積度を向上させることができる。

【0036】

さらに、本実施の形態に係る半導体集積回路１０では、コレクタ領域４２、ベース領域４４等の半導体領域の比抵抗値に比べて、比抵抗値が小さい配線２６を介してトリガ素子３２のアノード領域がベース領域４４に接続される。このため、図３に示されるように、トリガ素子３２に入力されたサージＳはトリガ素子３２からベース領域４４に短時間に流れるので、トリガ素子３２からベース領域４４に流れるサージＳによる保護素子３０の動作開始時間を更に短縮させることができる。

【0037】

［上記実施の形態の補足説明］
本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において例えば以下の通り変形可能である。例えば、本発明は、回路部の最終段回路と、この最終段回路からの信号を外部に出力する出力信号用外部端子との接続途中に設けられた保護素子に適用可能である。また、本発明は、回路部の入出力回路と、この入出力回路に外部から信号が入力される、若しくはこの入出力回路からの信号を外部に出力する入出力信号用外部端子との接続途中に設けられた保護素子にも適用可能である。

【0038】

さらに、保護素子は、ｐｎｐ型バイポーラトランジスタを含んで構成されてもよい。この場合、保護素子は、固定電位として電源端子Ｖｃｃに接続される。また、保護素子は、ｎｐｎ型バイポーラトランジスタとｐｎｐ型バイポーラトランジスタとを相補型回路として含んで構成されてもよい。また、保護素子は、外部端子との間に電気的に直列に接続され、かつ、サージをなまらせる抵抗素子を含んで構成されてもよい。また、トリガ素子は、２以上のダイオードを向きを反対にして直列に接続した構成としてもよい。この場合、トリガ素子は、正、負のいずれのサージに対しても逆方向となるｐｎ接合を有する。

【0039】

さらに、本発明は、半導体基板として、シリコン基板に限定されるものではなく、シリコン基板以外の化合物半導体基板を使用してもよい。また、本発明は、車両に搭載される半導体集積回路に限定されるものではなく、一般的なパーソナルコンピュータ、携帯端末、携帯電話機等に内蔵される半導体集積回路に適用してもよい。

【符号の説明】

【0040】

１０ 半導体集積回路
１２ 半導体基板
１４ 回路部
２２ 外部端子
２４、２６、２８ 配線
３０ 保護素子
３２ トリガ素子
４２ コレクタ領域（一方の主電極領域、カソード領域）
４４ ベース領域
４６ エミッタ領域（他方の主電極領域）
４８ 半導体領域（アノード領域）
Ｊ１、Ｊ２ ｐｎ接合

【図1】

【図2】

【図3】

【図4】