特許 6550140 アンダーフィル収容キャビティを伴う半導体デバイス・アセンブリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6550140

(24)【登録日】2019年7月5日

(45)【発行日】2019年7月24日

(54)【発明の名称】アンダーフィル収容キャビティを伴う半導体デバイス・アセンブリ

(51)【国際特許分類】

   H01L 25/065 20060101AFI20190711BHJP

   H01L 25/07 20060101ALI20190711BHJP

   H01L 25/18 20060101ALI20190711BHJP

   H01L 23/36 20060101ALI20190711BHJP

【ＦＩ】

   H01L25/08 C

   H01L23/36 Z

【請求項の数】36

【全頁数】15

(21)【出願番号】特願2017-544901(P2017-544901)

(86)(22)【出願日】2016年2月25日

(65)【公表番号】特表2018-507560(P2018-507560A)

(43)【公表日】2018年3月15日

(86)【国際出願番号】US2016019601

(87)【国際公開番号】WO2016140865

(87)【国際公開日】20160909

【審査請求日】2017年10月17日

(31)【優先権主張番号】14/635,888

(32)【優先日】2015年3月2日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー，インク．

(74)【代理人】

【識別番号】100074099

【弁理士】

【氏名又は名称】大菅 義之

(74)【代理人】

【識別番号】100106851

【弁理士】

【氏名又は名称】野村 泰久

(72)【発明者】

【氏名】チャンドル，アニルクマール

(72)【発明者】

【氏名】ファン，ウェイン エイチ．

(72)【発明者】

【氏名】ヴァダフカー，サミア エス．

【審査官】 加藤 芳健

(56)【参考文献】

【文献】 特表２０１４−５３３４３９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２５／０６５

Ｈ０１Ｌ ２３／３６

Ｈ０１Ｌ ２５／０７

Ｈ０１Ｌ ２５／１８

Ｈ０１Ｌ ２３／２８

(57)【特許請求の範囲】

【請求項1】

基板材料から形成されたベース領域、前記ベース領域に沿った陥凹面、前記基板材料から形成され、前記ベース領域から突き出た周辺領域、および前記周辺領域に沿った側壁面を有する第１の半導体ダイであって、前記陥凹面と前記側壁面とが、前記周辺領域内にキャビティを画定する、第１の半導体ダイと、
前記キャビティに少なくとも部分的に入った複数の第２の半導体ダイからなるスタックと、
前記第１の半導体ダイの前記周辺領域に取り付けられた熱伝達構造体と、
前記キャビティを少なくとも部分的に充填し、前記周辺領域と前記複数の第２の半導体ダイからなるスタックとの間にフィレットを含むアンダーフィル材料と
を備える半導体デバイス・アセンブリ。

【請求項2】

前記側壁面が、内側を向いて、前記複数の第２の半導体ダイからなるスタックに面し、
前記側壁面が、露出される部分を含む、
請求項１に記載の半導体デバイス・アセンブリ。

【請求項3】

前記フィレットが、前記側壁面と前記複数の第２の半導体ダイからなるスタックとの間の第１の部分、および、前記熱伝達構造体と前記複数の第２の半導体ダイからなるスタックとの間の第２の部分を含む、
請求項２に記載の半導体デバイス・アセンブリ。

【請求項4】

前記側壁面が、内側を向いて、前記複数の第２の半導体ダイからなるスタックに面し、
前記熱伝達構造体が、前記側壁面と概ね同一平面状に存在する内面を含む、
請求項１に記載の半導体デバイス・アセンブリ。

【請求項5】

前記側壁面が、前記複数の第２の半導体ダイからなるスタックを向いた第１の側壁面を画定し、前記第１の半導体ダイが、０度以外の角度で、前記第１の側壁面から離れるように延びる第２の側壁面を更に含み、
前記アンダーフィル材料が、前記第１の側壁面および前記第２の側壁面を少なくとも部分的に覆う、
請求項１に記載の半導体デバイス・アセンブリ。

【請求項6】

前記熱伝達構造体が、凹部を画定する第１の壁部分および第２の壁部分を含み、
前記複数の第２の半導体ダイのうちの少なくとも１つが、前記凹部内に配置される、
請求項１に記載の半導体デバイス・アセンブリ。

【請求項7】

前記第１の半導体ダイが、前記ベース領域を貫通して延びる複数のシリコン貫通ビアを含み、
前記複数のシリコン貫通ビアが、前記複数の第２の半導体ダイからなるスタックに電気的に結合される、
請求項１に記載の半導体デバイス・アセンブリ。

【請求項8】

前記第１の半導体ダイが、集積回路を含む、
請求項１に記載の半導体デバイス・アセンブリ。

【請求項9】

前記集積回路が、前記周辺領域に少なくとも部分的に入るように配置される、
請求項８に記載の半導体デバイス・アセンブリ。

【請求項10】

前記集積回路が、論理回路であり、
前記複数の第２の半導体ダイが、複数のメモリ・ダイである、
請求項８に記載の半導体デバイス・アセンブリ。

【請求項11】

前記キャビティが、最低でも２００μｍの深さを有する、
請求項１に記載の半導体デバイス・アセンブリ。

【請求項12】

前記複数の第２の半導体ダイがそれぞれ、約５０〜約２００μｍの範囲内の厚さを有する、
請求項１１に記載の半導体デバイス・アセンブリ。

【請求項13】

前記キャビティが、最低でも３００μｍの深さを有する、
請求項１に記載の半導体デバイス・アセンブリ。

【請求項14】

前記複数の第２の半導体ダイからなるスタックが、前記キャビティ内の少なくとも２つの半導体ダイを含む、
請求項１に記載の半導体デバイス・アセンブリ。

【請求項15】

キャビティを有する論理ダイと、
前記キャビティ内の第１のメモリ・ダイと、
前記論理ダイに取り付けられた熱伝達構造体と、
前記第１のメモリ・ダイ上の第２のメモリ・ダイと、
前記第１のメモリ・ダイと前記第２のメモリ・ダイとの間にあり、前記キャビティを少なくとも部分的に充填するアンダーフィル材料と
を備える半導体デバイス・アセンブリ。

【請求項16】

前記第１のメモリ・ダイの下方にあり、前記論理ダイを貫通して延びる複数のシリコン貫通ビアを更に備える、
請求項１５に記載の半導体デバイス・アセンブリ。

【請求項17】

前記論理ダイが、前記熱伝達構造体に隣接し、ある隙間分だけ前記第１のメモリ・ダイから分離された側壁面を含み、
前記アンダーフィル材料が、前記隙間に少なくとも入ったフィレットを含む、
請求項１５に記載の半導体デバイス・アセンブリ。

【請求項18】

前記熱伝達構造体が、前記第２のメモリ・ダイに取り付けられる、
請求項１５に記載の半導体デバイス・アセンブリ。

【請求項19】

前記熱伝達構造体が、前記アンダーフィル材料に接触しない、
請求項１５に記載の半導体デバイス・アセンブリ。

【請求項20】

前記論理ダイが、
前記キャビティに隣接し、前記熱伝達構造体に取り付けられた周辺領域、および
前記周辺領域内に少なくとも部分的に入って配置された集積回路構成部品
を含む、
請求項１５に記載の半導体デバイス・アセンブリ。

【請求項21】

前記集積回路構成部品が、シリアライザ／デシリアライザ回路を含む、
請求項２０に記載の半導体デバイス・アセンブリ。

【請求項22】

半導体デバイス・アセンブリを形成する方法であって、
半導体基板内にキャビティを形成することと、
前記キャビティ内の陥凹面に複数の半導体ダイからなるスタックを取り付けることと、
前記複数の半導体ダイからなるスタックの個別の半導体ダイ同士の間にアンダーフィル材料を堆積させることと、
前記複数の半導体ダイからなるスタックと、前記キャビティに隣接する、前記半導体基板の周辺領域との間に余分なアンダーフィル材料を蓄積することと、
前記周辺領域に熱伝達構造体を取り付けることと
を含む方法。

【請求項23】

前記アンダーフィル材料を堆積させることが、前記個別の半導体ダイ同士の間に前記アンダーフィル材料を注入することを含む、
請求項２２に記載の方法。

【請求項24】

前記熱伝達構造体を前記複数の半導体ダイからなるスタックに取り付けることを更に含む、
請求項２２に記載の方法。

【請求項25】

前記キャビティを形成することが、前記半導体基板に最低でも２００μｍの深さで孔をエッチングすることを含む、
請求項２２に記載の方法。

【請求項26】

前記半導体基板に厚さ３００μｍ以下になるようにシニングを行うことを更に含む、
請求項２５に記載の方法。

【請求項27】

前記キャビティを形成することが、前記半導体基板に最低でも３００μｍの深さで孔をエッチングすることを含む、
請求項２２に記載の方法。

【請求項28】

前記キャビティを形成することが、前記キャビティの底で複数のシリコン貫通ビア（ＴＳＶ）を露出するように、前記半導体基板に孔をエッチングすることを含み、
前記複数の半導体ダイからなるスタックを取り付けることが、前記複数の半導体ダイのうち前記スタック内で一番下にある半導体ダイのボンド・パッドを、前記ＴＳＶにつなぐことを含む、
請求項２２に記載の方法。

【請求項29】

前記半導体基板が、集積回路を含む、
請求項２２に記載の方法。

【請求項30】

前記熱伝達構造体を取り付けることが、前記複数の半導体ダイのうちの少なくとも１つの半導体ダイを、前記熱伝達構造体の凹部内に配置することを含む、
請求項２２に記載の方法。

【請求項31】

半導体デバイス・アセンブリを形成する方法であって、
論理ダイのキャビティ内に少なくとも部分的に入るように、複数のメモリ・ダイからなるスタックを配置することと、
前記キャビティをアンダーフィル材料で少なくとも部分的に充填することと、
前記複数のメモリ・ダイのうちの少なくとも１つのメモリ・ダイを、熱伝達構造体の凹部内に配置することと、
前記熱伝達構造体を、前記キャビティに隣接する、前記論理ダイの周辺領域に取り付け
ることと
を含む方法。

【請求項32】

前記キャビティを前記アンダーフィル材料で少なくとも部分的に充填することが、前記複数のメモリ・ダイからなるスタックと前記周辺領域との隙間に余分なアンダーフィル材料を流すことを含む、
請求項３１に記載の方法。

【請求項33】

前記キャビティの底で、前記複数のメモリ・ダイからなるスタックを複数のシリコン貫通ビアに電気的に結合することを更に含む、
請求項３１に記載の方法。

【請求項34】

前記熱伝達構造体を、前記複数のメモリ・ダイのうちの前記少なくとも１つのメモリ・ダイに取り付けることを更に含む、
請求項３１に記載の方法。

【請求項35】

前記論理ダイが、前記周辺領域に少なくとも部分的に入って配置された集積回路構成部品を含む、
請求項３１に記載の方法。

【請求項36】

前記集積回路構成部品が、シリアライザ／デシリアライザ回路を含む、
請求項３５に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

開示する実施形態は、半導体デバイス・アセンブリに関し、詳細には、アンダーフィル収容キャビティを伴う半導体デバイス・アセンブリに関する。

【背景技術】

【0002】

メモリ・チップ、マイクロプロセッサ・チップ、イメージャ・チップを含めたパッケージ化された半導体ダイには、基板に実装され、プラスチック保護カバーに入れられた半導体ダイが一般に含まれる。こうしたダイは、メモリ・セル、プロセッサ回路、イメージャ・デバイスなどの機能フィーチャ、ならびに、これら機能フィーチャに電気的に接続されたボンド・パッドを含む。ボンド・パッドを、保護カバーの外側の端子に電気的に接続して、より高レベルの回路にダイを接続することを可能にすることもできる。

【0003】

半導体の製造者たちは、電子デバイスのスペース制約内に収まるように、ダイ・パッケージのサイズを縮小し続けており、また、作動パラメータを満たすために、各パッケージの機能的能力を増大させている。パッケージに覆われる表面積（すなわち、パッケージの「フットプリント」）を実質的に増大させずに、半導体パッケージの処理パワーを増大させる手法の１つは、単一パッケージ内で複数の半導体ダイを縦に積み重ねることである。縦に積み重ねたこのようなパッケージ内のダイは、シリコン貫通ビア（ＴＳＶ）を使用して、それぞれのダイのボンド・パッドを隣接ダイのボンド・パッドに電気的に結合させることにより、相互接続することが可能である。

【0004】

縦に積み重ねたパッケージ内では、生成される熱が放散しにくく、こうなることで、個別のダイ、それらの間の接合部、およびパッケージ全体の動作温度が上昇する。これにより、多くの種類のデバイス内で、積み重ねられたダイがそれらの最高動作温度（Ｔ_ｍａｘ）を超える温度に達する場合がある。

【図面の簡単な説明】

【0005】

【図1】本技術の実施形態による半導体デバイス・アセンブリの断面図である。

【図2A】本技術の実施形態による半導体デバイス・アセンブリを製造する方法を示す断面図である。

【図2B】本技術の実施形態による半導体デバイス・アセンブリを製造する方法を示す断面図である。

【図2C】本技術の実施形態による半導体デバイス・アセンブリを製造する方法を示す断面図である。

【図2D】本技術の実施形態による半導体デバイス・アセンブリを製造する方法を示す断面図である。

【図2E】本技術の実施形態による半導体デバイス・アセンブリを製造する方法を示す断面図である。

【図2F】本技術の実施形態による半導体デバイス・アセンブリを製造する方法を示す上面図である。

【図2G】本技術の実施形態による半導体デバイス・アセンブリを製造する方法を示す断面図である。

【図2H】本技術の実施形態による半導体デバイス・アセンブリを製造する方法を示す上面図である。

【図3】本技術の実施形態による半導体デバイス・アセンブリの上面図である。

【図4】本技術の実施形態による半導体デバイスを含むシステムの概略図である。

【発明を実施するための形態】

【0006】

アンダーフィル収容キャビティ、または余分なアンダーフィル材料を収容するように構成された関連するせき止めフィーチャを伴う、積み重ねた複数の半導体ダイ・アセンブリのいくつかの実施形態の具体的詳細を以下で説明する。「半導体デバイス」という用語は、半導体材料を含んだ固体デバイスを一般に指す。半導体デバイスには、たとえば、ウエハまたは基板からのシンギュレーションにより得られる半導体基板、半導体ウエハ、または半導体ダイが含まれる場合がある。本開示内容を通して、半導体デバイスを半導体ダイの文脈で概ね説明するが、半導体デバイスは、半導体ダイに限定されない。

【0007】

「半導体デバイス・パッケージ」という用語は、１つまたは複数の半導体デバイスが共通のパッケージに組み込まれた構成を指す場合がある。半導体パッケージは、少なくとも１つの半導体デバイスを部分的にまたは完全に封入した筐体またはケーシングを含むこともある。また、半導体デバイス・パッケージは、１つまたは複数の半導体デバイスを担持し、ケーシングに取り付けられた、またはケーシングに組み込まれたインタポーザ基板を含む場合もある。「半導体デバイス・アセンブリ」という用語は、１つまたは複数の半導体デバイス、半導体デバイス・パッケージ、および／または基板（例、インタポーザ基板、支持基板、もしくは他の適当な基板）からなるアセンブリを指すこともある。

【0008】

本明細書では、「縦」、「横」、「上」および「下」といった語は、図面内に示した向きに照らした、半導体デバイス内でのフィーチャの相対的な方向または位置を指す場合がある。たとえば、「より上」または「最も上」と言えば、他のフィーチャよりもページの上端近くに位置するフィーチャを指すことがある。しかし、これらの語は、逆転した向きや傾いた向きなど、他の向きになった半導体デバイスを含むように広く解釈されたい。この場合、上端（ｔｏｐ）／下端（ｂｏｔｔｏｍ）、上（ｏｖｅｒ）／下（ｕｎｄｅｒ）、上方（ａｂｏｖｅ）／下方（ｂｅｌｏｗ）、上（ｕｐ）／下（ｄｏｗｎ）、左（ｌｅｆｔ）／右（ｒｉｇｈｔ）が、向きに応じて入れ替わることもある。

【0009】

図１は、本技術の一実施形態に従って構成された半導体デバイス・アセンブリ１００（「アセンブリ１００」）の断面図である。図示のように、アセンブリ１００は、パッケージ支持基板１０２と、基板１０２上の第１の半導体ダイ１０４と、第１のダイ１０４に取り付けられた熱伝達構造体、すなわちケーシング１１８と、第１のダイ１０４に実装された複数の第２の半導体ダイ１０６とを含む。第１のダイ１０４は、陥凹面１１０を有するベース領域１０５と、周辺領域１１２（当業者には「ポーチ」または「シェルフ」と呼ばれる）であって、ベース領域１０５から突き出し、上面１１５および周辺領域１１２の内部に沿った側壁面１１６を有する周辺領域１１２とを含む。陥凹面１１０と側壁面１１６とが、周辺領域１１２内にアンダーフィル収容キャビティ１４０を画定する。第２のダイ１０６は、キャビティ１４０の陥凹面１１０上のスタック１０８（「ダイ・スタック１０８」）内に配置され、隙間ｇ_１だけ側壁面１１６から分離される。図１に示す実施形態では、ケーシング１０８は、周辺領域１１２に取り付けられた第１の壁部分１２０と、ダイ・スタック１０８の上方で横に延びる第２の壁部分１２４とを含む。第１の壁部分１２０と、第２の壁部分１２４とは、ダイ・スタック１０８の一部分を収容する凹部１１４を、キャビティ１４０の上方に画定する。他の実施形態では、第１の半導体ダイ１０４の周辺領域１１２は、一番上の第２のダイ１０６以上の高さに延びることもあり、ケーシング１１８は、第１の壁部分１２０を有さない単一パネルであってもよい。少なくともいくつかの実施形態では、ケーシング１１８は、第１のダイ１０４からの熱エネルギーを概ね第１の壁部分１２０で吸収および放散し、ダイ・スタック１０８からの熱エネルギーを概ね第２の壁部分１２４で吸収および放散するように構成される。

【0010】

第１のダイ１０４および第２のダイ１０６は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、フラッシュ・メモリ、他の形態の集積回路メモリ、処理回路、イメージング構成部品、および／または、他の半導体フィーチャなど、様々な種類の半導体構成部品および機能フィーチャを含みうる。様々な実施形態で、たとえば、アセンブリ１００は、積み重ねられた第２のダイ１０６がＤＲＡＭダイ、またはデータ記憶装置をもたらす他のメモリ・ダイであり、第１のダイ１０４がＨＭＣ内でメモリ制御（例、ＤＲＡＭ制御）をもたらす高速論理ダイであるような、ハイブリッド・メモリ・キューブ（ＨＭＣ）として構成することも可能である。図１に示す実施形態では、第１のダイ１０４は、周辺領域１１２に少なくとも部分的に入って延びる集積回路１２８を含む。一実施形態では、集積回路１２８のうち周辺領域１１２に入って延びる部分は、シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）回路など、動作中に相対的に多量の熱を発する１つまたは複数の回路構成部品を含むことがある。他の実施形態では、第１のダイ１０４および第２のダイ１０６が、他の半導体構成部品を含むこともあり、かつ／または、ダイ・スタック１０８内の個別の第２のダイ１０６の半導体構成部品が、互いに異なることもある。

【0011】

アセンブリ１００は、それぞれの第２のダイ１０６同士の間、および、第１のダイ１０４と、最低部の第２のダイ１０６との間にアンダーフィル材料１３０を更に含む。アンダーフィル材料１３０は、ダイ・スタック１０８と側壁面１１６との間の隙間ｇ_１に入って延びる余剰部分１３４を含む場合がある。余剰部分１３４は、側壁面１１６を少なくとも部分的に覆い、フィレット１３２を含む。より詳細には後に説明するが、側壁面１１６とダイ・スタック１０８との間の隙間ｇ_１は、アンダーフィル材料１３０の堆積中に、余分なアンダーフィル材料１３４が周辺領域１１２上に広がることを阻止または抑制するようにサイズを決めることも可能である。周辺領域または下にあるダイのポーチに熱伝導性部材を取り付ける他のデバイスでは、アンダーフィル材料は、通常、周辺領域を覆って横に広がる。一般には、アンダーフィル材料は、熱伝導性部材（例、ケーシング１１８または第１の半導体ダイ１０４の基板材料）と比較して熱伝導性が低いのが普通であり、よって、こうしたデバイス内での周辺領域と熱伝導性部材との間にあるアンダーフィル材料は、耐熱性を増大させることが可能である。さらに、こうしたデバイス内のアンダーフィル材料のフィレットにより、熱伝導性部材と周辺領域との間に、周辺領域上での熱伝導性部材のカバーエリアを小さくする大きな空間が作られる。

【0012】

図１に示すアセンブリ１００のいくつかの実施形態では、アセンブリ１００内の個別のダイ１０４、１０６の動作温度を下げる向上した熱的性質を適宜もたらすことが可能であり、これにより、それらダイは、指定された最高温度（Ｔ_ｍａｘ）よりも下に留まる。このことは、アセンブリ１００がＨＭＣとして構成された場合に非常に有効になりうるが、それは、第１のダイ１０４が通常は論理ダイであり、第２のダイ１０６が一般にはメモリ・ダイであり、論理ダイは普通、メモリ・ダイよりもはるかに高い電力レベルで動作する（例、０．６２８Ｗに対して５．２４Ｗ）からである。さらに、周辺領域１１２内の集積回路１２８（例、ＳＥＲＤＥＳ回路）は、論理ダイのうちのメモリ・ダイよりも下の部分の中の集積回路構成部品よりも高い電力密度を一般に有し、この結果、周辺領域の温度が高くなる。こうして、アンダーフィル材料１３０をキャビティ１４０内に収容することにより、周辺領域１１２とケーシング１２８の第１の壁部分１２０との間の熱伝達の量を改善することが可能である。

【0013】

図２Ａ〜図２Ｈは、本技術の実施形態によるアセンブリ１００を製造する方法のいくつかの態様を示す。図２Ａは、アセンブリ１００の製造の一段階の断面図である。図示のように、第１のダイ１０４（図１）は、たとえば、裏面研削で、第１の厚さｔ_１から第２の厚さｔ_２にシニングを行った半導体基板２５０（例、シリコン・ウエハ）から形成することも可能である。第２の厚さｔ_２は、周辺領域１１２（図１）の厚さを概ね規定する。周辺領域１１２が厚いことの利点の１つは、その領域が、第１のダイ１０４の周縁部での熱放散を改善することができることである。さらに、周辺領域１１２が厚ければ、ダイの曲がりを軽減することも可能である。一実施形態では、第２の厚さｔ_２は、約３００μｍとすることもできる。他の実施形態では、第２の厚さｔ_２は、３００μｍ未満（例、約２００μｍ）または３００μｍ超（例、約５００μｍ）にすることもできる。

【0014】

更に図２Ａに示すように、基板２５０は、ベース領域１０５にて基板の前面２５４に部分的に入って延びる複数のシリコン貫通ビア（ＴＳＶ）２５２を含むこともある。ＴＳＶ２５２は、これより前の製造段階で、前面２５４に複数の孔をエッチングし、次いで、これらの孔を導電性材料（例、銅または銅合金）で充填することにより形成することも可能である。各ＴＳＶ２５２は、導電性材料（例、銅）と、周囲の基板２５０からＴＳＶ２５２を電気的に分離するために導電性材料を囲む電気絶縁材料（図示せず）とを含むこともある。

【0015】

図２Ｂは、アセンブリ１００を製造する方法の次の段階を示す断面図であり、この段階は、基板２５０に窪みをエッチングして、周辺領域１１２内でベース領域１０５の上にキャビティ１４０を画定する側壁１１６および陥凹面１１０を形成した後のものである。この窪みは、レジスト材料の層（図示せず）をパターニングし、湿式または乾式エッチング・プロセスを用いることによって形成することも可能である。よって、周辺領域１１２とベース領域１０５とは、基板２５０の材料からなる一体領域である。たとえば、周辺領域とベース領域とはともに、シリコンを含むことがある。図２Ｂに示す実施形態では、キャビティ１４０の深さｄ_１は、ＴＳＶ２５２の面２５８がキャビティ１４０の陥凹面１１０にて露出されるように選択される。少なくともいくつかの実施形態では、キャビティ深さｄ_１は、約５０μｍ〜約２００μｍの範囲内（例、１００μｍ）であってもよい。他の実施形態では、キャビティ深さｄ_１は、最低で２００μｍであってもよい。さらに他の実施形態では、キャビティ深さｄ_１は、最低で３００μｍであってもよい。

【0016】

少なくともいくつかの実施形態では、キャビティ深さｄ_１は、キャビティ１４０とともに配置する第２のダイ１０６（図１）の数および／または第２のダイ１０６の厚さに基づいて選択することもできる。いくつかの実施形態では、第２のダイ１０６は、約５０〜約２００μｍの範囲内（例、６０μｍ）の厚さを有する。一実施形態では、半導体ダイからなるスタック（例、３個のダイ、４個のダイ、６個のダイ、８個のダイ、１２個のダイ、２０個のダイ、またはそれらより多くのダイからなるスタック）の全体をキャビティ１４０内に配置することも可能である。他の実施形態では、ダイ・スタック１０８の一部分のみをキャビティ１４０内に配置し、こうすることで、上部の半導体ダイのうちの１つまたは複数がキャビティ１４０の上端よりも上方に位置するようになる。たとえば、ダイ・スタックの半分、スタックの半分よりも大きな部分、スタックの半分よりも小さな部分、またはスタックの単一ダイのみを、キャビティ１４０内に配置することもできる。さらに、キャビティ１４０の幅、長さ、および／または形状を、ダイ・スタック１０８のサイズ（例、ダイ・スタック１０８のフットプリント）および／または形状に基づいて選択することも可能である。一実施形態では、キャビティ１４０とダイ・スタック１０８とは、同様の平面図形形状（例、長方形または矩形）を有する。

【0017】

図２Ｃは、アセンブリ１００を製造する方法の次の段階を示す断面図であり、この段階は、周辺領域１１２の上面１１５およびベース領域１０５の陥凹面１１０上に誘電材料２６０が堆積された後であって、また、ベース領域１０５にてＴＳＶ２５２上に第１のボンド・パッド２６２が形成された後のものである。誘電材料２６０は、たとえば、キャビティ１４０の底で陥凹面１１０を覆う共形（コンフォーマルな）膜（例、シリコン酸化物膜）を含むこともある。第１のボンド・パッド２６２は、誘電材料２６０をパターニングしてＴＳＶ２５２を露出し、次いで、露出されたＴＳＶ２５２に導電性材料（例、銅）を電気めっきすることにより形成することも可能である。

【0018】

図２Ｄは、アセンブリ１００を製造する方法の次の段階を示す断面図であり、この段階は、ダイ・スタック１０８を陥凹面１１０にてボンド・パッド２６２上に配置した後のものである。図２Ｄに示すように、底部の第２のダイ１０６は、第２のボンド・パッド２６８と、第１のダイ１０４の対応する第１のボンド・パッド２６２に第２のボンド・パッド２６８を接続する複数の導電性素子２６４とを含む。第２のボンド・パッド２６８は、底部の第２のダイ１０６を貫通して延びるＴＳＶ２６６に結合することも可能であり、ＴＳＶ２６６は、ダイ・スタック１０８の各レベルにて、更なる導電性素子２６４、ボンド・パッド２６８、およびＴＳＶ２６６に結合することも可能である。導電性素子２６４は、ピラー、カラム、ビョウ、バンプなど、適当な様々な構造を有することも可能であり、銅、ニッケル、はんだ（例、ＳｎＡｇベースのはんだ）から作ることもできる。電気つながりの他には、導電性素子２６４およびＴＳＶ２５２、２６６は、第１のダイ１０４および第２のダイ１０６からの熱がその中を伝達することが可能である熱導管をもたらすことも可能である。

【0019】

図２Ｅは、アセンブリ１００を製造する方法の他の段階を示す断面図であり、この段階は、第２のダイ１０６同士の間および第１のダイ１０４と底部の第２のダイ１０６との間にアンダーフィル材料１３０が堆積された後のものであり、図２Ｆはその上面図である。図２Ｅおよび図２Ｆをともに参照すると、アンダーフィル材料１３０は、一般に、第２のダイ１０６と導電性素子２６４との間の間隙を充填する流動性材料である。一実施形態では、アンダーフィル材料１３０は、それぞれの第２のダイ１０６同士の間にそれをマイクロジェット噴射することにより、こうした間隙に注入することもできる。アンダーフィル材料１３０の体積は、間隙を適切に満たすように選択され、こうすることで、余分なアンダーフィル材料１３４が、側壁面１１６とダイ・スタック１０８との間の隙間ｇ_１に入って、フィレット１３２を形成する。隙間ｇ_１のサイズおよび／またはキャビティ深さｄ_１は、余分なアンダーフィル材料１３４が周辺領域１１２の上面１１５に流れることを阻止または抑制するように、また、アンダーフィル材料１３０のフィレット１３２を内部に収めるように選択することもできる。特定の実施形態では、アンダーフィル材料１３０が隙間ｇ_１を完全には充填しない場合に、側壁面１１６の一部分２３６が露出されることもある。少なくともいくつかの実施形態では、アンダーフィル材料１３０は、非導電性のエポキシ・ペースト（例、日本の新潟県のナミックス株式会社により製造されるＸＳ８４４８−１７１）、毛管アンダーフィル（ｃａｐｉｌｌａｒｙ ｕｎｄｅｒｆｉｌｌ）、非導電性膜、成型したアンダーフィルであってもよく、かつ／または、他の適当な電気絶縁材材料を含むこともある。あるいは、アンダーフィル材料１３０は、ドイツのDusseldorf のHenkelにより製造されるＦＰ４５８５などの誘電性アンダーフィルであってもよい。いくつかの実施形態では、アンダーフィル材料１３０は、ダイ・スタック１０８を通じた熱放散を高めるために、材料の熱伝導性に基づいて選択することもある。

【0020】

図２Ｇは、アセンブリ１００を製造する方法の他の段階を示す断面図であり、この段階は、第１のダイ１０４の周辺領域１１２にケーシング１１８が取り付けられた後のものであり、図２Ｈはその上面図である。まず図２Ｇを参照すると、ケーシング１１８の第１の壁部分１２０が、周辺領域１１２の上面１１５に第１の接着剤２２２により取り付けられ、ケーシング１１８の第２の壁部分１２４が、最上部の第２のダイ１０６に第２の接着剤２２６により取り付けられる。接着剤２２２と２２６は同一の接着剤であっても、互いに異なるものであってもよい。第１の接着剤２２２および第２の接着剤２２６は、たとえば、サーマル・インタフェース材料（「ＴＩＭ」）または他の適当な接着剤であってもよい。たとえば、ＴＩＭおよび他の接着剤には、導電性材料（例、カーボン・ナノ・チューブ、はんだ材、ダイヤモンド状カーボン（ＤＬＣ）など）でドープしたシリコーン・ベースのグリース、ゲル、または接着剤、ならびに、相変化材料が含まれることもある。いくつかの実施形態では、ケーシング１１８は、ニッケル、銅、アルミニウムなどの熱伝導性材料、熱伝導度の高いセラミック材料（例、窒化アルミニウム）、および／または、他の適当な熱伝導性材料から作られる。

【0021】

図示の実施形態では、ケーシング１１８の凹部１１４は、ダイ・スタック１０８の形状に適合する形状を有している。こうしたケースでは、凹部１１４は、ケーシング１１８内に配置するべき第２のダイ１０６の数に基づいて選択される高さｈ_１を有し、第１の壁部分１２０は、ダイ・スタック１０８と、第１の壁部分１２０の内面２７０との間に十分な空間をもたらし、フィレット１３２を内部に収めるように構成された隙間ｇ_２だけ、ダイ・スタック１０８から離隔される。一実施形態では、ケーシング１１８は、アンダーフィル材料１３０に接触しない。少なくともいくつかの実施形態では、第１の壁部分１２０が周辺領域１１２の多くの割合を覆うように、第１の壁部分１２０の幅ｗ_１を選択することが可能である。これらの実施形態および他の実施形態では、第１の壁部分１２０の内面２７０が、側壁面１１６と実質的に同一平面上に存在する場合もある。図２Ｈを参照すると、第１の壁部分１２０は、ダイ・スタック１０８の少なくとも一部分を囲んで延びるように構成することも可能である。他の実施形態では、ケーシング１１８は、ダイ・スタック１０８の形状に適合するようには構成されない。

【0022】

図３は、本技術の実施形態による半導体デバイス・アセンブリ３００（「アセンブリ３００」）の他の実施形態の断面上面図である。アセンブリ３００のいくつかのフィーチャは、アセンブリ１００について先に説明したものと同様である。たとえば、アセンブリ３００は、第１の半導体ダイ３０４のキャビティ３４０内に配置された第２の半導体ダイからなるダイ・スタック１０８を含むこともある。しかし、図３に示す実施形態では、第１のダイ３０４は、ダイ・スタック１０８に面した第１の側壁面３１６と、第１の側壁面３１６から離れるように角度を付けられた第２の側壁面３１７とを含む。余分なアンダーフィル材料１３４が、第１の側壁面３１６および第２の側壁面３１７を少なくとも部分的に覆う。図３に示す実施形態の一態様では、図１に示すキャビティ１４０と比較して、余分なアンダーフィル材料１３４のより多くを収容するために、第２の側壁３１７が、キャビティ３４０の容積を増大させるようにすることも可能である。関連する一実施形態では、第２の側壁３１７を使用して、キャビティ深さｄ_１（図２Ｂ）を増やさずにキャビティ３４０の容積を増大させることもできる。

【0023】

図１〜図３に関連して先に説明した積み重ねた半導体デバイス・アセンブリのうちのいずれのアセンブリも、より大型であり、かつ／または、より複雑な無数のシステムのうちのどんなシステムにも組み入れることが可能であり、その代表的な例の１つは、図４に模式的に示すシステム４８０である。システム４８０は、半導体デバイス・アセンブリ４００、電源４８２、ドライバ４８４、プロセッサ４８６、および／または、他のサブシステムもしくは構成部品４８８を含むこともできる。半導体デバイス・アセンブリ４００は、図１〜図３について先に説明した半導体デバイス・アセンブリのフィーチャと概ね同様のフィーチャを含むことも可能であり、よって、熱放散を高める様々なフィーチャを含むこともある。この結果得られるシステム４８０は、メモリ・ストレージやデータ処理などの幅広い種類の機能、および／または他の適当な機能のうちのどんな機能でも実施することが可能である。したがって、代表的なシステム４８０には、ハンドヘルド・デバイス（例、携帯電話、タブレット、デジタル・リーダ、デジタル・オーディオ・プレイヤ）、コンピュータ、車両、電気製品、および他の製品が含まれうるが、これらに限定されない。システム４８０の構成部品は、単一ユニット内に入れることができ、または、相互接続された複数のユニットにわたって（例、通信ネットワークを介して）分散させることもできる。システム４８０の構成部品には、遠隔デバイス、および幅広い種類のコンピュータ可読媒体のうちの任意の媒体が含まれることもある。

【0024】

本技術の具体的な実施形態が例証目的で本明細書中に記載されているが、本開示内容から逸脱することなく、様々な修正を加えることもできることが上記から理解されるであろう。たとえば、一実施形態では、アンダーフィル収容キャビティ１４０が、中心から外れて配置されることもあり、キャビティの一方の側の周辺領域１１２が、他方側の周辺領域よりも大きい場合もある。さらに、半導体ダイ・アセンブリの実施形態のうちの多くをＨＭＣに関連して説明しているが、他の実施形態では、半導体ダイ・アセンブリが、他のメモリ・デバイスまたは他の種類の積み重ねた半導体ダイ・アセンブリとして構成されることもある。さらに、特定の実施形態の文脈で説明した本新規技術の特定の態様を、他の実施形態で、組み合わせること、または削除することもある。さらに、本新規技術の特定の実施形態に関連する利点を、これらの実施形態の文脈で説明してきたが、他の実施形態がこうした利点を示すこともあり、全ての実施形態が、必ずしも、本技術の範囲に含まれるように、こうした利点を示す必要はない。したがって、本開示内容および関連技術は、図示または本明細書中での説明を明確に行ってはいない他の実施形態を包含することもある。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図2H】

【図3】

【図4】