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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6551750
(24)【登録日】2019年7月12日
(45)【発行日】2019年7月31日
(54)【発明の名称】ファン−アウト半導体パッケージ
(51)【国際特許分類】
H01L 23/12 20060101AFI20190722BHJP
【ＦＩ】
H01L23/12 501P
【請求項の数】17
【全頁数】29
(21)【出願番号】特願2016-240760(P2016-240760)
(22)【出願日】2016年12月12日
(65)【公開番号】特開2017-228755(P2017-228755A)
(43)【公開日】2017年12月28日
【審査請求日】2017年9月11日
(31)【優先権主張番号】10-2016-0076913
(32)【優先日】2016年6月20日
(33)【優先権主張国】KR
(31)【優先権主張番号】10-2016-0107743
(32)【優先日】2016年8月24日
(33)【優先権主張国】KR
(73)【特許権者】
【識別番号】503447036
【氏名又は名称】サムスン エレクトロニクス カンパニー リミテッド
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100091214
【弁理士】
【氏名又は名称】大貫 進介
(72)【発明者】
【氏名】キム、ユン ボグ
(72)【発明者】
【氏名】パーク、ミ ジン
(72)【発明者】
【氏名】ユ、エオン セオプ
(72)【発明者】
【氏名】セオ、シャン ホーン
【審査官】
木下 直哉
(56)【参考文献】
【文献】
特開２０１２−０３９０９０（ＪＰ，Ａ）
【文献】
米国特許出願公開第２０１５／０１６２２８９（ＵＳ，Ａ１）
【文献】
特開平０２−１２３７４０（ＪＰ，Ａ）
【文献】
米国特許出願公開第２０１３／０３０７１４０（ＵＳ，Ａ１）
【文献】
国際公開第２０１１／１２５３８０（ＷＯ，Ａ１）
【文献】
米国特許出願公開第２０１３／０２４９１０１（ＵＳ，Ａ１）
【文献】
米国特許出願公開第２０１０／００７８８１９（ＵＳ，Ａ１）
【文献】
米国特許出願公開第２０１６／００４３０４７（ＵＳ，Ａ１）
【文献】
国際公開第２０１１／０５８８７９（ＷＯ，Ａ１）
【文献】
米国特許出願公開第２００９／００８５１９２（ＵＳ，Ａ１）
【文献】
米国特許出願公開第２０１６／０１３３６１４（ＵＳ，Ａ１）
【文献】
米国特許出願公開第２０１３／００７５９２４（ＵＳ，Ａ１）
【文献】
米国特許出願公開第２０１１／００６８４５９（ＵＳ，Ａ１）
【文献】
米国特許出願公開第２０１４／０１１７５３３（ＵＳ，Ａ１）
【文献】
米国特許出願公開第２０１５／０００１７０８（ＵＳ，Ａ１）
【文献】
米国特許出願公開第２０１４／０２５２６４１（ＵＳ，Ａ１）
【文献】
米国特許出願公開第２０１２／００５６３２９（ＵＳ，Ａ１）
【文献】
米国特許出願公開第２００９／０３０９２１２（ＵＳ，Ａ１）
【文献】
特開２０１１−１５５３１３（ＪＰ，Ａ）
【文献】
特開平０６−３１４７２２（ＪＰ，Ａ）
【文献】
特開２００７−３１８０４８（ＪＰ，Ａ）
【文献】
特開平０６−０１３４９０（ＪＰ，Ａ）
【文献】
特開平０８−２７４２２０（ＪＰ，Ａ）
【文献】
特開２０１４−１０７４３３（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２３／１２−２３／１５
Ｈ０１Ｌ ２３／５２−２３／５３８
(57)【特許請求の範囲】
【請求項1】
接続パッドが配置された活性面及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
前記半導体チップの少なくとも一部を封止する封止材と、
前記半導体チップの活性面上に配置された第２連結部材と、
を含み、
前記第２連結部材は、前記半導体チップの活性面上に配置された絶縁層と、前記絶縁層を貫通するビアと、前記絶縁層上に配置され、前記ビアを介して前記接続パッドと電気的に連結された再配線層と、を含み、
前記半導体チップは、前記接続パッドの少なくとも一部を露出させる開口部を有するパッシベーション膜を含み、
前記接続パッドと前記ビアとの間には金属層が配置され、
前記金属層は、前記接続パッドの露出した表面の少なくとも一部を覆い、
前記開口部の少なくとも一部は前記絶縁層で充填され、
前記開口部内において前記接続パッドの露出した表面を覆う前記金属層は、前記絶縁層及び前記ビアと物理的に接して、
前記絶縁層は、前記接続パッドから隔離されていて、
前記金属層は前記パッシベーション膜の少なくとも一部を覆う、
ファン−アウト半導体パッケージ。
前記半導体チップの少なくとも一部を封止する封止材と、
前記半導体チップの活性面上に配置された第２連結部材と、
を含み、
前記第２連結部材は、前記半導体チップの活性面上に配置された絶縁層と、前記絶縁層を貫通するビアと、前記絶縁層上に配置され、前記ビアを介して前記接続パッドと電気的に連結された再配線層と、を含み、
前記半導体チップは、前記接続パッドの少なくとも一部を露出させる開口部を有するパッシベーション膜を含み、
前記接続パッドと前記ビアとの間には金属層が配置され、
前記金属層は、前記接続パッドの露出した表面の少なくとも一部を覆い、
前記開口部の少なくとも一部は前記絶縁層で充填され、
前記開口部内において前記接続パッドの露出した表面を覆う前記金属層は、前記絶縁層及び前記ビアと物理的に接して、
前記絶縁層は、前記接続パッドから隔離されていて、
前記金属層は前記パッシベーション膜の少なくとも一部を覆う、
ファン−アウト半導体パッケージ。
【請求項2】
前記金属層は、クロム及びチタンのうち一つ以上を含む、
請求項１に記載のファン−アウト半導体パッケージ。
請求項１に記載のファン−アウト半導体パッケージ。
【請求項3】
接続パッドが配置された活性面及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
前記半導体チップの少なくとも一部を封止する封止材と、
前記半導体チップの活性面上に配置された第２連結部材と、
を含み、
前記第２連結部材は、前記半導体チップの活性面上に配置された絶縁層と、前記絶縁層を貫通するビアと、前記絶縁層上に配置され、前記ビアを介して前記接続パッドと電気的に連結された再配線層と、を含み、
前記半導体チップは、前記接続パッドの少なくとも一部を露出させる開口部を有するパッシベーション膜を含み、
前記接続パッドと前記ビアとの間には金属層が配置され、
前記金属層はチタン及びクロムの少なくとも一つを含み、
前記接続パッドはアルミニウムを含み、
前記開口部の少なくとも一部は前記絶縁層で充填され、
前記開口部内において前記接続パッドの露出した表面を覆う前記金属層は、前記絶縁層及び前記ビアと物理的に接して、
前記絶縁層は、前記接続パッドから隔離されていて、
前記金属層は前記パッシベーション膜の少なくとも一部を覆う、
ファン−アウト半導体パッケージ。
前記半導体チップの少なくとも一部を封止する封止材と、
前記半導体チップの活性面上に配置された第２連結部材と、
を含み、
前記第２連結部材は、前記半導体チップの活性面上に配置された絶縁層と、前記絶縁層を貫通するビアと、前記絶縁層上に配置され、前記ビアを介して前記接続パッドと電気的に連結された再配線層と、を含み、
前記半導体チップは、前記接続パッドの少なくとも一部を露出させる開口部を有するパッシベーション膜を含み、
前記接続パッドと前記ビアとの間には金属層が配置され、
前記金属層はチタン及びクロムの少なくとも一つを含み、
前記接続パッドはアルミニウムを含み、
前記開口部の少なくとも一部は前記絶縁層で充填され、
前記開口部内において前記接続パッドの露出した表面を覆う前記金属層は、前記絶縁層及び前記ビアと物理的に接して、
前記絶縁層は、前記接続パッドから隔離されていて、
前記金属層は前記パッシベーション膜の少なくとも一部を覆う、
ファン−アウト半導体パッケージ。
【請求項4】
前記パッシベーション膜は前記ビアから離隔されている、
請求項１から３のいずれか一項に記載のファン−アウト半導体パッケージ。
請求項１から３のいずれか一項に記載のファン−アウト半導体パッケージ。
【請求項5】
前記金属層は、金、銀、銅、白金、イリジウム、ルテニウム、ロジウム、パラジウム、及びオスミウムのうち一つ以上を含む、
請求項１から４のいずれか一項に記載のファン−アウト半導体パッケージ。
請求項１から４のいずれか一項に記載のファン−アウト半導体パッケージ。
【請求項6】
貫通孔を有する第１連結部材をさらに含み、
前記第１連結部材の貫通孔には前記半導体チップが配置され、
前記第１連結部材は、
第１絶縁層と、
前記第２連結部材と接して前記第１絶縁層に埋め込まれた第１再配線層と、
前記第１絶縁層の前記第１再配線層が埋め込まれた側とは反対側に配置された第２再配線層と、
を含み、
前記第１再配線層及び第２再配線層は前記接続パッドと電気的に連結されている、
請求項１から５のいずれか一項に記載のファン−アウト半導体パッケージ。
前記第１連結部材の貫通孔には前記半導体チップが配置され、
前記第１連結部材は、
第１絶縁層と、
前記第２連結部材と接して前記第１絶縁層に埋め込まれた第１再配線層と、
前記第１絶縁層の前記第１再配線層が埋め込まれた側とは反対側に配置された第２再配線層と、
を含み、
前記第１再配線層及び第２再配線層は前記接続パッドと電気的に連結されている、
請求項１から５のいずれか一項に記載のファン−アウト半導体パッケージ。
【請求項7】
前記第２再配線層は前記半導体チップの活性面と非活性面との間に位置する、
請求項６に記載のファン−アウト半導体パッケージ。
請求項６に記載のファン−アウト半導体パッケージ。
【請求項8】
前記第１連結部材は、
前記第１絶縁層上に配置されて前記第２再配線層を覆う第２絶縁層と、
前記第２絶縁層上に配置された第３再配線層と、
をさらに含み、
前記第３再配線層は前記接続パッドと電気的に連結されている、
請求項６または７に記載のファン−アウト半導体パッケージ。
前記第１絶縁層上に配置されて前記第２再配線層を覆う第２絶縁層と、
前記第２絶縁層上に配置された第３再配線層と、
をさらに含み、
前記第３再配線層は前記接続パッドと電気的に連結されている、
請求項６または７に記載のファン−アウト半導体パッケージ。
【請求項9】
前記第２連結部材の再配線層と前記第１再配線層との間の距離が、前記第２連結部材の再配線層と前記接続パッドとの間の距離より大きい、
請求項６から８のいずれか１項に記載のファン−アウト半導体パッケージ。
請求項６から８のいずれか１項に記載のファン−アウト半導体パッケージ。
【請求項10】
前記第１再配線層は前記第２連結部材の再配線層より厚さが厚い、
請求項６から９のいずれか一項に記載のファン−アウト半導体パッケージ。
請求項６から９のいずれか一項に記載のファン−アウト半導体パッケージ。
【請求項11】
前記第１再配線層の下面は前記接続パッドの下面より上側に位置する、
請求項６から１０のいずれか一項に記載のファン−アウト半導体パッケージ。
請求項６から１０のいずれか一項に記載のファン−アウト半導体パッケージ。
【請求項12】
貫通孔を有する第１連結部材をさらに含み、
前記第１連結部材の貫通孔には前記半導体チップが配置され、
前記第１連結部材は、
第１絶縁層と、
前記第１絶縁層の両面に配置された第１再配線層及び第２再配線層と、
前記第１絶縁層上に配置されて前記第１再配線層を覆う第２絶縁層と、
前記第２絶縁層上に配置された第３再配線層と、
を含み、
前記第１再配線層、及び前記第２再配線層、及び前記第３再配線層は前記接続パッドと電気的に連結されている、
請求項１から５のいずれか一項に記載のファン−アウト半導体パッケージ。
前記第１連結部材の貫通孔には前記半導体チップが配置され、
前記第１連結部材は、
第１絶縁層と、
前記第１絶縁層の両面に配置された第１再配線層及び第２再配線層と、
前記第１絶縁層上に配置されて前記第１再配線層を覆う第２絶縁層と、
前記第２絶縁層上に配置された第３再配線層と、
を含み、
前記第１再配線層、及び前記第２再配線層、及び前記第３再配線層は前記接続パッドと電気的に連結されている、
請求項１から５のいずれか一項に記載のファン−アウト半導体パッケージ。
【請求項13】
前記第１連結部材は、
前記第１絶縁層上に配置されて前記第２再配線層を覆う第３絶縁層と、
前記第３絶縁層上に配置された第４再配線層と、
をさらに含み、
前記第４再配線層は前記接続パッドと電気的に連結されている、
請求項１２に記載のファン−アウト半導体パッケージ。
前記第１絶縁層上に配置されて前記第２再配線層を覆う第３絶縁層と、
前記第３絶縁層上に配置された第４再配線層と、
をさらに含み、
前記第４再配線層は前記接続パッドと電気的に連結されている、
請求項１２に記載のファン−アウト半導体パッケージ。
【請求項14】
前記第１絶縁層は前記第２絶縁層より厚さが厚い、
請求項１２または１３に記載のファン−アウト半導体パッケージ。
請求項１２または１３に記載のファン−アウト半導体パッケージ。
【請求項15】
前記第３再配線層は前記第２連結部材の再配線層より厚さが厚い、
請求項１２から１４のいずれか一項に記載のファン−アウト半導体パッケージ。
請求項１２から１４のいずれか一項に記載のファン−アウト半導体パッケージ。
【請求項16】
前記第１再配線層は前記半導体チップの活性面と非活性面との間に位置する、
請求項１２から１５のいずれか一項に記載のファン−アウト半導体パッケージ。
請求項１２から１５のいずれか一項に記載のファン−アウト半導体パッケージ。
【請求項17】
前記第３再配線層の下面は前記接続パッドの下面より下側に位置する、
請求項１２から１６のいずれか一項に記載のファン−アウト半導体パッケージ。
請求項１２から１６のいずれか一項に記載のファン−アウト半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体パッケージ、例えば、接続端子を半導体チップが配置されている領域外にも拡張することができるファン−アウト半導体パッケージに関する。
【背景技術】
【0002】
近年、半導体チップに関する技術開発の主要な傾向の一つは、部品のサイズを縮小することである。そこで、パッケージ分野においても、小型の半導体チップなどの需要の急増に伴い、サイズが小型でありながらも、多数のピンを実現することが要求されている。
【0003】
これに応えるべく提案されたパッケージ技術の一つがファン−アウトパッケージである。ファン−アウトパッケージは、接続端子を半導体チップが配置されている領域外にも再配線し、サイズが小型でありながらも、多数のピンを実現可能とする。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の様々な目的の一つは、様々な原因により発生し得る接続パッドの腐食を防止することができるファン−アウト半導体パッケージを提供することにある。
【課題を解決するための手段】
【0005】
本発明により提案する様々な解決手段の一つは、接続パッドの露出した表面に金属層を形成することで、接続パッドの腐食を防止することである。
【0006】
例えば、本発明によるファン−アウト半導体パッケージは、貫通孔を有する第１連結部材と、第１連結部材の貫通孔に配置され、接続パッドが配置された活性面及び活性面の反対側に配置された非活性面を有する半導体チップと、第１連結部材及び半導体チップの非活性面の少なくとも一部を封止する封止材と、第１連結部材及び半導体チップの活性面上に配置された第２連結部材と、を含み、第１連結部材及び第２連結部材は、それぞれ接続パッドと電気的に連結された再配線層を含み、半導体チップは、接続パッドの少なくとも一部を露出させる開口部を有するパッシベーション膜を含み、第２連結部材の再配線層はビアを介して接続パッドと連結されており、接続パッドとビアとの間には金属層が配置され、金属層は接続パッドの少なくとも一部を覆うことができる。
【発明の効果】
【0007】
本発明の様々な効果の一つとして、様々な原因により発生し得る接続パッドの腐食を防止することができるファン−アウト半導体パッケージを提供することができる。
【図面の簡単な説明】
【0008】
【図1】電子機器システムの例を概略的に示すブロック図である。
【図2】電子機器の一例を概略的に示した斜視図である。
【図3】ファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。
【図4】ファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。
【図5】ファン−イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
【図6】ファン−イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
【図7】ファン−アウト半導体パッケージの概略的な形態を示した断面図である。
【図8】ファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。
【図9】ファン−アウト半導体パッケージの一例を概略的に示した断面図である。
【図14】ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
【図19】ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
【図20】ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
【図21】接続パッドに腐食が発生する場合を概略的に示す。
【図22】電圧が印加されていない状態の接続パッドの腐食を概略的に示す。
【図23】電圧が印加されている状態の接続パッドの腐食を概略的に示す。
【発明を実施するための形態】
【0009】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがある。
【0011】
図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／または電気的に連結されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。
【0012】
チップ関連部品１０２０としては、揮発性メモリー（例えば、ＤＲＡＭ）、不揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリーなどのメモリーチップ；セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップ；アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップなどが含まれるが、これらに限定されるものではなく、これら以外にも、その他の形態のチップ関連部品が含まれ得ることはいうまでもない。また、これら部品１０２０が互いに組み合わされてもよいことはいうまでもない。
【0013】
ネットワーク関連部品１０３０としては、Ｗｉ−Ｆｉ（ＩＥＥＥ ８０２．１１ファミリなど）、ＷｉＭＡＸ（ＩＥＥＥ ８０２．１６ファミリなど）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されるものではなく、これら以外にも、その他の多数の無線または有線標準やプロトコルのうち任意のものが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされてもよいことはいうまでもない。
【0014】
その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これらに限定されるものではなく、これら以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得る。また、その他の部品１０４０が、チップ関連部品１０２０及び／またはネットワーク関連部品１０３０とともに互いに組み合わされてもよいことはいうまでもない。
【0015】
電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／または電気的に連結されているか連結されていない他の部品を含むことができる。他の部品としては、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、電池１０８０、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器（不図示）、羅針盤（不図示）、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカー（不図示）、大容量記憶装置（例えば、ハードディスクドライブ）（不図示）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）（不図示）、及びＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）（不図示）などが挙げられる。但し、これらに限定されるものではなく、これら以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることはいうまでもない。
【0016】
電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことはいうまでもない。
【0017】
図２は電子機器の一例を概略的に示した斜視図である。
【0018】
図面を参照すると、半導体パッケージは、上述のような種々の電子機器において様々な用途に適用される。例えば、スマートフォン１１００の本体１１０１の内部にはメインボード１１１０が収容されており、メインボード１１１０には種々の部品１１２０が物理的及び／または電気的に連結されている。また、カメラ１１３０のように、メインボード１１１０に物理的及び／または電気的に連結されているか連結されていない他の部品が本体１１０１内に収容されている。部品１１２０の一部はチップ関連部品であることができ、半導体パッケージ１００は、例えば、そのうちアプリケーションプロセッサであることができるが、これに限定されるものではない。電子機器が必ずしもスマートフォン１１００に限定されるものではなく、上述のように、他の電子機器であってもよいことはいうまでもない。
【0019】
半導体パッケージ一般に、半導体チップには、数多くの微細な電気回路が集積されているが、それ自体が半導体完成品としての役割を果たすことはできず、外部からの物理的衝撃または化学的浸蝕により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージングして、パッケージ状態で電子機器などに用いている。
【0020】
半導体パッケージングが必要な理由は、電気的連結という観点から、半導体チップと電子機器のメインボードの回路幅が異なるためである。具体的に、半導体チップは、接続パッドのサイズ及び接続パッド間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードは、部品実装パッドのサイズ及び部品実装パッド間の間隔が半導体チップのスケールより著しく大きい。したがって、半導体チップをこのようなメインボード上にそのまま取り付けることは困難であり、相互間の回路幅の差を緩和することができるパッケージング技術が要求される。
【0021】
このようなパッケージング技術により製造される半導体パッケージは、構造及び用途によって、ファン−イン半導体パッケージ（Ｆａｎ−ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とファン−アウト半導体パッケージ（Ｆａｎ−ｏｕｔ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とに区分することができる。
【0022】
以下では、図面を参照して、ファン−イン半導体パッケージとファン−アウト半導体パッケージについてより詳細に説明する。
【0024】
図４はファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。
【0025】
図面を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などを含む本体２２２１と、本体２２２１の一面上に形成された、アルミニウム（Ａｌ）などの導電性物質を含む接続パッド２２２２と、本体２２２１の一面上に形成され、接続パッド２２２２の少なくとも一部を覆う酸化膜または窒化膜などのパッシベーション膜２２２３と、を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。この際、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、電子機器のメインボードなどは勿論、中間レベルの印刷回路基板（ＰＣＢ）にも実装されにくい。
【0026】
そのため、接続パッド２２２２を再配線するために、半導体チップ２２２０上に半導体チップ２２２０のサイズに応じて連結部材２２４０を形成する。連結部材２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）などの絶縁物質で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビアホール２２４３ｈを形成した後、配線パターン２２４２及びビア２２４３を形成することで形成することができる。その後、連結部材２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０などを形成する。すなわち、一連の過程を経て、例えば、半導体チップ２２２０、連結部材２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファン−イン半導体パッケージ２２００が製造される。
【0027】
このように、ファン−イン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の全てを素子の内側に配置したパッケージ形態である。ファン−イン半導体パッケージは、電気的特性に優れており、安価なコストで生産することができる。したがって、スマートフォンに内蔵される多くの素子がファン−イン半導体パッケージの形態で製作されており、具体的には、小型で、且つ速い信号伝達を実現するように開発が行われている。
【0028】
しかしながら、ファン−イン半導体パッケージは、Ｉ／Ｏ端子の全てを半導体チップの内側に配置しなければならないため、空間的な制約が多い。したがって、このような構造を、多数のＩ／Ｏ端子を有する半導体チップや、サイズが小さい半導体チップに適用するには困難な点がある。また、このような欠点により、電子機器のメインボードにファン−イン半導体パッケージを直接実装して用いることができない。これは、再配線工程により半導体チップのＩ／Ｏ端子のサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装可能な程度のサイズ及び間隔を有するわけではないためである。
【0029】
図５はファン−イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
【0030】
図６はファン−イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
【0031】
図面を参照すると、ファン−イン半導体パッケージ２２００は、半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がインターポーザ基板２３０１によりさらに再配線され、最終的には、インターポーザ基板２３０１上にファン−イン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装することができる。この際、半田ボール２２７０などはアンダーフィル樹脂２２８０などにより固定することができ、外側はモールディング材２２９０などで覆うことができる。または、ファン−イン半導体パッケージ２２００は、別のインターポーザ基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されてもよく、内蔵された状態で、インターポーザ基板２３０２により半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がさらに再配線され、最終的に電子機器のメインボード２５００に半導体パッケージを実装することができる。
【0032】
このように、ファン−イン半導体パッケージは電子機器のメインボードに直接実装された状態で用いることが困難であるため、別のインターポーザ基板上に実装された後、さらにパッケージング工程を経て電子機器のメインボードに実装されるか、またはインターポーザ基板内に内蔵された状態で電子機器のメインボードに実装されて用いられる。
【0034】
図面を参照すると、ファン−アウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０により保護されており、半導体チップ２１２０の接続パッド２１２２が連結部材２１４０により半導体チップ２１２０の外側まで再配線される。この際、連結部材２１４０上にはパッシベーション層２１５０をさらに形成することができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属層２１６０をさらに形成することができる。アンダーバンプ金属層２１６０上には半田ボール２１７０をさらに形成することができる。半導体チップ２１２０は、本体２１２１、接続パッド２１２２、パッシベーション膜（不図示）などを含む集積回路（ＩＣ）であることができる。連結部材２１４０は、絶縁層２１４１、絶縁層２１４１上に形成された再配線層２１４２、および接続パッド２１２２と再配線層２１４２などを電気的に連結するビア２１４３を含むことができる。
【0035】
このように、ファン−アウト半導体パッケージは、半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置した形態である。上述のように、ファン−イン半導体パッケージは、半導体チップのＩ／Ｏ端子の全てを半導体チップの内側に配置しなければならず、そのため、素子のサイズが小さくなると、ボールのサイズ及びピッチを減少させなければならないため、標準化されたボールレイアウトを用いることができない。これに対し、ファン−アウト半導体パッケージは、このように半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置した形態であるため、半導体チップのサイズが小さくなっても標準化されたボールレイアウトをそのまま用いることができる。したがって、後述のように、電子機器のメインボードに別のインターポーザ基板がなくても半導体パッケージを実装することができる。
【0036】
図８はファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。
【0037】
図面を参照すると、ファン−アウト半導体パッケージ２１００は半田ボール２１７０などを介して電子機器のメインボード２５００に実装されることができる。すなわち、上述のように、ファン−アウト半導体パッケージ２１００は、半導体チップ２１２０上に半導体チップ２１２０のサイズを超えるファン−アウト領域まで接続パッド２１２２を再配線できる連結部材２１４０を形成するため、標準化されたボールレイアウトをそのまま用いることができる。その結果、別のインターポーザ基板などがなくても電子機器のメインボード２５００に半導体パッケージを実装することができる。
【0038】
このように、ファン−アウト半導体パッケージは、別のインターポーザ基板がなくても電子機器のメインボードに実装することができるため、インターポーザ基板を用いるファン−イン半導体パッケージに比べてより薄い厚さを実現することができ、小型化及び薄型化が可能である。また、耐熱特性及び電気的特性に優れるため、モバイル製品に特に好適である。また、印刷回路基板（ＰＣＢ）を用いる一般的なＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプに比べて、よりコンパクトに実現することができ、反り返り現象の発生による問題を解決することができる。
【0039】
一方、ファン−アウト半導体パッケージは、このように半導体チップを電子機器のメインボードなどに実装するための、そして外部からの衝撃から半導体チップを保護するためのパッケージ技術を意味するものであり、本発明の実施形態とはスケール、用途などが異なり、また、ファン−イン半導体パッケージが内蔵されるインターポーザ基板などの印刷回路基板（ＰＣＢ）とも異なる概念である。
【0040】
以下では、様々な原因により発生し得る接続パッドの腐食を防止することができるファン−アウト半導体パッケージについて図面を参照して説明する。
【0041】
図９はファン−アウト半導体パッケージの一例を概略的に示した断面図である。
【0045】
図面を参照すると、一例によるファン−アウト半導体パッケージ１００Ａは、貫通孔１１０Ｈを有する第１連結部材１１０と、第１連結部材１１０の貫通孔１１０Ｈに配置され、接続パッド１２２が配置された活性面及び活性面の反対側に配置された非活性面を有する半導体チップ１２０と、第１連結部材１１０及び半導体チップ１２０の非活性面の少なくとも一部を封止する封止材１３０と、第１連結部材１１０及び半導体チップ１２０の活性面上に配置された第２連結部材１４０と、第２連結部材１４０上に配置されたパッシベーション層１５０と、パッシベーション層１５０上に配置され、パッシベーション層１５０の開口部１５１上に配置されたアンダーバンプ金属層１６０と、アンダーバンプ金属層１６０上に配置された接続端子１７０と、を含む。
【0046】
半導体チップ１２０は、接続パッド１２２の少なくとも一部を露出させる開口部を有するパッシベーション膜１２３を含む。接続パッド１２２は、第２連結部材１４０のビア１４３を介して再配線層１４２と連結される。この際、接続パッド１２２とビア１４３との間には金属層１２５が配置される。金属層１２５は、接続パッド１２２の露出した表面、パッシベーション膜１２３の開口部の壁面、及びパッシベーション膜１２３の表面の一部を覆う。したがって、接続パッド１２２の露出した表面は、第２連結部材１４０の絶縁層１４１及びビア１４３と直接接さず、パッシベーション膜１２３はビア１４３と接していない。
【0047】
通常、半導体パッケージは、前工程でシリコンウェハーに回路が形成されたチップを、後工程でリードフレーム基板に実装してからモールディングする、伝統的な方式のパッケージング方法により製造されてきた。しかし、最近は、リードフレーム基板を用いず、チップを先にモールディングし、モールディング領域まで含む領域に微細回路を直接形成する、ファン−アウトパッケージング技術が浮上している。ファン−アウトパッケージング技術は、チップの接続パッドが露出した状態でモールディングを先に行うことで、微細な回路及び接続端子の形成領域をモールディング領域まで拡張する技術であって、安価なパッケージモールディングを用いて、実装に必要なＩ／Ｏ端子の数及び離間間隔に必要な空間を確保することができる。したがって、超小型化／高集積化した高価のシリコンウェハー内にチップを内蔵してボードとの連結性を確保することができるだけでなく、リードフレーム基板を用いないため原価を低減でき、さらには、配線距離を短縮することでインダクタンス及び消費電力を低減することができる。
【0048】
実際に、半導体産業のシリコン前工程の微細化競争がほぼ物理的限界に達しているため、シリコンウェハーの小型化の限界及び新しい露光方式であるＥＵＶ（Ｅｘｔｒｅｍ Ｕｌｔｒａ−ｖｉｏｌｅｔ）リソグラフィ技術の投資負担によって、ファン−アウトウェハーレベルパッケージを含む安価なチップパッケージング技術の開発が加速化している。しかし、各構成材料の薄層化による微小部位へのストレスの集中に起因する、ボード実装段階における落下及び加速に対する信頼性不足によって、長期間の量産に適用できないという限界がある。このようなボード実装段階における信頼性を改善するために、実装後にパッケージとボードとを連結する接続端子の間の空間を接合樹脂で満たすアンダーフィル工法が考えられる。
【0049】
ところが、アンダーフィル工法では、工程性を確保するために、再作業が可能な材料を用いる必要があり、このような材料には、Ｃｌ−イオンが相当以上の濃度で含まれている。このようにアンダーフィルに含まれたＣｌ−イオンは、図２１に例示的に示したように、高温高湿信頼性環境（ＴＨＢ；Ｔｅｍｐｅｒａｔｕｒｅ Ｈｕｍｉｄｉｔｙ Ｂｉａｓ）で高分子絶縁層１４１'に拡散され、半導体チップの接続パッド１２２'に到逹し得る。このように到逹したＣｌ−イオンは、図２２及び図２３に例示的に示したように、電圧が印加されていない状態及び電圧が印加されている状態の両方で、半導体チップの接続パッドの腐食を引き起こす原因となり得る。このようなＣｌ−イオンによる腐食を防止するために、アンダーフィル中におけるＣｌ−イオンの低減、Ｃｌ−イオン捕獲層の挿入、ダミー電極の追加などが考えられる。しかしながら、アンダーフィル中におけるＣｌ−イオンの低減は再作業性を低下させ、Ｃｌ−イオン捕獲層は、殆どの場合に無機フィラーを必要とするため、微細パターンを実現しなければならない絶縁層内に挿入することが困難である。また、ダミー電極の挿入は、実際に接続パッドの腐食速度を低めるだけであるため、長期間にわたって進む高温高湿信頼性条件の確保の根本的な対策とはならない。
【0050】
これを解決するために、例えば、第２連結部材のビアをパッシベーション膜まで覆うように形成することで、接続パッドがイオンに露出する経路を遮断する方法が考えられる。しかし、この場合、構造的な脆弱性によってＴＣｏＢ（Ｔｈｅｒｍａｌ Ｃｙｃｌｅ ｏｎ Ｂｏａｒｄ）などの物理的信頼性が減退する可能性がある。例えば、ビアの縁と接続パッドの縁とを正確に合わせにくいため、ビアの縁とパッシベーション膜との接合界面が生じ得る。この際、信頼性試験においてビアの縁には相対的に高い物理的応力（Ｓｔｒｅｓｓ）が印加されるため、ビアが接続パッドに比べて相対的に脆弱性（Ｂｒｉｔｔｌｅｎｓｓ）が大きいパッシベーション膜と接すると、信頼性試験中にクラック（Ｃｒａｃｋ）が発生する可能性が高い。このように誘発されたクラックは、ビアの内部に伝播し、ビアと接続パッドとの界面の剥離や接続パッド内部の層の剥離などのような電気的オープンを誘発して、信頼性不良につながる可能性がある。
【0051】
これに対し、一例によるファン−アウト半導体パッケージ１００Ａのように、半導体チップ１２０の接続パッド１２２の表面上に絶縁層１４１、再配線層１４２、及びビア１４３を直接パターニングする構造において、接続パッド１２２の露出した表面を接続パッド１２２のサイズ以上の金属層１２５で覆う場合、イオンに露出する経路を遮断することができる。これは、Ｃｌ−イオンだけでなく、腐食を誘発させ得る他のイオンに対する接続パッドの反応を防止することができる。また、応力の高いビア１４３の縁部と脆弱性の大きいパッシベーション膜１２３との接合が不要であるため、クラックの誘発によるリスクを低減することができる。また、ビア１４３と接続パッド１２２との接合部の応力を高め得る絶縁層１４１の厚さ増大を排除することができ、性能及び工程限界まで絶縁層１４１の厚さを減少させることができるため、厚さ増大による信頼性のリスクも低減することができる。
【0052】
以下、一例によるファン−アウト半導体パッケージ１００Ａに含まれるそれぞれの構成についてより詳細に説明する。
【0053】
第１連結部材１１０は、半導体チップ１２０の接続パッド１２２を再配線させる再配線層１１２ａ、１１２ｂを含むことで、第２連結部材１４０の層数を減少させることができる。必要に応じて、具体的な材料に応じてパッケージ１００Ａの剛性を維持させることができ、封止材１３０の厚さの均一性を確保するなどの役割を担うことができる。場合に応じて、第１連結部材１１０により、一例によるファン−アウト半導体パッケージ１００Ａをパッケージオンパッケージ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）の一部として用いることができる。第１連結部材１１０は貫通孔１１０Ｈを有する。貫通孔１１０Ｈ内には、半導体チップ１２０が第１連結部材１１０と所定距離で離隔されるように配置される。半導体チップ１２０の側面の周囲は第１連結部材１１０により囲まれることができる。但し、これは一例に過ぎず、他の形態に多様に変形されることができ、その形態に応じて他の機能を担うことができる。
【0054】
第１連結部材１１０は、第２連結部材１４０と接する絶縁層１１１と、第２連結部材１４０と接して絶縁層１１１に埋め込まれた第１再配線層１１２ａと、絶縁層１１１の第１再配線層１１２ａが埋め込まれた側とは反対側に配置された第２再配線層１１２ｂと、を含む。第１連結部材１１０は、絶縁層１１１を貫通して第１及び第２再配線層１１２ａ、１１２ｂを電気的に連結するビア１１３を含む。第１及び第２再配線層１１２ａ、１１２ｂは接続パッド１２２と電気的に連結される。第１再配線層１１２ａを絶縁層１１１内に埋め込む場合、第１再配線層１１２ａの厚さによって発生する段差が最小化されることで、第２連結部材１４０の絶縁距離が一定になる。すなわち、第２連結部材１４０の再配線層１４２から絶縁層１１１の下面までの距離と、第２連結部材１４０の再配線層１４２から接続パッド１２２までの距離との差は、第１再配線層１１２ａの厚さより小さい。したがって、第２連結部材１４０の高密度配線設計が容易であるという利点がある。
【0055】
絶縁層１１１の材料は特に限定されず、例えば、絶縁物質を用いることができる。この際、絶縁物質としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれら樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などが用いられることができる。必要に応じて、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いてもよい。
【0056】
再配線層１１２ａ、１１２ｂは、半導体チップ１２０の接続パッド１２２を再配線する役割を担うものであって、形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。再配線層１１２ａ、１１２ｂは、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、接続端子パッドなどを含む。制限されない一例として、再配線層１１２ａ、１１２ｂの全てがグランドパターンを含むことができ、この場合、第２連結部材１４０の再配線層１４２にグランドパターンを最小化して形成することができるため、配線の設計自由度を向上させることができる。
【0057】
再配線層１１２ａ、１１２ｂのうち、封止材１３０に形成された開口部１３１を介して露出した一部の再配線層１１２ｂには、必要に応じて表面処理層（不図示）をさらに形成することができる。表面処理層（不図示）は、公知のものであれば特に限定されるものではなく、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬなどにより形成することができる。
【0058】
ビア１１３は、互いに異なる層に形成された再配線層１１２ａ、１１２ｂを電気的に連結させ、その結果、第１連結部材１１０内に電気的経路を形成する。ビア１１３の形成物質としても導電性物質を用いることができる。ビア１１３は、図１０に示したように、導電性物質で完全に充填されていてもよく、または導電性物質がビアホールの壁面に沿って形成されたものであってもよい。また、テーパ状だけでなく、円筒状など公知の全ての形状が適用されることができる。
【0059】
半導体チップ１２０は、数百〜数百万個以上の素子が一つのチップ内に集積化されている集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）であることができる。集積回路は、例えば、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップであることができるが、これに限定されるものではない。半導体チップ１２０は、活性ウェハーをベースとして形成することができ、この場合、本体１２１をなす母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などが用いられることができる。本体１２１には様々な回路が形成されていることができる。接続パッド１２２は、半導体チップ１２０を他の構成要素と電気的に連結させるためのものであって、その形成物質としては、特に限定せずにアルミニウム（Ａｌ）などの導電性物質を用いることができる。本体１２１上には接続パッド１２２を露出させるパッシベーション膜１２３を形成することができる。パッシベーション膜１２３は、ＳｉＯなどの酸化膜またはＳｉＮなどの窒化膜などであってもよく、または酸化膜と窒化膜の二重層であってもよい。パッシベーション膜１２３により、接続パッド１２２の下面は封止材１３０の下面と段差を有することができ、その結果、封止材１３０が接続パッド１２２の下面へブリードすることをある程度防止することができる。その他の必要な位置に、絶縁膜（不図示）などがさらに配置されてもよい。
【0060】
金属層１２５は、半導体チップ１２０の接続パッド１２２へイオンなどが侵透することを防止するためのものであって、半導体チップ１２０の接続パッド１２２と第２連結部材１４０のビア１４３との間に配置される。第２連結部材１４０の絶縁層１４１は金属層１２５の少なくとも一部を覆って、第２連結部材１４０の孔１４３ｈは金属層１２５の少なくとも一部を露出させる。第２連結部材１４０のビア１４３は金属層１２５と接続する。半導体チップ１２０の接続パッド１２２の露出した表面は金属層１２５で覆われるため、接続パッド１２２の表面は、第２連結部材１４０の絶縁層１４１及びビア１４３と接していない。また、このような構造では、半導体チップ１２０のパッシベーション膜１２３も第２連結部材１４０のビア１４３と接していない。したがって、クラック（Ｃｒａｃｋ）などの副作用が生じることなく、金属層１２５により接続パッド１２２の腐食などを防止することができる。一例では、金属層１２５が、半導体チップ１２０の接続パッド１２２の表面、半導体チップ１２０のパッシベーション膜１２３の接続パッド１２２の表面の少なくとも一部を露出させる開口部の壁面、及び半導体チップ１２０のパッシベーション膜１２３の表面の一部を覆うことで、イオンの浸透を効果的に防止する。
【0061】
金属層１２５は貴金属を含むことができる。貴金属は、材料自体が腐食に対して安定した耐性を有するため、接続パッド１２２へのイオンの浸透を効果的に防止することができる。貴金属としては、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）などが挙げられるが、これに限定されるものではない。金属層１２５は不動態金属を含んでいてもよい。不動態金属とは、空気に露出した時に自然酸化層が形成される金属のことであり、このような自然酸化層が腐食に対して安定した耐性を有することで、接続パッド１２２へのイオンの浸透を効果的に防止することができる。不動態金属としては、例えば、チタン（Ｔｉ）、クロム（Ｃｒ）などが挙げられるが、これに限定されるものではない。
【0062】
半導体チップ１２０の非活性面は、第１連結部材１１０の第２再配線層１１２ｂの上面より下方に位置することができる。例えば、半導体チップ１２０の非活性面は、第１連結部材１１０の絶縁層１１１の上面より下方に位置することができる。半導体チップ１２０の非活性面と第１連結部材１１０の第２再配線層１１２ｂの上面との高さ差は２μｍ以上、例えば、５μｍ以上とすることができる。この場合、半導体チップ１２０の非活性面の角部分で発生するクラックを効果的に防止することができる。また、封止材１３０を適用する場合における、半導体チップ１２０の非活性面上の絶縁距離のばらつきを最小化することができる。
【0063】
封止材１３０は第１連結部材１１０及び／または半導体チップ１２０を保護することができる。封止形態は特に制限されず、第１連結部材１１０及び／または半導体チップ１２０の少なくとも一部を囲む形態であればよい。例えば、封止材１３０は第１連結部材１１０及び半導体チップ１２０の非活性面を覆うことができ、貫通孔１１０Ｈの壁面と半導体チップ１２０の側面との間の空間を満たすことができる。また、封止材１３０は、半導体チップ１２０のパッシベーション膜１２３と第２連結部材１４０との間の空間の少なくとも一部を満たすこともできる。一方、封止材１３０が貫通孔１１０Ｈを満たすことで、具体的な物質に応じて、接着剤の役割を担うとともに、バックリングを減少させることができる。
【0064】
封止材１３０の具体的な物質としては特に限定されず、例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、同様にエポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらに無機フィラーなどの補強材が含まれた樹脂、例えば、ＡＢＦ、ＦＲ−４、ＢＴ、ＰＩＤ樹脂などを用いることができる。また、ＥＭＣなどの公知のモールディング物質を用いてもよいことはいうまでもない。必要に応じて、熱硬化性樹脂や熱可塑性樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂を用いてもよい。
【0065】
封止材１３０は、複数の物質からなる複数の層で構成されることができる。例えば、貫通孔１１０Ｈ内の空間を第１封止材で満たし、その後、第１連結部材１１０及び半導体チップ１２０を第２封止材で覆うことができる。または、第１封止材を用いて貫通孔１１０Ｈ内の空間を満たすとともに、所定の厚さで第１連結部材１１０及び半導体チップ１２０を覆って、その後、第１封止材上を第２封止材を用いて所定の厚さでさらに覆う形態でもよい。この他にも、様々な形態に応用されることができる。
【0066】
封止材１３０には、電磁波遮断のために、必要に応じて導電性粒子を含有させることができる。導電性粒子としては、電磁波遮断が可能なものであればいかなるものでも用いることができ、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｄ）、チタン（Ｔｉ）、半田（ｓｏｌｄｅｒ）などで形成することができるが、これは一例に過ぎず、特にこれに限定されるものではない。
【0067】
第２連結部材１４０は半導体チップ１２０の接続パッド１２２を再配線するための構成である。第２連結部材１４０により、様々な機能を有する数十〜数百個の接続パッド１２２を再配線することができ、後述する接続端子１７０を介して、その機能に応じて外部に物理的及び／または電気的に連結されることができる。第２連結部材１４０は、絶縁層１４１、絶縁層１４１上に配置された再配線層１４２、および絶縁層１４１を貫通して再配線層１４２を連結するビア１４３を含む。一例によるファン−アウト半導体パッケージ１００Ａでは第２連結部材１４０が単層で構成されているが、複数の層で構成されてもよい。
【0068】
絶縁層１４１の物質としては絶縁物質を用いることができる。この際、絶縁物質としては、上述のような絶縁物質の他にも、ＰＩＤ樹脂などの感光性絶縁物質を用いることもできる。この場合、絶縁層１４１をより薄く形成することができ、ビア１４３のファインピッチをより容易に達成することができる。絶縁層１４１が多層で構成される場合、それぞれの絶縁層の物質は互いに同一であってもよく、必要に応じて互いに異なってもよい。絶縁層１４１が多層で構成される場合、工程によってこれらが一体化され、その境界が不明確であってもよい。
【0069】
再配線層１４２は、実質的に接続パッド１２２を再配線する役割を担うものであって、形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。再配線層１４２は、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含む。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、接続端子パッドなどを含む。
【0070】
再配線層１４２のうち一部の露出した再配線層１４２には、必要に応じて表面処理層（不図示）をさらに形成することができる。表面処理層（不図示）は、当該技術分野において公知のものであれば特に限定されるものではなく、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬなどにより形成することができる。
【0071】
ビア１４３は、互いに異なる層に形成された再配線層１４２、接続パッド１２２などを電気的に連結させ、その結果、パッケージ１００Ａ内に電気的経路を形成する。ビア１４３の形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。ビア１４３は、図１１のように導電性物質で完全に充填されていてもよく、または図１２のように導電性物質がビアの壁に沿って形成されたものであってもよい。また、その形状としては、テーパ状、円筒状など当該技術分野において公知の全ての形状が適用されることができる。
【0072】
再配線層１４２及びビア１４３は、シード層１４４及び導体層１４５で構成されることができる。シード層１４４は、孔１４３ｈにより露出した金属層１２５の表面、孔１４３ｈの壁面、及び絶縁層１４１の表面に形成される。導体層１４５はシード層１４４上に形成される。シード層１４４は、チタン（Ｔｉ）、チタン−タングステン（Ｔｉ−Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、及びニッケル（Ｎｉ）−クロム（Ｃｒ）のうち一つ以上を含む第１シード層と、第１シード層上に配置され、導体層１４５と同一の材料、例えば、銅（Ｃｕ）を含む第２シード層と、を含むことができる。第１シード層は接着の役割を担い、第２シード層は下地のめっき層の役割を担うことができる。導体層１４５は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、またはこれらの合金などを含むことができ、一般的には銅（Ｃｕ）を含むことができる。
【0073】
第１連結部材１１０の再配線層１１２ａ、１１２ｂの厚さは、第２連結部材１４０の再配線層１４２の厚さよりも厚くすることができる。第１連結部材１１０は、半導体チップ１２０以上の厚さを有することができるため、これに形成される再配線層１１２ａ、１１２ｂも、そのスケールに応じてより大きいサイズに形成することができる。これに対し、第２連結部材１４０の薄型化のために、第２連結部材１４０の再配線層１４２は第１連結部材１１０の再配線層１１２ａ、１１２ｂに比べて相対的に小さく形成することができる。
【0074】
パッシベーション層１５０は、第２連結部材１４０を外部からの物理的、化学的損傷などから保護するための構成である。パッシベーション層１５０は、第２連結部材１４０の再配線層１４２の少なくとも一部を露出させる開口部１５１を有することができる。開口部１５１は、再配線層１４２の一面を完全にまたは一部のみを露出させることができる。場合に応じて、側面も露出させることができる。
【0075】
パッシベーション層１５０の形成物質としては、特に限定されず、例えば、感光性絶縁物質を用いることができる。または、半田レジストを用いてもよい。または、芯材は含まないが、フィラーは含む絶縁樹脂、例えば、無機フィラー及びエポキシ樹脂を含むＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）などを用いることができる。パッシベーション層１５０の表面粗さは通常の場合より低くすることができる。このように表面粗さを低くする場合、回路の形成過程で発生し得る様々な副作用（Ｓｉｄｅ Ｅｆｆｅｃｔｓ）、例えば、表面におけるムラの発生、微細回路の実現の困難性などを改善することができる。
【0076】
アンダーバンプ金属層１６０は、接続端子１７０の接続信頼性を向上させ、ボードレベル（ｂｏａｒｄ ｌｅｖｅｌ）信頼性を改善するための付加的な構成である。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部１５１の少なくとも一部を満たす。アンダーバンプ金属層１６０は公知のメタル化方法により形成することができる。アンダーバンプ金属層１６０は公知の金属物質を含むことができる。例えば、電解銅めっきによりシード層を形成し、その上に無電解銅めっきによりめっき層を形成する方法によってアンダーバンプ金属層１６０を形成することができる。
【0077】
接続端子１７０は、ファン−アウト半導体パッケージ１００Ａを外部と物理的及び／または電気的に連結させるための付加的な構成である。例えば、ファン−アウト半導体パッケージ１００Ａは接続端子１７０を介して電子機器のメインボードに実装することができる。接続端子１７０は、導電性物質、例えば、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、材質が特にこれに限定されるものではない。接続端子１７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであることができる。接続端子１７０は多重層または単一層からなることができる。多重層からなる場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層からなる場合には、スズ−銀半田や銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。接続端子１７０の数、間隔、配置形態などは特に限定されず、通常の技術者であれば、設計事項に応じて十分に変形可能である。例えば、接続端子１７０の数は、半導体チップ１２０の接続パッド１２２の数に応じて数十〜数千個とすることができ、それ以上またはそれ以下の数を有してもよい。
【0078】
接続端子１７０の少なくとも一つはファン−アウト（ｆａｎ−ｏｕｔ）領域に配置される。ファン−アウト領域とは、半導体チップ１２０が配置されている領域を外れた領域を意味する。すなわち、一例による半導体パッケージ１００Ａはファン−アウトパッケージである。ファン−アウト（ｆａｎ−ｏｕｔ）パッケージは、ファン−イン（ｆａｎ−ｉｎ）パッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子が実現可能であって、３Ｄ接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージなどに比べて、別の基板なしに電子機器に実装可能であるため、厚さが薄くなるように製造することができ、価格競争力に優れる。
【0079】
図面に示していないが、必要に応じて、第１連結部材１１０の貫通孔１１０Ｈの内壁に金属層をさらに配置することができる。すなわち、半導体チップ１２０の側面の周囲が金属層により囲まれることもできる。金属層により、半導体チップ１２０から発生する熱をパッケージ１００Ａの上部及び／または下部に効果的に放出することができ、効果的な電磁波遮蔽が可能である。また、必要に応じて、第１連結部材１１０の貫通孔１１０Ｈ内に複数の半導体チップが配置されてもよく、第１連結部材１１０の貫通孔１１０Ｈが複数個設けられ、それぞれの貫通孔内に半導体チップが配置されてもよい。また、半導体チップの他に、別の受動部品、例えば、コンデンサー、インダクタなどがともに貫通孔１１０Ｈ内に封止されることができる。また、パッシベーション層１５０上に表面実装部品が実装されてもよい。
【0081】
図面を参照すると、先ず、本体１２１の活性面上に接続パッド１２２を形成し、本体１２１の活性面上に接続パッド１２２の少なくとも一部を露出させる開口部を有するパッシベーション膜１２３を形成することで、半導体チップ１２０を準備する。このような工程はウェハーレベルで行うことができ、公知の半導体工程により行うことができる。
【0082】
次に、半導体チップ１２０の接続パッド１２２の露出した表面、半導体チップ１２０のパッシベーション膜１２３の接続パッド１２２の表面の少なくとも一部を露出させる開口部の壁面、及び半導体チップ１２０のパッシベーション膜１２３の表面の一部を覆う金属層１２５を形成する。このように、金属層１２５は、半導体チップ１２０の接続パッド１２２の露出サイズ以上に形成する。この場合、イオンの浸透を効果的に防止することができる。金属層１２５は、公知の金属コーティング工程、金属めっき工程などにより形成することができる。
【0083】
次に、半導体チップ１２０の一側に金属層１２５を覆う第２連結部材１４０の絶縁層１４１を形成し、第２連結部材１４０の絶縁層１４１を貫通して金属層１２５の少なくとも一部を露出させる孔１４３ｈを形成する。絶縁層１４１は、前駆体を公知のラミネート方法によりラミネートしてから硬化する方法、または公知の塗布方法により前駆体物質を塗布してから硬化する方法などによって形成することができる。孔１４３ｈは、絶縁層１４１の材料に応じて、公知のフォトリソグラフィ工法を用いて形成してもよく、機械的ドリル及び／またはレーザードリルなどを用いて形成してもよい。
【0084】
次に、金属層１２５と連結されるように、第２連結部材１４０の孔１４３ｈ内に第２連結部材１４０のビア１４３を形成し、ビア１４３と連結されるように、第２連結部材１４０の絶縁層１４１上に再配線層１４２を形成する。ビア１４３及び再配線層１４２は、シード層１４４及び導体層１４５を順に形成する方法で形成することができる。シード層１４４及び導体層１４５は、公知の電解及び／または無電解めっき工程などにより形成することができる。パターニングでは、サブトラクティブ（Ｓｕｂｔｒａｃｔｉｖｅ）、アディティブ（Ａｄｄｉｔｉｖｅ）、ＳＡＰ（Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）などを用いることができる。
【0085】
一方、図面には示していないが、一例によるファン−アウト半導体パッケージ１００Ａは、第１連結部材１１０を形成し、第１連結部材１１０の貫通孔１１０Ｈ内に粘着フィルムなどを用いて半導体チップ１２０をフェイス−ダウン形態で配置し、封止材１３０で封止した後、粘着フィルムを除去してから第２連結部材１４０を形成し、その後、パッシベーション層１５０、アンダーバンプ金属層１６０、及び接続端子１７０を順に形成する方法により製造することができる。金属層１２５は、半導体チップ１２０を第１連結部材１１０の貫通孔１１０Ｈ内に配置する前に形成してもよく、半導体チップ１２０を第１連結部材１１０の貫通孔１１０Ｈに配置した後、第２連結部材１４０を形成する前に形成してもよい。それぞれの過程で行う具体的は工程は、上述の構造に応じて、公知のめっき方法、パターニング方法、ラミネート方法などを導入して行うことができる。
【0086】
図１４はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
【0090】
図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｂにおける半導体チップ１２０は、半導体チップ１２０のパッシベーション膜１２３が形成される前に接続パッド１２２上に金属層１２５が先に形成される。したがって、金属層１２５は、半導体チップ１２０の接続パッド１２２の露出した表面と、露出していない表面を全て覆う。すなわち、金属層１２５の一部は半導体チップ１２０の接続パッド１２２の露出した表面を覆い、一部は半導体チップ１２０の接続パッド１２２の縁に延びて半導体チップ１２０の接続パッド１２２とパッシベーション膜１２３との間に配置される。すなわち、パッシベーション膜１２３は金属層１２５の少なくとも一部を覆う。この場合、クラック（Ｃｒａｃｋ）などの副作用が生じることなく、イオンの浸透を効果的に防止することができる。その他の構成については、一例によるファン−アウト半導体パッケージ１００Ａについての説明と実質的に同一であるため、詳細な説明は省略する。
【0092】
図面を参照すると、先ず、本体１２１の一面上に接続パッド１２２を形成し、本体１２１の一面上の接続パッド１２２の表面に金属層１２５を形成する。次に、本体１２１の一面上に、接続パッド１２２の側面及び金属層１２５の縁の一部を覆うパッシベーション膜１２３を形成する。この工程は、ウェハーレベルで行うことができ、公知の半導体工程により行うことができる。金属層１２５は、公知のコーティング工程、めっき工程などにより形成することができる。次に、半導体チップ１２０の一側に、金属層１２５の少なくとも一部を覆う第２連結部材１４０の絶縁層１４１を形成し、第２連結部材１４０の絶縁層１４１を貫通して金属層１２５の少なくとも一部を露出させる孔１４３ｈを形成する。次に、金属層１２５と連結されるように、第２連結部材１４０の孔１４３ｈ内に第２連結部材１４０のビア１４３を形成し、ビア１４３と連結されるように、第２連結部材１４０の絶縁層１４１上に再配線層１４２を形成する。ビア１４３及び再配線層１４２は、シード層１４４及び導体層１４５を順に形成する方法により形成することができる。各段階で適用され得る具体的な工程は、上述の説明と実質的に同一である。
【0093】
一方、図面には示していないが、他の一例による半導体パッケージ１００Ｂは、第１連結部材１１０を形成し、第１連結部材１１０の貫通孔１１０Ｈ内に粘着フィルムなどを用いて、上述の一製造例により金属層１２５が形成された半導体チップ１２０をフェイス−ダウン形態で配置し、封止材１３０で封止した後、粘着フィルムを除去してから、上述の一製造例により第２連結部材１４０を形成し、その後、パッシベーション層１５０、アンダーバンプ金属層１６０、及び接続端子１７０を順に形成する方法により製造することができる。それぞれの過程で行う具体的は工程は、上述の構造に応じて、公知のめっき方法、パターニング方法、ラミネート方法などを導入して行うことができる。
【0094】
図１９はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
【0095】
図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｃは、第１連結部材１１０が、第２連結部材１４０と接する第１絶縁層１１１ａと、第２連結部材１４０と接して第１絶縁層１１１ａに埋め込まれた第１再配線層１１２ａと、第１絶縁層１１１ａの第１再配線層１１２ａが埋め込まれた側とは反対側に配置された第２再配線層１１２ｂと、第１絶縁層１１１ａ上に配置され、第２再配線層１１２ｂを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３再配線層１１２ｃと、を含む。第１〜第３再配線層１１２ａ、１１２ｂ、１１２ｃは接続パッド１２２と電気的に連結される。一方、図面には示していないが、第１及び第２再配線層１１２ａ、１１２ｂと第２及び第３再配線層１１２ｂ、１１２ｃはそれぞれ第１及び第２絶縁層１１１ａ、１１１ｂを貫通する第１及び第２ビアを介して電気的に連結されることができる。
【0096】
第１再配線層１１２ａが埋め込まれているため、上述のように、第２連結部材１４０の絶縁層１４１の絶縁距離を実質的に一定に保つことができる。第１連結部材１１０が多数の再配線層１１２ａ、１１２ｂ、１１２ｃを含むことで、第２連結部材１４０をさらに簡素化することができる。したがって、第２連結部材１４０の形成過程で発生する工程不良による収率低下を改善することができる。第１再配線層１１２ａが第１絶縁層の内部に入り込むことで、第１絶縁層１１１ａの下面と第１再配線層１１２ａの下面が段差を有する。その結果、封止材１３０を形成する時に封止材１３０の形成物質がブリードして第１再配線層１１２ａを汚染させることを防止することができる。
【0097】
第１連結部材１１０の第１再配線層１１２ａの下面は、半導体チップ１２０の接続パッド１２２の下面より上側に位置することができる。また、第２連結部材１４０の再配線層１４２と第１連結部材１１０の再配線層１１２ａとの間の距離は、第２連結部材１４０の再配線層１４２と半導体チップ１２０の接続パッド１２２との間の距離より大きくすることができる。これは、第１再配線層１１２ａが絶縁層１１１の内部に入り込むことができるようにするためである。第１連結部材１１０の第２再配線層１１２ｂは半導体チップ１２０の活性面と非活性面との間に位置することができる。第１連結部材１１０は半導体チップ１２０の厚さに対応する厚さに形成することができる。したがって、第１連結部材１１０の内部に形成された第２再配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間のレベルに配置されることができる。
【0098】
第１連結部材１１０の再配線層１１２ａ、１１２ｂ、１１２ｃの厚さは、第２連結部材１４０の再配線層１４２の厚さより厚くすることができる。第１連結部材１１０は半導体チップ１２０以上の厚さを有することができるため、再配線層１１２ａ、１１２ｂ、１１２ｃも、そのスケールに応じてより大きいサイズに形成することができる。これに対し、第２連結部材１４０の再配線層１４２は、薄型化のために相対的に小さいサイズに形成することができる。
【0099】
その他の構成や製造方法については、一例によるファン−アウト半導体パッケージ１００Ａについての説明と実質的に同一であるため、詳細な説明は省略する。図面には示していないが、上述の他の一例によるファン−アウト半導体パッケージ１００Ｂの特徴が、他の一例によるファン−アウト半導体パッケージ１００Ｃにも適用され得る。
【0100】
図２０はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
【0101】
図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｄは、第１連結部材１１０が、第１絶縁層１１１ａと、第１絶縁層１１１ａの両面に配置された第１再配線層１１２ａ及び第２再配線層１１２ｂと、第１絶縁層１１１ａ上に配置され、第１再配線層１１２ａを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３再配線層１１２ｃと、第１絶縁層１１１ａ上に配置され、第２再配線層１１２ｂを覆う第３絶縁層１１１ｃと、第３絶縁層１１１ｃ上に配置された第４再配線層１１２ｄと、を含む。第１〜第４再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは接続パッド１２２と電気的に連結される。第１連結部材１１０がさらに多数の再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを含むことで、第２連結部材１４０をさらに簡素化することができる。したがって、第２連結部材１４０の形成過程で発生する工程不良による収率低下を改善することができる。一方、図面には示していないが、第１〜第４再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、第１〜第３絶縁層１１１ａ、１１１ｂ、１１１ｃを貫通する第１〜第３ビアを介して電気的に連結されることができる。
【0102】
第１絶縁層１１１ａは第２絶縁層１１１ｂ及び第３絶縁層１１１ｃより厚さを厚くすることができる。第１絶縁層１１１ａは、基本的に剛性を維持するために相対的に厚くすることができ、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、より多数の再配線層１１２ｃ、１１２ｄを形成するために導入したものであることができる。第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃと異なる絶縁物質を含むことができる。例えば、第１絶縁層１１１ａは、芯材、無機フィラー、及び絶縁樹脂を含む、例えば、プリプレグであり、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、無機フィラー及び絶縁樹脂を含むＡＢＦまたは感光性絶縁フィルムであることができるが、これに限定されるものではない。
【0103】
第１連結部材１１０の第３再配線層１１２ｃの下面は、半導体チップ１２０の接続パッド１２２の下面より下側に配置することができる。また、第２連結部材１４０の再配線層１４２と第１連結部材１１０の第３再配線層１１２ｃとの間の距離は、第２連結部材１４０の再配線層１４２と半導体チップ１２０の接続パッド１２２との間の距離より小さくすることができる。これは、第３再配線層１１２ｃが第２絶縁層１１１ｂ上に突出した形態で配置されることができ、その結果、第２連結部材１４０と接することができるようにするためである。第１連結部材１１０の第１再配線層１１２ａ及び第２再配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間に配置することができる。第１連結部材１１０は半導体チップ１２０の厚さに対応する厚さに形成することができ、これにより、第１連結部材１１０の内部に形成された第１再配線層１１２ａ及び第２再配線層１１２ｂが、半導体チップ１２０の活性面と非活性面との間のレベルに配置されることができる。
【0104】
第１連結部材１１０の再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄの厚さは、第２連結部材１４０の再配線層１４２の厚さより厚くすることができる。第１連結部材１１０は半導体チップ１２０以上の厚さを有することができるため、再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄもより大きいサイズに形成することができる。これに対し、第２連結部材１４０の再配線層１４２は、薄型化のために相対的に小さいサイズに形成することができる。
【0105】
その他の構成や製造方法については、一例によるファン−アウト半導体パッケージ１００Ａについての説明と実質的に同一であるため、詳細な説明は省略する。図面には示していないが、上述の他の一例によるファン−アウト半導体パッケージ１００Ｂの特徴が、他の一例によるファン−アウト半導体パッケージ１００Ｄにも適用され得る。
【0106】
図２１は接続パッドに腐食が発生する場合を概略的に示す。
【0107】
図２２は電圧が印加されていない状態の接続パッドの腐食を概略的に示す。
【0108】
図２３は電圧が印加されている状態の接続パッドの腐食を概略的に示す。
【0109】
図面を参照すると、半導体パッケージは接続端子１７０'を介してボード５００'に実装することができる。接続端子１７０'は、ボード５００'の絶縁層５０１'から露出した電極５０２'と電気的に連結することができる。接続端子１７０'は、高分子絶縁層１４１'の内部に形成された再配線層１４２'を介して接続パッド１２２'と電気的に連結することができる。一方、接続端子１７０'はアンダーフィル２００'により固定されることができる。この際、高温高湿信頼性環境（ＴＨＢ；Ｔｅｍｐｅｒａｔｕｒｅ Ｈｕｍｉｄｉｔｙ Ｂｉａｓ）において、アンダーフィル２００'のＣｌ−などのイオンは、高分子絶縁層１４１'を通過して半導体チップの接続パッド１２２'を腐食させる恐れがある。具体的に、高温高湿信頼性環境（ＴＨＢ；Ｔｅｍｐｅｒａｔｕｒｅ Ｈｕｍｉｄｉｔｙ Ｂｉａｓ）において、半導体チップの本体１２１'上に形成された接続パッド１２２'のパッシベーション膜１２３'から露出した表面が、Ｃｌ−などのイオンによって腐食される恐れがある。すなわち、本発明によるファン−アウト半導体パッケージ１００Ａ〜１００Ｄのように金属層１２５を有さない場合、電圧が印加されていない状態及び／または電圧が印加されている状態で、半導体チップの接続パッドが腐食される恐れがある。
【0110】
本発明で用いられた「一例」または「変更例」という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかし、上記提示された一例または変更例は、他の一例または変更例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対であるか矛盾する説明がない限り、他の一例に関連する説明であると理解されることができる。
【0111】
本発明において「連結される」というのは、直接的に連結された場合だけでなく、間接的に連結された場合を含む概念である。また、「電気的に連結される」というのは、物理的に連結された場合と、連結されていない場合をともに含む概念である。なお、第１、第２等の表現は、一つの構成要素と他の構成要素を区分するために用いられるもので、該当する構成要素の順序及び／または重要度等を限定しない。場合によっては、本発明の範囲を外れずに、第１構成要素は第２構成要素と命名されることもでき、類似して第２構成要素は第１構成要素と命名されることもできる。
【0112】
本発明において、「上部、下部、上側、下側、上面、下面」等は、添付の図面に基づいて判断する。例えば、第１接続部材は、再配線層よりも上部に位置する。但し、特許請求の範囲がこれに限定されるものではない。また、垂直方向とは上述した上部及び下部の方向を意味し、水平方向とはこれと垂直な方向を意味する。このとき、垂直断面とは垂直方向の平面で切断した場合を意味するもので、図面に示した断面図をその例として挙げることができる。また、水平断面とは水平方向の平面で切断した場合を意味するもので、図面で示す平面図をその例として挙げることができる。
【0113】
本発明で用いられた用語は、一例を説明するために説明されたものであり、本発明を限定しようとする意図ではない。このとき、単数の表現は文脈上明確に異なる意味でない限り、複数を含む。ここで、本実施形態に係る発明の例を項目として記載する。［項目１］
貫通孔を有する第１連結部材と、
前記第１連結部材の貫通孔に配置され、接続パッドが配置された活性面及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
前記第１連結部材及び前記半導体チップの非活性面の少なくとも一部を封止する封止材と、
前記第１連結部材及び前記半導体チップの活性面上に配置された第２連結部材と、を含み、
前記第１連結部材及び前記第２連結部材は、それぞれ前記接続パッドと電気的に連結された再配線層を含み、
前記半導体チップは、前記接続パッドの少なくとも一部を露出させる開口部を有するパッシベーション膜を含み、
前記第２連結部材の再配線層はビアを介して前記接続パッドと連結されており、
前記接続パッドと前記ビアとの間には金属層が配置され、
前記金属層は前記接続パッドの少なくとも一部を覆う、ファン−アウト半導体パッケージ。
［項目２］
前記金属層は前記パッシベーション膜の少なくとも一部も覆う、項目１に記載のファン−アウト半導体パッケージ。
［項目３］
前記パッシベーション膜は前記金属層の少なくとも一部を覆う、項目１に記載のファン−アウト半導体パッケージ。
［項目４］
前記パッシベーション膜は前記ビアから離隔されている、項目１から項目３の何れか一項に記載のファン−アウト半導体パッケージ。
［項目５］
前記金属層は、金、銀、銅、白金、イリジウム、ルテニウム、ロジウム、パラジウム、及びオスミウムのうち一つ以上を含む、項目１から項目４の何れか一項に記載のファン−アウト半導体パッケージ。
［項目６］
前記金属層は、クロム及びチタンのうち一つ以上を含む、項目１に記載のファン−アウト半導体パッケージ。
［項目７］
前記第１連結部材は、第１絶縁層と、前記第２連結部材と接して前記第１絶縁層に埋め込まれた第１再配線層と、前記第１絶縁層の前記第１再配線層が埋め込まれた側とは反対側に配置された第２再配線層と、を含み、
前記第１及び第２再配線層は前記接続パッドと電気的に連結されている、項目１から項目６の何れか一項に記載のファン−アウト半導体パッケージ。
［項目８］
前記第１連結部材は、前記第１絶縁層上に配置されて前記第２再配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３再配線層と、をさらに含み、
前記第３再配線層は前記接続パッドと電気的に連結されている、項目７に記載のファン−アウト半導体パッケージ。
［項目９］
前記第２連結部材の再配線層と前記第１再配線層との間の距離が、前記第２連結部材の再配線層と前記接続パッドとの間の距離より大きい、項目７または項目８に記載のファン−アウト半導体パッケージ。
［項目１０］
前記第１再配線層は前記第２連結部材の再配線層より厚さが厚い、項目７から項目９の何れか一項に記載のファン−アウト半導体パッケージ。
［項目１１］
前記第１再配線層の下面は前記接続パッドの下面より上側に位置する、項目７から項目１０の何れか一項に記載のファン−アウト半導体パッケージ。
［項目１２］
前記第２再配線層は前記半導体チップの活性面と非活性面との間に位置する、項目８に記載のファン−アウト半導体パッケージ。
［項目１３］
前記第１連結部材は、第１絶縁層と、前記第１絶縁層の両面に配置された第１再配線層及び第２再配線層と、前記第１絶縁層上に配置されて前記第１再配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３再配線層と、を含み、
前記第１〜第３再配線層は前記接続パッドと電気的に連結されている、項目１から項目６の何れか一項に記載のファン−アウト半導体パッケージ。
［項目１４］
前記第１連結部材は、前記第１絶縁層上に配置されて前記第２再配線層を覆う第３絶縁層と、前記第３絶縁層上に配置された第４再配線層と、をさらに含み、
前記第４再配線層は前記接続パッドと電気的に連結されている、項目１３に記載のファン−アウト半導体パッケージ。
［項目１５］
前記第１絶縁層は前記第２絶縁層より厚さが厚い、項目１３または項目１４に記載のファン−アウト半導体パッケージ。
［項目１６］
前記第３再配線層は前記第２連結部材の再配線層より厚さが厚い、項目１３から項目１５の何れか一項に記載のファン−アウト半導体パッケージ。
［項目１７］
前記第１再配線層は前記半導体チップの活性面と非活性面との間に位置する、項目１３から項目１６の何れか一項に記載のファン−アウト半導体パッケージ。
［項目１８］
前記第３再配線層の下面は前記接続パッドの下面より下側に位置する、項目１３から項目１７の何れか一項に記載のファン−アウト半導体パッケージ。
【符号の説明】
【0114】
１０００ 電子機器１０１０ メインボード
１０２０ チップ関連部品
１０３０ ネットワーク関連部品
１０４０ その他の部品
１０５０ カメラ
１０６０ アンテナ
１０７０ ディスプレイ
１０８０ 電池
１０９０ 信号ライン
１１００ スマートフォン
１１０１ 本体
１１１０ メインボード
１１２０ 部品
１１３０ カメラ
２２００ ファン−イン半導体パッケージ
２２２０ 半導体チップ
２２２１ 本体
２２２２ 接続パッド
２２２３ パッシベーション膜
２２４０ 連結部材
２２４１ 絶縁層
２２４２ 配線パターン
２２４３ ビア
２２５０ パッシベーション層
２２６０ アンダーバンプ金属層
２２７０ 半田ボール
２２８０ アンダーフィル樹脂
２２９０ モールディング材
２５００ メインボード
２３０１ インターポーザ基板
２３０２ インターポーザ基板
２１００ ファン−アウト半導体パッケージ
２１２０ 半導体チップ
２１２１ 本体
２１２２ 接続パッド
２１４０ 連結部材
２１４１ 絶縁層
２１４２ 再配線層
２１４３ ビア
２１５０ パッシベーション層
２１６０ アンダーバンプ金属層
２１７０ 半田ボール
１００ 半導体パッケージ
１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ ファン−アウト半導体パッケージ
１１０ 第１連結部材
１１１、１１１ａ、１１１ｂ、１１１ｃ 絶縁層
１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ 再配線層
１１３ ビア
１２０ 半導体チップ
１２１ 本体
１２２ 接続パッド
１２３ パッシベーション膜
１２５ 金属層
１３０ 封止材
１３１ 開口部
１４０ 第２連結部材
１４１ 絶縁層
１４２ 再配線層
１４３ ビア
１５０ パッシベーション層
１５１ 開口部
１６０ アンダーバンプ金属層
１７０ 接続端子