6554403 液晶表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6554403

(24)【登録日】2019年7月12日

(45)【発行日】2019年7月31日

(54)【発明の名称】液晶表示装置

(51)【国際特許分類】

   G02F 1/1343 20060101AFI20190722BHJP

   G02F 1/1368 20060101ALI20190722BHJP

【ＦＩ】

   G02F1/1343

   G02F1/1368

【請求項の数】12

【全頁数】15

(21)【出願番号】特願2015-228720(P2015-228720)

(22)【出願日】2015年11月24日

(65)【公開番号】特開2017-97152(P2017-97152A)

(43)【公開日】2017年6月1日

【審査請求日】2018年8月3日

(73)【特許権者】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110000408

【氏名又は名称】特許業務法人高橋・林アンドパートナーズ

(72)【発明者】

【氏名】船越 浩史

(72)【発明者】

【氏名】廣澤 仁

(72)【発明者】

【氏名】木谷 正克

(72)【発明者】

【氏名】細川 大地

【審査官】 横井 亜矢子

(56)【参考文献】

【文献】 特開平０２−２３４１１９（ＪＰ，Ａ）

【文献】 特開２００５−３４５８１９（ＪＰ，Ａ）

【文献】 特開２００６−２３５６２７（ＪＰ，Ａ）

【文献】 特開２０１４−０２６１３０（ＪＰ，Ａ）

【文献】 国際公開第２００９／１２８１２３（ＷＯ，Ａ１）

【文献】 特開２００４−０４６１２３（ＪＰ，Ａ）

【文献】 特開平０４−２２３４２８（ＪＰ，Ａ）

【文献】 特開２００３−１５００８０（ＪＰ，Ａ）

【文献】 特開２０００−２６７０８２（ＪＰ，Ａ）

【文献】 中国特許出願公開第１０１２５１６８９（ＣＮ，Ａ）

【文献】 米国特許出願公開第２０１２／００９２５９６（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０２Ｆ １／１３３，１／１３３３，１／１３３４

Ｇ０２Ｆ １／１３３９−１／１３４１，１／１３４７

Ｇ０２Ｆ １／１３４３−１／１３４５，１／１３６−１／１３６８

Ｊａｐｉｏ−ＧＰＧ／ＦＸ

(57)【特許請求の範囲】

【請求項1】

第１方向に配設されるゲート配線と、
前記ゲート配線に接続された第１スイッチング素子と、絶縁層に設けられた第１コンタクトホールを介して前記第１スイッチング素子と接続された第１画素電極と、を含む第１画素と、
前記ゲート配線に接続された第２スイッチング素子と、前記絶縁層に設けられた第２コンタクトホールを介して前記第２スイッチング素子と接続された第２画素電極と、を含む第２画素と、
を有し、
前記第１画素には第１スペーサが配置され、前記第２画素には第２スペーサが配置され、
前記第１スペーサと前記第２スペーサとは、前記第１方向に実質的に同一直線上に配置され、
前記第１コンタクトホールと前記第２コンタクトホールとは、前記第１スペーサと前記第２スペーサとを結ぶ直線を挟んで配置され、
前記第１画素電極及び前記第２画素電極は、前記第１方向と交差する第２方向に伸長し、前記第２画素電極の前記第２方向へ伸長する長さは前記第１画素電極が前記第２方向へ伸長する長さよりも大きいこと、を特徴とする液晶表示装置。

【請求項2】

前記第１画素及び前記第２画素が設けられた第１基板と、前記第１スペーサ及び前記第２スペーサが設けられた第２基板と、を有し、
前記第１基板と前記第２基板とは対向して配置されている、請求項１に記載の液晶表示装置。

【請求項3】

前記第１スイッチング素子は第１半導体層を有し、前記第２スイッチング素子は第２半導体層を有し、
前記第１半導体層と前記第２半導体層とは、前記ゲート配線に対して実質的に線対称となるように配置される、請求項１に記載の液晶表示装置。

【請求項4】

前記第２方向へ配設される複数のソース配線を含み、
前記複数のソース配線に含まれる第１ソース配線は、前記第１画素の前記第１スイチング素子と接続され、
前記複数のソース配線に含まれる第２ソース配線は、前記第２画素の前記第２スイッチング素子と接続され、
前記第１スペーサは、前記第１ソース配線と前記第１画素に隣接する画素のソース配線との間に配置され、
前記第２スペーサは、前記第２ソース配線と前記第２画素に隣接する画素のソース配線との間に配置されている、請求項１に記載の液晶表示装置。

【請求項5】

前記第２基板はカラーフィルタ層を含み、前記第１コンタクトホール及び前記第２コンタクトホールに対向するカラーフィルタ層はそれぞれ同色である、請求項２に記載の液晶表示装置。

【請求項6】

前記第２基板は、カラーフィルタ層を含み、前記第１コンタクトホール及び前記第２コンタクトホールに対向するカラーフィルタ層はそれぞれ異なる色である、請求項２に記載の液晶表示装置。

【請求項7】

前記第２基板はカラーフィルタ層を含み、
前記第１画素に対向するカラーフィルタ層と、前記第１画素に対して前記第２方向に配列する他の画素に対向するカラーフィルタ層は、それぞれ同色であり、
前記第１画素に対向するカラーフィルタ層に対し、前記第１方向に隣接する第３の画素に対向するカラーフィルタ層は、異なる色である、請求項２に記載の液晶表示装置。

【請求項8】

前記第２基板はカラーフィルタ層を含み、
前記第１画素に対向するカラーフィルタ層と、前記第１画素に対して前記第２方向に配列する他の画素に対向するカラーフィルタ層とは、それぞれ異なる色である、請求項２に記載の液晶表示装置。

【請求項9】

前記第１画素及び前記第２画素の輪郭を囲む遮光層を有し、
前記遮光層は、前記第１スペーサ、前記第２スペーサのそれぞれと重なるスペーサ遮光部を有し、
前記スペーサ遮光部は、前記第１画素及び前記第２画素のそれぞれと隣接する画素の少なくとも一部を覆う、請求項１に記載の液晶表示装置。

【請求項10】

前記遮光層は、前記第１スペーサと重なる第１スペーサ遮光部と、前記第２スペーサと重なる第２スペーサ遮光部とを有し、
前記第１スペーサ遮光部は、前記第１画素を含み前記第１スペーサを囲む６つの画素の少なくとも一部を覆い、
前記第２スペーサ遮光部は、前記第２画素を含み前記第１スペーサを囲む６つの画素の少なくとも一部を覆う、請求項９に記載の液晶表示装置。

【請求項11】

前記第１画素と前記第２画素との間に、１以上の第３画素を有し、
前記第３画素は、前記ゲート配線に接続された第３スイッチング素子と、絶縁層に設けられた第３コンタクトホールを介して前記第３スイッチング素子と接続された第３画素電極と、を含み、
前記第３コンタクトホールは、前記第１コンタクトホール及び前記第２コンタクトホールより前記ゲート配線に近接して設けられている、請求項１に記載の液晶表示装置。

【請求項12】

前記第３画素は、スペーサが配置されていない、請求項１１に記載の液晶表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は液晶表示装置に係り、本発明により開示される発明の一実施形態は画素の構造に関する。

【背景技術】

【0002】

パーソナルコンピュータ、タブレット端末、スマートフォンといった各種電子機器の表示画面は、フラットパネルディスプレイと呼ばれる表示装置によって形成されている。このような電子機器に用いられる表示装置としては、液晶材料の電気光学効果を利用した液晶表示装置が普及している。液晶表示装置は画素電極の構成によって、縦電界方式と横電界方式に大別されるが、近年では横電界方式の実用化が進んでいる。

【0003】

横電界方式の液晶表示装置は、画素電極及び共通電極が設けられる第１基板と、この第１基板に対向配置されカラーフィルタ層が設けられる第２基板との間に液晶層を備えた構造を有している。第１基板と第２基板との間にはスペーサが設けられ、画素の輪郭及びスペーサを隠すように遮光層が設けられている（例えば、特許文献１参照。）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１３−００７９５５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

液晶表示装置は、液晶層が設けられる第１基板と第２基板との間隔（「セルギャップ」という。）を一定に保つ必要があるため、画素が配列する画素部に複数の柱状スペーサが配置される。画素部には、画素電極が下層の配線と接続されるコンタクトホールが設けられるため、柱状スペーサはコンタクトホールからなるべく離れて配置させることが理想である。しかしながら、画素の高精細化により柱状スペーサとコンタクトホールの配置は、おのずと近接せざるを得なくなる。この場合、第１基板と第２基板との、貼り合わせ精度が高度に要求されることとなる。例えば、アライメントずれにより柱状スペーサがコンタクトホールに落ち込んでしまうと、セルギャップが均一ではなくなり、色ずれ、色むらが発生して画質が低下する原因となる。

【0006】

本発明の一実施形態は、画素の高精細化を図りつつ、貼り合わせマージンを確保して、光学特性のばらつきを低減することのできる液晶表示装置を提供することを目的の一つとする。

【課題を解決するための手段】

【0007】

本発明の一実施形態によれば、第１方向に配設されるゲート配線と、ゲート配線に接続された第１スイッチング素子と、絶縁層に設けられた第１コンタクトホールを介して第１スイッチング素子と接続された第１画素電極と、を含む第１画素と、ゲート配線に接続された第２スイッチング素子と、絶縁層に設けられた第２コンタクトホールを介して第２スイッチング素子と接続された第２画素電極と、を含む第２画素と、を有し、第１画素は第１スペーサが配置され、第２画素は第２スペーサが配置され、第１スペーサと第２スペーサとは、一方向に実質的に同一直線上に配置され、第１コンタクトホールと第２コンタクトホールとは、第１スペーサと第２スペーサとを結ぶ直線を挟んで交互に配置されている液晶表示装置が提供される。

【図面の簡単な説明】

【0008】

【図1】本発明の一実施形態に係る液晶表示装置の斜視図を示す図である。

【図2】本発明の一実施形態に係る液晶表示装置の構成を説明する図である。

【図3】本発明の一実施形態に係る液晶表示装置の画素部の構成を説明する平面図である。

【図4】本発明の一実施形態に係る液晶表示装置の画素の構成を示す平面図である。

【図5】本発明の一実施形態に係る液晶表示装置の画素の構成を示す断面図である。

【図6】本発明の一実施形態に係る液晶表示装置の画素の構成を示す平面図である。

【図7】本発明の一実施形態に係る液晶表示装置の画素の構成を示す平面図である。

【図8】本発明の一実施形態に係る液晶表示装置の画素と遮光層との構成を示す平面図である。

【発明を実施するための形態】

【0009】

以下、本発明の実施の形態を、図面等を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書及び添付される各図面において、既出の図面に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。さらに各要素に対する「第１」、「第２」と付記された文字は、各要素を区別するために用いられる便宜的な標識であり、特段の説明がない限りそれ以上の意味を有さない。

【0010】

本明細書において、ある部材又は領域が他の部材又は領域の「上に（又は下に）」あるとする場合、特段の限定がない限りこれは他の部材又は領域の直上（又は直下）にある場合のみでなく他の部材又は領域の上方（又は下方）にある場合を含み、すなわち、他の部材又は領域の上方（又は下方）において間に別の構成要素が含まれている場合も含む。

【0011】

図１は、本発明の一実施形態に係る液晶表示装置の斜視図を示す。液晶表示装置１００は、第１基板１０２の第１主面と第２基板１０４の第１主面とが対向配置され、この対向配置された領域に画素部１０６が設けられている。画素部１０６には、複数の画素１０８が配列されている。第１基板１０２において、画素部１０６の外側の領域には、ゲート配線１１２にゲート信号（走査信号）を出力するゲート線駆動回路１１６、ソース配線１１４にソース信号（映像信号）を出力するソース線駆動回路１１８が設けられている。ゲート線駆動回路１１６、ソース線駆動回路１１８は、駆動ＩＣチップ１２２と接続されている。駆動ＩＣチップ１２２は、例えば、第１基板１０２に実装されている。第１基板１０２と第２基板１０４との間にはスペーサ１３６が配設され、シール材１２０で貼り合わされている。スペーサ１３６が介在する第１基板１０２と第２基板１０４との間隙部には、液晶層が設けられている。

【0012】

本実施形態において、特に断りのない限りスペーサ１３６は、柱状スペーサであるものとする。すなわち、スペーサ１３６は第２基板１０４の側に形成され、第１基板１０２と貼り合わせられる。そして、第２基板１０４が第１基板１０２と対向する面に設けられるスペーサ１３６は、柱状に突起した形状を有しているものとする。

【0013】

図２は、このような液晶表示装置１００の画素部及び駆動回路部の構成を示す。画素部１０６は、例えば、ｍ本のソース配線１１４（１１４＿１〜１１４＿ｍ）と、ｎ本のゲート配線１１２（１１２＿１〜１１２＿ｎ）を備え、ｍ×ｎ個の画素１０８がマトリクス状に配列されている（但し、ｍ及びｎは正の整数である）。画素１０８は、ゲート配線１１２とソース配線１１４に接続されるスイッチング素子１２４と、このスイッチング素子１２４に接続される液晶素子１２６及び保持容量素子１２８を含んでいる。液晶素子１２６及び保持容量素子１２８は、一方の端子がスイッチング素子１２４に接続され、他方の端子が共通電極線１３１に接続される。共通電極線１３１は複数の画素１０８に亘って共通に設けられている。ゲート配線１１２（１１２＿１〜１１２＿ｎ）のそれぞれは、ゲート線駆動回路１１６に接続されている。また、ソース配線１１４（１１４＿１〜１１４＿ｍ）のそれぞれは、ソース線駆動回路１１８に接続されている。

【0014】

本実施形態において、画素部１０６は、ＦＦＳ（fringe field switching）モードあるいはＩＰＳ（In Plane Switching）モードに適用可能な構成を有している。このような構成の液晶表示装置１００は、画素電極及び共通電極の間に形成される横電界（例えば、フリンジ電界のうちの基板の主面にほぼ平行な電界）を主に利用して液晶層を構成する液晶分子の配向を制御する。

【0015】

図３は、画素部１０６における画素の配列と、スペーサの配置を模式的に示す。画素部１０６には第１方向（例えば、図３中に示すＸ方向）に配設されるゲート配線１１２と、当該第１方向と交差する第２方向（例えば、図３中に示すＹ方向）に配設されるソース配線１１４が設けられている。また画素部１０６に含まれるいくつかの画素にはスペーサ１３６が配置されている。図３は、第１画素１０８ａに第１スペーサ１３６ａが配置され、第２画素１０８ｂに第２スペーサ１３６ｂが配設され、第１画素１０８ａと第２画素１０８ｂの間にある第３画素１０８ｃにはスペーサが配置されない態様を模式的に示す。

【0016】

スペーサ１３６は、ゲート配線１１２に沿って、第１方向に直線状に配列されている。第１画素１０８ａにおいて、第１スペーサ１３６ａは、ソース配線１１４ａとソース配線１１４ｂとの間に配置され、第２画素１０８ｂにおいて、第２スペーサ１３６ｂは、ソース配線１１４ｄとソース配線１１４ｅとの間に配置されている。

【0017】

第１画素１０８ａは、第１画素電極１３２ａを含み、第２画素１０８ｂは第２画素電極１３２ｂを含んでいる。第１画素電極１３２ａは、第１コンタクトホール１３４ａにおいて、第１画素１０８ａに属するスイッチング素子と電気的に接続される。第２画素電極１３２ｂも同様に、第２コンタクトホール１３４ｂによって、第２画素１０８ｂに属するスイッチング素子と電気的に接続される。第１画素１０８ａにおける第１コンタクトホール１３４ａの位置と、第２画素１０８ｂにおける第２コンタクトホール１３４ｂの位置は異なっている。すなわち、第１コンタクトホール１３４ａと第２コンタクトホール１３４ｂとは、第１スペーサ１３６ａ及び第２スペーサ１３６ｂが配列する第１方向の直線に対して、交互に配置されている。具体的には、図３で示すように、第１スペーサ１３６ａ及び第２スペーサ１３６ｂが配列する直線ＳＰを基準線として、Ｙ１方向側に第１コンタクトホール１３４ａが設けられ、Ｙ２方向側に第２コンタクトホール１３４ｂが設けられている。第１コンタクトホール１３４ａと第２コンタクトホール１３４ｂとは、第１方向にスペーサ１３６が配列する直線ＳＰに対して実質的に線対称になるように配置されている。なお、実質的とは、製造上正確に線対称に形成するのは難しいため同じ特徴を有し線対称の形状に類似する形状を含むことを意味する。別言すれば、第１コンタクトホール１３４ａが第１スペーサ１３６ａに対して一方の側（Ｙ１方向側）に設けられるとき、第２コンタクトホール１３４ｂは第２スペーサ１３６ｂに対して一方の側とは反対の他方の側（Ｙ２方向側）に設けられる。本実施形態に係る液晶表示装置は、一方向に直線状に整列するスペーサの配置に対して画素電極のコンタクトホールを交互に配置することで、第１基板と第２基板とのアライメントマージンを確保している。

【0018】

なお、第３画素１０８ｃについて、コンタクトホールの配置に関して任意であり、例えば、第１画素１０８ａの第１コンタクトホール１３４ａと同様に配置される。また、図３では、第１画素１０８ａに第１スペーサ１３６ａが配置され、２つの画素を挟んだ第２画素１０８ｂに第２スペーサ１３６ｂが配置される態様を例示するが、画素部においてスペーサの配列間隔はこれに限定されるものではなく、適宜配置されていればよい。例えば、２０画素おきにスペーサが配置されていればよく、この場合においても第１コンタクトホール１３４ａに対する第１スペーサ１３６ａの配置と、第２コンタクトホール１３４ｂに対する第２スペーサ１３６ｂの配置の関係が含まれる配列になっていればよい。

【0019】

図３で示す画素部１０６において、第１画素１０８ａ、第２画素１０８ｂ、第３画素１０８ｃは、カラーフィルタ層を含んでいる。第１画素１０８ａにおいて第１画素電極１３２ａと対向するカラーフィルタ層と、第２画素１０８ｂにおいて第２画素電極１３２ｂと対向するカラーフィルタ層とはそれぞれ同色であってもよい。例えば、第１画素１０８ａ及び第２画素１０８ｂが、視感度の低い赤色カラーフィルタ層若しくは青色カラーフィルタ層と対向する画素である場合、第１コンタクトホール１３４ａと第２コンタクトホール１３４ｂのレイアウトの違いにより、両画素間で画素の開口率に若干の違いが生じたとしても、画質に与える影響を低減することができる。

【0020】

また、第１画素１０８ａにおいて第１画素電極１３２ａと対向するカラーフィルタ層と、第２画素１０８ｂにおいて第２画素電極１３２ｂと対向するカラーフィルタ層とはそれぞれ異なる色であってもよい。例えば、第１画素１０８ａ及び第２画素１０８ｂの一方が赤色カラーフィルタ層と対向する画素であり、他方が青色カラーフィルタ層である場合、赤色及び青色は緑色に比べていずれも視感度が低いため第１コンタクトホール１３４ａと第２コンタクトホール１３４ｂのレイアウトの違いにより、両画素間で画素の開口率に若干の違いが生じたとしても、画質に与える影響を低減することができる。

【0021】

図３で示す画素部１０６において、第１画素１０８ａに対向するカラーフィルタ層と、この第１画素１０８ａに対して第２方向に配列する他の画素に対向するカラーフィルタ層はそれぞれ同色であり、第１画素１０８ａと第１方向で隣接する第３画素は、異なる色であってもよい。すなわち、カラーフィルタ層がストライプ配列されていることで、画素の高精細化を図ることができる。

【0022】

また、第１画素１０８ａに対向するカラーフィルタ層と、この第１画素１０８ａに対して第２方向に配列する他の画素に対向するカラーフィルタ層及び第１画素１０８ａと第１方向で隣接する第３画素は、それぞれ異なる色であってもよい。すなわち、カラーフィルタ層がダイアゴナル配列、デルタ配列されていてもよい。

【0023】

次に、第１画素１０８ａ、第２画素１０８ｂ及び第３画素１０８ｃの詳細を、図面を参照して説明する。図４は、第１画素１０８ａの構造を、第２基板１０４側からみた概略平面図で示す。なお、ここでは、説明に必要な主要部のみを図示している。

【0024】

ゲート配線１１２は、第１方向（例えば、図４中に示すＸ方向）に沿って配設されている。ソース配線１１４、第１方向と交差する第２方向（例えば、図４中に示すＹ方向）に沿って配設されている。スイッチング素子１２４は、ゲート配線１１２とソース配線１１４が交差する付近に設けられている。第１スイッチング素子１２４ａは、例えば、半導体膜にチャネルが形成される薄膜トランジスタによって実現される。第１スイッチング素子１２４ａの第１半導体層１４４ａは、少なくとも一部がゲート配線１１２と絶縁層を介して交差している。第１半導体層１４４ａとの交差部において、ゲート配線１１２は実質的にゲート電極として機能する。図４では、短冊状の第１半導体層１４４ａが２回屈曲して、ゲート配線１１２と２回交差している。すなわち、第１スイッチング素子１２４ａは、薄膜トランジスタとして、一対のソース領域及びドレイン領域の間に２つのゲート電極が介在するマルチゲート型の構造を有している。第１半導体層１４４ａは、ソース領域に相当する一方の領域が第１ソースコンタクトホール１４６ａを介してソース配線１１４と電気的に接続され、ドレイン領域に相当する他方の領域が第１ドレインコンタクトホール１４８ａを介してドレイン電極１４０と電気的に接続されている。そして、ドレイン電極１４０は、第１コンタクトホール１３４ａを介して、第１画素電極１３２ａと電気的に接続されている。

【0025】

なお、図４は、Ｕ字型の形状を有する半導体層１４４がゲート配線１１２と交差する態様を示すが、本発明はこれに限定されない。薄膜トランジスタを形成する半導体層１４４の形状はＬ字型、Ｉ字型等各種の形状を適用することができる。また、スイッチング素子１２４として用いる薄膜トランジスタは、ダブルゲート構造に限定されず、シングルゲート型であっても良いし、ソース・ドレイン間に２以上のチャネルが直列又は並列に配列するようにゲート電極が備えられたマルチゲート構造であればよい。

【0026】

また、第１半導体層１４４ａがゲート配線１１２と重なる領域には遮光層１４２が設けられている。遮光層１４２は第１半導体層１４４ａよりも下層に設けられている。遮光層１４２は、バックライトの光が第１半導体層１４４ａのチャネル領域に照射されないようにするために設けられている。

【0027】

なお、第１スイッチング素子１２４ａにおいて、第１半導体層１４４ａはポリシリコン、モルファスシリコン又は酸化物半導体によって形成される。また、第１スイッチング素子１２４ａは、トップゲート型あるいはボトムゲート型のいずれであっても良いが、図示した例では、トップゲート型を採用している。

【0028】

第１画素電極１３２ａは、第１画素１０８ａの形状に対応した島状に形成されている。図４で示す例では、第１画素電極１３２ａは、第１方向（Ｘ方向）に沿った短辺と、第２方向（Ｙ方向）に沿った長辺とを有する概略長方形状に形成されている。このような第１画素電極１３２ａには、複数のスリット１３８ａが形成されている。図４で示す一例は、スリット１３８ａのそれぞれが、第２方向（Ｙ方向）に沿って伸長している。第１画素電極１３２ａにおいてスリット１３８ａは、ソース配線１１４ａと、これに隣接するソース配線１１４ｂとの間に配置されている。なお、図４では示されないが、第１画素電極１３２ａの下層には、絶縁層を介して共通電極が設けられている。第１画素電極１３２ａはスリット１３８ａを有することにより、共通電極との間に発生する電界が、第１画素電極１３２ａ上に配設される液晶層に作用させている。

【0029】

図５は、図４で示されるＡ−Ｂ線に沿った画素１０８の断面構造を示す。画素１０８を構成する主要な部材は、第１基板１０２と第２基板１０４とが対向する面内に設けられている。第１基板１０２には、第１スイッチング素子１２４ａ、第１画素電極１３２ａ、共通電極１３０が設けられ、第２基板１０４には、第１スペーサ１３６ａ、遮光層１６０、カラーフィルタ層１６２等が設けられている。

【0030】

第１スイッチング素子１２４ａの第１半導体層１４４ａは、第１絶縁層１５０を介して第１基板１０２の上に配置されている。第１半導体層１４４ａの上面には第２絶縁層１５２が設けられている。ゲート配線１１２は第２絶縁層１５２を介して第１半導体層１４４ａと重畳している。この重畳部分は、第１スイッチング素子１２４ａとして機能するトランジスタにおいて、ゲート電極及びゲート絶縁膜として機能する。なお、この重畳部分に対応して、第１絶縁層１５０の下層には遮光層１４２が設けられている。

【0031】

ゲート配線１１２は第３絶縁層１５４によって埋設される。第３絶縁層１５４の上には、ソース配線１１４ａ、１１４ｂ、ドレイン電極１４０が配設される。ソース配線１１４ａは、第２絶縁層１５２及び第３絶縁層１５４を貫通する第１ソースコンタクトホール１４６ａにおいて、第１半導体層１４４ａのソース領域と接続されている。ドレイン電極１４０は第２絶縁層１５２及び第３絶縁層１５４を貫通する第１ドレインコンタクトホール１４８ａによって、第１半導体層１４４ａのドレイン領域と接続されている。

【0032】

ソース配線１１４ａ、１１４ｂ及びドレイン電極１４０の上層には第４絶縁層１５６が設けられる。第４絶縁層１５６は、平坦化膜として設けられている。第４絶縁層１５６は、例えば、アクリル、ポリイミド等の樹脂材料で形成される。第４絶縁層１５６の上には、共通電極１３０が設けられる。この共通電極１３０は、第４絶縁層１５６に形成される第１コンタクトホール１３４には露出していない。共通電極１３０は、透明な導電材料、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などによって形成される。この共通電極１３０の上には、第５絶縁層１５８が配置されている。第５絶縁層１５８は、第４絶縁層１５６に形成される第１コンタクトホール１３４の側壁面を覆い、共通電極１３０が露出しないように設けられている。なお、第５絶縁層１５８は、例えば、窒化シリコンによって形成される。

【0033】

第１画素電極１３２ａは、第５絶縁層１５８の上に設けられ、共通電極１３０と重畳している。第１画素電極１３２ａは、第４絶縁層１５６を貫通する第１コンタクトホール１３４ａによってドレイン電極１４０に接続される。なお、第１コンタクトホール１３４ａの側壁面を覆う第５絶縁層１５８は、第１コンタクトホール１３４ａの底面（またはドレイン電極１４０ａの上面）で開口され、ドレイン電極１４０が露出されている。これによって、第１画素電極１３２ａは第１スイッチング素子１２４ａと電気的に接続される。第１画素電極１３２ａには、前述のようにスリット１３８ａが設けられている。第１画素電極１３２ａは、透明な導電材料、例えば、ＩＴＯやＩＺＯなどによって形成される。

【0034】

第１画素電極１３２ａは、第１配向膜１６６ａによって覆われている。また、この第１配向膜１６６ａは、第５絶縁層１５８を覆っている。第１配向膜１６６ａは、水平配向性を示す材料によって形成され、第１基板１０２が液晶層１６８に対向する面に配置される。

【0035】

第２基板１０４は、第１基板１０２と対向する面に、画素１０８を区画する遮光層１６０、カラーフィルタ層１６２、オーバーコート層１６４、第１スペーサ１３６ａ等を備える。遮光層１６０は、第１基板１０２に設けられたスイッチング素子１２４、ゲート配線１１２、ソース配線１１４等の領域に対向するように配設される。また、遮光層１６０は、スペーサ１３６、第１コンタクトホール１３４ａの領域とも対向するように配設される。

【0036】

カラーフィルタ層１６２は、少なくとも第１画素電極１３２ａと重なるように配置され、ささらに一部は遮光層１６０とも重ねられている。このカラーフィルタ層１６２は、各画素に対応して、異なる配色がされ、例えば赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成される。隣接する画素のカラーフィルタ層の境界は、遮光層１６０と重なる領域に位置している。

【0037】

オーバーコート層１６４は、カラーフィルタ層１６２を覆っている。オーバーコート層１６４は、遮光層１６０やカラーフィルタ層１６２により形成される表面の凹凸を平坦化する。このようなオーバーコート層１６４は、透明な樹脂材料によって形成されている。また、オーバーコート層１６４は、第２配向膜１６６ｂによって覆われている。この第２配向膜１６６ｂは、水平配向性を示す材料によって形成され、第２基板１０４が液晶層１６８と対向する面に配置されている。

【0038】

第１スペーサ１３６ａは、第２基板１０４に設けられている。第１スペーサ１３６ａにより、第１基板１０２と第２基板１０４との間隔（セルギャップ）は、所定の間隔に保たれる。なお、第１基板１０２と第２基板１０４とは、スペーサが介在した状態で、図１で示したようなシール材によって貼り合わせられている。液晶層１６８は、第１基板１０２の第１配向膜１６６ａと第２基板１０４の第２配向膜１６６ｂとの間に設けられた液晶分子を含む液晶組成物によって構成されている。

【0039】

なお、図５で示すように、第１基板１０２に形成される第１コンタクトホール１３４ａ、第２基板１０４に形成される第１スペーサ１３６ａとは近接するように配置される。液晶の配向に直接寄与しない第１コンタクトホール１３４ａや第１スペーサ１３６ａが設けられる領域は、画素の開口率を向上させるためになるべく近接配置させて配置することが望まれる。この場合、第１基板１０２と第２基板１０４とを貼り合わせたとき、アライメントずれにより第１スペーサ１３６ａが第１コンタクトホール１３４ａに落ち込んでしまうと、第１基板１０２と第２基板１０４とのセルギャップを一定に保てなくなる問題が生じる。しかしながら、本実施形態では、図３で示したように、スペーサの配列に対して、画素電極のコンタクトホールが交互に配置されるので、貼り合わせ時に第１基板１０２と第２基板１０４との位置が一方向（具体的には、図３で示すＹ方向）にずれた場合でも、セルギャップが一定に保たれるように、配置が工夫されている。

【0040】

第１基板１０２の外面には、第１偏光板を含む第１光学素子１７０ａが配置されている。また、第２基板１０４の外面には、第２偏光板を含む第２光学素子１７０ｂが配置されている。第１偏光板の第１偏光軸（あるいは第１吸収軸）と第２偏光板の第２偏光軸（あるいは第２吸収軸）とは、例えば、クロスニコルの位置関係にある。

【0041】

第１配向膜１６６ａ及び第２配向膜１６６ｂは、図４に示したように、基板主面（あるいは、Ｘ−Ｙ平面）と平行な面内において、互いに平行な方位に配向処理（例えば、ラビング処理や光配向処理）されている。第１配向膜１６６ａは、スリット１３８ａの長軸（図４に示した例では第２方向Ｙ）に対して４５°以下の鋭角に交差する方向に沿って配向処理されている。第１配向膜１６６ａの配向処理方向は、例えば、スリット１３８ａが延出した第２方向（Ｙ方向）に対して５°〜１５°の角度をもって交差する方向である。また、第２配向膜１６６ｂは、第１配向膜１６６ａの配向処理方向と平行な方向に沿って配向処理されている。第１配向膜１６６ａの配向処理方向と第２配向膜１６６ｂの配向処理方向とは互いに逆向きである。このとき、第１偏光板の第１偏光軸は、例えば、第１配向膜１６６ａの配向処理方向と平行な方位に設定され、第２偏光板の第２偏光軸は、第１配向膜１６６ａの配向処理方向と直交する方位に設定されている。

【0042】

液晶表示装置１００は、第１基板１０２の側にバックライトが配置される。バックライトとしては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。

【0043】

再び図４を参照すると、第１画素１０８ａは、第２方向（Ｙ方向）に沿って、スペーサ１３６、第１ドレインコンタクトホール１４８ａ、第１コンタクトホール１３４ａが配置されている。このように、第１コンタクトホール１３４ａとスペーサ１３６との間に第１ドレインコンタクトホール１４８ａが配置されるようにレイアウトすることで、コンタクトホールの占有面積を有効に利用して、第１コンタクトホール１３４ａとスペーサ１３６との間隔を離しアライメントのマージンを与えている。

【0044】

図６は、第２画素１０８ｂの構造を、第２基板１０４側からみた概略平面図で示す。第２画素１０８ｂは、第１画素１０８ａと同様に、第２スイッチング素子１２４ｂ、第２画素電極１３２ｂを備え、第２スペーサ１３６ｂが設けられている。ここでは、第１画素１０８ａと相違する部分について説明する。

【0045】

第２画素１０８ｂにおいて、第２スイッチング素子１２４ｂの第２半導体層１４４ｂは、第１スイッチング素子１２４ａの第１半導体層１４４ａと、ゲート配線１１２に対して実質的に線対称になるように配置されている。すなわち、第２スイッチング素子１２４ｂの第２半導体層１４４ｂの形状は、第１スイッチング素子１２４ａの第１半導体層１４４ａの形状と同じであるものの、第１画素１０８ａでは、ゲート配線１１２を基準として、ソース配線１１４が伸長する第２方向において、Ｙ１方向の側に第１スイッチング素子１２４ａの第１ソースコンタクトホール１４６ａが設けられているのに対し、第２画素１０８ｂでは、ゲート配線１１２を基準として、ソース配線１１４ｄが伸長する第２方向において、Ｙ２方向の側に第２スイッチング素子１２４ｂの第２ソースコンタクトホール１４６ｂが設けられている。このように、第２スイッチング素子１２４ｂの第２半導体層１４４ｂは、第１スイッチング素子１２４ａの第１半導体層１４４ａに対して反転して配置されている。従って、第２コンタクトホール１３４ｂの配置も、ゲート配線１１２を基準としてＹ２方向側に変位している。

【0046】

このように、第１半導体層１４４ａと第２半導体層１４４ｂとを、ゲート配線を中心に反転させたレイアウトとすることで、トランジスタとしての特性の均一化を図ることができる。例えば、半導体層が線状レーザビームで結晶化されたポリシリコンである場合、第１スイッチング素子１２４ａと第２スイッチング素子１２４ｂとで、結晶の成長方向を揃えることができるので、特性の均一化を図ることができる。

【0047】

なお、このような半導体層のパターン及びレイアウトは、本実施形態の好ましい態様として例示されるものであるが、本名発明はこれに限定されるものではない。第１スイッチング素子１２４ａ及び第２スイッチング素子１２４ｂにおける半導体層の形態は、第１画素１０８ａにおける第１コンタクトホール１３４ａと第１スペーサ１３６ａの配置及び第２画素１０８ｂにおける第２コンタクトホール１３４ｂと第２スペーサ１３６ｂの位置関係を満たすものであれば、他の形態を適用し得るものである。すなわち、第１スイッチング素子１２４ａの第１半導体層１４４ａと、第２スイッチング素子１２４ｂにおける第２半導体層１４４ｂのパターン及びレイアウトは、それぞれ異なっていてもよい。

【0048】

第２画素１０８ｂは、第２方向（Ｙ方向）に沿って、第２コンタクトホール１３４ｂ、第２ドレインコンタクトホール１４８ｂ、第２スペーサ１３６ｂの順に配置されている。第２画素電極１３２ｂのスリット１３８ｂは、第１画素１０８ａと同様に、ソース配線１１４ｄとソース配線１１４ｅとの間に配設されている。従って、第２画素電極１３２ｂの第２方向の長さは、第２コンタクトホール１３４ｂの位置が第２スペーサ１３６ｂの反対側に配置されていることにより、第１画素電極１３２ａの長さより大きくなっている。このように、第１画素１０８ａと第２画素１０８ｂとで画素電極の長さを異ならせることで、ゲート配線１１２を挟んで画素電極のコンタクトホールの位置を異ならせることができる。

【0049】

図４で示すように、第２方向に沿って、第１スペーサ１３６ａ、第１コンタクトホール１３４ａが配置される第１画素１０８ａと、第２コンタクトホール１３４ｂ、第２スペーサ１３６ｂが配置される第２画素１０８ｂとを、所定の間隔で、交互に画素部１０６に配置させると、第１基板１０２と第２基板１０４とを貼り合わせる時に、第２方向にアライメントがずれた場合でも、全てのスペーサが画素電極のコンタクトホールに落ち込んでしまうのを防ぐことができる。それにより、第１基板１０２と第２基板１０４との間隔、すなわちセルギャップを一定に保つことができる。

【0050】

図７は、スペーサは配設されない第３画素１０８ｃの構造を、第２基板１０４側からみた概略平面図で示す。第３画素１０８ｃは、第１画素１０８ａと同様に、第３スイッチング素子１２４ｃ、第３画素電極１３２ｃを備えている。ここでは、第１画素１０８ａと相違する部分について説明する。

【0051】

第３画素１０８ｃは、第１画素１０８ａと比べて、第３コンタクトホール１３４ｃの位置が異なっている。すなわち、第３画素電極１３２ｃの第３コンタクトホール１３４ｃの位置が、第３ドレインコンタクトホール１４８ｃに対してゲート配線１１２の側に配置されている。その結果、第３画素電極１３２ｃに設けられるスリット１３８ｃの長さが、第１画素電極１３２におけるものと比べて長くなっている。これによって、実質的に画素の有効面積が増大し、開口率の向上に寄与している。

【0052】

なお、図７は、第３画素１０８ｃにおける第３半導体層１４４ｃのパターン及びレイアウトが、第１画素１０８ａにおける第１半導体層１４４ａのパターン及びレイアウトと同じ場合を示すが、本実施形態はこれに限定されない。例えば、第３半導体層１４４ｃのパターン及びレイアウトが、第２半導体層１４４ｂにおけるものと同様であってもよい。また、第３半導体層１４４ｃのパターン及びレイアウトは、第１画素１０８ａ及び第２画素１０８ｂにおけるものと異なっていてもよい。

【0053】

図８は、第２基板１０４に設けられる遮光層１６０のレイアウトを、第２基板１０４側からみた概略平面図で示す。図８は、第１画素１０８ａと、第１画素１０８ａに隣接する第３画素１０８ｃの配置を示す。遮光層１６０は、ゲート配線１１２、ソース配線１１４を覆うように、第１方向及び第２方向に延伸している。さらに、遮光層１６０は、第１スペーサ１３６ａを遮光するスペーサ遮光部が隣接する６つの画素の一部を遮光している。遮光層１６０はスペーサを遮光するスペーサ遮光部において、例えば、第１スペーサ１３６ａの位置を略中心とした円形状の遮光パターンを有している。

【0054】

このような遮光層１６０の形状により、仮に、第１スペーサ１３６ａを起点として配向処理不良領域が形成されたとしても、遮光層１６０の円形状のパターンと重なるため、光抜けを抑制することが可能となる。また、仮に、第１スペーサ１３６ａの位置ズレが生じたとしても、第１スペーサ１３６ａの周辺が広い範囲に亘って遮光層１６０によって遮光されるため、光抜けを抑制することが可能となる。したがって、コントラスト比の低下を抑制することができ、表示品位の低下を抑制することが可能となる。このような遮光層１６０の形態は、画素を高精細化する上で有利に作用する。なお、第２スペーサ１３６ｂが設けられる第２画素１０８ｂについても同様である。

【符号の説明】

【0055】

１００・・・液晶表示装置、１０２・・・第１基板、１０４・・・第２基板、１０６・・・画素部、１０８・・・画素、１１２・・・ゲート配線、１１４・・・ソース配線、１１６・・・ゲート線駆動回路、１１８・・・ソース線駆動回路、１２０・・・シール材、１２２・・・駆動ＩＣチップ、１２４・・・スイッチング素子、１２６・・・液晶素子、１２８・・・保持容量素子、１３０・・・共通電極、１３１・・・共通電極線、１３２・・・画素電極、１３４・・・コンタクトホール、１３６・・・スペーサ、１３８・・・スリット、１４０・・・ドレイン電極、１４２・・・遮光層、１４４・・・半導体層、１４６・・・ソースコンタクトホール、１４８・・・ドレインコンタクトホール、１５０・・・第１絶縁層、１５２・・・第２絶縁層、１５４・・・第３絶縁層、１５６・・・第４絶縁層、１５８・・・第５絶縁層、１６０・・・遮光層、１６２・・・カラーフィルタ層、１６４・・・オーバーコート層、１６６・・・配向膜、１６８・・・液晶層、１７０・・・光学素子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】