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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6555842
(24)【登録日】2019年7月19日
(45)【発行日】2019年8月7日
(54)【発明の名称】ＧＯＡ回路及びその駆動方法、液晶ディスプレイ
(51)【国際特許分類】
G09G 3/36 20060101AFI20190729BHJP
G09G 3/20 20060101ALI20190729BHJP
G02F 1/133 20060101ALI20190729BHJP
G11C 19/28 20060101ALI20190729BHJP
【ＦＩ】
G09G3/36
G09G3/20 621M
G09G3/20 680G
G09G3/20 622E
G09G3/20 622G
G09G3/20 622D
G09G3/20 612K
G09G3/20 622R
G09G3/20 621A
G09G3/20 691D
G09G3/20 670E
G09G3/20 611D
G09G3/20 642A
G09G3/20 622Q
G02F1/133 505
G11C19/28 230
【請求項の数】10
【全頁数】15
(21)【出願番号】特願2018-514283(P2018-514283)
(86)(22)【出願日】2015年11月6日
(65)【公表番号】特表2018-530779(P2018-530779A)
(43)【公表日】2018年10月18日
(86)【国際出願番号】CN2015093975
(87)【国際公開番号】WO2017049742
(87)【国際公開日】20170330
【審査請求日】2018年5月7日
(31)【優先権主張番号】201510611786.5
(32)【優先日】2015年9月23日
(33)【優先権主張国】CN
(73)【特許権者】
【識別番号】516010618
【氏名又は名称】深▲せん▼市華星光電技術有限公司
【氏名又は名称原語表記】ＳＨＥＮＺＨＥＮ ＣＨＩＮＡ ＳＴＡＲ ＯＰＴＯＥＬＥＣＴＲＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．， ＬＴＤ．
(73)【特許権者】
【識別番号】517264292
【氏名又は名称】武漢華星光電技術有限公司
(74)【代理人】
【識別番号】110002262
【氏名又は名称】ＴＲＹ国際特許業務法人
(72)【発明者】
【氏名】肖 軍城
(72)【発明者】
【氏名】戴 栄磊
(72)【発明者】
【氏名】曹 尚操
(72)【発明者】
【氏名】顔 尭
【審査官】
斎藤 厚志
(56)【参考文献】
【文献】
国際公開第２０１２／０２９８７１（ＷＯ，Ａ１）
【文献】
中国特許出願公開第１０４５０５０１３（ＣＮ，Ａ）
【文献】
中国特許出願公開第１０３０３５２１８（ＣＮ，Ａ）
【文献】
中国特許出願公開第１０３２３６２７３（ＣＮ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｇ０９Ｇ ３／３６
Ｇ０２Ｆ １／１３３
Ｇ０９Ｇ ３／２０
Ｇ１１Ｃ １９／２８
(57)【特許請求の範囲】
【請求項1】
液晶ディスプレイに用いられるＧＯＡ回路であって、前記ＧＯＡ回路は、複数のカスケード接続されたＧＯＡユニットを含み、Ｎが正の整数として設定され、第ＮステージのＧＯＡユニットは、第Ｎステージのカスケード伝送回路、第ＮステージのＱ点制御回路、第ＮステージのＰ点制御回路、第Ｎステージの出力回路及び第１スイッチ回路を含み、
前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＱ点制御回路に接続され、前記第ＮステージのＱ点制御回路は、Ｑ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＰ点制御回路に接続され、前記第ＮステージのＰ点制御回路は、Ｐ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージの出力回路は、第Ｎステージの走査線にさらに接続され、
前記第１スイッチ回路は、前記第Ｎステージの走査線に接続され、前記液晶ディスプレイが表示される前に、前記第Ｎステージの走査線にオン信号を導入することによって、前記第Ｎステージの走査線に接続された画素中の薄膜トランジスタを導通させるために使用され、
前記ＧＯＡユニットは第２スイッチ回路をさらに含み、
前記第２スイッチ回路は、第２薄膜トランジスタを含み、そのドレインが前記第Ｎステージの走査線に接続され、前記第Ｎステージの走査線にハイレベル信号が導入された後、前記第２薄膜トランジスタのゲートにハイレベルの第２オン信号を与えて、前記第２薄膜トランジスタのソース及びドレインを導通するようにし、且つ前記第Ｎステージの走査線にローレベル信号を導入して、前記第Ｎステージの走査線に接続された画素中の薄膜トランジスタをオフさせる、ことを特徴とする回路。
前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＱ点制御回路に接続され、前記第ＮステージのＱ点制御回路は、Ｑ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＰ点制御回路に接続され、前記第ＮステージのＰ点制御回路は、Ｐ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージの出力回路は、第Ｎステージの走査線にさらに接続され、
前記第１スイッチ回路は、前記第Ｎステージの走査線に接続され、前記液晶ディスプレイが表示される前に、前記第Ｎステージの走査線にオン信号を導入することによって、前記第Ｎステージの走査線に接続された画素中の薄膜トランジスタを導通させるために使用され、
前記ＧＯＡユニットは第２スイッチ回路をさらに含み、
前記第２スイッチ回路は、第２薄膜トランジスタを含み、そのドレインが前記第Ｎステージの走査線に接続され、前記第Ｎステージの走査線にハイレベル信号が導入された後、前記第２薄膜トランジスタのゲートにハイレベルの第２オン信号を与えて、前記第２薄膜トランジスタのソース及びドレインを導通するようにし、且つ前記第Ｎステージの走査線にローレベル信号を導入して、前記第Ｎステージの走査線に接続された画素中の薄膜トランジスタをオフさせる、ことを特徴とする回路。
【請求項2】
液晶ディスプレイに用いられるＧＯＡ回路であって、前記ＧＯＡ回路は、複数のカスケード接続されたＧＯＡユニットを含み、Ｎが正の整数として設定され、第ＮステージのＧＯＡユニットは、第Ｎステージのカスケード伝送回路、第ＮステージのＱ点制御回路、第ＮステージのＰ点制御回路、第Ｎステージの出力回路及び第１スイッチ回路を含み、
前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＱ点制御回路に接続され、前記第ＮステージのＱ点制御回路は、Ｑ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＰ点制御回路に接続され、前記第ＮステージのＰ点制御回路は、Ｐ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージの出力回路は、第Ｎステージの走査線にさらに接続され、
前記第１スイッチ回路は、前記第Ｎステージの走査線に接続され、前記液晶ディスプレイが表示される前に、前記第Ｎステージの走査線にオン信号を導入することによって、前記第Ｎステージの走査線に接続された画素中の薄膜トランジスタを導通させるために使用され、
前記第Ｎステージのカスケード伝送回路は、第３薄膜トランジスタ、第４薄膜トランジスタ、第５薄膜トランジスタ及び第６薄膜トランジスタを含み、
順方向走査期間において、前記第３薄膜トランジスタを介して第Ｎ−２ステージの走査信号を与えるとともに、前記第４薄膜トランジスタを介して第Ｎ＋１ステージのクロック信号を与えるために、前記第３薄膜トランジスタ及び第４薄膜トランジスタのゲートに順方向走査制御信号を与え、
逆方向走査期間において、前記第５薄膜トランジスタを介して第Ｎ＋２ステージの走査信号を与えるとともに、前記第６薄膜トランジスタを介して第Ｎ−１ステージのクロック信号を与えるために、前記第５薄膜トランジスタ及び第６薄膜トランジスタのゲートに逆方向走査制御信号を与える、ことを特徴とする回路。
前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＱ点制御回路に接続され、前記第ＮステージのＱ点制御回路は、Ｑ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＰ点制御回路に接続され、前記第ＮステージのＰ点制御回路は、Ｐ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージの出力回路は、第Ｎステージの走査線にさらに接続され、
前記第１スイッチ回路は、前記第Ｎステージの走査線に接続され、前記液晶ディスプレイが表示される前に、前記第Ｎステージの走査線にオン信号を導入することによって、前記第Ｎステージの走査線に接続された画素中の薄膜トランジスタを導通させるために使用され、
前記第Ｎステージのカスケード伝送回路は、第３薄膜トランジスタ、第４薄膜トランジスタ、第５薄膜トランジスタ及び第６薄膜トランジスタを含み、
順方向走査期間において、前記第３薄膜トランジスタを介して第Ｎ−２ステージの走査信号を与えるとともに、前記第４薄膜トランジスタを介して第Ｎ＋１ステージのクロック信号を与えるために、前記第３薄膜トランジスタ及び第４薄膜トランジスタのゲートに順方向走査制御信号を与え、
逆方向走査期間において、前記第５薄膜トランジスタを介して第Ｎ＋２ステージの走査信号を与えるとともに、前記第６薄膜トランジスタを介して第Ｎ−１ステージのクロック信号を与えるために、前記第５薄膜トランジスタ及び第６薄膜トランジスタのゲートに逆方向走査制御信号を与える、ことを特徴とする回路。
【請求項3】
液晶ディスプレイに用いられるＧＯＡ回路であって、前記ＧＯＡ回路は、複数のカスケード接続されたＧＯＡユニットを含み、Ｎが正の整数として設定され、第ＮステージのＧＯＡユニットは、第Ｎステージのカスケード伝送回路、第ＮステージのＱ点制御回路、第ＮステージのＰ点制御回路、第Ｎステージの出力回路及び第１スイッチ回路を含み、
前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＱ点制御回路に接続され、前記第ＮステージのＱ点制御回路は、Ｑ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＰ点制御回路に接続され、前記第ＮステージのＰ点制御回路は、Ｐ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージの出力回路は、第Ｎステージの走査線にさらに接続され、
前記第１スイッチ回路は、前記第Ｎステージの走査線に接続され、前記液晶ディスプレイが表示される前に、前記第Ｎステージの走査線にオン信号を導入することによって、前記第Ｎステージの走査線に接続された画素中の薄膜トランジスタを導通させるために使用され、
前記第ＮステージのＱ点制御回路は、第７薄膜トランジスタ、第８薄膜トランジスタ、及び第９薄膜トランジスタを含み、
前記第７薄膜トランジスタは、そのゲートに第Ｎ−２ステージのクロック信号が与えられ、そのドレインには、順方向走査期間に第Ｎ−２ステージの走査信号が与えられるか、又は逆方向走査期間に第Ｎ＋２ステージの走査信号が与えられ、そのソースが前記Ｑ点に接続され、
前記第８薄膜トランジスタは、そのゲートに前記第Ｎ−２ステージの走査信号が与えられ、そのドレインが前記Ｐ点に接続され、そのソースにローレベル信号が与えられ、
前記第９薄膜トランジスタは、そのゲートが前記第８薄膜トランジスタのドレインに接続され、そのドレインが前記第７薄膜トランジスタのソースに接続され、そのソースにローレベル信号が与えられる、ことを特徴とする回路。
前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＱ点制御回路に接続され、前記第ＮステージのＱ点制御回路は、Ｑ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＰ点制御回路に接続され、前記第ＮステージのＰ点制御回路は、Ｐ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージの出力回路は、第Ｎステージの走査線にさらに接続され、
前記第１スイッチ回路は、前記第Ｎステージの走査線に接続され、前記液晶ディスプレイが表示される前に、前記第Ｎステージの走査線にオン信号を導入することによって、前記第Ｎステージの走査線に接続された画素中の薄膜トランジスタを導通させるために使用され、
前記第ＮステージのＱ点制御回路は、第７薄膜トランジスタ、第８薄膜トランジスタ、及び第９薄膜トランジスタを含み、
前記第７薄膜トランジスタは、そのゲートに第Ｎ−２ステージのクロック信号が与えられ、そのドレインには、順方向走査期間に第Ｎ−２ステージの走査信号が与えられるか、又は逆方向走査期間に第Ｎ＋２ステージの走査信号が与えられ、そのソースが前記Ｑ点に接続され、
前記第８薄膜トランジスタは、そのゲートに前記第Ｎ−２ステージの走査信号が与えられ、そのドレインが前記Ｐ点に接続され、そのソースにローレベル信号が与えられ、
前記第９薄膜トランジスタは、そのゲートが前記第８薄膜トランジスタのドレインに接続され、そのドレインが前記第７薄膜トランジスタのソースに接続され、そのソースにローレベル信号が与えられる、ことを特徴とする回路。
【請求項4】
液晶ディスプレイに用いられるＧＯＡ回路であって、前記ＧＯＡ回路は、複数のカスケード接続されたＧＯＡユニットを含み、Ｎが正の整数として設定され、第ＮステージのＧＯＡユニットは、第Ｎステージのカスケード伝送回路、第ＮステージのＱ点制御回路、第ＮステージのＰ点制御回路、第Ｎステージの出力回路及び第１スイッチ回路を含み、
前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＱ点制御回路に接続され、前記第ＮステージのＱ点制御回路は、Ｑ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＰ点制御回路に接続され、前記第ＮステージのＰ点制御回路は、Ｐ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージの出力回路は、第Ｎステージの走査線にさらに接続され、
前記第１スイッチ回路は、前記第Ｎステージの走査線に接続され、前記液晶ディスプレイが表示される前に、前記第Ｎステージの走査線にオン信号を導入することによって、前記第Ｎステージの走査線に接続された画素中の薄膜トランジスタを導通させるために使用され、
前記第ＮステージのＰ点制御回路は、第１０薄膜トランジスタ及び第１１薄膜トランジスタを含み、
前記第１０薄膜トランジスタは、そのゲートに順方向走査期間に第Ｎ＋１ステージのクロック信号が与えられるか、又は逆方向走査期間に第Ｎ−２ステージのクロック信号が与えられ、そのドレインにハイレベル信号が与えられ、そのソースが前記Ｐ点に接続され、
前記第１１薄膜トランジスタは、そのゲートが前記Ｑ点に接続され、そのドレインが前記Ｐ点に接続され、そのソースにローレベル信号が与えられる、ことを特徴とする回路。
前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＱ点制御回路に接続され、前記第ＮステージのＱ点制御回路は、Ｑ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＰ点制御回路に接続され、前記第ＮステージのＰ点制御回路は、Ｐ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージの出力回路は、第Ｎステージの走査線にさらに接続され、
前記第１スイッチ回路は、前記第Ｎステージの走査線に接続され、前記液晶ディスプレイが表示される前に、前記第Ｎステージの走査線にオン信号を導入することによって、前記第Ｎステージの走査線に接続された画素中の薄膜トランジスタを導通させるために使用され、
前記第ＮステージのＰ点制御回路は、第１０薄膜トランジスタ及び第１１薄膜トランジスタを含み、
前記第１０薄膜トランジスタは、そのゲートに順方向走査期間に第Ｎ＋１ステージのクロック信号が与えられるか、又は逆方向走査期間に第Ｎ−２ステージのクロック信号が与えられ、そのドレインにハイレベル信号が与えられ、そのソースが前記Ｐ点に接続され、
前記第１１薄膜トランジスタは、そのゲートが前記Ｑ点に接続され、そのドレインが前記Ｐ点に接続され、そのソースにローレベル信号が与えられる、ことを特徴とする回路。
【請求項5】
前記第ＮステージのＰ点制御回路は、第１２薄膜トランジスタをさらに含み、
前記第１２薄膜トランジスタは、そのゲートに第１オン信号が与えられ、そのドレインが前記Ｐ点に接続され、そのソースにローレベル信号が与えられる、ことを特徴とする請求項４に記載の回路。
前記第１２薄膜トランジスタは、そのゲートに第１オン信号が与えられ、そのドレインが前記Ｐ点に接続され、そのソースにローレベル信号が与えられる、ことを特徴とする請求項４に記載の回路。
【請求項6】
液晶ディスプレイであって、前記液晶ディスプレイはＧＯＡ回路を含み、前記ＧＯＡ回路は、複数のカスケード接続されたＧＯＡユニットを含み、Ｎが正の整数として設定され、第ＮステージのＧＯＡユニットは、第Ｎステージのカスケード伝送回路、第ＮステージのＱ点制御回路、第ＮステージのＰ点制御回路、第Ｎステージの出力回路及び第１スイッチ回路を含み、
前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＱ点制御回路に接続され、前記第ＮステージのＱ点制御回路は、Ｑ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＰ点制御回路に接続され、前記第ＮステージのＰ点制御回路は、Ｐ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージの出力回路は、第Ｎステージの走査線にさらに接続され、
前記第１スイッチ回路は、前記第Ｎステージの走査線に接続され、前記液晶ディスプレイが表示される前に、前記第Ｎステージの走査線にオン信号を導入して、前記第Ｎステージの走査線に接続された画素中の薄膜トランジスタを導通させるために使用され、
前記ＧＯＡユニットは第２スイッチ回路をさらに含み、
前記第２スイッチ回路は、第２薄膜トランジスタを含み、そのドレインが前記第Ｎステージの走査線に接続され、前記第Ｎステージの走査線にハイレベル信号が導入された後、前記第２薄膜トランジスタのゲートにハイレベルの第２オン信号を与えて、前記第２薄膜トランジスタのソース及びドレインを導通するようにし、且つ前記第Ｎステージの走査線にローレベル信号を導入して、前記第Ｎステージの走査線に接続された画素中の薄膜トランジスタをオフさせる、ことを特徴とする液晶ディスプレイ。
前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＱ点制御回路に接続され、前記第ＮステージのＱ点制御回路は、Ｑ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＰ点制御回路に接続され、前記第ＮステージのＰ点制御回路は、Ｐ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージの出力回路は、第Ｎステージの走査線にさらに接続され、
前記第１スイッチ回路は、前記第Ｎステージの走査線に接続され、前記液晶ディスプレイが表示される前に、前記第Ｎステージの走査線にオン信号を導入して、前記第Ｎステージの走査線に接続された画素中の薄膜トランジスタを導通させるために使用され、
前記ＧＯＡユニットは第２スイッチ回路をさらに含み、
前記第２スイッチ回路は、第２薄膜トランジスタを含み、そのドレインが前記第Ｎステージの走査線に接続され、前記第Ｎステージの走査線にハイレベル信号が導入された後、前記第２薄膜トランジスタのゲートにハイレベルの第２オン信号を与えて、前記第２薄膜トランジスタのソース及びドレインを導通するようにし、且つ前記第Ｎステージの走査線にローレベル信号を導入して、前記第Ｎステージの走査線に接続された画素中の薄膜トランジスタをオフさせる、ことを特徴とする液晶ディスプレイ。
【請求項7】
液晶ディスプレイであって、前記液晶ディスプレイはＧＯＡ回路を含み、前記ＧＯＡ回路は、複数のカスケード接続されたＧＯＡユニットを含み、Ｎが正の整数として設定され、第ＮステージのＧＯＡユニットは、第Ｎステージのカスケード伝送回路、第ＮステージのＱ点制御回路、第ＮステージのＰ点制御回路、第Ｎステージの出力回路及び第１スイッチ回路を含み、
前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＱ点制御回路に接続され、前記第ＮステージのＱ点制御回路は、Ｑ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＰ点制御回路に接続され、前記第ＮステージのＰ点制御回路は、Ｐ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージの出力回路は、第Ｎステージの走査線にさらに接続され、
前記第１スイッチ回路は、前記第Ｎステージの走査線に接続され、前記液晶ディスプレイが表示される前に、前記第Ｎステージの走査線にオン信号を導入して、前記第Ｎステージの走査線に接続された画素中の薄膜トランジスタを導通させるために使用され、
前記第Ｎステージのカスケード伝送回路は、第３薄膜トランジスタ、第４薄膜トランジスタ、第５薄膜トランジスタ及び第６薄膜トランジスタを含み、
順方向走査期間において、前記第３薄膜トランジスタを介して第Ｎ−２ステージの走査信号を与えるとともに、前記第４薄膜トランジスタを介して第Ｎ＋１ステージのクロック信号を与えるために、前記第３薄膜トランジスタ及び第４薄膜トランジスタのゲートに順方向走査制御信号を与え、
逆方向走査期間において、前記第５薄膜トランジスタを介して第Ｎ＋２ステージの走査信号を与えるとともに、前記第６薄膜トランジスタを介して第Ｎ−１ステージのクロック信号を与えるために、前記第５薄膜トランジスタ及び第６薄膜トランジスタのゲートに逆方向走査制御信号を与える、ことを特徴とする液晶ディスプレイ。
前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＱ点制御回路に接続され、前記第ＮステージのＱ点制御回路は、Ｑ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＰ点制御回路に接続され、前記第ＮステージのＰ点制御回路は、Ｐ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージの出力回路は、第Ｎステージの走査線にさらに接続され、
前記第１スイッチ回路は、前記第Ｎステージの走査線に接続され、前記液晶ディスプレイが表示される前に、前記第Ｎステージの走査線にオン信号を導入して、前記第Ｎステージの走査線に接続された画素中の薄膜トランジスタを導通させるために使用され、
前記第Ｎステージのカスケード伝送回路は、第３薄膜トランジスタ、第４薄膜トランジスタ、第５薄膜トランジスタ及び第６薄膜トランジスタを含み、
順方向走査期間において、前記第３薄膜トランジスタを介して第Ｎ−２ステージの走査信号を与えるとともに、前記第４薄膜トランジスタを介して第Ｎ＋１ステージのクロック信号を与えるために、前記第３薄膜トランジスタ及び第４薄膜トランジスタのゲートに順方向走査制御信号を与え、
逆方向走査期間において、前記第５薄膜トランジスタを介して第Ｎ＋２ステージの走査信号を与えるとともに、前記第６薄膜トランジスタを介して第Ｎ−１ステージのクロック信号を与えるために、前記第５薄膜トランジスタ及び第６薄膜トランジスタのゲートに逆方向走査制御信号を与える、ことを特徴とする液晶ディスプレイ。
【請求項8】
液晶ディスプレイであって、前記液晶ディスプレイはＧＯＡ回路を含み、前記ＧＯＡ回路は、複数のカスケード接続されたＧＯＡユニットを含み、Ｎが正の整数として設定され、第ＮステージのＧＯＡユニットは、第Ｎステージのカスケード伝送回路、第ＮステージのＱ点制御回路、第ＮステージのＰ点制御回路、第Ｎステージの出力回路及び第１スイッチ回路を含み、
前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＱ点制御回路に接続され、前記第ＮステージのＱ点制御回路は、Ｑ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＰ点制御回路に接続され、前記第ＮステージのＰ点制御回路は、Ｐ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージの出力回路は、第Ｎステージの走査線にさらに接続され、
前記第１スイッチ回路は、前記第Ｎステージの走査線に接続され、前記液晶ディスプレイが表示される前に、前記第Ｎステージの走査線にオン信号を導入して、前記第Ｎステージの走査線に接続された画素中の薄膜トランジスタを導通させるために使用され、
前記第ＮステージのＱ点制御回路は、第７薄膜トランジスタ、第８薄膜トランジスタ、及び第９薄膜トランジスタを含み、
前記第７薄膜トランジスタは、そのゲートに第Ｎ−２ステージのクロック信号が与えられ、そのドレインには順方向走査期間に第Ｎ−２ステージの走査信号が与えられるか、又は逆方向走査期間に第Ｎ＋２ステージの走査信号が与えられ、そのソースが前記Ｑ点に接続され、
前記第８薄膜トランジスタは、そのゲートに前記第Ｎ−２ステージの走査信号が与えられ、そのドレインが前記Ｐ点に接続され、そのソースにローレベル信号が与えられ、
前記第９薄膜トランジスタは、そのゲートが前記第８薄膜トランジスタのドレインに接続され、そのドレインが前記第７薄膜トランジスタのソースに接続され、そのソースにローレベル信号が与えられる、ことを特徴とする液晶ディスプレイ。
前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＱ点制御回路に接続され、前記第ＮステージのＱ点制御回路は、Ｑ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＰ点制御回路に接続され、前記第ＮステージのＰ点制御回路は、Ｐ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージの出力回路は、第Ｎステージの走査線にさらに接続され、
前記第１スイッチ回路は、前記第Ｎステージの走査線に接続され、前記液晶ディスプレイが表示される前に、前記第Ｎステージの走査線にオン信号を導入して、前記第Ｎステージの走査線に接続された画素中の薄膜トランジスタを導通させるために使用され、
前記第ＮステージのＱ点制御回路は、第７薄膜トランジスタ、第８薄膜トランジスタ、及び第９薄膜トランジスタを含み、
前記第７薄膜トランジスタは、そのゲートに第Ｎ−２ステージのクロック信号が与えられ、そのドレインには順方向走査期間に第Ｎ−２ステージの走査信号が与えられるか、又は逆方向走査期間に第Ｎ＋２ステージの走査信号が与えられ、そのソースが前記Ｑ点に接続され、
前記第８薄膜トランジスタは、そのゲートに前記第Ｎ−２ステージの走査信号が与えられ、そのドレインが前記Ｐ点に接続され、そのソースにローレベル信号が与えられ、
前記第９薄膜トランジスタは、そのゲートが前記第８薄膜トランジスタのドレインに接続され、そのドレインが前記第７薄膜トランジスタのソースに接続され、そのソースにローレベル信号が与えられる、ことを特徴とする液晶ディスプレイ。
【請求項9】
液晶ディスプレイであって、前記液晶ディスプレイはＧＯＡ回路を含み、前記ＧＯＡ回路は、複数のカスケード接続されたＧＯＡユニットを含み、Ｎが正の整数として設定され、第ＮステージのＧＯＡユニットは、第Ｎステージのカスケード伝送回路、第ＮステージのＱ点制御回路、第ＮステージのＰ点制御回路、第Ｎステージの出力回路及び第１スイッチ回路を含み、
前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＱ点制御回路に接続され、前記第ＮステージのＱ点制御回路は、Ｑ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＰ点制御回路に接続され、前記第ＮステージのＰ点制御回路は、Ｐ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージの出力回路は、第Ｎステージの走査線にさらに接続され、
前記第１スイッチ回路は、前記第Ｎステージの走査線に接続され、前記液晶ディスプレイが表示される前に、前記第Ｎステージの走査線にオン信号を導入して、前記第Ｎステージの走査線に接続された画素中の薄膜トランジスタを導通させるために使用され、
前記第ＮステージのＰ点制御回路は、第１０薄膜トランジスタ及び第１１薄膜トランジスタを含み、
前記第１０薄膜トランジスタは、そのゲートに順方向走査期間に第Ｎ＋１ステージのクロック信号が与えられるか、又は逆方向走査期間に第Ｎ−２ステージのクロック信号が与えられ、そのドレインにハイレベル信号が与えられ、そのソースが前記Ｐ点に接続され、
前記第１１薄膜トランジスタは、そのゲートが前記Ｑ点に接続され、そのドレインが前記Ｐ点に接続され、そのソースにローレベル信号が与えられる、ことを特徴とする液晶ディスプレイ。
前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＱ点制御回路に接続され、前記第ＮステージのＱ点制御回路は、Ｑ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージのカスケード伝送回路は、前記第ＮステージのＰ点制御回路に接続され、前記第ＮステージのＰ点制御回路は、Ｐ点を介して前記第Ｎステージの出力回路に接続され、前記第Ｎステージの出力回路は、第Ｎステージの走査線にさらに接続され、
前記第１スイッチ回路は、前記第Ｎステージの走査線に接続され、前記液晶ディスプレイが表示される前に、前記第Ｎステージの走査線にオン信号を導入して、前記第Ｎステージの走査線に接続された画素中の薄膜トランジスタを導通させるために使用され、
前記第ＮステージのＰ点制御回路は、第１０薄膜トランジスタ及び第１１薄膜トランジスタを含み、
前記第１０薄膜トランジスタは、そのゲートに順方向走査期間に第Ｎ＋１ステージのクロック信号が与えられるか、又は逆方向走査期間に第Ｎ−２ステージのクロック信号が与えられ、そのドレインにハイレベル信号が与えられ、そのソースが前記Ｐ点に接続され、
前記第１１薄膜トランジスタは、そのゲートが前記Ｑ点に接続され、そのドレインが前記Ｐ点に接続され、そのソースにローレベル信号が与えられる、ことを特徴とする液晶ディスプレイ。
【請求項10】
前記第ＮステージのＰ点制御回路は、第１２薄膜トランジスタをさらに含み、
前記第１２薄膜トランジスタは、そのゲートに第１オン信号が与えられ、そのドレインが前記Ｐ点に接続され、そのソースにローレベル信号が与えられる、ことを特徴とする請求項９に記載の液晶ディスプレイ。
前記第１２薄膜トランジスタは、そのゲートに第１オン信号が与えられ、そのドレインが前記Ｐ点に接続され、そのソースにローレベル信号が与えられる、ことを特徴とする請求項９に記載の液晶ディスプレイ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、表示技術の分野に関し、特に、ＧＯＡ回路及びその駆動方法、液晶ディスプレイに関する。
【背景技術】
【0002】
アレイ基板行走査駆動（ＧＯＡ、Ｇａｔｅ Ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ又はＧａｔｅ Ｏｎ Ａｒｒａｙ）回路は、既存の薄膜トランジスタ表示装置（ＴＦＴ−ＬＣＤ）アレイ（Ａｒｒａｙ）製造プロセスを用いて、ゲート線（Ｇａｔｅ）行走査駆動信号回路をアレイ基板上に作成して、ゲート線に対する順次走査の駆動方式を実現する技術である。それは、従来のフレキシブル回路基板（ＣＯＦ）及びガラス回路基板（ＣＯＧ）プロセスと比較して、製造コストを節約するだけでなく、ゲート方向結合（Ｂｏｎｄｉｎｇ）のプロセスも省略し、生産性を向上させるのに非常に有益であり、表示装置の集積度を向上させている。
【0003】
実際の使用に際しては、表示装置は通常タッチパネル（Ｔｏｕｃｈ Ｐａｎｅｌ）機能を備えて使用する必要があるため、ＧＯＡ回路は、タッチパネルの機能、例えば、タッチパネルの走査に合うように、信号を中止する必要がある。通常、ＧＯＡ回路は、信号を中止した後、表示装置を黒画面からウェイクアップさせる必要がある。この場合、ＧＯＡ回路は、データ線に黒電圧を印加して画素容量内に残留した電気レベルを除去して、表示装置の表示効果を良好にするために、すべてのゲート線を一定期間オン状態にする必要がある。この期間は、すべてのゲート線がオンする（Ａｌｌ Ｇａｔｅ Ｏｎ）段階と称される。しかしながら、従来技術のＧＯＡ回路は、Ａｌｌ Ｇａｔｅ Ｏｎを実現するとき機能障害のリスクがあり、それによりＡｌｌ Ｇａｔｅ Ｏｎ機能を安定的に実現することができない。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が主に解決する技術的問題は、ディスプレイが黒画面からウェイクアップするとき、各画素のゲート端子をオンして、各ステージの画素にローレベル信号を導入し、ディスプレイが黒画面からウェイクアップする際の漏電を防止すると同時に回路の安定性を向上させることができるＧＯＡ回路及びその駆動方法、液晶ディスプレイを提供することである。
【課題を解決するための手段】
【0005】
上記技術的問題を解決するために、本発明が採用する１つの技術方案は、液晶ディスプレイに使用されるＧＯＡ回路を提供している。該ＧＯＡ回路は、複数のカスケード接続されたＧＯＡユニットを含み、Ｎが正の整数として設定され、第ＮステージのＧＯＡユニットは、第Ｎステージのカスケード伝送回路、第ＮステージのＱ点制御回路、第ＮステージのＰ点制御回路、第Ｎステージの出力回路及び第１スイッチ回路を含む。第Ｎステージのカスケード伝送回路は、第ＮステージのＱ点制御回路に接続され、第ＮステージのＱ点制御回路は、Ｑ点を介して第Ｎステージの出力回路に接続され、第Ｎステージのカスケード伝送回路は、第ＮステージのＰ点制御回路に接続され、第ＮステージのＰ点制御回路は、Ｐ点を介して第Ｎステージの出力回路に接続され、第Ｎステージの出力回路は、第Ｎステージの走査線にさらに接続される。第１スイッチ回路は、第Ｎステージの走査線に接続され、液晶ディスプレイが表示される前に、第Ｎステージの走査線にオン信号を導入することによって、第Ｎステージの走査線に接続された画素中の薄膜トランジスタを導通させるために使用される。
【0006】
また、第１スイッチ回路は、第１薄膜トランジスタを含み、そのソースが第Ｎステージの走査線に接続され、液晶ディスプレイが表示される前に、第１薄膜トランジスタのゲートにハイレベルの第１オン信号が与えられて、第１薄膜トランジスタのソース及びドレインを導通するようにし、且つ第Ｎステージの走査線にハイレベル信号が導入されて、第Ｎステージの走査線に接続された画素中の薄膜トランジスタを導通させている。
【0007】
また、ＧＯＡユニットは、第２スイッチ回路をさらに含む。第２スイッチ回路は、第２薄膜トランジスタを含み、そのドレインが第Ｎステージの走査線に接続され、第Ｎステージの走査線にハイレベル信号が導入された後、第２薄膜トランジスタのゲートにハイレベルの第２オン信号を与えて、第２薄膜トランジスタのソース及びドレインを導通するようにし、且つ第Ｎステージの走査線にローレベル信号を導入して、第Ｎステージの走査線に接続された画素中の薄膜トランジスタをオフさせている。
【0008】
また、第Ｎステージのカスケード伝送回路は、第３薄膜トランジスタ、第４薄膜トランジスタ、第５薄膜トランジスタ及び第６薄膜トランジスタを含む。順方向走査期間において、第３薄膜トランジスタを介して第Ｎ−２ステージの走査信号が与えられるとともに、第４薄膜トランジスタを介して第Ｎ＋１ステージのクロック信号が与えられるように、第３薄膜トランジスタ及び第４薄膜トランジスタのゲートに順方向走査制御信号が与えられる。逆方向走査期間において、第５薄膜トランジスタを介して第Ｎ＋２ステージの走査信号が与えられるとともに、第６薄膜トランジスタを介して第Ｎ−１ステージのクロック信号が与えられるように、第５薄膜トランジスタ及び第６薄膜トランジスタのゲートに逆方向走査制御信号が与えられる。
【0009】
また、第ＮステージのＱ点制御回路は、第７薄膜トランジスタＴ７、第８薄膜トランジスタ、及び第９薄膜トランジスタを含む。第７薄膜トランジスタＴ７は、そのゲートに第Ｎ−２ステージのクロック信号が与えられ、そのドレインには、順方向走査期間に第Ｎ−２ステージの走査信号が与えられるか、又は逆方向走査期間に第Ｎ＋２ステージの走査信号が与えられ、そのソースがＱ点に接続される。第８薄膜トランジスタは、そのゲートに第Ｎ−２ステージの走査信号が与えられ、そのドレインがＰ点に接続され、そのソースにローレベル信号が与えられる。第９薄膜トランジスタは、そのゲートが第８薄膜トランジスタのドレインに接続され、そのドレインが第７薄膜トランジスタのソースに接続され、そのソースにローレベル信号が与えられる。
【0010】
また、第ＮステージのＰ点制御回路は、第１０薄膜トランジスタ及び第１１薄膜トランジスタを含む。第１０薄膜トランジスタは、そのゲートに順方向走査期間に第Ｎ＋１ステージのクロック信号が与えられるか、又は逆方向走査期間に第Ｎ−２ステージのクロック信号が与えられ、そのドレインにハイレベル信号が与えられ、そのソースがＰ点に接続される。第１１薄膜トランジスタは、そのゲートがＱ点に接続され、そのドレインがＰ点に接続され、そのソースにローレベル信号が与えられる。
【0011】
また、第ＮステージのＰ点制御回路は、第１２薄膜トランジスタをさらに含む。第１２薄膜トランジスタは、そのゲートに第１オン信号が与えられ、そのドレインがＰ点に接続され、そのソースにローレベル信号が与えられる。
【0012】
また、第Ｎステージの出力回路は、第１３薄膜トランジスタ及び第１４薄膜トランジスタを含む。第１３薄膜トランジスタは、そのゲートがＱ点に接続され、そのドレインに第Ｎステージのクロック信号が与えられ、そのソースが第Ｎステージの走査線に接続される。第１４薄膜トランジスタは、そのゲートがＰ点に接続され、そのドレインが第Ｎステージの走査線に接続され、そのソースにローレベル信号が与えられる。
【0013】
上記技術的問題を解決するために、本発明が採用する別の技術方案は、ＧＯＡ回路に使用されるＧＯＡ回路の駆動方法を提供している。ＧＯＡ回路は、複数のカスケード接続されたＧＯＡユニットを含み、Ｎが正の整数として設定され、第ＮステージのＧＯＡユニットは第１スイッチ回路を含み、第１スイッチ回路は第Ｎステージの走査線に接続される。該方法は、各ステージのＧＯＡユニットの第１スイッチ回路をオンし、各ステージの走査線にオン信号を導入して、各ステージの走査線に接続された画素中の薄膜トランジスタを導通させるステップと、各ステージのＧＯＡユニットのスイッチ回路をオフし、第１ステージのＧＯＡユニット又は最終ステージのＧＯＡユニットから走査を開始するステップとを含む。
【0014】
上記技術的問題を解決するために、本発明が採用する他の技術方案は、液晶ディスプレイを提供している。該液晶ディスプレイはＧＯＡ回路を含む。該ＧＯＡ回路は、複数のカスケード接続されたＧＯＡユニットを含み、Ｎが正の整数として設定され、第ＮステージのＧＯＡユニットは、第Ｎステージのカスケード伝送回路、第ＮステージのＱ点制御回路、第ＮステージのＰ点制御回路、第Ｎステージの出力回路及び第１スイッチ回路を含む。第Ｎステージのカスケード伝送回路は、第ＮステージのＱ点制御回路に接続され、第ＮステージのＱ点制御回路は、Ｑ点を介して第Ｎステージの出力回路に接続され、第Ｎステージのカスケード伝送回路は、第ＮステージのＰ点制御回路に接続され、第ＮステージのＰ点制御回路は、Ｐ点を介して第Ｎステージの出力回路に接続され、第Ｎステージの出力回路は、第Ｎステージの走査線にさらに接続される。第１スイッチ回路は、第Ｎステージの走査線に接続され、液晶ディスプレイが表示される前に、第Ｎステージの走査線にオン信号を導入することによって、第Ｎステージの走査線に接続された画素中の薄膜トランジスタを導通させるために使用される。
【0015】
また、第１スイッチ回路は、第１薄膜トランジスタを含み、そのソースが第Ｎステージの走査線に接続され、液晶ディスプレイが表示される前に、第１薄膜トランジスタのゲートにハイレベルの第１オン信号が与えられて、第１薄膜トランジスタのソース及びドレインを導通するようにし、且つ第Ｎステージの走査線にハイレベル信号が導入されて、第Ｎステージの走査線に接続された画素中の薄膜トランジスタを導通させている。
【0016】
また、ＧＯＡユニットは、第２スイッチ回路をさらに含む。第２スイッチ回路は、第２薄膜トランジスタを含み、そのドレインが第Ｎステージの走査線に接続され、第Ｎステージの走査線にハイレベル信号が導入された後、第２薄膜トランジスタのゲートにハイレベルの第２オン信号を与えて、第２薄膜トランジスタのソース及びドレインを導通するようにし、且つ第Ｎステージの走査線にローレベル信号を導入して、第Ｎステージの走査線に接続された画素中の薄膜トランジスタをオフさせている。
【0017】
また、第Ｎステージのカスケード伝送回路は、第３薄膜トランジスタ、第４薄膜トランジスタ、第５薄膜トランジスタ及び第６薄膜トランジスタを含む。順方向走査期間において、第３薄膜トランジスタを介して第Ｎ−２ステージの走査信号が与えられるとともに、第４薄膜トランジスタを介して第Ｎ＋１ステージのクロック信号が与えられるように、第３薄膜トランジスタ及び第４薄膜トランジスタのゲートに順方向走査制御信号が与えられる。逆方向走査期間において、第５薄膜トランジスタを介して第Ｎ＋２ステージの走査信号が与えられるとともに、第６薄膜トランジスタを介して第Ｎ−１ステージのクロック信号が与えられるように、第５薄膜トランジスタ及び第６薄膜トランジスタのゲートに逆方向走査制御信号が与えられる。
【0018】
また、第ＮステージのＱ点制御回路は、第７薄膜トランジスタ、第８薄膜トランジスタ、及び第９薄膜トランジスタを含む。第７薄膜トランジスタは、そのゲートに第Ｎ−２ステージのクロック信号が与えられ、そのドレインには、順方向走査期間に第Ｎ−２ステージの走査信号が与えられるか、又は逆方向走査期間に第Ｎ＋２ステージの走査信号が与えられ、そのソースがＱ点に接続される。第８薄膜トランジスタは、そのゲートに第Ｎ−２ステージの走査信号が与えられ、そのドレインがＰ点に接続され、そのソースにローレベル信号が与えられる。第９薄膜トランジスタは、そのゲートが第８薄膜トランジスタのドレインに接続され、そのドレインが第７薄膜トランジスタのソースに接続され、そのソースにローレベル信号が与えられる。
【0019】
また、第ＮステージのＰ点制御回路は、第１０薄膜トランジスタ及び第１１薄膜トランジスタを含む。第１０薄膜トランジスタは、そのゲートに順方向走査期間に第Ｎ＋１ステージのクロック信号が与えられるか、又は逆方向走査期間に第Ｎ−２ステージのクロック信号が与えられ、そのドレインにハイレベル信号が与えられ、そのソースがＰ点に接続される。第１１薄膜トランジスタは、そのゲートがＱ点に接続され、そのドレインがＰ点に接続され、そのソースにローレベル信号が与えられる。
【0020】
また、第ＮステージのＰ点制御回路は、第１２薄膜トランジスタをさらに含む。第１２薄膜トランジスタは、そのゲートに第１オン信号が与えられ、そのドレインがＰ点に接続され、そのソースにローレベル信号が与えられる。
【0021】
また、第Ｎステージの出力回路は、第１３薄膜トランジスタ及び第１４薄膜トランジスタを含む。第１３薄膜トランジスタは、そのゲートがＱ点に接続され、そのドレインに第Ｎステージのクロック信号が与えられ、そのソースが第Ｎステージの走査線に接続される。第１４薄膜トランジスタは、そのゲートがＰ点に接続され、そのドレインが第Ｎステージの走査線に接続され、そのソースにローレベル信号が与えられる。
【発明の効果】
【0022】
本発明の有利な効果は以下のとおりである。従来技術とは異なり、本発明は、ＧＯＡ回路の各ステージのＧＯＡユニットの第Ｎステージの走査線に、第１スイッチ回路及び第２スイッチ回路を追加するものである。該第１スイッチ回路は、表示パネルが表示される前に、各ステージのＧＯＡユニットの第Ｎステージの走査線にハイレベル信号を導入するために使用される。該第２スイッチ回路は、第Ｎステージの走査線にオン信号を導入して各画素のＴＦＴをオンし、且つ各画素にローレベル信号を導入した後、画素容量内の残留電荷を除去して、Ａｌｌ Ｇａｔｅ Ｏｎ機能を実現するために使用される。これは、ディスプレイが黒画面からウェイクアップする際の漏電を防止するのに有利であり、同時に、回路の安定性を向上させている。
【図面の簡単な説明】
【0023】
【図1】本発明のＧＯＡ回路の第１実施形態の回路構造模式図である。
【図2】本発明のＧＯＡ回路の第１実施形態におけるＧＯＡユニットの回路模式図である。
【図3】本発明のＧＯＡ回路の第２実施形態の回路構造模式図である。
【図4】本発明のＧＯＡ回路の第２実施形態の回路図である。
【図5】本発明のＧＯＡ回路の第２実施形態の回路タイミング図である。
【図6】本発明のＧＯＡ回路の駆動方法の一実施形態のフローチャートである。
【図7】本発明の液晶ディスプレイの一実施形態の構造模式図である。
【発明を実施するための形態】
【0024】
図１を参照すると、本発明のＧＯＡ回路の第１実施形態の回路構造模式図である。該ＧＯＡ回路は、複数のカスケード接続されたＧＯＡユニットを含み、Ｎが正の整数として設定され、第ＮステージのＧＯＡユニット１００は、表示領域の第Ｎステージの走査線Ｇ（Ｎ）を駆動するための第Ｎステージの走査駆動回路１０１を含む。第ＮステージのＧＯＡユニットは第１スイッチ回路１０２をさらに含む。第１スイッチ回路１０２は第Ｎステージの走査線Ｇ（Ｎ）に接続され、液晶ディスプレイが表示される前に、第１オン信号Ｇａｓ１に応じて導通し、第Ｎステージの走査線Ｇ（Ｎ）にオン信号を導入して、第Ｎステージの走査線Ｇ（Ｎ）に接続された画素中の薄膜トランジスタを導通させるために使用される。
【0025】
他の実施形態では、第ＮステージのＧＯＡユニット１００は第２スイッチ回路１０３をさらに含む。第２スイッチ回路１０３は、第Ｎステージの走査線Ｇ（Ｎ）に接続され、第１スイッチ回路１０２が第Ｎステージの走査線Ｇ（Ｎ）にオフ信号を導入して、第Ｎステージの走査線Ｇ（Ｎ）に接続された画素中の薄膜トランジスタをオフするために使用される。
【0026】
第ＮステージのＧＯＡユニット１００は第１スイッチ回路１０２及び第２スイッチ回路１０３を含み、即ち、各ステージのＧＯＡユニットはいずれも第１スイッチ回路１０２及び第２スイッチ回路１０３を含むことが理解できる。
【0027】
また、図１は、連続する３つのＧＯＡユニットのみを示している。それは単に一例であり、本実施形態のＧＯＡユニットの数を限定しない。具体的な使用において、表示パネルにおけるＧＯＡ回路の各ステージのＧＯＡユニットのゲート端子（即ち、第Ｎステージの走査線Ｇ（Ｎ））はいずれも該第１スイッチ回路１０２及び第２スイッチ回路１０３に接続され、表示パネルが黒画面からウェイクアップする際に、ゲート端子にオン信号を順に導入して各画素のゲート端子をオンするために使用される。
【0028】
図２を参照すると、具体的な実施形態では、第１スイッチ回路は、第１薄膜トランジスタＴ１を含み、そのソースが第Ｎステージの走査線Ｇ（Ｎ）に接続される。液晶ディスプレイが表示される前、第１薄膜トランジスタＴ１のゲートにハイレベルの第１オン信号Ｇａｓ１が与えられて、第１薄膜トランジスタＴ１のソース及びドレインを導通させ、且つ第Ｎステージの走査線Ｇ（Ｎ）にハイレベル信号が導入される。第２スイッチ回路は、第２薄膜トランジスタＴ２を含み、そのドレインが第Ｎステージの走査線Ｇ（Ｎ）に接続される。第Ｎステージの走査線Ｇ（Ｎ）にハイレベル信号が導入された後、第２薄膜トランジスタＴ２のゲートにハイレベルの第２オン信号Ｇａｓ２が与えられて、第２薄膜トランジスタＴ２のソース及びドレインを導通させ、且つ第Ｎステージの走査線Ｇ（Ｎ）にローレベル信号が導入される。この実施形態では、各画素中のＴＦＴもいずれもＮ型である。
【0029】
理解できるように、本実施形態では、第１薄膜トランジスタＴ１はＮ型であり、Ａｌｌ Ｇａｔｅ Ｏｎ段階において、第１オン信号Ｇａｓ１がハイレベルである場合、第１トランジスタＴ１は導通して、そのドレインの第１オン信号Ｇａｓ１をソースに伝送し、さらに、第Ｎステージの走査線Ｇ（Ｎ）もハイレベルになり、該ステージの水平走査線がオンされ、且つローレベル信号が導入される。Ａｌｌ Ｇａｔｅ Ｏｎ段階後に、第１オン信号Ｇａｓ１はローレベルとなり、第１トランジスタＴ１はオフされるが、第２オン信号Ｇａｓ２はハイレベルであり、第２トランジスタＴ２は導通して、第Ｎステージの走査線Ｇ（Ｎ）にローレベル信号を導入する。この段階は、リセット段階と称されてもよい。
【0030】
Ａｌｌ Ｇａｔｅ Ｏｎ段階とリセット段階において、各ステージのＧＯＡユニットはいずれも同じ動作を実行し、第１オン信号Ｇａｓ１及び第２オン信号Ｇａｓ２は、各ステージのＧＯＡユニットに共通であり得ることは注目に値する。
【0031】
他の実施形態では、第１トランジスタＴ１及び第２トランジスタＴ２がＰ型である場合、第１トランジスタＴ１及び第２トランジスタＴ２がＰ型であるゲートに接続された第１オン信号Ｇａｓ１及び第２オン信号Ｇａｓ２は、交換することができる。同じ理由で、以下の各実施形態又は各回路における薄膜トランジスタのＰ型又はＮ型を置き換えることができ、当業者であれば、本発明の回路に基づいて薄膜トランジスタの型番のみを変更する他の変形回路を得ることができるので、以下では再度詳述しない。
【0032】
従来技術とは異なり、本実施方式では、ＧＯＡ回路の各ステージのＧＯＡユニットの第Ｎステージの走査線Ｇ（Ｎ）に、第１スイッチ回路及び第２スイッチ回路が追加される。該第１スイッチ回路は、表示パネルが表示される前に、各ステージのＧＯＡユニットの第Ｎステージの走査線Ｇ（Ｎ）にオン信号を導入して各画素のＴＦＴをオンし、且つ各画素にローレベル信号を導入するために使用される。該第２スイッチ回路は、第Ｎステージの走査線Ｇ（Ｎ）にローレベル信号を導入した後、画素容量内の残留電荷を除去して、Ａｌｌ Ｇａｔｅ Ｏｎ機能を実現するために使用される。これは、ディスプレイが黒画面からウェイクアップする際の漏電を防止するのに有利であり、同時に、回路の安定性を向上させる。
【0033】
図３を参照すると、本発明のＧＯＡ回路の第２実施形態の回路構造模式図である。第Ｎステージの走査駆動回路は、第Ｎステージのカスケード伝送回路３０１、第ＮステージのＱ点制御回路３０２、第ＮステージのＰ点制御回路３０３及び第Ｎステージの出力回路３０４を含む。
【0034】
第Ｎステージのカスケード伝送回路３０１は、第ＮステージのＱ点制御回路３０２に接続される。第ＮステージのＱ点制御回路３０２は、Ｑ点を介して第Ｎステージの出力回路３０４に接続され、走査期間においてＱ点のレベルをプルアップして、第Ｎステージの出力回路３０４に走査信号を出力させるために使用される。
【0035】
第Ｎステージのカスケード伝送回路３０１は、第ＮステージのＰ点制御回路３０３に接続される。第ＮステージのＰ点制御回路３０３は、Ｐ点を介して第Ｎステージの出力回路３０４に接続され、非走査期間においてＰ点のレベルをプルアップして、第Ｎステージの出力回路３０４にローレベルの信号を出力させるために使用される。
【0036】
図４を参照すると、本発明のＧＯＡ回路の第２実施形態の回路図である。具体的な回路において、第Ｎステージのカスケード伝送回路３０１は、第３薄膜トランジスタＴ３、第４薄膜トランジスタＴ４、第５薄膜トランジスタＴ５及び第６薄膜トランジスタＴ６を含む。順方向走査期間において、第３薄膜トランジスタＴ３を介して第Ｎ−２ステージの走査信号Ｇ（Ｎ−２）を与えるとともに、第４薄膜トランジスタＴ４を介して第Ｎ＋１ステージのクロック信号ＣＫ（Ｎ＋１）を与えるために、第３薄膜トランジスタＴ３及び第４薄膜トランジスタＴ４のゲートに順方向走査制御信号Ｕ２Ｄを与える。逆方向走査期間において、第５薄膜トランジスタＴ５を介して第Ｎ＋２ステージの走査信号Ｇ（Ｎ＋２）を与えるとともに、第６薄膜トランジスタＴ６を介して第Ｎ−１ステージのクロック信号ＣＫ（Ｎ−１）を与えるために、第５薄膜トランジスタＴ５及び第６薄膜トランジスタＴ６のゲートに逆方向走査制御信号Ｄ２Ｕを与えている。
【0037】
第ＮステージのＱ点制御回路３０２は、第７薄膜トランジスタＴ７、第８薄膜トランジスタＴ８、及び第９薄膜トランジスタＴ９を含む。第７薄膜トランジスタＴ７は、そのゲートに第Ｎ−２ステージのクロック信号ＣＫ（Ｎ−２）が与えられ、そのドレインには、順方向走査期間に第Ｎ−２ステージの走査信号Ｇ（Ｎ−２）が与えるか、又は逆方向走査期間に第Ｎ＋２ステージの走査信号Ｇ（Ｎ＋２）が与えられ、そのソースがＱ点に接続される。第８薄膜トランジスタＴ８は、そのゲートに第Ｎ−２ステージの走査信号Ｇ（Ｎ−２）が与えられ、そのドレインがＰ点に接続され、そのソースにローレベル信号が与えられる。第９薄膜トランジスタＴ９は、そのゲートが第８薄膜トランジスタＴ８のドレインに接続され、そのドレインが第７薄膜トランジスタＴ７のソースに接続され、そのソースにローレベル信号が与えられる。
【0038】
第ＮステージのＰ点制御回路３０３は、第１０薄膜トランジスタＴ１０及び第１１薄膜トランジスタＴ１１を含む。第１０薄膜トランジスタＴ１０は、そのゲートに順方向走査期間に第Ｎ＋１ステージのクロック信号ＣＫ（Ｎ＋１）が与えられるか、又は逆方向走査期間に第Ｎ−２ステージのクロック信号ＣＫ（Ｎ−１）が与えられ、そのドレインにハイレベル信号が与えられ、そのソースがＰ点に接続される。第１１薄膜トランジスタＴ１１は、そのゲートがＱ点に接続され、そのドレインがＰ点に接続され、そのソースにローレベル信号が与えられる。
【0039】
第ＮステージのＰ点制御回路３０３は、第１２薄膜トランジスタＴ１２をさらに含んでもよい。第１２薄膜トランジスタＴ１２は、そのゲートに第１オン信号Ｇａｓ１が与えられ、そのドレインがＰ点に接続され、そのソースにローレベル信号が与えられる。
【0040】
第Ｎステージの出力回路３０４は、第１３薄膜トランジスタＴ１３及び第１４薄膜トランジスタＴ１４を含む。第１３薄膜トランジスタＴ１３は、そのゲートがＱ点に接続され、そのドレインに第Ｎステージのクロック信号ＣＫ（Ｎ）が与えられ、そのソースが第Ｎステージの走査線Ｇ（Ｎ）に接続される。第１４薄膜トランジスタＴ１４は、そのゲートがＰ点に接続され、そのドレインが第Ｎステージの走査線Ｇ（Ｎ）に接続され、そのソースにローレベル信号が与えられる。
【0041】
図４では、Ｈはハイレベル信号を表し、Ｌはローレベル信号を表す。
【0042】
具体的には、順方向走査期間において、Ｕ２Ｄはハイレベルであり、Ｄ２Ｕはローレベルである。それにより、第３薄膜トランジスタＴ３及び第４薄膜トランジスタＴ４は導通し、第５薄膜トランジスタＴ５及び第６薄膜トランジスタＴ６はオフされて、第ＮステージのＱ点３０２及び第ＮステージのＰ点制御回路３０３に第Ｎ−２ステージの走査線Ｇ（Ｎ−２）及び第Ｎ＋１ステージのクロック信号ＣＫ（Ｎ＋１）を導入する。他の実施形態では、例えば、逆方向走査期間において、Ｕ２Ｄはローレベルであり、Ｄ２Ｕはハイレベルである。それにより、第３薄膜トランジスタＴ３及び第４薄膜トランジスタＴ４はオフされ、第５薄膜トランジスタＴ５及び第６薄膜トランジスタＴ６は導通して、第ＮステージのＱ点３０２及び第ＮステージのＰ点制御回路３０３に第Ｎ＋２ステージの走査線Ｇ（Ｎ＋２）及び第Ｎ−１ステージのクロック信号ＣＫ（Ｎ−１）を導入する。
【0043】
同時に、図５を参照すると、本発明のＧＯＡ回路の第２実施形態の回路タイミング図である。以下では、順方向走査を例として、本回路の実施形態について具体的に説明する。第１動作区間、即ち、ａｌｌ ｇａｔｅ ｏｎ動作期間において、ａｌｌ ｇａｔｅ ｏｎ動作期間の開始段階で、Ｇａｓ１信号はハイレベルである。第１薄膜トランジスタＴ１が導通すると、第Ｎステージの走査線Ｇ（Ｎ）にハイレベル信号が入力され、それにより、各画素中のＴＦＴがオンされる。この段階で、画素の信号線にタッチ信号が導入されて、いつでも黒画面から表示画面をウェイクアップするようにする。ウェイクアップ後に、画素の信号線にローレベル（即ち、黒電圧）が導入され、画素点で放電することによって、画素点の残留電荷が除去される。具体的には、ａｌｌ ｇａｔｅ ｏｎ動作期間において、Ｇａｓ１信号が第Ｎステージの走査線Ｇ（Ｎ）に直接導入されるため、第Ｎステージの走査駆動回路の動作に関わらず、第Ｎステージの走査線Ｇ（Ｎ）はハイレベル信号を出力する。
【0044】
第２動作区間、即ち、リセット区間において、Ｇａｓ１信号はローレベルであり、第１薄膜トランジスタＴ１はオフされ、Ｇａｓ２信号はハイレベルである。第２薄膜トランジスタＴ２が導通すると、第Ｎステージの走査線Ｇ（Ｎ）にローレベル信号が入力されて、各画素中のＴＦＴがオフされ、第Ｎステージの走査線Ｇ（Ｎ）の出力信号のリセットが実現される。具体的には、リセット区間において、ローレベル信号Ｌは第Ｎステージの走査線Ｇ（Ｎ）に直接導入されるため、第Ｎステージの走査駆動回路の動作に関わらず、第Ｎステージの走査線Ｇ（Ｎ）はローレベル信号を出力する。
【0045】
第３動作区間、即ち、通常の表示区間において、Ｇａｓ１信号及びＧａｓ２信号はいずれもローレベルであり、第１薄膜トランジスタＴ１及び第２薄膜トランジスタＴ２はいずれもオフされ、第Ｎステージの走査線Ｇ（Ｎ）が出力される信号は第Ｎステージのカスケード伝送回路３０１、第ＮステージのＱ点制御回路３０２、第ＮステージのＰ点制御回路３０３及び第Ｎステージの出力回路３０４により決定される。
【0046】
具体的には、第Ｎ−２ステージのクロック信号ＣＫ（Ｎ−２）がハイレベルであり、第Ｎ＋１ステージのクロック信号ＣＫ（Ｎ＋１）がローレベルであり、Ｇ（Ｎ−２）がハイレベルである場合、第８薄膜トランジスタＴ８は導通し、Ｐ点はローレベルとなり、それにより第１４薄膜トランジスタＴ１４はオフされる。このとき、第７薄膜トランジスタＴ７は導通し、Ｑ点はハイレベルとなり、第１３薄膜トランジスタＴ１３は導通し、第Ｎステージのクロック信号ＣＫ（Ｎ）、即ち、ローレベル信号は第Ｎステージの走査線Ｇ（Ｎ）に導入される。
【0047】
第Ｎ−２ステージのクロック信号ＣＫ（Ｎ−２）がローレベルであり、第Ｎ＋１ステージのクロック信号ＣＫ（Ｎ＋１）がローレベルであり、Ｇ（Ｎ−２）がローレベルである場合、第７薄膜トランジスタＴ７及び第８薄膜トランジスタＴ８はいずれもオフされ、Ｑ点及びＰ点のレベルはそのまま維持され、即ち、Ｑ点は依然としてハイレベルであり、Ｐ点は依然としてローレベルである。第Ｎステージのクロック信号ＣＫ（Ｎ）、即ち、ローレベル信号は第Ｎステージの走査線Ｇ（Ｎ）に導入される。
【0048】
第Ｎ−２ステージのクロック信号ＣＫ（Ｎ−２）がローレベルであり、第Ｎ＋１ステージのクロック信号ＣＫ（Ｎ＋１）がローレベルであり、Ｇ（Ｎ−２）がローレベルである場合、第７薄膜トランジスタＴ７及び第８薄膜トランジスタＴ８はいずれもオフされ、Ｑ点及びＰ点のレベルはそのまま維持され、即ち、Ｑ点は依然としてハイレベルであり、Ｐ点は依然としてローレベルである。第Ｎステージのクロック信号ＣＫ（Ｎ）、即ち、ハイレベル信号は第Ｎステージの走査線Ｇ（Ｎ）に導入され、本ステージの出力が完了する。
【0049】
従来技術とは異なり、本実施方式では、ＧＯＡ回路の各ステージのＧＯＡユニットの第Ｎステージの走査線Ｇ（Ｎ）に、第１スイッチ回路及び第２スイッチ回路が追加される。該第１スイッチ回路は、表示パネルが表示される前に、各ステージのＧＯＡユニットの第Ｎステージの走査線Ｇ（Ｎ）にハイレベル信号を導入するために使用される。該第２スイッチ回路は、第Ｎステージの走査線Ｇ（Ｎ）にローレベル信号を導入した後、画素容量内の残留電荷を除去して、Ａｌｌ Ｇａｔｅ Ｏｎ機能を実現するために使用される。これは、ディスプレイが黒画面からウェイクアップする際の漏電を防止するのに有利であり、同時に、回路の安定性を向上させている。
【0050】
図６を参照すると、本発明のＧＯＡ回路の駆動方法の一実施形態のフローチャートである。該方法は、上記各実施形態のＧＯＡ回路に使用され、ステップ６０１及びステップ６０２を含む。ステップ６０１では、各ステージのＧＯＡユニットの第１スイッチ回路をオンし、各ステージの走査線にオン信号を導入して、各ステージの走査線に接続された画素中の薄膜トランジスタを導通させる。
【0051】
ステップ６０２では、各ステージのＧＯＡユニットのスイッチ回路をオフし、第１ステージのＧＯＡユニット又は最終ステージのＧＯＡユニットから走査を開始する。
【0052】
この実施形態は、上述した各ＧＯＡ回路に基づく駆動方法であり、その実施形態は、上述した各実施形態を参照するものであり、ここでは再度詳述しない。
【0053】
図７を参照すると、本発明の液晶ディスプレイの一実施形態の構造模式図である。この液晶ディスプレイは、表示パネル７０１及びバックライト７０２を含み、表示パネル７０１はＧＯＡ回路を含む。このＧＯＡ回路は、上述した各実施形態のＧＯＡ回路と同様なものであり、その具体的な実施形態は同様であり、ここでは再度詳述しない。
【0054】
以上の説明は本発明に係る実施形態にすぎず、本発明の保護範囲を制限するものではない。本発明の明細書及び添付図面によって作成したすべての同等構造又は同等フローの変更を、直接又は間接的に他の関連する技術分野に実施することは、いずれも同じ理由により本発明の保護範囲内に含まれるべきである。