特許 6556082 レーダ信号の処理方法及び処理装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6556082

(24)【登録日】2019年7月19日

(45)【発行日】2019年8月7日

(54)【発明の名称】レーダ信号の処理方法及び処理装置

(51)【国際特許分類】

   G01S 7/35 20060101AFI20190729BHJP

   G01S 13/34 20060101ALI20190729BHJP

   G01S 13/93 20060101ALI20190729BHJP

   G06F 13/28 20060101ALI20190729BHJP

【ＦＩ】

   G01S7/35

   G01S13/34

   G01S13/93 220

   G06F13/28 310E

   G06F13/28 310J

【請求項の数】13

【外国語出願】

【全頁数】16

(21)【出願番号】特願2016-62424(P2016-62424)

(22)【出願日】2016年3月25日

(65)【公開番号】特開2016-188859(P2016-188859A)

(43)【公開日】2016年11月4日

【審査請求日】2016年3月25日

(31)【優先権主張番号】10 2015 104 776.4

(32)【優先日】2015年3月27日

(33)【優先権主張国】DE

【前置審査】

(73)【特許権者】

【識別番号】599158797

【氏名又は名称】インフィニオン テクノロジーズ アクチエンゲゼルシャフト

【氏名又は名称原語表記】Ｉｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ

(74)【代理人】

【識別番号】100114890

【弁理士】

【氏名又は名称】アインゼル・フェリックス＝ラインハルト

(74)【代理人】

【識別番号】100165940

【弁理士】

【氏名又は名称】大谷 令子

(74)【代理人】

【識別番号】100098501

【弁理士】

【氏名又は名称】森田 拓

(74)【代理人】

【識別番号】100116403

【弁理士】

【氏名又は名称】前川 純一

(74)【代理人】

【識別番号】100135633

【弁理士】

【氏名又は名称】二宮 浩康

(74)【代理人】

【識別番号】100162880

【弁理士】

【氏名又は名称】上島 類

(72)【発明者】

【氏名】ディアン トレスナ ヌグラハ

(72)【発明者】

【氏名】アンドレ ロジェ

(72)【発明者】

【氏名】ロマン イニアス

【審査官】 渡辺 慶人

(56)【参考文献】

【文献】 特開２０１５−００７６２７（ＪＰ，Ａ）

【文献】 特開２０００−３１４７７３（ＪＰ，Ａ）

【文献】 特開２０１２−１６００９２（ＪＰ，Ａ）

【文献】 特開昭５７−１７１２７６（ＪＰ，Ａ）

【文献】 特開２０１３−０８９０２３（ＪＰ，Ａ）

【文献】 欧州特許出願公開第０２７２５４９８（ＥＰ，Ａ２）

【文献】 特開２００５−１５６１９７（ＪＰ，Ａ）

【文献】 特開平０９−０４３３４３（ＪＰ，Ａ）

【文献】 特開２００３−２８０９８２（ＪＰ，Ａ）

【文献】 特開２００５−３０１６６５（ＪＰ，Ａ）

【文献】 中島耕太、外５名，“配列転置データ転送を高速化する１０Ｇｂ Ｅｔｈｅｒｎｅｔインタフェースカードの設計”，先進的計算基盤システムシンポジウム ＳＡＣＳＩＳ２００６ 論文集，社団法人情報処理学会，２００６年 ５月２２日，Vol.2006, No.5，p.127-134

(58)【調査した分野】（Int.Cl.，ＤＢ名）

ＩＰＣ Ｇ０１Ｓ ７／００ − ７／４２

７／５２ − ７／６４

１３／００ − １３／９５

１５／００ − １５／９６

Ｇ０６Ｆ １３／２０ − １３／３７８

(57)【特許請求の範囲】

【請求項1】

レーダ信号を処理するための装置であって、前記装置は、
・サンプリングデータを含むメモリと、
・前記メモリから前記サンプリングデータを読み出すＤＭＡエンジンと、
・バッファと、
・処理段と、
を含み、
・前記ＤＭＡエンジンは、
・少なくとも１つのＦＩＦＯメモリを含み、
・前記ＦＩＦＯメモリに対し、少なくとも２つのデータエントリを含む読み出しアクセスを実行し、
・前記ＦＩＦＯメモリ内の行が前記バッファ内の列になるように、前記少なくとも２つのデータエントリを記憶させることにより、前記バッファを充填する、
ように構成されており、
・前記処理段は、前記バッファに記憶されたデータを処理するように構成されており、
・前記処理段の出力は、前記サンプリングデータを読み出した前記メモリの同一アドレスに書き込まれる、
装置。

【請求項2】

前記処理段は、
・ＦＦＴ処理段、
・ウィンドウィング段、
・ビーム成形段、
・コヒーレント積分を行う処理段、
・ノンコヒーレント積分を行う処理段、
・局所最大値探索を実施する処理段、
・統計値を供給する処理段、
のうちの少なくとも１つを含む、
請求項１記載の装置。

【請求項3】

前記ＤＭＡエンジンは、入力ＤＭＡエンジンと出力ＤＭＡエンジンとを含み、
前記バッファは、入力バッファと出力バッファとを含み、
前記入力ＤＭＡエンジンは、
・前記ＦＩＦＯメモリに対し、少なくとも２つのデータエントリを含む読み出しアクセスを実行し、
・前記少なくとも２つのデータエントリを並べ替えることにより、前記入力バッファを充填する、
ように構成されており、
前記処理段は、前記入力バッファに記憶されたデータを処理し、前記処理段の結果を前記出力バッファに書き込むように構成されており、
前記出力ＤＭＡエンジンは、
・前記ＦＩＦＯメモリへの書き込みアクセスを実行し、前記出力バッファからの少なくとも２つのデータエントリを、前記ＦＩＦＯメモリへ記憶させるように構成されている、
請求項１記載の装置。

【請求項4】

前記ＦＩＦＯメモリを含む、
請求項１記載の装置。

【請求項5】

レーダ信号を処理するための方法であって、前記方法は、
ａ）メモリからサンプリングデータを読み出すとともに、ＦＩＦＯメモリに対し、少なくとも２つのデータエントリを含む読み出しアクセスを実行するステップと、
ｂ）前記ＦＩＦＯメモリ内の行がバッファ内の列になるように、前記少なくとも２つのデータエントリを記憶させることにより、前記バッファを充填するステップと、
ｃ）処理段により前記バッファの内容を処理するステップと、
を含み、
・前記処理段の出力は、前記サンプリングデータを読み出した前記メモリの同一アドレスに書き込まれる、
方法。

【請求項6】

前記ステップａ）および前記ステップｂ）は、出口条件がマッチするまで処理される１つのループの一部分である、
請求項５記載の方法。

【請求項7】

前記出口条件は、
・ランプの個数、
・アンテナの個数、
・サンプルの個数、
のうち少なくとも１つに基づく、
請求項６記載の方法。

【請求項8】

前記ステップａ）および前記ステップｂ）を、ＤＭＡエンジンにより実行する、
請求項５記載の方法。

【請求項9】

前記方法は、
ｄ）前記処理段の結果を出力バッファに書き込むステップと、
ｅ）前記ＦＩＦＯメモリへの書き込みアクセスを実施し、前記出力バッファからの少なくとも２つのデータエントリを前記ＦＩＦＯメモリに記憶させるステップと、
をさらに含む、
請求項５記載の方法。

【請求項10】

前記ステップｅ）をＤＭＡエンジンにより実行する、
請求項９記載の方法。

【請求項11】

レーダ信号を処理するための装置であって、前記装置は、
・サンプリングデータを含むメモリと、
・前記メモリから前記サンプリングデータを読み出すとともに、ＦＩＦＯメモリに対し、少なくとも２つのデータエントリを含む読み出しアクセスを実行する手段と、
・前記ＦＩＦＯメモリ内の行がバッファ内の列になるように、前記少なくとも２つのデータエントリを記憶させることにより、前記バッファを充填する手段と、
・処理段によりバッファの内容を処理する手段と、
を含み、
・前記処理段の出力は、前記サンプリングデータを読み出した前記メモリの同一アドレスに書き込まれる、
装置。

【請求項12】

ディジタル処理装置のＦＩＦＯメモリにダイレクトにロード可能なコンピュータプログラムであって、
前記コンピュータプログラムは、請求項５記載の方法のステップを実行するためのソフトウェアコード部分を含む、
コンピュータプログラム。

【請求項13】

請求項１記載の少なくとも１つの装置を含む、
レーダシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、レーダの応用に関するものであり、詳しくは、例えば少なくとも１つのアンテナを介して、少なくとも１つのレーダセンサにより取得されたレーダ信号を処理するための効率的な手法に関する。この関係でレーダ信号の処理においては、特にセンサ又はアンテナにより受信されたレーダ信号について言及する。

【背景技術】

【0002】

車両においては、種々の用途のために様々なレーダのバリエーションが利用されている。例えば、死角検出（駐車支援、歩行者保護、対面交通）、衝突軽減、車線変更支援、及び適応型クルーズコントロールのために、レーダを利用することができる。レーダ機器に関する数多くの使用事例のシナリオは、種々の方向（例えば後方、側方、前方）、変動する角度（例えば方位角）、及び／又は種々の距離（短距離、中距離、又は長距離）を対象とすることができる。例えば適応型クルーズコントロールは、±１８°の方位角を利用することができ、レーダ信号が車両前部から送出され、これによって数１００メートルまでの検出距離が可能となる。

【0003】

レーダ源は信号を送出し、センサは帰還信号を検出する。送出された信号と検出された信号との間の周波数シフト（これは例えばレーダ信号を送出する移動中の車両に起因する）を利用して、送出された信号の反射に基づき情報を取得することができる。センサにより取得された信号のフロントエンド処理として、高速フーリエ変換（ＦＦＴ）を挙げることができ、この処理を行った結果、信号スペクトルを得ることができ、即ち周波数に関して分布した信号を得ることができる。信号の振幅によってエコーの大きさを表すことができ、この場合、ピークによって、検出する必要のあるターゲットを表すことができ、これが後続処理に用いられて、例えば前方を移動中の他の車両に基づき車両速度が調節される。

【発明の概要】

【課題を解決するための手段】

【0004】

第１実施形態は、レーダ信号を処理するための装置に関する。この装置は、
・ＤＭＡエンジンと、
・バッファと、
・処理段と
を含み、
・ＤＭＡエンジンは、
・メモリに対し、少なくとも２つのデータエントリを含む読み出しアクセスを実行し、
・少なくとも２つのデータエントリの並べ替えにより、バッファを充填する
ように構成されており、
・処理段は、バッファに記憶されたデータを処理するように構成されている。

【0005】

第２実施形態は、レーダ信号を処理するための方法に関する。この方法は、
ａ）メモリに対し、少なくとも２つのデータエントリを含む読み出しアクセスを実行するステップと、
ｂ）少なくとも２つのデータエントリを並べ替えることにより、バッファを充填するステップと、
ｃ）処理段によりバッファの内容を処理するステップと
を含む。

【0006】

第３実施形態は、レーダ信号を処理するための装置に関する。この装置は、
・メモリに対し、少なくとも２つのデータエントリを含む読み出しアクセスを実行する手段と、
・少なくとも２つのデータエントリを並べ替えることにより、バッファを充填する手段と、
・処理段によりバッファの内容を処理する手段と
を含む。

【0007】

第４実施形態は、ディジタル処理装置のメモリにダイレクトにロード可能なコンピュータプログラム製品に関する。このコンピュータプログラム製品は、既述の方法のステップを実行するためのソフトウェアコード部分を含む。

【0008】

第５実施形態は、既述の少なくとも１つの装置を含むレーダシステムに関する。

【0009】

次に、図面を参照しながら実施形態について例示する。図面は基本原理を例示するために用いられており、したがって基本原理を理解するのに必要な観点だけしか描かれていない。なお、これらの図面は正確な縮尺で描かれているわけではない。さらにこれらの図面において、同じ構成部材には同じ参照符号が付されている。

【図面の簡単な説明】

【0010】

【図1】レーダ信号を送出し帰還レーダ信号を受信するレーダシステムの一例を含む概略図

【図2】複数のランプから成るランプ信号を略示した図

【図3】レーダ信号処理装置の概略図

【図4】アンテナごと及びランプごとのデータエントリとともにメモリアロケーションを例示した図

【図5】（複数のランプにわたる）アンテナＡのデータへの２５６ビットの読み出しアクセスを示す図であって、入力バッファが転置されたデータによってどのように充填されるのかを示す図

【発明を実施するための形態】

【0011】

レーダ処理環境において、レーダ源は信号を送出し、センサは帰還信号を検出する。少なくとも１つのアンテナによって、特に複数のアンテナによって、帰還信号を時間領域で取得することができる。ついで高速フーリエ変換（ＦＦＴ）を実施することにより、帰還信号を周波数領域に変換することができ、その結果、信号スペクトル即ち周波数に関して分布した信号を得ることができる。この場合、周波数ピークを利用して、可能性のあるターゲットを例えば車両の移動方向に沿って検出することができる。

【0012】

数値計算アルゴリズム又は専用ハードウェアによって、離散フーリエ変換（ＤＦＴ）をコンピュータにおいて実現することができる。この種のインプリメンテーションにおいて、ＦＦＴアルゴリズムを利用してもよい。したがって用語「ＦＦＴ」及び「ＤＦＴ」を、相互に入れ替え使用することができる。

【0013】

ここで挙げる実施例によれば特に、複数のアンテナを介して測定される帰還信号の方位角を効率的に求めることができる。

【0014】

図１には、レーダ信号１０２を送出し帰還レーダ信号１０３を受信するレーダシステム１０１の一例を含む概略図が示されている。レーダシステム１０１は帰還レーダ信号１０３に基づき、距離１０４と速度１０５と方位角１０６とを検出する。

【0015】

複数の受信アンテナを使用することにより、受信した帰還レーダ信号１０３の位相差を利用し、第３段のＦＦＴを介して、方位角１０６を求めることができる。受信した帰還レーダ信号（例えば反射した送出レーダ信号）１０３に基づき、第１段のＦＦＴを利用して、距離１０４が求められ、距離１０４に基づき第２段のＦＦＴを利用して、速度１０５が求められ、速度１０５に基づき第３段のＦＦＴを利用して、上述の方位角１０６が求められる。

【0016】

１つの実施形態のシナリオによれば、送出されるレーダ信号１０２を、例えば１つの対象物体に向けられた２つの送信機アンテナから発せられるものとすることができる。信号１０２は対象物体において反射し、方位角に応じてそれぞれ異なる位相ポジションで、複数（例えば４つ）の受信アンテナに到達する。したがって、この１つの対象物体と送信機アンテナと受信機アンテナとの間の距離は、それぞれ異なると想定できる。

【0017】

図２には、複数のランプ２０１から成る１つのランプ信号が略示されている。この場合、各ランプ２０１は予め定められた期間を有することができ、この期間中、送出されるレーダ信号の周波数を変化させ、例えば上昇させる。換言すれば、各ランプ２０１は、周波数が上昇する信号を有することができ、一連のランプによって、送信機アンテナを介して送出されるレーダ信号を決定することができる。

【0018】

送出されたレーダ信号は、（遠方の）対象物体において反射し、レーダ信号の反射が、受信アンテナにおいて受信されてサンプリングされる。

【0019】

したがって各アンテナにおいて、各ランプ２０１に応じてＮ個のサンプルが検出され、この場合、Ｍ個の複数のランプによって、全体としてアンテナごとにＮ×Ｍ個のサンプルが得られることになる。これらのサンプルを生データと呼ぶこともでき、これらのサンプルは処理段例えばＦＦＴ段において処理される。

【0020】

ここで言及するレーダ信号には、少なくとも１つの受信アンテナにおいて受信された生データ、暫定的な処理結果、及び／又は、最終的な結果、例えばＦＦＴ処理後の結果、を含めることができる。この種のレーダデータを、以下の次元で構造化することができる。即ち、ランプごと、アンテナごと、捕捉ごとに構造化することができる。

【0021】

図３には、レーダ信号処理装置の概略図が示されており、この装置には、メモリ３０１（サンプリングされたレーダデータを含むレーダメモリとすることができる）と、ＤＭＡエンジン３０２（DMA: direct memory access）と、入力バッファ３０３と、処理段３０４とが含まれている。

【0022】

データは、ＤＭＡエンジン３０２を介してメモリ３０１から読み出され、入力バッファ３０３に記憶される。処理段３０４は、入力バッファ３０３に記憶されたデータを利用して、効率的にオペレーションを実施する。処理段３０４を、入力バッファ３０３に記憶された複数のデータに対し線形処理を実施するように構成することができる。例えば処理段３０４をＦＦＴ処理段とすることができ、この処理段は、２５６個の複数のサンプルに関するＦＦＴの結果を送出し、それらは入力バッファ３０３により処理された線形順序で供給される。

【0023】

なお、ここで述べておくと、処理段３０４を以下のうちのいずれかとすることができる。即ち、第１のＦＦＴ処理段、第２のＦＦＴ処理段、第３のＦＦＴ処理段、第４のＦＦＴ処理段、ウィンドウィング段、ビーム成形段、コヒーレント積分を行う処理段、ノンコヒーレント積分を行う処理段、局所最大値探索を実施する処理段、又は統計値を供給する処理段。

【0024】

さらにここで述べておくと、２つ以上の入力バッファ３０３を設けてもよい。この場合、少なくとも２つの入力バッファへ交互に供給されたデータに基づき、処理段３０４を動作させることができる。

【0025】

オプションとして入力バッファ３０３を、ＤＭＡエンジン３０２又は処理段３０４の一部分としてもよい。入力バッファ３０３を、１つの別個のメモリとしてもよい。

【0026】

ＤＭＡエンジン３０２は特に、少なくとも１つのＦＩＦＯメモリ３０５（FIFO: first-in-first-out）を有することができる。したがってＤＭＡエンジン３０２によって、メモリ３０１から読み出されたデータを入力バッファ３０３へ供給することに関して、つまりは処理段３０４によって効率的に処理することに関して、高度のフレキシビリティが得られるようになる。例えば、ＤＭＡエンジン３０２のＦＩＦＯメモリ３０５を充填する際に、又は入力バッファ３０３を充填する際に、データの転置を実施することができる。

【0027】

処理段３０４における計算結果を、任意のメモリに記憶させることができる。図３にも示した１つの実施形態によれば、それらの結果をメモリ３０１に記憶させることができる。特に１つのオプションとして挙げることができるのは、それらの結果が得られるように処理されたデータを読み出したメモリ３０１内のロケーションに記憶することである。したがってこの場合、処理段によって充填される少なくとも１つの出力バッファ３０６が設けられている。ＤＭＡエンジン３０７は、ＤＭＡエンジン３０２に関して説明したＦＩＦＯコンセプトを利用したＦＩＦＯメモリ３０８を含むことができ、出力バッファ３０６からメモリ３０１へデータを書き戻すために用いられる。

【0028】

ここで述べておくと、ＤＭＡエンジン３０２を入力ＤＭＡエンジンとみなすことができ、ＤＭＡエンジン３０７を出力ＤＭＡエンジンとみなすことができる。両方のＤＭＡエンジン３０２，３０７を組み合わせて、ＤＭＡ（入力及び出力）機能が組み合わせられた１つのブロック３０９を形成することができる。

【0029】

さらに述べておくと、処理段３０４の出力を、個々の入力を読み出したメモリ３０１のまったく同じロケーション（アドレス）に書き込むことができる。このことはレーダの用途に関して効率的になり得るものである。このような用途において、例えば生データは第１段のＦＦＴデータの計算にしか必要とされない（つまり生データは決して再利用されない）。このため、第１段のＦＦＴの結果によって生データが上書きされる。したがってこれを、より高い段のＦＦＴ計算のために適用することができる。さらに１つのオプションとして、メモリ３０１においてデータを上書きせず、特に処理段３０４による計算結果が、メモリ３０１の異なるアドレスに書き込まれる。

【0030】

図４には、メモリ３０１（又はその少なくとも一部）のアロケーションが例示されている。メモリ内の各エントリ（この実施例では例えば６４ビット値）によって、第１段のＦＦＴの結果が表されている。図４において使用されているエントリの参照符号を、以下のように解釈することができる。即ち、
・最初の文字（Ａ〜Ｄ）は受信アンテナを表し、この実施例では４つの受信アンテナが用いられている。
・最初の数字はランプの番号（０〜４）を表し、この実施例では全部でＭ＝５個のランプが用いられている。
・２番目の数字は（アンテナごとの各ランプ内での）サンプルの番号を表し、各ランプを例えば８個、１６個、３２個、６４個、１２８個又は２５６個のサンプルによってサンプリングすることができる。

【0031】

メモリ３０１に記憶された第１段のＦＦＴデータに対し、第２段のＦＦＴが実施される。しかしながら、このような第２段のＦＦＴを効率的な手法で実施するためには、第２段のＦＦＴに属するデータを、処理段３０４へ線形で供給する必要がある。この目的で、メモリ３０１はＤＭＡエンジン３０２によってアクセスされ、第２段のＦＦＴを（処理段３０４によって）効率的に実施するために必要とされる線形のデータが、入力バッファ３０３に供給される。

【0032】

メモリ３０１に対する読み出しアクセスは、所定の幅（例えば２５６ビット）で実施され、図４に示した実施例ではこれによって、メモリ内の（各々６４ビットの）４つのエントリが読み出されることになる。これら４つのエントリはＦＩＦＯメモリ３０５に読み出され、転置された形式で入力バッファ３０３に記憶される。オプションとしてこのような転置を、メモリ３０１からＦＩＦＯメモリ３０５を充填する際に実施してもよい。

【0033】

図５には、（ランプ全体にわたる）アンテナＡのデータへの２５６ビット読み出しアクセスが描かれており、入力バッファ３０３がどのように充填されて、転置されたデータが供給されるのか、が示されている。この実施例によればＦＩＦＯメモリ３０５は、各々２５６ビットのサイズの４つのＦＩＦＯセルを有することができる。つまりメモリ３０１に対する４つの読み出しアクセスの内容を、（フレーム５０１によって表された）ＦＩＦＯメモリ３０５に記憶することができる。ＦＩＦＯメモリ３０５の個々のＦＩＦＯセルは、図５に示されているようにして処理される。この場合、第１のＦＩＦＯセルは、エントリＡ００，Ａ０１，Ａ０２，Ａ０３を含んでいる。これらのエントリは、転置された形式で入力バッファ３０３に書き込まれる（つまりＦＩＦＯセルの行は入力バッファ３０３の列になる）。ＦＩＦＯメモリ３０５の次の行が処理された後、付加的な行をメモリ３０１からＦＩＦＯメモリ３０５に追加して読み出すことができる（即ちフレーム５０１は１行下に移動する）。このアプローチは、入力バッファ３０３が充填されるまで続けられる。処理段３０４は、入力バッファ３０３をラインごとに効率的に処理するように構成されている。したがってＦＩＦＯメモリ３０５は、処理段３０４における効率的な処理がサポートされるように、入力バッファ３０３を充填するために使用される。

【0034】

なお、空のエントリを充填するために、ゼロパディングを使用することができる。図４及び図５の実施例の場合、５つのランプだけしか利用できないのに対し、処理段３０４によって８つの値が処理される。このケースでは、残りの３つのエントリに対してゼロパディングを使用することができる。

【0035】

メモリ３０１に対する読み出しアクセスを、後続のエントリ又は予め定められたオフセットを有するエントリを対象にすることができる。

【0036】

図４の実施形態の場合、入力バッファ３０３は、第２段のＦＦＴを処理段３０４において効率的に実施できるように、メモリ３０１からのエントリによって充填される。これを、レーダデータの速度計算の一部分とすることができる。２５６ビット幅の読み出しオペレーションによって、メモリ３０１の４つのエントリが、
・アンテナＡ〜Ｄごとに
・ランプ０〜４ごとに
読み出される。

【0037】

この場合、ベースアドレスは（４だけインクリメントされて）変更され、後続の２５６ビット幅の読み出しオペレーションが、次の４つのエントリに対して行われ、上述したものと同様のメカニズムが適用される（即ちアンテナごと、ランプごと）。

【0038】

さらに１つのオプションとして、すべてのランプを処理するのではなく、その代わりにｎ番目のランプだけを処理する。

【0039】

別のオプションとして、例えば角度計算の目的で、すべてのアンテナを処理してもよい。即ち、２５６ビット幅の読み出しオペレーションが、メモリ３０１の４つのエントリに対し、
・ランプ０〜４ごとに
・アンテナＡ〜Ｄごとに
行われる。

【0040】

次に、上述のようにベースアドレスを適合させて、メモリ３０１から次のエントリセットを読み出すことができる。

【0041】

特にここで挙げた解決手法によって、ワイドなメモリアクセスを効率的に利用できるようになり、この場合、２つ以上のオペランド（エントリ）がメモリアクセスごとに読み出される。特にこれは、オペランドの読み出しがメモリの同じロケーションに書き戻されることになるケースで適用される。これは、ＥＣＣ保護されたロケーション（ECC: Error Correcting Code）であるメモリロケーションへの読み出し、変更及び書き込みのオペレーションを避けなければならないケースにおいて、有利なものとなる可能性がある。

【0042】

処理段３０４は、メモリ３０１に記憶されたレーダデータに対し、分散されたアクセスを必要とする。この場合、分散されたアクセスを行うための多くの動機が存在する可能性がある。一例として第２段のＦＦＴは、この第２段のＦＦＴを１つの処理段として効率的に動作させることができるように、線形手法ではまだ順番ではない入力オペランドを、メモリから必要とする。特定の個数の入力オペランド例えば２５６個の入力オペランドを、バッファを介して連続的に供給すれば、処理段の時間効率を最大にすることができる一方、メモリ全体にわたり分散されたアドレスに向けられた単一の読み出しオペレーション、及びそれら単一の読み出し結果の処理を、処理段が行うとしたならば、かなり非効率的になってしまう。

【0043】

１回の読み出しオペレーションを介して取得されるすべてのオペランドが使われて、それらのオペランドを破棄しなくてもよいように、ここで述べたメモリアクセスを有利な手法で最適化することができる。さらに別の利点は、全幅のメモリ書き込み転送が使用されることであり、これはＥＣＣを利用する場合に特に有利である。

【0044】

ここで示した実施例によれば、メモリから複数のオペランドを読み出すことができ、処理段の結果をメモリのその部分（或いは別の選択肢として、そのメモリの別の部分又は別個のメモリ）に書き込むことができる。したがってここで示したアプローチによれば、少なくとも１つのメモリを処理段と組み合わせて利用した場合に、最大限のフレキシビリティを得ることができる。

【0045】

例えば、アドレスＤｅｓｔを次式に基づき計算することができる。
Ｄｅｓｔ＝Ｂａｓｅ＋Ｃ_Ｓ・Ｏ_Ｓ＋Ｃ_Ｒ・Ｏ_Ｒ＋Ｃ_Ａ・Ｏ_Ａ
ただし、
Ｂａｓｅはベースアドレス、
Ｃはカウンタ、
Ｏはオフセット、
Ｓはサンプル（又はｂｉｎ）ループへの参照、
Ｒは内側ループへの参照、このループはアンテナループ又は他の任意のループとして利用可能、
Ａは外側ループへの参照、このループはランプループ又は他の任意のループとして利用可能。

【0046】

したがってアドレスＤｅｓｔは、ベースアドレスＢａｓｅと３つのループ即ちサンプルループとランプループとアンテナループとの組み合わせに基づき決定される。各ループは、カウンタとオフセットとを含む。

【0047】

ＤＭＡエンジンは、メモリからの全幅のデータ読み出しオペレーション及び／又はメモリへの全幅のデータ書き込みオペレーションをサポートするために、ＦＩＦＯメモリを有することができる。

【0048】

データ読み出しにおける転置オペレーションを、メモリからレーダデータを読み出してＦＩＦＯメモリに書き込むときに、又はバッファを充填するときに、実行することができる。また、反転転置オペレーションを、ＦＩＦＯメモリの充填又はバッファの充填によって、レーダデータをメモリに書き込む前に、実行することができる。

【0049】

以前に読み出されたロケーションと同じロケーションに結果を書き戻すために、出力ＤＭＡエンジンは、入力ＤＭＡエンジンのために用いられたアドレッシングシーケンスを複製することができる。このことによって、メモリスペースが効率的に活用される。ＤＭＡエンジンは、少なくとも１つのＦＩＦＯメモリを有することができ、特に少なくとも１つのＦＩＦＯセルを有することができる。

【0050】

特にここで説明した実施例によれば、（複数のＦＩＦＯセルを含む）少なくとも１つのＦＩＦＯメモリを利用するＤＭＡエンジンが提案される。少なくとも１つのＦＩＦＯメモリを、ＤＭＡエンジンと接続することができる。この少なくとも１つのＦＩＦＯメモリを、ＤＭＡエンジンの一部分としてもよい。

【0051】

ここで開示した解決手段によって、レーダシステムのパフォーマンスを高めることができ、さらにメモリアクセス回数が少なくなることから、電力消費を低減することができる。

【0052】

ここで提案した実施例を、特に以下の解決手段のうち少なくとも１つの解決手段に基づくものとすることができる。特に、望ましい結果を達成するために、以下の特徴の組み合わせを用いることができる。本発明による方法の特徴を、デバイス、装置又はシステムの任意の特徴と組み合わせることができ、又はその逆も可能である。

【0053】

レーダ信号を処理するための装置であって、この装置は、
・ＤＭＡエンジンと、
・バッファと、
・処理段と
を含み、
・ＤＭＡエンジンは、
・メモリに対し、少なくとも２つのデータエントリを含む読み出しアクセスを実行し、
・少なくとも２つのデータエントリの並べ替えによりバッファを充填する
ように構成されており、
・処理段は、バッファに記憶されたデータを処理するように構成されている。

【0054】

レーダ信号を、少なくとも１つの受信アンテナにより受信された信号に基づく任意の信号（例えばサンプルデータ、生データ、又は処理済みデータ）とすることができる。

【0055】

ＤＭＡエンジンによって、メモリに対するダイレクトメモリアクセスが可能となり、このメモリを装置の一部分としてもよいし、装置外部に設けてもよい。バッファは、処理段によってデータを効率的な手法で処理できるように、それらのデータを整列させることのできるメモリである。バッファを、処理段の一部分としてもよいし、処理段の外部に設けてもよい。

【0056】

このため、読み出しアクセスの幅に基づき、複数のデータエントリを一度に読み出すことができる。ただしそれらのデータエントリに対しその順序で、処理段により線形処理を実施しなくてもよい。そうではなくデータエントリが、処理段により処理すべき種々のストリームに属するようにすることができる。したがってＤＭＡエンジンにより、それらのデータエントリが例えば種々のストリームの一部分となるように、それらのデータエントリを並べ替えることができる。各ストリームを、処理段により効率的に処理可能な一連のエントリとなるようにすることができる。このため上述の並べ替えを、少なくとも２つのデータエントリを転置された形式でバッファに記憶させることにより、達成することができる。

【0057】

１つのオプションとして、ＤＭＡエンジンにより提供される並べ替えの特徴を、イネーブルにしたりディスエーブルにしたりすることができる。

【0058】

１つの実施形態によれば、ＤＭＡエンジンは、少なくとも２つのデータエントリを転置された形式で記憶させることによって、バッファを充填するように構成されている。

【0059】

用語「転置された形式で」とは特に、互いに隣り合っていたデータエントリを、それらのデータエントリがそれぞれ異なる処理ストリームの一部分となるように、記憶させることであり、この場合、各処理ストリームは処理段に別個に供給される。

【0060】

１つの実施形態によれば、ＤＭＡエンジンは少なくとも１つのＦＩＦＯメモリを含み、この場合、ＤＭＡエンジンは、少なくとも２つのデータエントリを少なくとも１つのＦＩＦＯメモリを介して並べ替えることによって、バッファを充填するように構成されている。

【0061】

なお、少なくとも２つのデータエントリの転置を、メモリからＦＩＦＯメモリを充填するときに、又は、ＦＩＦＯメモリからバッファを充填するときに、実施することができる。

【0062】

さらにオプションとして、アクティブなＦＩＦＯメモリの個数を選択することにより、それぞれ異なる個数のデータエントリを扱うようにしてもよい（又は１つのＦＩＦＯメモリのケースであれば、ＦＩＦＯメモリは選択可能な複数のＦＩＦＯセルを有する）。

【0063】

１つの実施形態によれば、処理段は以下のうち少なくとも１つを含む。即ち、
・ＦＦＴ処理段、
・ウィンドウィング段、
・ビーム成形段、
・コヒーレント積分を行う処理段、
・ノンコヒーレント積分を行う処理段、
・局所最大値探索を実施する処理段、
・統計値を供給する処理段。

【0064】

１つの実施形態によれば、
・ＤＭＡエンジンは、入力ＤＭＡエンジンと出力ＤＭＡエンジンとを含み、
・バッファは、入力バッファと出力バッファとを含み、
・入力ＤＭＡエンジンは、
・メモリに対し、少なくとも２つのデータエントリを含む読み出しアクセスを実行し、
・少なくとも２つのデータエントリを並べ替えることにより、入力バッファを充填する
ように構成されており、
・処理段は、入力バッファに記憶されたデータを処理し、処理段の結果を出力バッファに書き込むように構成されており、
・出力ＤＭＡエンジンは、
・メモリへの書き込みアクセスを実行し、出力バッファからの少なくとも２つのデータエントリをメモリに記憶させる
ように構成されている。

【0065】

特に１つのオプションとして、処理段により求められた結果は、入力として用いられたデータエントリとまったく同じロケーションに記憶される。

【0066】

１つの実施形態によれば、この装置はメモリを含んでいる。

【0067】

本発明によれば、レーダ信号を処理するための方法も提案される。この方法は、以下のステップを含む。即ち、
ａ）メモリに対し、少なくとも２つのデータエントリを含む読み出しアクセスを実行するステップ。
ｂ）少なくとも２つのデータエントリを並べ替えることにより、バッファを充填するステップ。
ｃ）処理段によりバッファの内容を処理するステップ。

【0068】

読み出しアクセスのデータエントリを、読み出しアクセスの幅をベースとすることができる。この読み出しアクセスを、４つの隣接する６４ビットのデータエントリを含む２５６ビットに対して行うことができる。

【0069】

１つの実施形態によれば、ステップａ）及びステップｂ）は、出口条件がマッチするまで処理される１つのループの一部分である。

【0070】

１つの実施形態によれば、出口条件は、以下の条件のうち少なくとも１つに基づく。即ち、
・ランプの個数、
・アンテナの個数、
・サンプルの個数。

【0071】

１つの実施形態によれば、ステップａ）及びステップｂ）は、ＤＭＡエンジンにより実行される。

【0072】

１つの実施形態によれば、並べ替えによるバッファの充填は、少なくとも２つのデータエントリを転置された形式で記憶させることにより、バッファを充填することを含む。

【0073】

１つの実施形態によれば、この方法は以下のステップを含む。即ち、
ｄ）処理段の結果を出力バッファに書き込むステップ。
ｅ）メモリへの書き込みアクセスを実行し、出力バッファからの少なくとも２つのデータエントリをメモリに記憶させるステップ。

【0074】

１つの実施形態によれば、ステップｅ）はＤＭＡエンジンによって実行される。

【0075】

本発明によれば、レーダ信号を処理するための装置も提案される。この装置は、以下の手段を含む。即ち、
・メモリに対し、少なくとも２つのデータエントリを含む読み出しアクセスを実行する手段。
・少なくとも２つのデータエントリを並べ替えることにより、バッファを充填する手段。
・処理段によりバッファの内容を処理する手段。

【0076】

さらに、ディジタル処理装置のメモリにダイレクトにロード可能なコンピュータプログラム製品が提供される。このコンピュータプログラム製品には、上述の方法のステップを実行するためのソフトウェアコード部分が含まれている。

【0077】

さらに、上述の少なくとも１つの装置を含むレーダシステムが提案される。

【0078】

１つ又は複数の実施形態によれば、ここで説明した機能を、少なくとも部分的にハードウェアにおいて実現することができ、例えば特定のハードウェアコンポーネント又はプロセッサにおいて実現することができる。もっと一般的にはこれらの技術を、ハードウェア、プロセッサ、ソフトウェア、ファームウェア、又はこれらの任意の組み合わせにおいて実現することができる。ソフトウェアとして実現する場合、これらの機能を、１つ又は複数の命令又はコードとして、コンピュータ読み取り可能媒体に記憶又は転送することができ、ハードウェアベースの処理ユニットにより実行させることができる。コンピュータ読み取り可能媒体には、データ記憶媒体など有形の媒体に相応するコンピュータ読み取り可能記憶媒体を含めることができ、又は、ある場所から別の場所へ例えば通信プロトコルに従い、コンピュータプログラムを容易に転送できるようにする任意の媒体を含む通信媒体を含めることができる。この点からすれば、コンピュータ読み取り可能媒体を、１）非一時的な有形のコンピュータ読み取り可能記憶媒体に相応するものとしてもよいし、又は、２）信号又は搬送波などといった通信媒体に相応するものとしてもよい。データ記憶媒体を、本開示で説明した技術を実現するための命令、コード及び／又はデータ構造を取り出すために、１つ又は複数のコンピュータ或いは１つ又は複数のプロセッサによりアクセスできる入手可能な任意の媒体とすることができる。コンピュータプログラム製品には、コンピュータ読み取り可能媒体を含めることができる。

【0079】

一例を挙げておくと、以下に限定されるものではないが、この種のコンピュータ読み取り可能記憶媒体には、ＲＡＭ，ＲＯＭ，ＥＥＰＲＯＭ，ＣＤ−ＲＯＭ又は他の光学ディスク記憶デバイス、磁気ディスク記憶デバイス又は他の磁気記憶デバイス、フラッシュメモリを含めることができ、或いは、望ましいプログラムコードを命令又はデータ構造の形式で記憶させるために利用可能であり、且つ、コンピュータによりアクセス可能である、他の任意の媒体を含めることができる。また、どのようなコネクションであっても、相応にコンピュータ読み取り可能媒体と呼ばれ、つまりコンピュータ読み取り可能な伝送媒体と呼ばれる。例えば、ウェブサイト、サーバ又は他の遠隔ソースから、同軸ケーブル、光ファイバケーブル、ツイストペア線、ディジタル加入者線（ＤＳＬ）、又は赤外線、無線、マイクロ波などのワイヤレス技術を利用して、命令が送信されるならば、これら同軸ケーブル、光ファイバケーブル、ツイストペア線、ディジタル加入者線（ＤＳＬ）、又は赤外線、無線、マイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ただし自明の通り、コンピュータ読み取り可能な媒体及びデータ記憶媒体には、コネクション、搬送波、信号、又は他の伝送媒体は含まれないが、その代わりにこれらの媒体は、非一時的な有形の記憶媒体のことを指している。ここで用いられるディスクDisk及びdiscには、コンパクトディスク（ＣＤ）、レーザディスク、光学ディスク、ディジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、ブルーレイディスクが含まれ、ここでディスクDiskとは通常、磁気的にデータを再生するものである一方、ディスクdiscとはレーザにより光学的にデータを再生するものである。上述のディスクの組み合わせも、コンピュータ読み取り可能媒体の範囲に含まれることになる。

【0080】

命令を、１つ又は複数のプロセッサによって実行することができ、例えば１つ又は複数の中央処理ユニット（ＣＰＵ）、ディジタル信号プロセッサ（ＤＰＳ）、汎用マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルロジックアレイ（ＦＰＧＡ）、又は他の等価の集積回路又は個別ロジック回路によって、実行することができる。したがってここで用いた用語「プロセッサ」は、上述の構造又はここで述べた技術の実現に適した他の任意の構造のいずれかを表すものとすることができる。さらにいくつかの観点によれば、ここで説明した機能を、コーディング及びデコーディング用に構成された専用のハードウェアモジュール及び／又はソフトウェアモジュール内に設けてもよいし、或いは組み合わせ型のコーデックに組み込んでもよい。さらにこれらの技術を、１つ又は複数の回路又はロジック素子において完全に実現することもできる。

【0081】

本開示の技術を、ワイヤレス送受話器、集積回路（ＩＣ）、又は複数のＩＣから成るセット（例えばチップセット）を含む多種多様なデバイス又は装置において、実現することができる。開示された技術を実施するように構成された装置の機能的な観点を強調するために、種々のコンポーネント、モジュール、又はユニットを挙げたが、必ずしも種々のハードウェアユニットにより実現しなくてもよい。むしろ上述のように、様々なユニットを組み合わせて、単一のハードウェアユニットを構成してもよいし、相互運用性のある複数のハードウェアユニットをまとめることによって構成してもよく、それらのハードウェアユニットには、上述のように１つ又は複数のハードウェアユニットを、適切なソフトウェア及び／又はファームウェアと組み合わせたものが含まれる。

【0082】

これまで本発明の様々な実施形態について開示してきたが、当業者に自明の通り、本発明の着想及び範囲を逸脱することなく、本発明の利点の一部を達成することになる種々の変更及び変形を行うことができる。さらに当業者に自明である通り、同じ機能を実施する他のコンポーネントを適切に代用してもよい。さらに述べておくと、明示的に言及しなかったとしても、特定の図面を参照しながら説明した特徴を、他の図面の特徴と組み合わせてもよい。さらに本発明による方法を、適切なプロセッサ命令を用いて、すべてソフトウェアによって実現することで達成してもよいし、又は、同じ結果を達成するために、ハードウェアロジックとソフトウェアロジックとの組み合わせを利用して、ハイブリッドによって実現することで達成してもよい。本発明によるコンセプトに対するこのような変形は、添付の特許請求の範囲によってカバーされるものとする。

【図1】

【図2】

【図3】

【図4】

【図5】