特許 6557304 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6557304

(24)【登録日】2019年7月19日

(45)【発行日】2019年8月7日

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20190729BHJP

   H01L 29/78 20060101ALI20190729BHJP

【ＦＩ】

   H01L29/78 658H

   H01L29/78 652H

   H01L29/78 652F

   H01L29/78 652S

【請求項の数】14

【全頁数】13

(21)【出願番号】特願2017-168375(P2017-168375)

(22)【出願日】2017年9月1日

(62)【分割の表示】特願2015-61288(P2015-61288)の分割

【原出願日】2009年8月31日

(65)【公開番号】特開2017-228793(P2017-228793A)

(43)【公開日】2017年12月28日

【審査請求日】2017年9月1日

(31)【優先権主張番号】特願2008-223370(P2008-223370)

(32)【優先日】2008年9月1日

(33)【優先権主張国】JP

【前置審査】

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100083806

【弁理士】

【氏名又は名称】三好 秀和

(72)【発明者】

【氏名】中嶋 俊雄

【審査官】 杉山 芳弘

(56)【参考文献】

【文献】 特開２０１５−１３５９８７（ＪＰ，Ａ）

【文献】 特開２００８−１２４３００（ＪＰ，Ａ）

【文献】 特開平１０−２４２１６５（ＪＰ，Ａ）

【文献】 特開２００６−０２４６９０（ＪＰ，Ａ）

【文献】 特開平０９−１２１０５２（ＪＰ，Ａ）

【文献】 特開２００７−１５０１４２（ＪＰ，Ａ）

【文献】 特開２００８−２５８３１３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

第１導電型の第１ベース層と、
前記第１ベース層の裏面に設けられた第１導電型のドレイン層と、
前記第１ベース層の表面に形成された第２導電型の第２ベース層と、
前記第２ベース層の表面に形成された第１導電型のソース層と、
前記ソース層および前記第２ベース層の表面上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
前記第２ベース層および前記ソース層の直下の前記第１ベース層内に前記ドレイン層に対向して、前記ドレイン層の主面に垂直な方向を長手方向にして形成された第２導電型のコラム層と、
前記ドレイン層に設けられたドレイン電極と、
前記ソース層および前記第２ベース層に設けられたソース電極と
を備え、
前記コラム層と前記第１ベース層とが前記ドレイン層の主面に平行な方向に交互に繰り返し配置されてスーパージャンクション構造を形成し、前記スーパージャンクション構造を形成する前記コラム層の底面と前記ドレイン層の上面とは互いに離間しており、
前記コラム層に対して ³Ｈｅ ⁺⁺、 ⁴Ｈｅ ⁺⁺のいずれかを粒子種とする重粒子照射を行い、前記コラム層の前記底面付近にピーク位置が形成される前記重粒子照射の減衰ピークに対応した抵抗率が前記ドレイン層と前記第１ベース層との接触面から前記コラム層の前記底面に向かって増大し且つ前記底面より前記第２ベース層方向に向かって減少するピーク特性を形成することを特徴とする半導体装置。

【請求項2】

前記コラム層の前記底面を基準とし、逆回復時間ｔｒｒが所定の時間ｔ ₀を下回るように前記コラム層の前記底面からの距離と前記逆回復時間ｔｒｒとの関係より求めた第１の位置と、ドレイン・ソース間飽和電流Ｉ _DSSが所定の飽和電流Ｉ ₀を下回るように前記コラム層の前記底面からの距離と前記ドレイン・ソース間飽和電流Ｉ _DSSとの関係より求めた第２の位置との間に、前記重粒子照射の減衰ピーク位置が含まれることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記重粒子照射のドーズ量は、５×１０ ¹⁰〜５×１０ ¹²個／ｃｍ ²であることを特徴とする請求項１または２に記載の半導体装置。

【請求項4】

前記第１ベース層、前記第２ベース層、および前記ソース層は、矩形若しくは六角形を基調とする平面パターンを格子状、若しくは千鳥格子状に配置したことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。

【請求項5】

前記コラム層の底面と、前記ドレイン層との間は、前記第１ベース層を介して離間していることを特徴とする請求項１に記載の半導体装置。

【請求項6】

前記抵抗率が最も高いピーク位置は、前記第１ベース層に形成されていることを特徴とする請求項１に記載の半導体装置。

【請求項7】

前記抵抗率が最も高いピーク位置は、コラム層底面からドレイン層側へ離れる方向側の前記第２ベース層よりも下部に形成されていることを特徴とする請求項１に記載の半導体装置。

【請求項8】

第１導電型の第１ベース層を形成する工程と、
前記第１ベース層の裏面に第１導電型のドレイン層を形成する工程と、
前記第１ベース層の表面に第２導電型の第２ベース層を形成する工程と、
前記第２ベース層の表面に第１導電型のソース層を形成する工程と、
前記ソース層および前記第２ベース層の表面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記第２ベース層および前記ソース層の直下の前記第１ベース層内に前記ドレイン層に対向して、前記ドレイン層の主面に垂直な方向を長手方向にして第２導電型のコラム層を形成する工程と、
前記ドレイン層にドレイン電極を形成する工程と、
前記ソース層および前記第２ベース層にソース電極を形成する工程と、
前記コラム層に対して ³Ｈｅ ⁺⁺、 ⁴Ｈｅ ⁺⁺のいずれかを粒子種とする重粒子照射を行い、前記コラム層の底面付近にピーク位置が形成される前記重粒子照射の減衰ピークに対応した抵抗率が前記ドレイン層と前記第１ベース層との接触面から前記コラム層の前記底面に向かって増大し且つ前記底面より前記第２ベース層方向に向かって減少するピーク特性を形成する工程と
を有し、
前記コラム層と前記第１ベース層とを前記ドレイン層の主面に平行な方向に交互に繰り返し配置してスーパージャンクション構造を形成し、前記スーパージャンクション構造を形成する前記コラム層の前記底面と前記ドレイン層の上面とを互いに離間させたことを特徴とする半導体装置の製造方法。

【請求項9】

前記抵抗率が最も高いピーク位置を前記コラム層の前記底面付近に形成する工程は、
前記コラム層の前記底面を基準とし、逆回復時間ｔｒｒが所定の時間ｔ ₀を下回るように前記コラム層の前記底面からの距離と前記逆回復時間ｔｒｒとの関係より第１の位置を決定する工程と、
ドレイン・ソース間飽和電流Ｉ _DSSが所定の飽和電流Ｉ ₀を下回るように前記コラム層の前記底面からの距離と前記ドレイン・ソース間飽和電流Ｉ _DSSとの関係より第２の位置を決定する工程と、
前記第１の位置と前記第２の位置との間に減衰ピーク位置が含まれるように重粒子照射を実施する工程と
を有することを特徴とする請求項８に記載の半導体装置の製造方法。

【請求項10】

前記重粒子照射のドーズ量は、５×１０ ¹⁰〜５×１０ ¹²個／ｃｍ ²であることを特徴とする請求項８または９に記載の半導体装置の製造方法。

【請求項11】

前記第１ベース層、前記第２ベース層、および前記ソース層は、矩形若しくは六角形を基調とする平面パターンを格子状、若しくは千鳥格子状に配置したことを特徴とする請求項８〜１０のいずれか１項に記載の半導体装置の製造方法。

【請求項12】

前記コラム層の底面と、前記ドレイン層との間は、前記第１ベース層を介して離間していることを特徴とする請求項８に記載の半導体装置の製造方法。

【請求項13】

前記抵抗率が最も高いピーク位置は、前記第１ベース層に形成されていることを特徴とする請求項８に記載の半導体装置の製造方法。

【請求項14】

前記抵抗率が最も高いピーク位置は、コラム層底面からドレイン層側へ離れる方向側の前記第２ベース層よりも下部に形成されていることを特徴とする請求項８に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその製造方法に関し、特に、スーパージャンクションＭＯＳ（Metal Oxide Semiconductor）構造を備える半導体装置およびその製造方法に関する。

【背景技術】

【0002】

ＭＯＳ電界効果トランジスタ（ＦＥＴ： Field Effect transistor）をブリッジ回路に構成する場合、３つの損失低減が要求される。

【0003】

第１の損失は、オン損失である。オン損失は、ＭＯＳＦＥＴのチャネル通して電流が流れることに伴う損失であり、ＭＯＳＦＥＴのオン抵抗の低減が要求される。

【0004】

第２の損失は、ターンオンスイッチングに伴うスイッチング損失である。ターンオンスイッチングに伴うスイッチング損失を低減するためには、ＭＯＳＦＥＴのゲート感度を増大させてターンオンスイッチングに必要なゲート電荷量Ｑｇを削減して、ターンオンスイッチング時間を短縮することが要求される。

【0005】

第３の損失は、ターンオフスイッチングに伴うスイッチング損失であり、貫通損失と呼ばれる。貫通損失を低減するためには、ＭＯＳＦＥＴの逆回復時間（Reverse Recovery Time）ｔｒｒを短縮し、ターンオフスイッチング時間を短縮することが要求される。

【0006】

従来例に係る半導体装置として、プレーナ構造のＭＯＳＦＥＴは、図１１に示すように、高抵抗で第１導電型の第１ベース層１２と、第１ベース層１２の裏面に設けられた第１導電型のドレイン層１０と、第１ベース層１２の表面に形成された第２導電型の第２ベース層１６と、第２ベース層１６の表面に形成された第１導電型のソース層１８と、ソース層１８および第２ベース層１６の表面上に配置されたゲート絶縁膜２０と、ゲート絶縁膜２０上に配置されたゲート電極２２と、ゲート電極２２上に配置された層間絶縁膜２４とを備える。ドレイン層１０に設けられたドレイン電極と、ソース層１８および第２ベース層１６上に設けられたソース電極については、図１２では表示を省略している。

【0007】

従来例に係る半導体装置のスイッチング波形例を図１２に示す。

【0008】

スーパージャンクションＭＯＳ構造を備えるＭＯＳＦＥＴは、従来のプレーナ構造のＭＯＳＦＥＴに比べ、スイッチング損失およびオン損失の点では優れた性能を示すが、貫通損失の点で性能が劣っている。

【0009】

すなわち、スーパージャンクションＭＯＳＦＥＴでは、第２ベース層１６およびソース層１８の下部の第１ベース層１２内にドレイン層１０に対向して形成された第２導電型のコラム層を備える。このため、オン抵抗は低減化され、かつゲート感度が増大し、ターンオンスイッチングに必要なゲート電荷量Ｑｇが削減されて、ターンオンスイッチング時間が短縮される。一方、このコラム層を備えるため、ｐｎ接合面積が増大し、逆回復時間ｔｒｒが増大し、ターンオフスイッチング時間を増大する。ここで、ゲート電荷量Ｑｇは、例えば、ゲート・ソース間電圧Ｖ_GSが１０Ｖに到達するのに必要な電荷量と定義される。

【0010】

一般的に、逆回復時間ｔｒｒを短縮するための技術として、重金属の拡散を用いる方法と、電子線を照射する方法がある。これらの方法によれば、逆回復時間ｔｒｒを短縮することはできるが、トラップレベルの形成の制御性が悪いため、ドレイン・ソース間のリーク電流が増大するという問題がある。

【0011】

また、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ:Insulated Gate Bipolar Transistor）において、局所的にライフタイム制御された層を形成する技術は、既に提案されている（例えば、特許文献１参照。）。

【0012】

また、ＩＧＢＴにおいて、アルミニウムで形成されたソース電極を配線として用いると共に、電子線照射のマスクとして用いることによって、所定の領域にのみ電子線を照射する技術についても、既に開示されている（例えば、特許文献２参照。）。

【先行技術文献】

【特許文献】

【0013】

【特許文献1】特開平１０−２４２１６５号公報（第１図、第３−４頁）

【特許文献2】特開平１０−２７０４５１号公報（第１図、第４頁）

【発明の概要】

【発明が解決しようとする課題】

【0014】

本発明の目的は、ドレイン・ソース間のリーク電流を増大させずに逆回復時間ｔｒｒを短縮するスーパージャンクションＭＯＳ構造を備える半導体装置およびその製造方法を提供することにある。

【課題を解決するための手段】

【0015】

上記目的を達成するための本発明の一態様によれば、第１導電型の第１ベース層と、前記第１ベース層の裏面に設けられた第１導電型のドレイン層と、前記第１ベース層の表面に形成された第２導電型の第２ベース層と、前記第２ベース層の表面に形成された第１導電型のソース層と、前記ソース層および前記第２ベース層の表面上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記第２ベース層および前記ソース層の直下の前記第１ベース層内に前記ドレイン層に対向して、前記ドレイン層の主面に垂直な方向を長手方向にして形成された第２導電型のコラム層と、前記ドレイン層に設けられたドレイン電極と、前記ソース層および前記第２ベース層に設けられたソース電極とを備え、前記コラム層と前記第１ベース層とが前記ドレイン層の主面に平行な方向に交互に繰り返し配置されてスーパージャンクション構造を形成し、前記スーパージャンクション構造を形成する前記コラム層の底面と前記ドレイン層の上面とは互いに離間しており、前記コラム層に対して ³Ｈｅ⁺⁺、 ⁴Ｈｅ ⁺⁺のいずれかを粒子種とする重粒子照射を行い、前記コラム層の前記底面付近にピーク位置が形成される前記重粒子照射の減衰ピークに対応した抵抗率が前記ドレイン層と前記第１ベース層との接触面から前記コラム層の前記底面に向かって増大し且つ前記底面より前記第２ベース層方向に向かって減少するピーク特性を形成する半導体装置が提供される。

【0016】

本発明の他の態様によれば、第１導電型の第１ベース層を形成する工程と、前記第１ベース層の裏面に第１導電型のドレイン層を形成する工程と、前記第１ベース層の表面に第２導電型の第２ベース層を形成する工程と、前記第２ベース層の表面に第１導電型のソース層を形成する工程と、前記ソース層および前記第２ベース層の表面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記第２ベース層および前記ソース層の直下の前記第１ベース層内に前記ドレイン層に対向して、前記ドレイン層の主面に垂直な方向を長手方向にして第２導電型のコラム層を形成する工程と、前記ドレイン層にドレイン電極を形成する工程と、前記ソース層および前記第２ベース層にソース電極を形成する工程と、前記コラム層に対して ³Ｈｅ ⁺⁺、 ⁴Ｈｅ ⁺⁺のいずれかを粒子種とする重粒子照射を行い、前記コラム層の底面付近にピーク位置が形成される前記重粒子照射の減衰ピークに対応した抵抗率が前記ドレイン層と前記第１ベース層との接触面から前記コラム層の前記底面に向かって増大し且つ前記底面より前記第２ベース層方向に向かって減少するピーク特性を形成する工程とを有し、前記コラム層と前記第１ベース層とを前記ドレイン層の主面に平行な方向に交互に繰り返し配置してスーパージャンクション構造を形成し、前記スーパージャンクション構造を形成する前記コラム層の前記底面と前記ドレイン層の上面とを互いに離間させた半導体装置の製造方法が提供される。

【発明の効果】

【0017】

本発明によれば、ドレイン・ソース間のリーク電流を増大させずに逆回復時間ｔｒｒを短縮するスーパージャンクションＭＯＳ構造を備える半導体装置およびその製造方法を提供することができる。

【図面の簡単な説明】

【0018】

【図1】本発明の第１の実施の形態に係る半導体装置の模式的断面構造図。

【図2】本発明の第１の実施の形態に係る半導体装置の模式的鳥瞰図。

【図3】本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成図。

【図4】本発明の第１の実施の形態に係る半導体装置の別の模式的平面パターン構成図。

【図5】本発明の第１の実施の形態に係る半導体装置の比較例のスイッチング波形例。

【図6】本発明の第１の実施の形態に係る半導体装置に裏面から³Ｈｅ⁺⁺をイオン照射する場合の照射狙い位置とデバイス構造との関係を説明する模式的断面構造図。

【図7】本発明の第１の実施の形態に係る半導体装置において、ドレイン・ソース間飽和電流Ｉ_DSSとコラム層の底面からの距離との関係を示す図。

【図8】本発明の第１の実施の形態に係る半導体装置において、逆回復時間ｔｒｒとコラム層の底面からの距離との関係を示す図。

【図9】本発明の第１の実施の形態に係る半導体装置において、逆回復時間ｔｒｒおよびドレイン・ソース間飽和電流Ｉ_DSSとコラム層の底面からの距離との関係を示す模式図。

【図10】本発明の第１の実施の形態に係る半導体装置において、不純物密度Ｎ、抵抗率、およびシート抵抗Ｒとコラム層の底面からの距離との関係を示す図。

【図11】従来例に係る半導体装置の模式的鳥瞰図。

【図12】従来例に係る半導体装置のスイッチング波形例。

【発明を実施するための形態】

【0019】

次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

【0020】

以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。

【0021】

[第１の実施の形態]
（素子構造）
本発明の第１の実施の形態に係る半導体装置の模式的断面構造は、図１に示すように表される。また、第１の実施の形態に係る半導体装置の模式的鳥瞰構造は、図２に示すように表される。

【0022】

第１の実施の形態に係る半導体装置は、図１〜図２に示すように、高抵抗でｎ型不純物をドープされた第１ベース層１２と、第１ベース層１２の裏面に設けられ、ｎ型不純物をドープされたドレイン層１０と、第１ベース層１２の表面に形成され、ｐ型不純物をドープされた第２ベース層１６と、第２ベース層１６の表面に形成され、ｎ型不純物をドープされたソース層１８と、ソース層１８および第２ベース層１６の表面上に配置されたゲート絶縁膜２０と、ゲート絶縁膜２０上に配置されたゲート電極２２と、第２ベース層１６およびソース層１８の下部の第１ベース層１２内にドレイン層１０に対向して形成され、ｐ型不純物をドープされたコラム層１４と、ドレイン層１０に設けられたドレイン電極２８と、ソース層１８および第２ベース層１６に設けられたソース電極２６とを備える。ゲート電極２２上には、層間絶縁膜２４が配置されている。図１に示される破線は、ドレイン・ソース間に導通する電流を表す。

【0023】

第１の実施の形態に係る半導体装置においては、コラム層１４に対して重粒子照射を行い、トラップレベルを局所的に形成している。

【0024】

ｎ型不純物としては、例えば、Ｐ、Ａｓ、Ｓｂなどを適用することができ、ｐ型不純物は、例えば、Ｂ、Ａｌ、Ｇａなどを適用することができる。これらの不純物は、拡散技術若しくはイオン注入技術を用いて各層にドーピングすることができる。

【0025】

ゲート絶縁膜２０としては、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜などを適用することができる。

【0026】

ゲート電極２２としては、例えば、ポリシリコンを適用することができ、ドレイン電極２８とソース電極２６には、例えば、アルミニウムを適用することができる。

【0027】

層間絶縁膜２４としては、例えば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）膜などを適用することができる。

【0028】

第１の実施の形態に係る半導体装置の模式的平面パターン構成は、図２の例では、矩形パターンを基調として、格子状に配置した例を示す。これに対して、例えば、図３に示すように、矩形パターンを基調として、千鳥格子状に配置しても良く、また、図４に示すように、六角形パターンを基調として、千鳥格子状に配置しても良い。さらに、平面パターン構成は、矩形、六角形に限らず、円形、楕円形、５角形、７角形以上の多角形などを基調とするものであっても良い。図３および図４においては、いずれも第１ベース層１２、コラム層１４、第２ベース層１６、ソース層１８などの半導体層のパターンを模式的に示し、ゲート電極２２、ソース電極２６などは表示を省略している。

【0029】

第１の実施の形態に係る半導体装置において、重粒子照射によるライフタイム制御を実施しない比較例におけるスイッチング波形例を、図５に示す。図５の結果によれば、逆回復時間ｔｒｒは、１６０ｎｓｅｃであり、図１２に示す従来例の１３０ｎｓｅｃよりも長い。

【0030】

第１の実施の形態に係る半導体装置に裏面から³Ｈｅ⁺⁺イオンを照射（ＩＲ：Irradiation）する場合の照射狙い位置とデバイス構造との関係を説明する模式的断面構造は、図６に示すように表される。

【0031】

図６において、ＷＡは、半導体装置の裏面から測ったドレイン層１０の厚さを示す。また、ＷＢは、半導体装置の裏面から測ったコラム層１４の底面までの距離を示す。図６の例では、ＷＡ＝２０８μｍ、ＷＢ＝２２０μｍである。

【0032】

また、図６に示すように、コラム層１４の底面を基準とし、ソース電極２６の方向を正方向、ドレイン層１０の方向を負方向として、座標を定義する。照射狙い位置は、半導体装置の裏面から照射する重粒子イオンの飛程の減衰ピーク位置として定義され、上記の座標上で表すことができる。

【0033】

（実験結果）
第１の実施の形態に係る半導体装置において、ドレイン・ソース間飽和電流Ｉ_DSSと減衰ピーク位置に対応するコラム層１４の底面からの距離との関係は、図７に示すように表される。図７においては、³Ｈｅ⁺⁺イオンのドーズ量を１×１０¹²個／ｃｍ²、５×１０¹²個／ｃｍ²とした場合を示す。

【0034】

また、第１の実施の形態に係る半導体装置において、逆回復時間ｔｒｒと減衰ピーク位置に対応するコラム層１４の底面からの距離との関係は、図８に示すように表される。図８においても、³Ｈｅ⁺⁺イオンのドーズ量を１×１０¹²個／ｃｍ²、５×１０¹²個／ｃｍ²とした場合を示す。

【0035】

図７から明らかなように、ドレイン・ソース間飽和電流Ｉ_DSSの値は、減衰ピーク位置に対応するコラム層１４の底面からの距離が増加するにつれて、減少する傾向がある。また、図８から明らかなように、逆回復時間ｔｒｒは、減衰ピーク位置に対応するコラム層１４の底面からの距離が増加するにつれて、増加する傾向がある。

【0036】

第１の実施の形態に係る半導体装置において、逆回復時間ｔｒｒおよびドレイン・ソース間飽和電流Ｉ_DSSとコラム層１４の底面からの距離との関係を図９に模式的に示す。

【0037】

第１の実施の形態に係る半導体装置において、コラム層１４の底面を基準とし、コラム層１４の底面からの距離と逆回復時間ｔｒｒとの関係より求めた第１の位置ＰＢと、コラム層１４の底面からの距離とドレイン・ソース間飽和電流Ｉ_DSSとの関係より求めた第２の位置ＰＡとの間に、重粒子照射の減衰ピーク位置が含まれるように、重粒子照射を実施することによって、逆回復時間ｔ₀よりも短い逆回復時間ｔｒｒを有し、ドレイン・ソース間飽和電流Ｉ₀よりも小さいドレイン・ソース間飽和電流Ｉ_DSSを有する半導体装置を得ることができる。図９において、曲線Ｄは、逆回復時間ｔ₀よりも短い逆回復時間ｔｒｒを有し、ドレイン・ソース間飽和電流Ｉ₀よりも小さいドレイン・ソース間飽和電流Ｉ_DSSを有する半導体装置を得るための、重粒子照射の減衰ピーク曲線を表す。

【0038】

ここで、第１の位置ＰＢは、逆回復時間ｔ₀に対応する重粒子照射の減衰ピーク位置である。また、第２の位置ＰＡは、ドレイン・ソース間飽和電流Ｉ₀に対応する重粒子照射の減衰ピーク位置である。例えば、逆回復時間ｔ₀として８０ｎｓｅｃ、ドレイン・ソース間飽和電流Ｉ₀として、１μＡとした場合、逆回復時間ｔｒｒ＜ｔ₀＝８０ｎｓｅｃでかつ、ドレイン・ソース間飽和電流Ｉ_DSS＜Ｉ₀＝１μＡの半導体装置を得ることができる。

【0039】

ここで、重粒子照射する粒子種は、例えば、プロトン、³Ｈｅ⁺⁺、⁴Ｈｅ⁺⁺のいずれかを採用することができる。重粒子照射する粒子種として、⁴Ｈｅ⁺⁺を使用する場合、薄い基板からなるドレイン層１０を採用することが望ましい。

【0040】

また、重粒子照射のドーズ量は、例えば、５×１０¹⁰〜５×１０¹²個／ｃｍ²の範囲に設定することができる。

【0041】

第１の実施の形態に係る半導体装置において、不純物密度Ｎ、抵抗率ρ、およびシート抵抗Ｒとコラム層１４の底面からの距離との関係を図１０に示す。重粒子照射の減衰ピーク曲線の傾向に対応して、抵抗率ρ、およびシート抵抗Ｒが増大するピーク特性を示し、不純物密度Ｎは、減少するピーク特性を示している。

【0042】

（製造方法）
第１の実施の形態に係る半導体装置の製造方法は、図１〜図２に示すように、高抵抗で第１導電型の第１ベース層１２を形成する工程と、第１ベース層１２の裏面に第１導電型のドレイン層１０を形成する工程と、第１ベース層１２の表面に第２導電型の第２ベース層１６を形成する工程と、第２ベース層１６の表面に第１導電型のソース層１８を形成する工程と、ソース層１８および第２ベース層１６の表面上にゲート絶縁膜２０を形成する工程と、ゲート絶縁膜２０上にゲート電極２２を形成する工程と、第２ベース層１６およびソース層１８の下部の第１ベース層１２内にドレイン層１０に対向して第２導電型のコラム層１４を形成する工程と、ドレイン層１０にドレイン電極２８を形成する工程と、
前記ソース層および前記第２ベース層にソース電極を形成する工程と、コラム層１４に対して重粒子照射を行い、トラップレベルを局所的に形成する工程とを有する。

【0043】

トラップレベルを局所的に形成する工程は、図９に示すように、コラム層１４の底面を基準とし、コラム層１４の底面からの距離と逆回復時間ｔｒｒとの関係より第１の位置ＰＢを決定する工程と、コラム層１４の底面からの距離とドレイン・ソース間飽和電流Ｉ_DSSとの関係より求めた第２の位置ＰＡを決定する工程と、第１の位置ＰＢと第２の位置ＰＡとの間に減衰ピーク位置が含まれるように重粒子照射を実施する工程とを有する。

【0044】

第１の実施の形態によれば、ドレイン・ソース間飽和電流Ｉ_DSSおよびゲート・ソース間しきい値電圧の劣化を抑制しつつ、内蔵ダイオードの逆回復特性の向上を実現することができる。これによって、スイッチングロスの低減と、ダイオード逆回復損失の低減が可能となった。

【0045】

第１の実施の形態によれば、ドレイン・ソース間のリーク電流を増大させずに逆回復時間ｔｒｒを短縮するスーパージャンクションＭＯＳ構造を備える半導体装置およびその製造方法を提供することができる。

【0046】

[その他の実施の形態]
上記のように、本発明は第１の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。

【0047】

このように、本発明はここでは記載していない様々な実施の形態などを含む。

【産業上の利用可能性】

【0048】

本発明の半導体装置は、高耐圧ＭＯＳＦＥＴを使用するブリッジ回路、ＬＣＤインバータ、モータ、自動車用ＨＩＤ（High Intensity Discharge lamp）ヘッドライト点灯装置などに適用可能である。

【符号の説明】

【0049】

１０…ドレイン層
１２…第１ベース層
１４…コラム層
１６…第２ベース層
１８…ソース層
２０…ゲート絶縁膜
２２…ゲート電極
２４…層間絶縁膜
２６…ソース電極
２８…ドレイン電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】