特許 6558788 過電流保護装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】6558788

(24)【登録日】2019年7月26日

(45)【発行日】2019年8月14日

(54)【発明の名称】過電流保護装置

(51)【国際特許分類】

   H02H 3/08 20060101AFI20190805BHJP

【ＦＩ】

   H02H3/08 T

【請求項の数】3

【全頁数】13

(21)【出願番号】特願2019-27547(P2019-27547)

(22)【出願日】2019年2月19日

【審査請求日】2019年2月19日

【早期審査対象出願】

(73)【特許権者】

【識別番号】518064101

【氏名又は名称】有限会社エイチ・エス・エレクトリック

(74)【代理人】

【識別番号】110000800

【氏名又は名称】特許業務法人創成国際特許事務所

(72)【発明者】

【氏名】関本 英雄

【審査官】 赤穂 嘉紀

(56)【参考文献】

【文献】 特開２０１８−０１１３８３（ＪＰ，Ａ）

【文献】 特開２００１−１３６７３４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｈ ３／０８−３／２５３

Ｈ０２Ｊ １／００−１／１６

(57)【特許請求の範囲】

【請求項1】

電源側端子と負荷側端子との間の駆動電流路に介在し、前記駆動電流路における駆動電流をそれぞれ通過及び遮断する通過位置と遮断位置とを有するスイッチング部と、
前記駆動電流路に介在するシャント抵抗部を有し、該シャント抵抗部の両端電圧を検出値として出力する駆動電流検出部と、
前記駆動電流検出部の前記検出値に基づいて前記駆動電流が所定の閾値を超えたと判断したときは、前記スイッチング部を前記通過位置から前記遮断位置に切り替える切替制御部と
を備え、
前記駆動電流検出部は、前記電源側端子から前記負荷側端子への第１方向とその逆方向としての第２方向との双方向の前記駆動電流に対する前記シャント抵抗部の両端電圧と前記閾値に対応する基準電圧との比較に基づいて検出パルスを前記検出値として生成する検出パルス生成部を有し、
前記スイッチング部は、
直列に接続されて、前記駆動電流路に介在する第１電力用ＦＥＴ及び第２電力用ＦＥＴと、
前記第１電力用ＦＥＴに対して並列に接続されるとともに、前記第１方向及び前記第２方向の前記駆動電流に対してそれぞれ非導通及び導通となる第１整流素子と、
前記第２電力用ＦＥＴに対して並列に接続されるとともに、前記第１方向及び前記第２方向の前記駆動電流に対してそれぞれ導通及び非導通となる第２整流素子と、
前記第１方向の前記駆動電流に対しては前記第１電力用ＦＥＴ及び前記第２電力用ＦＥＴがそれぞれオン及びオフになり、前記第２方向の前記駆動電流に対しては前記第１電力用ＦＥＴ及び前記第２電力用ＦＥＴがそれぞれオフ及びオンになるように、ゲート電圧を前記第１電力用ＦＥＴ及び前記第２電力用ＦＥＴのゲートに供給するゲート電圧供給部と、
を有し、
前記切替制御部は、
前記駆動電流検出部の前記検出パルスに応じて一次側の電流を変化させ、前記駆動電流検出部の前記出力に、前記駆動電流が所定値を超えたことを示す変化があると、二次側にインパルス電圧を発生して、該インパルス電圧により前記第１電力用ＦＥＴ及び前記第２電力用ＦＥＴのうちオンになっている方をオフに切り替えるトランスを備えることを特徴とする過電流保護装置。

【請求項2】

請求項１に記載の過電流保護装置において、
前記検出パルス生成部は、
前記検出パルスを出力して、前記トランスの一次側の通電及び非通電を切り替えるモノマルチバイブレータを有することを特徴とする過電流保護装置。

【請求項3】

請求項１又は２に記載の過電流保護装置において、
前記スイッチング部の前記第１電力用ＦＥＴ及び前記第２電力用ＦＥＴは、ソース同士が相互に接続され、
前記切替制御部の前記トランスの前記インパルス電圧は、前記ソースに供給されることを特徴とする過電流保護装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、スパッタ装置等に適用される電源装置の過電流保護装置に関する。

【背景技術】

【0002】

成膜形成のスパッタ装置として、ＨｉＰＩＭＳ（High Power Impulse Magnetron Sputtering）等の大電力パルススパッタを利用するものがある。このような成膜形成装置では、突発的なアーク放電等に因る過電流から電源装置を保護する過電流保護装置が必要になる。

【0003】

特許文献１は、スパッタ装置に適用される電源の過電流保護装置を開示する。この過電流保護装置では、真空室にアーク放電が発生すると、スパッタ装置の両端電圧が低下することに着目し、スパッタ装置の両端電圧を検出して、該両端電圧が閾値以下に低下すると、電源からスパッタ装置への電力の供給を遮断している。

【0004】

特許文献２は、ＨｉＰＩＭＳにより成膜を形成するスパッタ装置に適用される電源装置の過電流保護装置を開示する。該過電流保護装置では、スイッチと抵抗値の大きい大抵抗との並列回路が駆動電流路に挿入される。そして、過電流が検出されると、スイッチがオンからオフに切り替わり、駆動電流は、大きな抵抗値の抵抗を流れることにより、減少し、この結果、過電流が電源に流れるのが回避される。

【0005】

特許文献２には、具体的な過電流検出器が開示されていないものの、従来の過電流保護装置における駆動電流路の駆動電流の検出には、ＣＴ（計器用変成器）が使用される。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００４−７８８５号公報

【特許文献2】特許第６３４８２４３号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

特許文献１の過電流保護装置は、過電流の発生を検出するために、スパッタ装置の両端電圧を基準値と対比しているので、対比素子としての比較器は、大型化する。

【0008】

特許文献２の過電流保護装置は、小型のＣＴが使用可能になっているものの、スパッタ装置等に適用される電源装置の過電流保護装置における過電流の検出には不十分である。なぜなら、ＣＴ自体が、過電流の発生から検出するまでに約１μｓ程度、要するとともに、ＣＴの出力に基づいて駆動電流路のスイッチングがオフになるまでに、さらに、時間を要する。

【0009】

本発明の目的は、過電流の発生時の駆動電流路の遮断を早めることができる過電流保護装置を提供することである。

【課題を解決するための手段】

【0010】

本発明の過電流保護装置は、
電源側端子と負荷側端子との間の駆動電流路に介在し、前記駆動電流路における駆動電流をそれぞれ通過及び遮断する通過位置と遮断位置とを有するスイッチング部と、
前記駆動電流路に介在するシャント抵抗部を有し、該シャント抵抗部の両端電圧を検出値として出力する駆動電流検出部と、
前記駆動電流検出部の前記検出値に基づいて前記駆動電流が所定の閾値を超えたと判断したときは、前記スイッチング部を前記通過位置から前記遮断位置に切り替える切替制御部と
を備え、
前記駆動電流検出部は、前記電源側端子から前記負荷側端子への第１方向とその逆方向としての第２方向との双方向の前記駆動電流に対する前記シャント抵抗部の両端電圧と前記閾値に対応する基準電圧との比較に基づいて検出パルスを前記検出値として生成する検出パルス生成部を有し、
前記スイッチング部は、
直列に接続されて、前記駆動電流路に介在する第１電力用ＦＥＴ及び第２電力用ＦＥＴと、
前記第１電力用ＦＥＴに対して並列に接続されるとともに、前記第１方向及び前記第２方向の前記駆動電流に対してそれぞれ非導通及び導通となる第１整流素子と、
前記第２電力用ＦＥＴに対して並列に接続されるとともに、前記第１方向及び前記第２方向の前記駆動電流に対してそれぞれ導通及び非導通となる第２整流素子と、
前記第１方向の前記駆動電流に対しては前記第１電力用ＦＥＴ及び前記第２電力用ＦＥＴがそれぞれオン及びオフになり、前記第２方向の前記駆動電流に対しては前記第１電力用ＦＥＴ及び前記第２電力用ＦＥＴがそれぞれオフ及びオンになるように、ゲート電圧を前記第１電力用ＦＥＴ及び前記第２電力用ＦＥＴのゲートに供給するゲート電圧供給部と、
を有し、
前記切替制御部は、
前記駆動電流検出部の前記検出パルスに応じて一次側の電流を変化させ、前記駆動電流検出部の前記出力に、前記駆動電流が所定値を超えたことを示す変化があると、二次側にインパルス電圧を発生して、該インパルス電圧により前記第１電力用ＦＥＴ及び前記第２電力用ＦＥＴのうちオンになっている方をオフに切り替えるトランスを備えることを特徴とする。

【0011】

本発明によれば、駆動電流路の駆動電流の検出は、駆動電流路に介在するシャント抵抗部の両端電圧に基づいて行われる。したがって、過電流の検出を、ＣＴを使っての検出に比して大幅に早めることができ、これにより、過電流の発生時の駆動電流路の遮断を早めることができる。

【0013】

例えばＨｉＰＩＭＳの電源は、正負の電力パルスを混在させてスパッタ装置のような負荷に供給することがある。本発明によれば、双方向の駆動電流に対するシャント抵抗部の両端電圧と閾値に対応する基準電圧との比較に基づいて検出パルスを検出値とする検出パルスが生成される。こうして、正負の電力パルスを混在させて出力する電源に過電流保護装置を提供するときにも、検出パルスを使って、双方向の過電流を的確に検出し、該電源を保護することができる。

【0015】

本発明によれば、第１方向の過電流の発生時では、第１電力用ＦＥＴがインパルス電圧によりオンからオフに切り替えられるので、電源側端子は、第１電力用ＦＥＴと第１整流素子とにより過電流に対して遮断される。また、第２方向の過電流の発生時では、第２電力用ＦＥＴがインパルス電圧によりオンからオフに切り替えられるので、電源側端子の側は、第２電力用ＦＥＴと第２整流素子とにより過電流に対して遮断される。

【0016】

このように、過電流発生時に、過電流を大抵抗に流すことがないので、過電流発生時の大きな電力損失を回避することができる。なお、本発明において、過電流を流して小電流化する大抵抗を省略できるのは、シャント抵抗部の両端電圧に基づいて過電流を検出するので、検出が早まった分、小さい過電流で駆動電流路を遮断することが理由の１つになっている。

【0017】

好ましくは、本発明の過電流保護装置において、
前記検出パルス生成部は、
前記検出パルスを出力して、前記トランスの一次側の通電及び非通電を切り替えるモノマルチバイブレータを有する。

【0018】

この構成によれば、検出パルスはモノマルチバイブレータの出力を検知パルスとするので、過電流の遮断、駆動電流の復帰、及び過電流の発生が短時間に繰り返されるときも、確実に過電流を遮断することができる。

【0019】

好ましくは、本発明の過電流保護装置において、
前記スイッチング部の前記第１電力用ＦＥＴ及び前記第２電力用ＦＥＴは、ソース同士が相互に接続され、
前記切替制御部の前記トランスの前記インパルス電圧は、前記ソースに供給される。

【0020】

この構成によれば、第１及び第２電力用ＦＥＴはソースが相互に接続されていて、インパルス電圧はソースに供給されるので、第１及び第２電力用ＦＥＴをオンからオフに切替時のインパルス電圧の供給回路を簡単化することができる。

【図面の簡単な説明】

【0021】

【図1】ＨｉＰＩＭＳ方式の成膜形成システムの概略図である。

【図2】過電流保護装置の詳細な回路図。

【図3】図２の回路図の各部位の電圧等についての時間変化を示す図。

【発明を実施するための形態】

【0022】

［成膜形成システム］
図１は、ＨｉＰＩＭＳ方式の成膜形成システム１の概略図である。成膜形成システム１は、三相交流電源２、直流生成部３、電力パルス生成部４、過電流保護装置５、バイアス電源６、スパッタ装置７及び制御部８を備える。直流生成部３及び電力パルス生成部４は、パルス電源装置９を構成する。過電流保護装置５は、本発明の実施形態として、成膜形成システム１に含まれる。

【0023】

パルス電源装置９は、その構成自体は周知である。直流生成部３は、三相全波整流回路３１と、コンデンサ３２と、ＤＣ−ＤＣコンバータ３３とを含む。三相全波整流回路３１は、三相交流電源２の三相交流電圧を直流電圧Ｖａｉに変換する。コンデンサ３２は、直流電圧Ｖａｉを安定化する。ＤＣ−ＤＣコンバータ３３は、直流電圧Ｖａｉ（例：２８０Ｖ）を直流電圧Ｖａｏ（例：１０００Ｖ）に変換する。

【0024】

直流生成部３は、１対の出力端子３４ａ，３４ｂを有する。出力端子３４ａには、直流電圧Ｖａｏの正側が出力され、出力端子３４ｂには、直流電圧Ｖａ０の負側が出力される。出力端子３４ｂは、アース（＝０Ｖ）に接続されている。

【0025】

電力パルス生成部４は、１対の入力端子４０ａ，４０ｂ、パルス生成スイッチ４１、短絡スイッチ４２及び１対の出力端子４３ａ，４３ｂを有する。入力端子４０ａ，４０ｂは、直流生成部３の出力端子３４ａ，３４ｂにそれぞれ接続されている。

【0026】

制御部８は、ＣＰＵ、ＲＡＭ、ＲＯＭ、入出力インターフェース、及び不揮発メモリを含む周知の構成を備え、所定のプログラムを実行することにより成膜形成システム１を制御する。制御部８による成膜形成システム１の制御には、パルス生成スイッチ４１及び短絡スイッチ４２のオン（閉）、オフ（開）の制御も含む。パルス生成スイッチ４１及び短絡スイッチ４２のオンオフパターンは、スパッタ装置７において最適な成膜が生成されるように、カスタマイズ可能になっている。

【0027】

パルス生成スイッチ４１及び短絡スイッチ４２がそれぞれオン及びオフである期間は、パルスの生成期間として出力端子４３ａの電圧はＶａｏとなる。パルス生成スイッチ４１及び短絡スイッチ４２がそれぞれオフ及びオンである期間は、パルスの消失期間として出力端子４３ａの電圧は０Ｖとなる。

【0028】

過電流保護装置５は、１対の入力端子５１ａ，５１ｂと、１対の出力端子５２ａ，５２ｂとを有する。入力端子５１ａ，５１ｂは、パルス電源装置９の出力端子４３ａ，４３ｂにそれぞれ接続されている。過電流保護装置５の詳細は、図２を参照して、後述する。

【0029】

バイアス電源６は、構成自体は、直流生成部３と同一であり、出力電圧としてのバイアス電圧Ｖｂｏの値が、直流電圧Ｖａｏの値と相違しているだけである（Ｖａｏ≠Ｖｂｏ）。バイアスパルス生成スイッチ６１は、制御部８からの制御信号によりオン、オフを切り替えられ、端子６２−端子６３間の接続を制御する。端子６２は、バイアス電源６のアースでない方の出力端子に接続され、端子６３は、スパッタ装置７の入力端子７５ａに接続されている。バイアス電圧Ｖｂｏを、種々のパターンで入力端子７５ａに供給することにより、真空室７０内の基板に生成する成膜を細かく調整することが可能になる。

【0030】

スパッタ装置７は、それ自体は周知の構成を有している。スパッタ装置７は、真空室７０の外部に外部接続端子として入力端子７１ａ，７１ｂ，７５ａ，７５ｂを有している。入力端子７１ａ，７１ｂは、それぞれ過電流保護装置５の入力端子５１ａ，５１ｂにそれぞれ接続されている。入力端子７５ａ，７５ｂは、それぞれ端子６３及び入力端子７１ｂにそれぞれ接続される。入力端子７１ｂは、アースに接続されている。

【0031】

スパッタ装置７は、真空室７０の内部に、ターゲットとしてのターゲット電極７２、基板電極７３及びバイアス電極７４を有している。ターゲット電極７２は入力端子７１ａに接続され、基板電極７３は入力端子７１ｂに接続され、バイアス電極７４は入力端子７５ａに接続されている。

【0032】

スパッタ装置７における成膜処理を概略的に説明する。成膜対象の基板（図示せず）が、基板電極７３に取り付けられる。次に、真空排気ポンプ（図示せず）が作動して、真空室７０内が真空状態にされる。次に、ガス供給源からアルゴン（Ａｒ）などの放電ガスが導入され、真空室７０内が所定の放電圧力に維持される。

【0033】

次に、パルス電源装置９を作動開始させて、ターゲット電極７２と基板電極７３との間に電力パルスを印加する。これにより、真空室７０内に、グロー放電が発生して、プラズマが生成される。そして、プラズマ中の正イオンがターゲット電極７２の表面に衝突し、ターゲット電極７２の原子をはじき出す。このようなスパッタ現象を利用することにより、ターゲット電極７２の材料からなる薄膜が基板電極７３の基板の上に形成される。

【0034】

［過電流保護装置の構成］
図２は、過電流保護装置５の詳細な回路図である。なお、この過電流保護装置５は、過電流を双方向に防止する構成になっている。説明の便宜上、入力端子５１ａから出力端子５２ａに向かって流れる電流の方向及びその逆方向をそれぞれ「第１方向Ｄ１」及び「第２方向Ｄ２」と定義する。

【0035】

図１のパルス電源装置９は、第１方向Ｄ１の駆動電流Ｉｄとしての電力パルスしか出力しない。電源装置によっては、スパッタ装置７に負の駆動電流Ｉｄ（第２方向Ｄ２の駆動電流Ｉｄ）のみを供給したり、正及び負が混在する駆動電流Ｉｄを供給したりすることもある。この過電流保護装置５は、正の駆動電流Ｉｄのみだけでなく、負の駆動電流Ｉｄのみや、正負の双方向の駆動電流Ｉｄを出力する電源装置を保護できるようになっている。

【0036】

図２において、各記号の意味は次のとおりである。
ＣＰ：比較器
Ｄ：ダイオード
Ｅ１〜Ｅ３：直流電圧
ＦＥＴ：電界効果トランジスタ
Ｒ：抵抗
Ｔ：トランス
Ｗ：トランスの巻線

【0037】

なお、図２において、すべてのＤ及びＦＥＴは、電力用ダイオード及び電力用ＦＥＴである。また、ただし、Ｅ１〜Ｅ３＞０Ｖである。

【0038】

過電流保護装置５は、駆動電流検出部５５、切替制御部５６及びスイッチング部５７を備えている。駆動電流線５０１は、電源側端子としての入力端子５１ａと負荷側端子としての出力端子５２ａとの間の駆動電流路を形成し、パルス電源装置９で生成された電力パルスをスパッタ装置７に導く。

【0039】

駆動電流検出部５５は、第１部分５５ａ及び第２部分５５ｂと、ＯＲ素子５１４と、モノマルチバイブレータ５１５とを含む。第１部分５５ａ及び第２部分５５ｂは、それぞれ第１方向Ｄ１及び第２方向Ｄ２の電流を検出する。第１部分５５ａと第２部分５５ｂとの対応要素は、共通の数字にそれぞれａ，ｂを付けた符号で示している。第１部分５５ａのシャント抵抗５１０ａと第２部分５５ｂのシャント抵抗５１０ｂとは、直列に接続され、本発明のシャント抵抗部に相当する。

【0040】

第１部分５５ａにおいて、シャント抵抗５１０ａ及びダイオード５１１ａは、相互に並列に接続され、駆動電流線５０１に挿入される。ダイオード５１１ａは、第１方向Ｄ１及び第２方向Ｄ２をそれぞれ逆方向（非導通の方向）及び順方向（導通の方向）にされている。比較器５１２ａは、シャント抵抗５１０ａの両端電圧と基準電圧としての直流電圧Ｅ１とを対比し、第１方向Ｄ１の電流が閾値以下であるときは、二値論理の０に相当する電圧を出力し、第１方向Ｄ１の電流が閾値を超えるときは、二値論理の１に相当する電圧を出力する。

【0041】

以下、二値論理の１，０に対応する電圧をそれぞれＬ１，Ｌ０（例：図３）で表す。この例では、Ｌ０＝０Ｖ、Ｌ１＞Ｌ０で定義されている。

【0042】

第２部分５５ｂのダイオード５１１ｂは、第２整流素子として第１方向Ｄ１及び第２方向Ｄ２をそれぞれ順方向及び逆方向にされている。この結果、比較器５１２ｂは、第２方向Ｄ２の電流が絶対値換算で閾値以下であるときは、Ｌ０を出力し、第２方向Ｄ２の電流が閾値を超えるときは、Ｌ１を出力する。

【0043】

ＯＲ素子５１４は、比較器５１２ａ，５１２ｂのいずれかの出力がＬ１である期間、Ｌ１を出力する。モノマルチバイブレータ５１５は、ＯＲ素子５１４からの入力がＬ０からＬ１に切り替わると、パルス幅Ｔａ（図３）のＬ１を１回出力する。

【0044】

比較器５１２ａ，５１２ｂ、ＯＲ素子５１４及びモノマルチバイブレータ５１５は、第１方向Ｄ１と第２方向Ｄ２との双方向の駆動電流に対するシャント抵抗部の両端電圧と閾値に対応する基準電圧Ｅ１との比較に基づいて検出パルスを駆動電流検出部５５の検出値として生成する。

【0045】

切替制御部５６は、一次側のループ回路にＭＯＳ−ＦＥＴ５２１、一次巻線５２２及び直流電圧Ｅ２を備える。ＭＯＳ−ＦＥＴ５２１がオフからオンに切り替わると、一次巻線５２２には、直流電圧Ｅ２を相殺する誘起起電力が発生する。トランスＴの各巻線Ｗにおける何れかの側のドット「・」は、ＭＯＳ−ＦＥＴ５２１がオフからオンに切り替わった時に生じる誘起起電力の正側を示している。

【0046】

スイッチング部５７は、第１部分５７ａ及び第２部分５７ｂを備える。第１部分５７ａ及び第２部分５７ｂは、それぞれ第１方向Ｄ１及び第２方向Ｄ２の過電流を遮断する回路部分となっている。第１部分５７ａと第２部分５７ｂとの対応要素は、同一の数字にそれぞれａ，ｂを付けた符号で示している。第１部分５７ａのＭＯＳ−ＦＥＴ５３１ａと第２部分５７ｂのＭＯＳ−ＦＥＴ５３１ｂとは、直列に接続されている。

【0047】

第１部分５７ａにおいて、ＭＯＳ−ＦＥＴ５３１ａは、ドレインからソースの方向を第１方向Ｄ１にして駆動電流線５０１に挿入されている。ダイオード５３２ａは、第２方向Ｄ２が順方向となるように、ＭＯＳ−ＦＥＴ５３１ａに対して並列接続される。

【0048】

分圧抵抗５３６ａ，５３７ａは、直列に接続されて、直流電圧Ｅ３に接続されている。分圧抵抗５３６ａ，５３７ａの相互の接続点には、直流電圧Ｅ３を分圧したゲート電圧が生成されて、ＭＯＳ−ＦＥＴ５３１ａのゲートに供給される。ＭＯＳ−ＦＥＴ５３１ａは、駆動電流Ｉｄを第１方向Ｄ１に流す期間では、このゲート電圧によりオンに維持される。

【0049】

切替制御部５６の二次巻線５２４ａは、一端において抵抗５３８ａを介してＭＯＳ−ＦＥＴ５３１ａのゲートに接続され、他端においてＭＯＳ−ＦＥＴ５３１ａのソースに接続されている。

【0050】

第２部分５７ｂにおいて、ＭＯＳ−ＦＥＴ５３１ｂは、ドレインからソースの方向を第２方向Ｄ２にして駆動電流線５０１に挿入されている。ダイオード５３２ｂは、第１方向Ｄ１が順方向となるように、ＭＯＳ−ＦＥＴ５３１ｂに対して並列接続される。切替制御部５６の二次巻線５２４ｂは、一端において抵抗５３８ｂを介してＭＯＳ−ＦＥＴ５３１ｂのゲートに接続され、他端においてＭＯＳ−ＦＥＴ５３１ｂのソースに接続されている。

【0051】

［過電流保護装置の作用］
先に、過電流保護装置５の必要性について説明する。スパッタリングによる成膜の問題点として過電流と過電圧がある。過電流は、スパッタリング動作中に、真空室７０内でアーク放電が突発的に発生することにより、パルス電源装置９の駆動電流Ｉｄが過大になる現象である。過電圧は、ガス供給源から供給されるガスと真空排気ポンプによる排気速度とのバランスが変動したような場合のように、放電条件が満たされなくなると放電が停止してプラズマが消失することにより発生することがある。

【0052】

図３は、図２の回路図の各部位の電圧等についての時間変化を示す図である。図３を参照して、過電流保護装置５の作用について説明する。なお、図３は、第１方向Ｄ１に過電流が生じたときの波形図である。

【0053】

図３において、ｔ１は、過電流保護装置５が過電流を検出した時刻を示す。時刻ｔ１になるまでの期間は、過電流保護装置５を通過する駆動電流Ｉｄは、所定値Ｉ１以下に維持される。したがって、モノマルチバイブレータ５１５がパルスを出力することなく、インパルス電圧が切替制御部５６のトランスＴからスイッチング部５７に供給されることはない。

【0054】

また、この期間では、ＭＯＳ−ＦＥＴ５３１ａでは、ソース側の電圧はドレイン側の電圧より高く、ＭＯＳ−ＦＥＴ５３１ｂでは、ソース側の電圧はドレイン側の電圧より低くなる。ＭＯＳ−ＦＥＴ５３１ａ，５３１ｂは、共に、ソース側の電圧に対するドレイン側の電圧がより高いときに、オンになるゲート電圧を直流電圧Ｅ３から供給されている。なお、このことは、図３では、ソースに対するゲートの相対電圧Ｖｓｇ≧閾値Ｖ１として記載されている。

【0055】

この結果、ＭＯＳ−ＦＥＴ５３１ａ，５３１ｂは、それぞれオン及びオフにある。したがって、第１方向Ｄ１の駆動電流Ｉｄは、ＭＯＳ−ＦＥＴ５３１ａ及びダイオード５３２ｂを通過して、成膜形成装置としてのスパッタ装置７に供給される。

【0056】

時刻ｔ１より少し前に、スパッタ装置７に例えばアーク放電が発生する。このため、駆動電流Ｉｄは、時刻ｔ１より少し前から上昇開始し、時刻ｔ１において所定値Ｉ１を超える（過電流の検出）。この結果、第１部分５５ａのシャント抵抗５１０ａの両端電圧が基準電圧Ｅ１を超えるので、比較器５１２ａの出力は、Ｌ０からＬ１に変化する。すなわち、比較器５１２ａは、パルスを出力する。過電流の検出をＣＴ（計器用変成器）により検出する場合は、約１μｓ要するが、シャント抵抗５１０ａ，５１０ｂの両端電圧から検出することにより、駆動電流検出部５５からのパルス出力を約５００ｍｓに半減することができる。

【0057】

比較器５１２ａが出力したパルスは、ＯＲ素子５１４を経てモノマルチバイブレータ５１５に入力する。これにより、モノマルチバイブレータ５１５は、出力をＬ０からＬ１に変化させる。すなわち、モノマルチバイブレータ５１５は、時刻ｔ１からパルス幅Ｔａのパルスを出力する。

【0058】

切替制御部５６のＭＯＳ−ＦＥＴ５２１は、ゲートにＬ０からＬ１の変化を受けると、オンからからオフに切り替えられる。これにより、切替制御部５６の一次巻線５２２に直流電圧Ｅ２が作用し、二次巻線５２４ａ，５２４ｂにインパルス電圧Ｉｍが生成される。

【0059】

ＭＯＳ−ＦＥＴ５３１ａは、ソースに切替制御部５６からのインパルス電圧Ｉｍが供給されることに伴って、ソースに対するゲートの相対電圧Ｖｓｇが閾値Ｖ１未満になる。こうして、ＭＯＳ−ＦＥＴ５３１ａは、オンからオフに切り替わる。ＭＯＳ−ＦＥＴ５３１ｂは、もともとオフにあるので、ソースに切替制御部５６からのインパルス電圧Ｉｍが供給されても、オフを維持する。

【0060】

この結果、駆動電流線５０１の第１方向Ｄ１の過電流は、ＭＯＳ−ＦＥＴ５３１ａ及びダイオード５３２ａにより阻まれて、消失する。

【0061】

駆動電流線５０１の第１方向Ｄ１の過電流が消失すると、比較器５１２ａの出力がＬ１からＬ０に変化する。これにより、切替制御部５６のＭＯＳ−ＦＥＴ５２１は、モノマルチバイブレータ５１５からのパルスが消失する時刻ｔ２においてオンからオフに切り替わり、一次巻線５２２の電圧は−Ｅ２となる。

【0062】

これにより、ＭＯＳ−ＦＥＴ５３１ａ，５３１ｂは、時刻ｔ１のインパルス電圧Ｉｍとは逆方向のインパルス電圧Ｉｍがソースに供給され、ＭＯＳ−ＦＥＴ５３１ａは、オンに復帰する。なお、ＭＯＳ−ＦＥＴ５３１ｂは、逆方向のインパルス電圧Ｉｍがソースに供給されても、そのままオフを維持することになる。

【0063】

時刻ｔ３において、逆方向のインパルス電圧Ｉｍが消失すると、ＭＯＳ−ＦＥＴ５３１ａにおいてソースに対するドレインの電圧は、時刻ｔ１前の値に戻る。なお、時刻ｔ３以降、ＭＯＳ−ＦＥＴ５３１ａのソースに対するゲートの相対電圧Ｖｓｄは、閾値Ｖ１以上を保持する。

【0064】

一方、時刻ｔ３以降も、スパッタ装置７において過電流を生じさせる原因が取り除かれていないときは、時刻ｔ３から間もなくして、再び、第１方向Ｄ１の過電流が生じて、過電流保護装置５は、図３の時刻ｔ１−ｔ３の作動を繰り返す。すなわち、過電流の発生及び消失が繰り返される。
続けることになる。

【0065】

過電流保護装置５は、過電流を検知すると、報知を行う報知器（図示せず）を有している。作業員は、報知器からの報知により過電流が発生したことを知得し、パルス電源装置９の電源スイッチを切る。これにより、時刻ｔ３以降の過電流の発生及び消失の繰り返しが終了し、成膜形成システム１の運転は停止する。その後、作業員は、スパッタ装置７における過電流の原因を取り除いた後、時刻ｔ４において、パルス電源装置９の電源スイッチを接に戻して、成膜形成システム１の運転を再開する。

【0066】

一方、スパッタ装置７の真空室７０内のプラズマが消失したりして、スパッタ装置７が高インピーダンスになることがある。しかしながら、過電流保護装置５のＭＯＳ−ＦＥＴ５３１ａ，５３１ｂは、パルス電源装置９とスパッタ装置７との間に介在するだけであるので、高インピーダンスに伴って、入力端子５１ａ−出力端子５２ａ間が過電圧になることはない。

【0067】

過電流保護装置５は、第２方向Ｄ２の過電流に対しても、第１方向Ｄ１の過電流の発生時と同様に、電力損失を防止しつつ、過電流からパルス電源装置９を保護することができる。また、スパッタ装置７の過電圧も、その正負に関係なく、入力端子５１ａ−出力端子５２ａ間に生じることを回避することができる。

【0068】

こうして、第１方向Ｄ１及び第２方向Ｄ２の双方向の過電流に対して駆動電流路としての駆動電流線５０１（駆動電流路）を遮断するだけで、過電流を大抵抗に流すことがないので、過電流発生時の電力損失を抑制することができる。

【0069】

［変形例］
スパッタ装置７は、ＨｉＰＩＭＳ方式のスパッタ装置となっている。本発明の過電流保護装置が適用される電源の負荷は、スパッタ装置以外の
成膜形成装置、各種のレーザ、放電灯、ストロボ装置、放電加工装置、及び光ファイバの融着接続装置が例として挙げられる。

【0070】

パルス電源装置９は、パルス電源となっている。本発明の過電流保護装置が適用される電源は、パルス電源だけでなく、特許文献１に記載されているアナログの高電圧電源も含まれる。

【0071】

過電流保護装置５におけるＭＯＳ−ＦＥＴ５３１ａ，５３１ｂは、それぞれ本発明の第１電力ＦＥＴ及び第２電力ＦＥＴの一例である。本発明の電力ＦＥＴは、ｐ型や、非ＭＯＳ型であってもよい。

【0072】

過電流保護装置５におけるダイオード５３２ａ，５３２ｂは、それぞれ本発明の第１整流素子及び第２整流素子の一例である。本発明で採用する整流素子は、ダイオードに限定されず、例えば、サイリスタとすることもできる。

【0073】

過電流保護装置５は、双方向の過電流及び過電圧に対処可能になっている。第１方向Ｄ１の過電流及び第２方向Ｄ２の過電圧に対処するだけであれば、入力端子５１ｂ及び第２部分５５ｂを省略することができる。また、第２方向Ｄ２の過電流及び第１方向Ｄ１の過電圧に対処するだけであれば、入力端子５１ａ及び第１部分５５ａを省略することができる。

【0074】

第１部分５５ａ及び第２部分５５ｂは、本発明の比較部に相当する。比較器５１２ａ，５１２ｂは、それぞれ本発明の第１比較器及び第２比較器に相当する。

【符号の説明】

【0075】

５・・・過電流保護装置、７・・・スパッタ装置、９・・・パルス電源装置（電源装置）、５１ａ・・・入力端子（電源側端子）、５２ａ・・・出力端子（負荷側端子）、５５・・・駆動電流検出部、５６・・・切替制御部、５７・・・スイッチング部、５０１・・・駆動電流線（駆動電流路）、５１０ａ・・・シャント抵抗（シャント抵抗部），５１０ｂ・・・シャント抵抗（シャント抵抗部）、５１５・・・モノマルチバイブレータ、５２１・・・ＭＯＳ−ＦＥＴ、５２２・・・一次巻線、５２４ａ，５２４ｂ・・・二次巻線、５３１ａ・・・ＭＯＳ−ＦＥＴ（第１電力用ＦＥＴ）、５３１ｂ・・・ＭＯＳ−ＦＥＴ（第２電力用ＦＥＴ）、５３２ａ・・・ダイオード（第１整流素子）、５３２ｂ・・・ダイオード（第２整流素子）。

【要約】

【課題】過電流の発生時の駆動電流路の遮断を早めることができる過電流保護装置を提供する。
【解決手段】過電流保護装置５は、駆動電流線５０１における駆動電流をそれぞれ通過及び遮断するスイッチング部５７と、駆動電流線５０１に介在するシャント抵抗５１０ａ，５１０ｂを有し、シャント抵抗５１０ａ，５１０ｂの両端電圧を検出値として出力する駆動電流検出部５５と、駆動電流Iｄが所定の閾値を超えたと判断したときは、スイッチング部５７を通過位置から遮断位置に切り替えるインパルス電圧生成部とを備える。
【選択図】図２

【図1】

【図2】

【図3】