特許 6559590 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6559590

(24)【登録日】2019年7月26日

(45)【発行日】2019年8月14日

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H01L 27/11573 20170101AFI20190805BHJP

   H01L 27/11526 20170101ALI20190805BHJP

   H01L 21/336 20060101ALI20190805BHJP

   H01L 29/788 20060101ALI20190805BHJP

   H01L 29/792 20060101ALI20190805BHJP

   H01L 27/10 20060101ALI20190805BHJP

【ＦＩ】

   H01L27/11573

   H01L27/11526

   H01L29/78 371

   H01L27/10 481

【請求項の数】5

【全頁数】23

(21)【出願番号】特願2016-19265(P2016-19265)

(22)【出願日】2016年2月3日

(65)【公開番号】特開2017-139329(P2017-139329A)

(43)【公開日】2017年8月10日

【審査請求日】2018年2月1日

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】東芝メモリ株式会社

(74)【代理人】

【識別番号】100108855

【弁理士】

【氏名又は名称】蔵田 昌俊

(74)【代理人】

【識別番号】100103034

【弁理士】

【氏名又は名称】野河 信久

(74)【代理人】

【識別番号】100075672

【弁理士】

【氏名又は名称】峰 隆司

(74)【代理人】

【識別番号】100153051

【弁理士】

【氏名又は名称】河野 直樹

(74)【代理人】

【識別番号】100189913

【弁理士】

【氏名又は名称】鵜飼 健

(72)【発明者】

【氏名】岡田 信彬

(72)【発明者】

【氏名】久田 俊記

【審査官】 宮本 博司

(56)【参考文献】

【文献】 特開２００８−１０３６４３（ＪＰ，Ａ）

【文献】 特開２００５−３４７３３１（ＪＰ，Ａ）

【文献】 特開２０１２−２２１５５２（ＪＰ，Ａ）

【文献】 特開２００９−１４１２７８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／１１５７３

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２７／１０

Ｈ０１Ｌ ２７／１１５２６

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

第１ワード線および第２ワード線を含む第１ブロックと、
第３ワード線および第４ワード線を含み、第１方向において前記第１ブロックの隣に設けられた第２ブロックと、
第５ワード線および第６ワード線を含み、第１方向において前記第２ブロックの隣に設けられた第３ブロックと、
第７ワード線および第８ワード線を含み、第１方向において前記第３ブロックの隣に設けられた第４ブロックと、
前記第１方向に直交する第２方向において前記第１および第２ブロックの隣に設けられた第１トランジスタ群と、
前記第２方向において前記第１トランジスタ群の隣に設けられた第２トランジスタ群と、
を具備し、
前記第１トランジスタ群は、
前記第１ワード線に電気的に接続された第１トランジスタと、
前記第２ワード線に電気的に接続された第２トランジスタと、
前記第５ワード線に電気的に接続された第３トランジスタと、
前記第６ワード線に電気的に接続された第４トランジスタと、
を含み、
前記第１方向において互いに隣り合う第２トランジスタ及び第３トランジスタは拡散層領域を共有し、
前記第２トランジスタ群は、
前記第３ワード線に電気的に接続された第５トランジスタと、
前記第４ワード線に電気的に接続された第６トランジスタと、
前記第７ワード線に電気的に接続された第７トランジスタと、
前記第８ワード線に電気的に接続された第８トランジスタと、
を含み、
前記第１方向において互いに隣り合う第６トランジスタ及び第７トランジスタは拡散層領域を共有する、
半導体記憶装置。

【請求項2】

前記第１トランジスタと前記第２トランジスタとは前記第１方向において隣に設けられ、
前記第３トランジスタと前記第４トランジスタとは前記第１方向において隣に設けられ、
前記第５トランジスタと前記第６トランジスタとは前記第１方向において隣に設けられ、
前記第７トランジスタと前記第８トランジスタとは前記第１方向において隣に設けられた請求項１に記載の半導体記憶装置。

【請求項3】

前記第１トランジスタおよび前記第２トランジスタの間と、前記第３トランジスタおよび前記第４トランジスタの間と、前記第５トランジスタおよび前記第６トランジスタの間と、前記第７トランジスタおよび前記第８トランジスタの間と、に設けられた素子分離領域をさらに具備する請求項２に記載の半導体記憶装置。

【請求項4】

前記第１ワード線と前記第１トランジスタとの接続端子および前記第２ワード線と前記第２トランジスタとの接続端子は、前記第１方向において前記第１ブロックの幅内に存在することを特徴とする請求項１に記載の半導体記憶装置。

【請求項5】

第９ワード線および第１０ワード線を含む第５ブロックと、
前記第９ワード線に電気的に接続された第９トランジスタおよび前記第１０ワード線に電気的に接続された第１０トランジスタを含み、前記第２方向において前記第２トランジスタ群の隣に設けられた第３トランジスタ群と、
をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００９−１４１２７８号公報

【特許文献2】特開２００５−１９１４１３号公報

【特許文献3】特開２００８−０８４４５７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

チップ面積を大きくすることなく、書き込み・消去不良の発生を防ぐ半導体記憶装置を提供する。

【課題を解決するための手段】

【0005】

実施形態による半導体記憶装置は、第１ワード線および第２ワード線を含む第１ブロックと、第３ワード線および第４ワード線を含み、第１方向において前記第１ブロックの隣に設けられた第２ブロックと、第５ワード線および第６ワード線を含み、第１方向において前記第２ブロックの隣に設けられた第３ブロックと、第７ワード線および第８ワード線を含み、第１方向において前記第３ブロックの隣に設けられた第４ブロックと、前記第１ワード線に電気的に接続された第１トランジスタおよび前記第２ワード線に電気的に接続された第２トランジスタを含み、前記第１方向に直交する第２方向において前記第１および第２ブロックの隣に設けられた第１トランジスタ群と、前記第３ワード線に電気的に接続された第３トランジスタおよび前記第４ワード線に電気的に接続された第４トランジスタを含み、前記第２方向において前記第１トランジスタ群の隣に設けられた第２トランジスタ群と、を具備し、前記第１トランジスタ群は、前記第１ワード線に電気的に接続された第１トランジスタと、前記第２ワード線に電気的に接続された第２トランジスタと、前記第５ワード線に電気的に接続された第３トランジスタと、前記第６ワード線に電気的に接続された第４トランジスタと、を含み、前記第１方向において互いに隣り合う第２トランジスタ及び第３トランジスタは拡散層領域を共有し、前記第２トランジスタ群は、前記第３ワード線に電気的に接続された第５トランジスタと、前記第４ワード線に電気的に接続された第６トランジスタと、前記第７ワード線に電気的に接続された第７トランジスタと、前記第８ワード線に電気的に接続された第８トランジスタと、を含み、前記第１方向において互いに隣り合う第６トランジスタ及び第７トランジスタは拡散層領域を共有する。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る半導体記憶装置を示すブロック図。

【図2】第１実施形態に係る半導体記憶装置のメモリセルアレイを示す回路図。

【図3】第１実施形態に係る半導体記憶装置のメモリセルアレイを示す断面図。

【図4】第１実施形態に係る半導体記憶装置のロウデコーダを示すブロック図。

【図5】第１実施形態に係る半導体記憶装置のロウデコーダを示すレイアウト図

【図6】比較例に係る半導体記憶装置のロウデコーダを示すレイアウト図であり、消去動作における印加電圧を示す図。

【図7】第１実施形態に係る半導体記憶装置のロウデコーダを示すレイアウト図であり、消去動作における印加電圧を示す図。

【図8】第１実施形態に係る半導体記憶装置のロウデコーダの変形例を示すレイアウト図。

【図9】第２実施形態に係る半導体記憶装置のロウデコーダを示すレイアウト図。

【図10】第３実施形態に係る半導体記憶装置のロウデコーダを示すレイアウト図。

【図11】第４実施形態に係る半導体記憶装置のロウデコーダを示すレイアウト図。

【図12】第４実施形態に係る半導体記憶装置のロウデコーダの変形例を示すレイアウト図。

【図13】第４実施形態に係る半導体記憶装置のロウデコーダの変形例を示すレイアウト図。

【図14】第５実施形態に係る半導体記憶装置のロウデコーダを示すレイアウト図。

【発明を実施するための形態】

【0007】

本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。

【0008】

＜第１実施形態＞
以下に図１乃至図７を用いて、第１実施形態に係る半導体記憶装置について説明する。ここでは、半導体記憶装置として、三次元積層型のＮＡＮＤ型フラッシュメモリを例に説明する。

【0009】

（第１実施形態における全体構成例）
図１に示すように、半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）は、コア部２００および周辺回路１００を備える。

【0010】

コア部２００は、メモリセルアレイ２１０、ロウデコーダ２２０、センスアンプ２３０、ソース線ドライバ２４０、およびウェルドライバ２５０を備える。

【0011】

メモリセルアレイ２１０は、複数のブロックＢＬＫ（ＢＬＫ０，ＢＬＫ１，ＢＬＫ２，…）を備える。各ブロックＢＬＫは、複数の不揮発性メモリセルの集合である。各不揮発性メモリセルは、ワード線およびビット線によって関連付けられる。ブロックＢＬＫはデータの消去単位であり、同一ブロックＢＬＫ内のデータは一括して消去される。各ブロックＢＬＫは、複数のストリングユニット（ＳＵ０，ＳＵ１，ＳＵ２，…）を備える。各ストリングユニットＳＵは、メモリセルが直列接続されたＮＡＮＤストリング２１１の集合である。メモリセルアレイ２１０内のブロック数、および１ブロックＢＬＫ内のストリングユニット数は任意である。

【0012】

なお、ブロックＢＬＫ内のデータの消去は、一括で行われることに限らず、ブロックよりも小さな単位、例えばハーフブロック（ＨＢＬ）単位で消去されてもよい。ブロックよりも小さな単位で消去されるケースについては、例えば、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、および２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。

【0013】

ロウデコーダ２２０は、ブロックアドレスやページアドレスをデコードして、対応するブロックＢＬＫのいずれかのワード線を選択する。そして、ロウデコーダ２２０は、選択ワード線および非選択ワード線に、適切な電圧を印加する。ロウデコーダ２２０の詳細については、後述する。

【0014】

センスアンプ２３０は、データの読み出し時に、メモリセルからビット線に読み出されたデータをセンスする。また、データの書き込み時には、書き込みデータをメモリセルに転送する。

【0015】

ソース線ドライバ２４０は、ソース線に電圧を印加する。

【0016】

ウェルドライバ２５０は、ＮＡＮＤストリング２１１が形成されるウェル領域に電圧を印加する。

【0017】

周辺回路１００は、シーケンサ１１０、チャージポンプ１２０、レジスタ１３０、およびドライバ１４０を備える。

【0018】

シーケンサ１１０は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。

【0019】

チャージポンプ１２０は、外部から与えられる電源電圧を昇圧して、必要な電圧をドライバ１４０に供給する。

【0020】

ドライバ１４０は、データの書き込み、読み出し、および消去に必要な電圧を、ロウデコーダ２２０、センスアンプ２３０、ソース線ドライバ２４０、およびウェルドライバ２５０に供給する。

【0021】

レジスタ１３０は、種々の信号を保持する。例えば、データの書き込みや消去動作のステータスを保持し、これによって図示せぬコントローラに動作が正常に完了したか否かを通知する。また、レジスタ１３０は、種々のテーブルを保持することも可能である。

【0022】

（第１実施形態におけるメモリセルアレイの構成例）
図２では、１個のブロックＢＬＫについて示している。

【0023】

図２に示すように、ブロックＢＬＫは例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。また、各々のストリングユニットＳＵは、複数のＮＡＮＤストリング２１１を含む。

【0024】

ＮＡＮＤストリング２１１の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２とを含む。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴ０〜ＭＴ７は、その電流経路が直列に形成される。一端側のメモリセルトランジスタＭＴ７の一端は選択トランジスタＳＴ１の一端に接続され、他端側のメモリセルトランジスタＭＴ０の一端は選択トランジスタＳＴ２の一端に接続される。

【0025】

ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴ１のゲートのそれぞれは、セレクトゲート線ＳＧＤ０〜ＳＧＤ３のそれぞれに共通接続される。一方、選択トランジスタＳＴ２のゲートは、複数のストリングユニット間で同一のセレクトゲート線ＳＧＳに共通接続される。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７のそれぞれに共通接続される。

【0026】

すなわち、ワード線ＷＬ０〜ＷＬ７およびセレクトゲート線ＳＧＳは同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０〜ＳＵ３間で共通に接続されている。一方、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０〜ＳＵ３毎に独立している。

【0027】

また、メモリセルアレイ２１０内でマトリクス状に配置されたＮＡＮＤストリング２１１のうち、同一行にあるＮＡＮＤストリング２１１の選択トランジスタＳＴ１の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬ（Ｋ−１）、（Ｋ−１）は１以上の自然数）に共通接続される。すなわち、ビット線ＢＬは、複数のストリングユニットＳＵ間でＮＡＮＤストリング２１１を共通に接続する。また、選択トランジスタＳＴ２の他端はソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロック間でＮＡＮＤストリング２１１を共通に接続する。

【0028】

ストリングユニットＳＵ０〜ＳＵ３のそれぞれの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０〜ＳＧＤ３のそれぞれに共通接続される。一方、選択トランジスタＳＴ２のゲートは、複数のストリングユニット間で同一のセレクトゲート線ＳＧＳに共通接続される。また、同一のブロック内にあるメモリセルトランジスタＭＴ０〜ＭＴ５の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ５のそれぞれに共通接続される。

【0029】

すなわち、ワード線ＷＬ０〜ＷＬ５およびセレクトゲート線ＳＧＳは同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０〜ＳＵ３間で共通に接続されるのに対し、セレクトゲート線ＳＧＤ０〜ＳＧＤ３は同一ブロックであってもストリングユニットＳＵ０〜ＳＵ３毎に独立する。

【0030】

同一ブロック内にあるメモリセルトランジスタＭＴのデータは、例えば一括して消去される。これに対して、データの読み出しおよび書き込みは、いずれかのブロックのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。このデータ単位を「ページ」と呼ぶ。

【0031】

図３に示すように、半導体基板のｐ型ウェル領域２０上に複数のＮＡＮＤストリング２１１が設けられる。

【0032】

より具体的には、ｐ型ウェル領域２０上には、メモリピラーＭＰが第３方向（積層方向）に延びる。メモリピラーＭＰは、半導体層３１、トンネル絶縁層２９、電荷蓄積層２８、およびブロック絶縁層２７を含む。半導体層３１は、ＮＡＮＤストリング２１１の電流経路として機能し、メモリセルトランジスタＭＴおよび選択トランジスタＳＴの動作時にチャネルを形成する。この半導体層３１の周囲を覆うように、トンネル絶縁層２９、電荷蓄積層２８、およびブロック絶縁層２７が順に設けられる。そして、ブロック絶縁層２７の周囲を覆うように、第３方向の下方側から複数の配線層２５、複数の配線層２３、および複数の配線層２４が順に設けられる。

【0033】

配線層２５はセレクトゲート線ＳＧＳとして機能し、配線層２３はワード線ＷＬとして機能し、配線層２４はセレクトゲート線ＳＧＤとして機能する。セレクトゲート線ＳＧＤは、第２方向（紙面奥行き方向）に延びる。

【0034】

メモリピラーＭＰおよび配線層２５で選択トランジスタＳＴ２が構成される。また、メモリピラーＭＰおよび配線層２３でメモリセルトランジスタＭＴが構成される。また、メモリピラーＭＰおよび配線層２４で選択トランジスタＳＴ１が構成される。

【0035】

なお、ここでは、複数（本例では４層）の配線層２５は、電気的に共通に接続され、同一のセレクトゲート線ＳＧＳに接続される。すなわち、この４層の配線層２５は、実質的に１個の選択トランジスタＳＴ２のゲート電極として機能する。これは選択トランジスタＳＴ１（４層のセレクトゲート線ＳＧＤ）についても同様である。

【0036】

以上の構成により、各ＮＡＮＤストリング２１１において、ウェル領域２０上に選択トランジスタＳＴ２、メモリセルトランジスタＭＴ、および選択トランジスタＳＴ１が順に積層される。第２方向に配置される複数のＮＡＮＤストリング２１１によって、ストリングユニットＳＵが構成される。

【0037】

メモリピラーＭＰの上端には、ビット線ＢＬとして機能する配線層３２が設けられる。ビット線ＢＬは、第１方向（紙面左右方向）に延び、センスアンプ２３０に接続される。

【0038】

さらに、ｐ型ウェル領域２０の表面には、Ｎ＋型不純物拡散層３３およびＰ＋型不純物拡散層３４が設けられる。Ｎ＋型不純物拡散層３３上にはコンタクトプラグ３５が設けられ、コンタクトプラグ３５上にはソース線ＳＬとして機能する配線層３６が設けられる。ソース線ＳＬは、ソース線ドライバ２４０に接続される。また、Ｐ＋型不純物拡散層３４上にはコンタクトプラグ３７が設けられ、コンタクトプラグ３７上にはウェル配線ＣＰＷＥＬＬとして機能する配線層３８が設けられる。ウェル配線ＣＰＷＥＬＬは、ウェルドライバ２５０に接続される。配線層３６，３８は、セレクトゲート線ＳＧＤよりも上層であり、かつ配線層３２よりも下層に形成される。なお、ウェル配線ＣＰＷＥＬＬとして機能する配線層３８は、メモリセルアレイ２１０内に設けられなくてもよい。

【0039】

また、ｐ型ウェル領域２０と最下層の配線層２５との間にはゲート絶縁層（トンネル絶縁層２９）が形成され、配線層２５およびゲート絶縁層はＮ＋型不純物拡散層３３近傍まで形成される。このため、最下層の選択トランジスタＳＴ２がオン状態とされる際、チャネルは半導体層３１内だけでなく、ウェル領域２０の表面にも形成される。すなわち、最下層の選択トランジスタＳＴ２によって、その上方の選択トランジスタＳＴ２と拡散層３３とが電気的に接続される。これにより、拡散層３３（ソース線ＳＬ）に電圧を印加することで、半導体層３１のチャネルに電位を与えることができる。一方、半導体層３１は、ウェル領域２０に接続される。したがって、ウェル領域２０に電圧を印加することでも、チャネルに電位を与えることができる。

【0040】

なお、メモリセルアレイ２１０の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ２１０の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１４００７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１４００６，５２４号、“不揮発性半導体記憶装置およびその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリおよびその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

【0041】

（第１実施形態におけるロウデコーダの構成例）
図４では、メモリセルアレイ２１０における１つのブロックＢＬＫの１つのストリングユニットＳＵからのワード線ＷＬ０〜ＷＬ７とロウデコーダ２２０との接続を示している。

【0042】

図４に示すように、ロウデコーダ２２０は、アドレスデコーダ２２１、ブースタ回路２２２、および転送トランジスタＷＴ（ＷＴ０〜ＷＴ７，ＷＴＳＳ，ＷＴＳＤ）を備える。

【0043】

アドレスデコーダ２２１は、入力アドレスＡ（Ａ０，Ａ１，Ａ２，…）に応じてブロックＢＬＫを選択する。ブースタ回路２２２は、転送トランジスタＷＴのゲートに昇圧電圧を供給する。ブースタ回路２２２には、ロウデコーダ用駆動電圧ＶＲＤＥＣが供給される。

【0044】

転送トランジスタＷＴ０〜ＷＴ７の一端（ソースまたはドレインの一方）はそれぞれ、ワード線ＷＬ０〜ＷＬ７のそれぞれに電気的に接続される。また、転送トランジスタＷＴ０〜ＷＴ７の他端（ソースまたはドレインの他方）はそれぞれ、コントロールゲート線ＣＧ０〜ＣＧ７のそれぞれに電気的に接続される。転送トランジスタＷＴＳＤ，ＷＴＳＳの一端（ソースまたはドレインの一方）はそれぞれ、セレクトゲート線ＳＧＤ，ＳＧＳのそれぞれに電気的に接続される。また、転送トランジスタＷＴＳＤ，ＷＴＳＳの他端（ソースまたはドレインの他方）はそれぞれ、コントロールゲート線ＣＧＳＤ，ＣＧＳＳのそれぞれに電気的に接続される。転送トランジスタＷＴ０〜ＷＴ７と転送トランジスタＷＴＳＤ，ＷＴＳＳとは、同じ構成であってもよい。

【0045】

図５では、図４と同様に、８個のワード線ＷＬ０〜ＷＬ７がある場合について説明する。また、ここでは、メモリセルアレイ２１０における６個のブロックＢＬＫ０〜ＢＬＫ５を示している。

【0046】

図５に示すように、ロウデコーダ２２０は、ブロックＢＬＫａ（ブロックＢＬＫ１，ＢＬＫ３，ＢＬＫ５）用の転送トランジスタ群２２３ＡおよびブロックＢＬＫｂ（ブロックＢＬＫ０，ＢＬＫ２，ＢＬＫ４）用の転送トランジスタ２２３Ｂを備える。

【0047】

転送トランジスタ群２２３Ａは、チャネル幅方向に沿ってメモリセルアレイ２１０の隣に設けられる。転送トランジスタ群２２３Ｂは、チャネル幅方向に沿って転送トランジスタ群２２３Ａの隣に設けられる。転送トランジスタ群２２３Ａは、チャネル幅方向に沿ってメモリセルアレイ２１０と転送トランジスタ群２２３Ｂとの間に配置される。

【0048】

転送トランジスタ群２２３Ａは、ブロックＢＬＫａ（ブロックＢＬＫ１，ＢＬＫ３，ＢＬＫ５）のワード線ＷＬ０〜ＷＬ７のそれぞれとコントロールゲート線ＣＧ０〜ＣＧ７のそれぞれとを接続する。一方、転送トランジスタ群２２３Ｂは、ブロックＢＬＫｂ（ブロックＢＬＫ０，ＢＬＫ２，ＢＬＫ４）のワード線ＷＬ０〜ＷＬ７のそれぞれとコントロールゲート線ＣＧ０〜ＣＧ７それぞれとを接続する。

【0049】

転送トランジスタ群２２３Ａは、拡散層領域ＳＤ（ＳＤ０１＿０Ａ〜ＳＤ０１＿３Ａ，ＳＤ２３＿０Ａ〜ＳＤ２３＿３Ａ，ＳＤ４５＿０Ａ〜ＳＤ４５＿３Ａ）を備える。拡散層領域ＳＤ０１＿０Ａ〜ＳＤ０１＿３Ａは、チャネル幅方向に沿って並ぶ。拡散層領域ＳＤ０１＿０Ａ〜ＳＤ０１＿３Ａのチャネル長方向の寸法は、２ブロック分である。拡散層領域ＳＤ０１＿０Ａ〜ＳＤ０１＿３Ａのチャネル長方向の上端はブロックＢＬＫ０の上端付近と同一位置にあり、拡散層領域ＳＤ０１＿０Ａ〜ＳＤ０１＿３Ａのチャネル長方向の下端はブロックＢＬＫ１の下端付近と同一位置にある。

【0050】

同様に、拡散層領域ＳＤ２３＿０Ａ〜ＳＤ２３＿３Ａのチャネル長方向の上端はブロックＢＬＫ２の上端付近と同一位置にあり、拡散層領域ＳＤ２３＿０Ａ〜ＳＤ２３＿３Ａのチャネル長方向の下端はブロックＢＬＫ３の下端付近と同一位置にある。また、拡散層領域ＳＤ４５＿０Ａ〜ＳＤ４５＿３Ａのチャネル長方向の上端はブロックＢＬＫ４の上端付近と同一位置にあり、拡散層領域ＳＤ４５＿０Ａ〜ＳＤ４５＿３Ａのチャネル長方向の下端はブロックＢＬＫ５の下端付近と同一位置にある。

【0051】

すなわち、拡散層領域ＳＤ０１＿０Ａ〜ＳＤ０１＿３Ａと拡散層領域ＳＤ２３＿０Ａ〜ＳＤ２３＿３Ａとの間の素子分離領域２２５は、チャネル長方向においてブロックＢＬＫ０とブロックＢＬＫ１との間に位置する。また、拡散層領域ＳＤ２３＿０Ａ〜ＳＤ２３＿３Ａと拡散層領域ＳＤ４５＿０Ａ〜ＳＤ４５＿３Ａとの間の素子分離領域２２５は、チャネル長方向においてブロックＢＬＫ３とブロックＢＬＫ４との境界に位置する。

【0052】

転送トランジスタ群２２３Ａにおける拡散層領域ＳＤ上にはそれぞれ、ゲートＧ１Ａ，Ｇ２Ａ、およびコンタクトＣＡが設けられる。ゲートＧ１Ａ，Ｇ２Ａは、チャネル幅方向に沿って延び、チャネル長方向に沿って並ぶ。拡散層領域ＳＤとゲートＧ１Ａとで転送トランジスタＷＴ１Ａが構成され、拡散層領域ＳＤとゲートＧ２Ａとで転送トランジスタＷＴ２Ａが構成される。すなわち、１個の拡散層領域ＳＤ上に２個のゲートＧ１Ａ，Ｇ２Ａが配置されることによって、チャネル長方向に隣り合う２個の転送トランジスタＷＴを構成している。言い換えると、チャネル長方向に隣り合う２個の転送トランジスタＷＴによって、１個の拡散層領域ＳＤを共有している。

【0053】

拡散層領域ＳＤの一方（ソース）にはそれぞれ、コンタクトＣＡを介してコントロールゲート線ＣＧ（図示せず）のそれぞれが電気的に接続される。そして、拡散層領域ＳＤの他方（ドレイン）にはそれぞれ、ブロックＢＬＫａのワード線ＷＬのそれぞれが電気的に接続される。例えば、ブロックＢＬＫ１のワード線ＷＬ０〜ＷＬ７からの引き出し配線２２４Ａはそれぞれ、拡散層領域ＳＤ０１＿０Ａ〜ＳＤ０１＿３Ａ上の転送トランジスタＷＴ２Ａのドレインおよび拡散層領域ＳＤ２３＿０Ａ〜ＳＤ２３＿３Ａ上の転送トランジスタＷＴ１Ａのドレインのそれぞれに電気的に接続される。なお、これらの接続関係は、任意である。

【0054】

同様に、ブロックＢＬＫ３のワード線ＷＬ０〜ＷＬ７からの引き出し配線２２４Ａはそれぞれ、拡散層領域ＳＤ２３＿０Ａ〜ＳＤ２３＿３Ａ上の転送トランジスタＷＴ２Ａのドレインおよび拡散層領域ＳＤ４５＿０Ａ〜ＳＤ４５＿３Ａ上の転送トランジスタＷＴ１Ａのドレインのそれぞれに電気的に接続される。

【0055】

転送トランジスタ群２２３Ｂは、転送トランジスタ群２２３Ａと同様の構成を有する。

【0056】

より具体的には、転送トランジスタ群２２３Ｂは、拡散層領域ＳＤ（ＳＤ０１＿０Ｂ〜ＳＤ０１＿３Ｂ，ＳＤ２３＿０Ｂ〜ＳＤ２３＿３Ｂ，ＳＤ４５＿０Ｂ〜ＳＤ４５＿３Ｂ）を備える。拡散層領域ＳＤ上にはそれぞれ、ゲートＧ１Ｂ，Ｇ２Ｂ、およびコンタクトＣＢが設けられる。ゲートＧ１Ｂ，Ｇ２Ｂは、チャネル幅方向に沿って延び、チャネル長方向に沿って並ぶ。拡散層領域ＳＤとゲートＧ１Ｂとで転送トランジスタＷＴ１Ｂが構成され、拡散層領域ＳＤとゲートＧ２Ｂとで転送トランジスタＷＴ２Ｂが構成される。

【0057】

転送トランジスタ群２２３Ｂにおける拡散層領域ＳＤの一方（ソース）にはそれぞれ、コンタクトＣＢを介してコントロールゲート線ＣＧ（図示せず）のそれぞれが電気的に接続される。そして、拡散層領域ＳＤの他方（ドレイン）にはそれぞれ、ブロックＢＬＫｂのワード線ＷＬのそれぞれが電気的に接続される。例えば、ブロックＢＬＫ２のワード線ＷＬ０〜ＷＬ７からの引き出し配線２２４Ｂはそれぞれ、拡散層領域ＳＤ０１＿０Ｂ〜ＳＤ０１＿３Ｂ上の転送トランジスタＷＴ２Ｂのドレインおよび拡散層領域ＳＤ２３＿０Ｂ〜ＳＤ２３＿３Ｂ上の転送トランジスタＷＴ１Ｂのドレインのそれぞれに電気的に接続される。なお、これらの接続関係は、任意である。

【0058】

同様に、ブロックＢＬＫ４のワード線ＷＬ０〜ＷＬ７からの引き出し配線２２４Ｂはそれぞれ、拡散層領域ＳＤ２３＿０Ｂ〜ＳＤ２３＿３Ｂ上の転送トランジスタＷＴ２Ｂのドレインおよび拡散層領域ＳＤ４５＿０Ｂ〜ＳＤ４５＿３Ｂ上の転送トランジスタＷＴ１Ｂのドレインのそれぞれに電気的に接続される。

【0059】

また、拡散層領域ＳＤ間に、シールドゲート２２６が設けられる。シールドゲートには、０Ｖ程度の電圧が印加される。これにより、素子分離領域に流れるパンチスルーリーク電流をより防ぐことができる。

【0060】

また、転送トランジスタ群２２３Ａと転送トランジスタ群２２３Ｂとの間の素子分離領域（例えば拡散領域ＳＤ０１＿３Ａと拡散領域ＳＤ０１＿０Ｂの間の素子分離領域）の幅は、その他の素子分離領域の幅よりも大きくすることが望ましい。例えば、転送トランジスタ群２２３Ａと転送トランジスタ群２２３Ｂとの間の素子分離領域の幅は、７００ｎｍ〜１．０μｍ程度であることが望ましい。これにより、転送トランジスタ群２２３Ａと転送トランジスタ群２２３Ｂとの間の素子分離領域に流れるパンチスルーリーク電流を防ぐことができる。また、図示せぬガードリングを設けてもよい。

【0061】

また、転送トランジスタＷＴは、メモリセルトランジスタＭＴよりも高耐圧であることが望ましい。より具体的には、転送トランジスタＷＴのゲート絶縁膜の膜厚は、メモリセルトランジスタＭＴのトンネル絶縁膜の膜厚よりも２倍以上厚く、２５ｎｍ〜５０ｎｍ程度であることが望ましい。これは、メモリセルトランジスタＭＴの書き込み電圧Ｖｐｇｍおよび消去電圧Ｖｅｒａを２５Ｖ以下に設定して、転送トランジスタＷＴのゲートに２５Ｖ程度の電圧が印加されても、転送トランジスタＷＴのゲート絶縁膜が破壊されないようにするためである。

【0062】

（第１実施形態における効果）
図６に示すように、比較例では、拡散層領域ＳＤ０１＿０〜ＳＤ０１＿７はチャネル幅方向に沿って並び、拡散層領域ＳＤ２３＿０〜ＳＤ２３＿７はチャネル幅方向に沿って並ぶ。また、拡散層領域ＳＤ０１＿０〜ＳＤ０１＿７のそれぞれと拡散層領域ＳＤ２３＿０〜ＳＤ２３＿７のそれぞれとが、チャネル長方向に沿って並ぶ。そして、拡散層領域ＳＤ０１＿０〜ＳＤ０１＿７，ＳＤ２３＿０〜ＳＤ２３＿７上にそれぞれ、チャネル幅方向に延びるゲートＧ１およびゲートＧ２が設けられる。拡散層領域ＳＤ０１＿０〜ＳＤ０１＿７，ＳＤ２３＿０〜ＳＤ２３＿７とゲートＧ１とで転送トランジスタＷＴ１が構成され、拡散層領域ＳＤ０１＿０〜ＳＤ０１＿７，ＳＤ２３＿０〜ＳＤ２３＿７とゲートＧ２とで転送トランジスタＷＴ２が構成される。

【0063】

比較例では、各ブロックＢＬＫのワード線ＷＬ０〜ＷＬ７からの引き出し配線２２４は、チャネル幅方向に並ぶ転送トランジスタＷＴに電気的に接続される。例えば、ブロックＢＬＫ１のワード線ＷＬ０〜ＷＬ７は、チャネル幅方向に並ぶ拡散層領域ＳＤ０１＿０〜ＳＤ０１＿７上の転送トランジスタＷＴ２に電気的に接続される。また、ブロックＢＬＫ２のワード線ＷＬ０〜ＷＬ７は、チャネル幅方向に並ぶ拡散層領域ＳＤ２３＿０〜ＳＤ２３＿７上の転送トランジスタＷＴ１に電気的に接続される。

【0064】

ここで、消去動作において、ブロックＢＬＫ１が消去選択ブロックであり、それ以外のブロックＢＬＫが消去非選択ブロックである場合を考える。このとき、消去選択ブロック（ブロックＢＬＫ１）では、メモリセルトランジスタのチャネルとゲート（ワード線ＷＬ）間に大きな電圧差が生じることで、データが消去される。このため、例えば０Ｖ程度の電圧ＶＩＳＯが、コントローゲートＣＧからコンタクトＣおよび転送トランジスタＷＴ２を介してワード線ＷＬに印加される。したがって、ブロックＢＬＫ１に接続される拡散層領域ＳＤ０１＿０〜ＳＤ０１＿７上の転送トランジスタＷＴ２には、電圧ＶＩＳＯが印加される。

【0065】

一方、消去非選択ブロック（例えばブロックＢＬＫ２）では、メモリセルトランジスタのチャネルとゲート間に電圧差が生じず、データは保持される。より具体的には、メモリセルトランジスタのチャネルに消去電圧Ｖｅｒａが印加され、ワード線ＷＬはフローティングとなる。このため、メモリセルトランジスタのチャネルおよびコンタクトプラグ３５とワード線ＷＬとの間の容量カップリングにより、ワード線ＷＬおよびワード線ＷＬに接続される転送トランジスタＷＴ１に高電圧の消去電圧Ｖｅｒａが印加される。したがって、ブロックＢＬＫ２に接続される拡散層領域ＳＤ２３＿０〜ＳＤ２３＿７上の転送トランジスタＷＴ１には、電圧Ｖｅｒａが印加される。

【0066】

このように、ブロックＢＬＫ１に接続される拡散層領域ＳＤ０１＿０〜ＳＤ０１＿７上の転送トランジスタＷＴ２とブロックＢＬＫ２に接続される拡散層領域ＳＤ２３＿０〜ＳＤ２３＿７上の転送トランジスタＷＴ１との間に大きな電圧差が生じると、これらの間の素子分離領域２２５にパンチスルーリーク電流が流れる。その結果、消去不良が生じてしまう。この問題を解消するために素子分離領域２２５を広げることでパンチスルーリーク電流を抑制することができるが、チップ面積が大きくなってしまう。

【0067】

書き込み動作時にも同様の問題が生じる。書き込み動作において、ブロックＢＬＫ１が書き込み選択ブロックであり、それ以外のブロックＢＬＫが書き込み非選択ブロックである場合を考える。このとき、ブロックＢＬＫ１に接続される拡散層領域ＳＤ０１＿０〜ＳＤ０１＿７上のいずれか１つの書き込み対象の転送トランジスタＷＴ２には書き込み電圧Ｖｐｇｍが印加される。一方、ブロックＢＬＫ２に接続される拡散層領域ＳＤ２３＿０〜ＳＤ２３＿７上の非書き込み対象の転送トランジスタＷＴ１は、フローティングとなる。

【0068】

このように、ブロックＢＬＫ１に接続される拡散層領域ＳＤ０１＿０〜ＳＤ０１＿７上の書き込み対象の転送トランジスタＷＴ２とブロックＢＬＫ２に接続される拡散層領域ＳＤ２３＿０〜ＳＤ２３＿７上の非書き込み対象の転送トランジスタＷＴ１との間に大きな電圧差が生じると、これらの間の素子分離領域２２５にパンチスルーリーク電流が流れる。その結果、書き込み電圧Ｖｐｇｍが想定電圧まで十分に上がらず、書き込み不良が生じてしまう。

【0069】

これに対し、上記第１実施形態によれば、転送トランジスタ群２２３Ａ，２２３Ｂが設けられる。そして、ブロックＢＬＫａ（ブロックＢＬＫ１，ＢＬＫ３，ＢＬＫ５）のワード線ＷＬ０〜ＷＬ７からの引き出し配線２２４Ａは、転送トランジスタ群２２３Ａ内の転送トランジスタＷＴに電気的に接続される。例えば、ブロックＢＬＫ１のワード線ＷＬ０〜ＷＬ７からの引き出し配線２２４Ａは、拡散層領域ＳＤ０１＿０Ａ〜ＳＤ０１＿３Ａ上の転送トランジスタＷＴ２Ａ、および転送トランジスタ群２２３Ａ内の拡散層領域ＳＤ２３＿０Ａ〜ＳＤ２３＿３Ａ上の転送トランジスタＷＴ１Ａに電気的に接続される。一方、ブロックＢＬＫｂ（ブロックＢＬＫ０，ＢＬＫ２，ＢＬＫ４）のワード線ＷＬ０〜ＷＬ７からの引き出し配線２２４Ｂは、転送トランジスタ群２２３Ｂ内の転送トランジスタＷＴに電気的に接続される。例えば、ブロックＢＬＫ１のワード線ＷＬ０〜ＷＬ７からの引き出し配線２２４Ｂは、拡散層領域ＳＤ０１＿０Ｂ〜ＳＤ０１＿３Ｂ上の転送トランジスタＷＴ２Ｂ、および転送トランジスタ群２２３Ｂ内の拡散層領域ＳＤ２３＿０Ｂ〜ＳＤ２３＿３Ｂ上の転送トランジスタＷＴ１Ｂに電気的に接続される。

【0070】

ここで、図７に示すように、消去動作において、ブロックＢＬＫ１が消去選択ブロックであり、それ以外のブロックＢＬＫが消去非選択ブロックである場合を考える。このとき、転送トランジスタ群２２３Ａ内の拡散層領域ＳＤ０１＿０Ａ〜ＳＤ０１＿３Ａ上の転送トランジスタＷＴ２Ａ、および拡散層領域ＳＤ２３＿０Ａ〜ＳＤ２３＿３Ａ上の転送トランジスタＷＴ１Ａに、電圧ＶＩＳＯが印加される。一方、転送トランジスタ群２２３Ｂ内の拡散層領域ＳＤ０１＿０Ｂ〜ＳＤ０１＿３Ｂ上の転送トランジスタＷＴ２Ｂ、および拡散層領域ＳＤ２３＿０Ｂ〜ＳＤ２３＿３Ｂ上の転送トランジスタＷＴ１Ｂに、電圧Ｖｅｒａが印加される。

【0071】

これにより、素子分離領域２２５を挟む拡散層領域ＳＤ０１＿０Ａ〜ＳＤ０１＿３Ａ上の転送トランジスタＷＴ２Ａと拡散層領域ＳＤ２３＿０Ａ〜ＳＤ２３＿３Ａ上の転送トランジスタＷＴ１Ａとには、同一電圧が印加され、電圧差が生じない。また、素子分離領域２２５を挟む拡散層領域ＳＤ０１＿０Ｂ〜ＳＤ０１＿３Ｂ上の転送トランジスタＷＴ２Ｂと拡散層領域ＳＤ２３＿０Ｂ〜ＳＤ２３＿３Ｂ上の転送トランジスタＷＴ１Ｂとには、同一電圧が印加され、電圧差が生じない。これにより、素子分離領域２２５にパンチスルー電流が流れることはない。したがって、チップ面積を大きくすることなく、消去不良の発生を防ぐことができる。

【0072】

また、書き込み動作において、素子分離領域２２５を挟む拡散層領域ＳＤ０１＿０Ａ〜ＳＤ０１＿３Ａ上の転送トランジスタＷＴ２Ａおよび拡散層領域ＳＤ２３＿０Ａ〜ＳＤ２３＿３Ａ上の転送トランジスタＷＴ１Ａのいずれか１つ（書き込み対象のトランジスタ）には書き込み電圧Ｖｐｇｍが印加され、それ以外には所定電圧が印加される。この所定電圧は、書き込み電圧Ｖｐｇｍと素子分離領域２２５を挟んで隣り合っても素子分離領域２２５にパンチスルー電流を流さない程度の電圧であり、例えば２．０Ｖ程度である。また、素子分離領域２２５を挟む拡散層領域ＳＤ０１＿０Ｂ〜ＳＤ０１＿３Ｂ上の転送トランジスタＷＴ２Ｂと拡散層領域ＳＤ２３＿０Ｂ〜ＳＤ２３＿３Ｂ上の転送トランジスタＷＴ１Ｂ（非書き込み対象のトランジスタ）は、フローティングとなる。これにより、素子分離領域２２５に大きなパンチスルー電流が流れることはない。したがって、チップ面積を大きくすることなく、書き込み不良の発生を防ぐことができる。

【0073】

（第１実施形態における変形例）
図８は、第１実施形態に係る半導体記憶装置のロウデコーダの変形例を示すレイアウト図である。

【0074】

上記第１実施形態では、ブロックＢＬＫａがブロックＢＬＫ１，ＢＬＫ３，ＢＬＫ５に対応し、これらのワード線ＷＬ０〜ＷＬ７からの引き出し配線２２４Ａは、転送トランジスタ群２２３Ａ内の転送トランジスタＷＴに電気的に接続される。一方、ブロックＢＬＫｂがブロックＢＬＫ０，ＢＬＫ２，ＢＬＫ４に対応し、これらのワード線ＷＬ０〜ＷＬ７からの引き出し配線２２４Ｂは、転送トランジスタ群２２３Ｂ内の転送トランジスタＷＴに電気的に接続される。すなわち、ブロックＢＬＫａとブロックＢＬＫｂとは、１ブロック毎に並ぶ。

【0075】

これに対し、変形例では、ブロックＢＬＫａとブロックＢＬＫｂとは、２ブロック毎に並ぶ。

【0076】

より具体的には、図８に示すように、ブロックＢＬＫａはブロックＢＬＫ２，ＢＬＫ３に対応し、ブロックＢＬＫｂはブロックＢＬＫ０，ＢＬＫ１，ＢＬＫ４，ＢＬＫ５に対応する。転送トランジスタ群２２３Ａは、ブロックＢＬＫａ（ブロックＢＬＫ２，ＢＬＫ３）のワード線ＷＬ０〜ＷＬ７のそれぞれとコントロールゲート線ＣＧ０〜ＣＧ７のそれぞれとを接続する。一方、転送トランジスタ群２２３Ｂは、ブロックＢＬＫｂ（ＢＬＫ０，ＢＬＫ１，ＢＬＫ４，ＢＬＫ５）のワード線ＷＬ０〜ＷＬ７のそれぞれとコントロールゲート線ＣＧ０〜ＣＧ７それぞれとを接続する。

【0077】

例えば、ブロックＢＬＫ２のワード線ＷＬ０〜ＷＬ７からの引き出し配線２２４Ａはそれぞれ、拡散層領域ＳＤ０１＿０Ａ〜ＳＤ０１＿３Ａ上の転送トランジスタＷＴ２Ａのドレインおよび拡散層領域ＳＤ２３＿０Ａ〜ＳＤ２３＿３Ａ上の転送トランジスタＷＴ１Ａのドレインのそれぞれに電気的に接続される。

【0078】

同様に、ブロックＢＬＫ３のワード線ＷＬ０〜ＷＬ７からの引き出し配線２２４Ａはそれぞれ、拡散層領域ＳＤ２３＿０Ａ〜ＳＤ２３＿３Ａ上の転送トランジスタＷＴ２Ａのドレインおよび拡散層領域ＳＤ４５＿０Ａ〜ＳＤ４５＿３Ａ上の転送トランジスタＷＴ１Ａのドレインのそれぞれに電気的に接続される。

【0079】

また、ブロックＢＬＫ１のワード線ＷＬ０〜ＷＬ７からの引き出し配線２２４Ｂはそれぞれ、拡散層領域ＳＤ０１＿０Ｂ〜ＳＤ０１＿３Ｂ上の転送トランジスタＷＴ２Ｂのドレインおよび拡散層領域ＳＤ２３＿０Ｂ〜ＳＤ２３＿３Ｂ上の転送トランジスタＷＴ１Ｂのドレインのそれぞれに電気的に接続される。

【0080】

同様に、ブロックＢＬＫ４のワード線ＷＬ０〜ＷＬ７からの引き出し配線２２４Ｂはそれぞれ、拡散層領域ＳＤ２３＿０Ｂ〜ＳＤ２３＿３Ｂ上の転送トランジスタＷＴ２Ｂのドレインおよび拡散層領域ＳＤ４５＿０Ｂ〜ＳＤ４５＿３Ｂ上の転送トランジスタＷＴ１Ｂのドレインのそれぞれに電気的に接続される。

【0081】

＜第２実施形態＞
以下に図９を用いて、第２実施形態に係る半導体記憶装置について説明する。なお、第２実施形態において、上記第１実施形態と同様の点については説明を省略し、主に異なる点について説明する。

【0082】

（第２実施形態におけるロウデコーダの構成例）
図９に示すように、第２実施形態において、上記第１実施形態と異なる点は、転送トランジスタ群２２３Ａ，２３Ｂが半ブロック分チャネル長方向にずれている点である。ここでは、転送トランジスタ群２２３Ａ，２３Ｂが、図面上方向に半ブロック分ずれている。

【0083】

より具体的には、拡散層領域ＳＤ０１＿０Ａ〜ＳＤ０１＿３Ａのチャネル長方向の下端はブロックＢＬＫ１の中央付近と同一位置にある。また、拡散層領域ＳＤ２３＿０Ａ〜ＳＤ２３＿３Ａのチャネル長方向の上端はブロックＢＬＫ１の中央付近と同一位置にあり、拡散層領域ＳＤ２３＿０Ａ〜ＳＤ２３＿３Ａのチャネル長方向の下端はブロックＢＬＫ３の中央付近と同一位置にある。また、拡散層領域ＳＤ４５＿０Ａ〜ＳＤ４５＿３Ａのチャネル長方向の上端はブロックＢＬＫ３の中央付近と同一位置にあり、拡散層領域ＳＤ４５＿０Ａ〜ＳＤ４５＿３Ａのチャネル長方向の下端はブロックＢＬＫ５の中央付近と同一位置にある。

【0084】

すなわち、拡散層領域ＳＤ０１＿０Ａ〜ＳＤ０１＿３Ａと拡散層領域ＳＤ２３＿０Ａ〜ＳＤ２３＿３Ａとの間の素子分離領域２２５は、チャネル長方向においてブロックＢＬＫ１の中央付近に位置する。また、拡散層領域ＳＤ２３＿０Ａ〜ＳＤ２３＿３Ａと拡散層領域ＳＤ４５＿０Ａ〜ＳＤ４５＿３Ａとの間の素子分離領域２２５は、チャネル長方向においてブロックＢＬＫ３の中央付近に位置する。

【0085】

このため、拡散層領域ＳＤ０１＿０Ａ〜ＳＤ０１＿３Ａ上の転送トランジスタＷＴ２Ａのワード線側コンタクト（転送トランジスタＷＴ２Ａと引き出し配線２２４Ａとの接続端子）および拡散層領域ＳＤ２３＿０Ａ〜ＳＤ２３＿３Ａ上の転送トランジスタＷＴ１Ａのワード線側コンタクト（転送トランジスタＷＴ１Ａと引き出し配線２２４Ａとの接続端子）は、チャネル長方向においてブロックＢＬＫ１の幅内に存在する。同様に、拡散層領域ＳＤ２３＿０Ａ〜ＳＤ２３＿３Ａ上の転送トランジスタＷＴ２Ａのワード線側コンタクトおよび拡散層領域ＳＤ４５＿０Ａ〜ＳＤ４５＿３Ａ上の転送トランジスタＷＴ１Ａのワード線側コンタクトは、チャネル長方向においてブロックＢＬＫ３の幅内に存在する。

【0086】

（第２実施形態における効果）
上記第１実施形態では、チャネル長方向における素子分離領域２２５の位置がブロックＢＬＫの境界に一致するように、転送トランジスタＷＴが配置されていた。この場合、ブロックＢＬＫａのワード線ＷＬからの引き出し配線２２４Ａが、チャネル長方向におけるブロックＢＬＫｂの幅内の転送トランジスタＷＴのワード線ＷＬ側コンタクトに接続される必要がある。すなわち、引き出し配線２２４Ａに接続される転送トランジスタＷＴのワード線側コンタクトが、チャネル長方向においてブロックＢＬＫａと異なる位置に存在する。例えば、ブロックＢＬＫ１のワード線ＷＬからの引き出し配線２２４Ａは、拡散層領域ＳＤ２３＿０Ａ〜ＳＤ２３＿３Ａ上の転送トランジスタＷＴのワード線ＷＬ側コンタクトに接続される。このため、引き出し配線２２４Ａとしてチャネル幅方向の配線だけでなく、チャネル長方向の配線も必要になる。その結果、引き出し配線２２４Ａのチャネル長方向の配線がチャネル長方向におけるブロックＢＬＫｂの幅内に存在することになる。これにより、ブロックＢＬＫｂのワード線ＷＬからの引き出し配線２２４Ｂが阻害され、その引き出し本数が制約されてしまう。

【0087】

これに対し、第２実施形態では、転送トランジスタ群２２３Ａ，２２３Ｂが半ブロック分チャネル長方向にずれている。これにより、チャネル長方向におけるブロックＢＬＫａの幅内に、接続される転送トランジスタＷＴのワード線側コンタクトが存在する。例えば、チャネル長方向におけるブロックＢＬＫ１の幅内に、拡散層領域ＳＤ０１＿０Ａ〜ＳＤ０１＿３Ａ上の転送トランジスタＷＴ２Ａのワード線側コンタクト、および拡散層領域ＳＤ２３＿０Ａ〜ＳＤ２３＿３Ａ上の転送トランジスタＷＴ１Ａのワード線側コンタクトが存在する。このため、引き出し配線２２４Ａとして、チャネル長方向における配線は不要となり、チャネル幅方向の配線のみで接続可能である。したがって、引き出し配線２２４Ａが、チャネル長方向におけるブロックＢＬＫｂの幅内に存在することはなくなる。その結果、引き出し配線２２４Ａは、引き出し配線２２４Ｂを阻害することはなく、引き出し配線２２４Ｂの本数の制約とはならない。

【0088】

＜第３実施形態＞
以下に図１０を用いて、第３実施形態に係る半導体記憶装置について説明する。なお、第３実施形態において、上記第１実施形態と同様の点については説明を省略し、主に異なる点について説明する。

【0089】

（第３実施形態におけるロウデコーダの構成例）
図１０に示すように、第３実施形態において、上記第１実施形態と異なる点は、２トランジスタ／２ブロック構成ではなく、２トランジスタ／３ブロック構成である点である。そして、第３実施形態では、３つの転送トランジスタ群２２３Ａ，２２３Ｂ，２２３Ｃが設けられる。

【0090】

より具体的には、ロウデコーダ２２０は、ブロックＢＬＫａ（ブロックＢＬＫ０，ＢＬＫ３，ＢＬＫ６）用の転送トランジスタ群２２３Ａ、ブロックＢＬＫｂ（ブロックＢＬＫ１，ＢＬＫ４，ＢＬＫ７）用の転送トランジスタ２２３Ｂ、およびブロックＢＬＫｃ（ブロックＢＬＫ２，ＢＬＫ５，ＢＬＫ８）を備える。

【0091】

転送トランジスタ群２２３Ａは、チャネル幅方向に沿ってメモリセルアレイ２１０の隣に設けられる。転送トランジスタ群２２３Ｂは、チャネル幅方向に沿って転送トランジスタ群２２３Ａの隣に設けられる。転送トランジスタ群２２３Ｃは、転送トランジスタ群２２３Ｂの隣に設けられる。

【0092】

転送トランジスタ群２２３Ａは、ブロックＢＬＫａ（ブロックＢＬＫ０，ＢＬＫ３，ＢＬＫ６）のワード線ＷＬ０〜ＷＬ７のそれぞれとコントロールゲート線ＣＧ０〜ＣＧ７のそれぞれとを接続する。また、転送トランジスタ群２２３Ｂは、ブロックＢＬＫｂ（ブロックＢＬＫ１，ＢＬＫ４，ＢＬＫ７）のワード線ＷＬ０〜ＷＬ７のそれぞれとコントロールゲート線ＣＧ０〜ＣＧ７それぞれとを接続する。さらに、転送トランジスタ群２２３Ｂは、ブロックＢＬＫｃ（ブロックＢＬＫ２，ＢＬＫ５，ＢＬＫ８）のワード線ＷＬ０〜ＷＬ７のそれぞれとコントロールゲート線ＣＧ０〜ＣＧ７それぞれとを接続する。

【0093】

転送トランジスタ群２２３Ａは、拡散層領域ＳＤ（ＳＤ０１２＿０Ａ〜ＳＤ０１２＿３Ａ，ＳＤ３４５＿０Ａ〜ＳＤ３４５＿３Ａ，ＳＤ６７８＿０Ａ〜ＳＤ６７８＿３Ａ）を備える。拡散層領域ＳＤ０１２＿０Ａ〜ＳＤ０１２＿３Ａのチャネル長方向の寸法は、３ブロック分である。拡散層領域ＳＤ０１２＿０Ａ〜ＳＤ０１２＿３Ａのチャネル長方向の上端はブロックＢＬＫ０の上端付近と同一位置にあり、拡散層領域ＳＤ０１２＿０Ａ〜ＳＤ０１２＿３Ａのチャネル長方向の下端はブロックＢＬＫ２の下端付近と同一位置にある。

【0094】

同様に、拡散層領域ＳＤ３４５＿０Ａ〜ＳＤ３４５＿３Ａのチャネル長方向の上端はブロックＢＬＫ３の上端付近と同一位置にあり、拡散層領域ＳＤ３４５＿０Ａ〜ＳＤ３４５＿３Ａのチャネル長方向の下端はブロックＢＬＫ５の下端付近と同一位置にある。また、拡散層領域ＳＤ６７８＿０Ａ〜ＳＤ６７８＿３Ａのチャネル長方向の上端はブロックＢＬＫ６の上端付近と同一位置にあり、拡散層領域ＳＤ６７８＿０Ａ〜ＳＤ６７８＿３Ａのチャネル長方向の下端はブロックＢＬＫ８の下端付近と同一位置にある。

【0095】

転送トランジスタ群２２３Ａにおける拡散層領域ＳＤの一方（ソース）にはそれぞれ、コンタクトＣＡを介してコントロールゲート線ＣＧ（図示せず）のそれぞれが電気的に接続される。そして、拡散層領域ＳＤの他方（ドレイン）にはそれぞれ、ブロックＢＬＫａのワード線ＷＬのそれぞれが電気的に接続される。例えば、ブロックＢＬＫ３のワード線ＷＬ０〜ＷＬ７からの引き出し配線２２４Ａはそれぞれ、拡散層領域ＳＤ０１２＿０Ａ〜ＳＤ０１２＿３Ａ上の転送トランジスタＷＴ２Ａのドレインおよび拡散層領域ＳＤ３４５＿０Ａ〜ＳＤ３４５＿３Ａ上の転送トランジスタＷＴ１Ａのドレインのそれぞれに電気的に接続される。

【0096】

転送トランジスタ群２２３Ｂ，２２３Ｃは、転送トランジスタ群２２３Ａと同様の構成を有する。

【0097】

より具体的には、転送トランジスタ群２２３Ｂは、拡散層領域ＳＤ（ＳＤ０１２＿０Ｂ〜ＳＤ０１２＿３Ｂ，ＳＤ３４５＿０Ｂ〜ＳＤ３４５＿３Ｂ，ＳＤ６７８＿０Ｂ〜ＳＤ６７８＿３Ｂ）を備える。拡散層領域ＳＤ上にはそれぞれ、ゲートＧ１Ｂ，Ｇ２Ｂ、およびコンタクトＣＢが設けられる。ゲートＧ１Ｂ，Ｇ２Ｂは、チャネル幅方向に沿って延び、チャネル長方向に沿って並ぶ。拡散層領域ＳＤとゲートＧ１Ｂとで転送トランジスタＷＴ１Ｂが構成され、拡散層領域ＳＤとゲートＧ２Ｂとで転送トランジスタＷＴ２Ｂが構成される。

【0098】

転送トランジスタ群２２３Ｂにおける拡散層領域ＳＤの一方（ソース）にはそれぞれ、コンタクトＣＢを介してコントロールゲート線ＣＧ（図示せず）のそれぞれが電気的に接続される。そして、拡散層領域ＳＤの他方（ドレイン）にはそれぞれ、ブロックＢＬＫｂのワード線ＷＬのそれぞれが電気的に接続される。例えば、ブロックＢＬＫ５のワード線ＷＬ０〜ＷＬ７からの引き出し配線２２４Ｂはそれぞれ、拡散層領域ＳＤ０１２＿０Ｂ〜ＳＤ０１２＿３Ｂ上の転送トランジスタＷＴ２Ｂのドレインおよび拡散層領域ＳＤ３４５＿０Ｂ〜ＳＤ３４５＿３Ｂ上の転送トランジスタＷＴ１Ｂのドレインのそれぞれに電気的に接続される。

【0099】

また、転送トランジスタ群２２３Ｃは、拡散層領域ＳＤ（ＳＤ０１２＿０Ｃ〜ＳＤ０１２＿３Ｃ，ＳＤ３４５＿０Ｃ〜ＳＤ３４５＿３Ｃ，ＳＤ６７８＿０Ｃ〜ＳＤ６７８＿３Ｃ）を備える。拡散層領域ＳＤ上にはそれぞれ、ゲートＧ１Ｃ，Ｇ２Ｃ、およびコンタクトＣＣが設けられる。ゲートＧ１Ｃ，Ｇ２Ｃは、チャネル幅方向に沿って延び、チャネル長方向に沿って並ぶ。拡散層領域ＳＤとゲートＧ１Ｃとで転送トランジスタＷＴ１Ｃが構成され、拡散層領域ＳＤとゲートＧ２Ｃとで転送トランジスタＷＴ２Ｃが構成される。

【0100】

転送トランジスタ群２２３Ｃにおける拡散層領域ＳＤの一方（ソース）にはそれぞれ、コンタクトＣＣを介してコントロールゲート線ＣＧ（図示せず）のそれぞれが電気的に接続される。そして、拡散層領域ＳＤの他方（ドレイン）にはそれぞれ、ブロックＣＬＫｂのワード線ＷＬのそれぞれが電気的に接続される。例えば、ブロックＣＬＫ５のワード線ＷＬ０〜ＷＬ７からの引き出し配線２２４Ｃはそれぞれ、拡散層領域ＳＤ０１２＿０Ｃ〜ＳＤ０１２＿３Ｃ上の転送トランジスタＷＴ２Ｃのドレインおよび拡散層領域ＳＤ３４５＿０Ｃ〜ＳＤ３４５＿３Ｃ上の転送トランジスタＷＴ１Ｃのドレインのそれぞれに電気的に接続される。

【0101】

（第３実施形態における効果）
第３実施形態によれば、２トランジスタ／３ブロック構成であり、転送トランジスタ群２２３Ａ，２２３Ｂ，２２３Ｃが設けられる。そして、ブロックＢＬＫａ（ブロックＢＬＫ０，ＢＬＫ３，ＢＬＫ６）のワード線ＷＬ０〜ＷＬ７からの引き出し配線２２４Ａは、転送トランジスタ群２２３Ａ内の転送トランジスタＷＴに電気的に接続される。また、ブロックＢＬＫｂ（ブロックＢＬＫ１，ＢＬＫ４，ＢＬＫ７）のワード線ＷＬ０〜ＷＬ７からの引き出し配線２２４Ｂは、転送トランジスタ群２２３Ｂ内の転送トランジスタＷＴに電気的に接続される。さらに、ブロックＢＬＫｃ（ブロックＢＬＫ２，ＢＬＫ５，ＢＬＫ８）のワード線ＷＬ０〜ＷＬ７からの引き出し配線２２４Ｃは、転送トランジスタ群２２３Ｃ内の転送トランジスタＷＴに電気的に接続される。これにより、第１実施形態と同様の効果を得ることができる。

【0102】

＜第４実施形態＞
以下に図１１を用いて、第４実施形態に係る半導体記憶装置について説明する。なお、第４実施形態において、上記第１実施形態と同様の点については説明を省略し、主に異なる点について説明する。

【0103】

（第４実施形態におけるロウデコーダの構成例）
図１１に示すように、第４実施形態では、メモリセルアレイ２１０の一方側にロウデコーダ２２０＿０が配置され、他方側にロウデコーダ２２０＿１が配置される。

【0104】

ロウデコーダ２２０＿０は、ブロックＢＬＫａ（ブロックＢＬＫ１，ＢＬＫ３，ＢＬＫ５）用の転送トランジスタ群２２３Ａ＿０およびブロックＢＬＫｂ（ブロックＢＬＫ０，ＢＬＫ２，ＢＬＫ４）用の転送トランジスタ２２３Ｂ＿０を備える。

【0105】

転送トランジスタ群２２３Ａ＿０は、チャネル幅方向に沿ってメモリセルアレイ２１０の隣に設けられる。転送トランジスタ群２２３Ｂ＿０は、チャネル幅方向に沿って転送トランジスタ群２２３Ａ＿０の隣に設けられる。転送トランジスタ群２２３Ａ＿０は、チャネル幅方向に沿ってメモリセルアレイ２１０と転送トランジスタ群２２３Ｂ＿０との間に配置される。

【0106】

転送トランジスタ群２２３Ａ＿０は、ブロックＢＬＫａ（ブロックＢＬＫ１，ＢＬＫ３，ＢＬＫ５）のワード線ＷＬ０〜ＷＬ７からの引き出し配線２２４Ａ＿０のそれぞれとコントロールゲート線ＣＧ０〜ＣＧ７のそれぞれとを一方側から接続する。一方、転送トランジスタ群２２３Ｂ＿０は、ブロックＢＬＫｂ（ブロックＢＬＫ０，ＢＬＫ２，ＢＬＫ４）のワード線ＷＬ０〜ＷＬ７からの引き出し配線２２４Ｂ＿０のそれぞれとコントロールゲート線ＣＧ０〜ＣＧ７のそれぞれとを一方側から接続する。

【0107】

ロウデコーダ２２０＿１は、ブロックＢＬＫａ（ブロックＢＬＫ１，ＢＬＫ３，ＢＬＫ５）用の転送トランジスタ群２２３Ａ＿１およびブロックＢＬＫｂ（ブロックＢＬＫ０，ＢＬＫ２，ＢＬＫ４）用の転送トランジスタ２２３Ｂ＿１を備える。

【0108】

転送トランジスタ群２２３Ａ＿１は、チャネル幅方向に沿ってメモリセルアレイ２１０の隣に設けられる。転送トランジスタ群２２３Ｂ＿１は、チャネル幅方向に沿って転送トランジスタ群２２３Ａ＿１の隣に設けられる。転送トランジスタ群２２３Ａ＿１は、チャネル幅方向に沿ってメモリセルアレイ２１０と転送トランジスタ群２２３Ｂ＿１との間に配置される。

【0109】

転送トランジスタ群２２３Ａ＿１は、ブロックＢＬＫａ（ブロックＢＬＫ１，ＢＬＫ３，ＢＬＫ５）のワード線ＷＬ０〜ＷＬ７からの引き出し配線２２４Ａ＿１のそれぞれとコントロールゲート線ＣＧ０〜ＣＧ７のそれぞれとを他方側から接続する。一方、転送トランジスタ群２２３Ｂ＿１は、ブロックＢＬＫｂ（ブロックＢＬＫ０，ＢＬＫ２，ＢＬＫ４）のワード線ＷＬ０〜ＷＬ７からの引き出し配線２２４Ｂ＿１のそれぞれとコントロールゲート線ＣＧ０〜ＣＧ７のそれぞれとを他方側から接続する。

【0110】

すなわち、転送トランジスタ群２２３Ａ＿０，２２３Ｂ＿０と転送トランジスタ群２２３Ａ＿１，２２３Ｂ＿１とは、メモリセルアレイ２１０に対してミラー対称である。

【0111】

なお、転送トランジスタ群２２３Ａ＿０，２２３Ｂ＿０，２２３＿１，２２３＿１の構成は第１実施形態と同様であるため、説明は省略する。

【0112】

（第４実施形態における効果）
上記第４実施形態によれば、メモリセルアレイ２１０に対して、一方側にロウデコーダ２２０＿０が配置され、他方側にロウデコーダ２２０＿１が配置される。ロウデコーダ２２０＿０はブロックＢＬＫａ（ブロックＢＬＫ１，ＢＬＫ３，ＢＬＫ５）用の転送トランジスタ群２２３Ａ＿０およびブロックＢＬＫｂ（ブロックＢＬＫ０，ＢＬＫ２，ＢＬＫ４）用の転送トランジスタ２２３Ｂ＿０を備え、ロウデコーダ２２０＿１はブロックＢＬＫａ（ブロックＢＬＫ１，ＢＬＫ３，ＢＬＫ５）用の転送トランジスタ群２２３Ａ＿１およびブロックＢＬＫｂ（ブロックＢＬＫ０，ＢＬＫ２，ＢＬＫ４）用の転送トランジスタ２２３Ｂ＿１を備える。すなわち、各ブロックＢＬＫのワード線ＷＬに対して、両側から電圧が印加される。これにより、ワード線ＷＬに対して片側のロウデコーダ２２０から電圧を印加する場合に比べて、ワード線の昇圧および降圧の時間を短縮することができる。

【0113】

なお、第４実施形態では、メモリセルアレイ２１０の両側に転送トランジスタ群が設けられ、全てのブロックＢＬＫの全てのワード線ＷＬに両側から電圧を印加する例を示したがこれに限らない。

【0114】

例えば、図１２に示すように、各ブロックＢＬＫのワード線ＷＬ４〜ＷＬ７には一方側からのみ電圧が印加され、各ブロックＢＬＫのワード線ＷＬ０〜ＷＬ３には他方側からのみ電圧が印加されてもよい。すなわち、ブロックＢＬＫａのワード線ＷＬ４〜ＷＬ７には引き出し配線２２４Ａ＿０を介して一方側の転送トランジスタ群２２３Ａ＿０が接続され、ブロックＢＬＫａのワード線ＷＬ０〜ＷＬ３には引き出し配線２２４Ａ＿１を介して他方側の転送トランジスタ群２２３Ａ＿１が接続される。一方、ブロックＢＬＫｂのワード線ＷＬ４〜ＷＬ７には引き出し配線２２４Ｂ＿０を介して一方側の転送トランジスタ群２２３Ｂ＿０が接続され、ブロックＢＬＫｂのワード線ＷＬ０〜ＷＬ３には引き出し配線２２４Ｂ＿１を介して他方側の転送トランジスタ群２２３Ｂ＿１が接続される。

【0115】

また、図１３に示すように、ブロックＢＬＫａのワード線ＷＬ０〜ＷＬ７には一方側からのみ電圧が印加され、ブロックＢＬＫｂのワード線ＷＬ０〜ＷＬ７には他方側からのみ電圧が印加されてもよい。すなわち、ブロックＢＬＫａのワード線ＷＬ０〜ＷＬ７には引き出し配線２２４Ａを介して一方側の転送トランジスタ群２２３Ａが接続される。一方、ブロックＢＬＫｂのワード線ＷＬ０〜ＷＬ７には引き出し配線２２４Ｂを介して他方側の転送トランジスタ群２２３Ｂ＿０が接続される。

【0116】

＜第５実施形態＞
以下に図１４を用いて、第５実施形態に係る半導体記憶装置について説明する。第５実施形態は、上記第４実施形態の変形例である。第５実施形態において、上記第４実施形態と同様の点については説明を省略し、主に異なる点について説明する。

【0117】

（第５実施形態におけるロウデコーダの構成例）
図１４に示すように、第５実施形態では、上記第４実施形態に対して、ロウデコーダ２２０＿１の構成が異なる。より具体的には、転送トランジスタ群２２３Ｂ＿１は、チャネル幅方向に沿ってメモリセルアレイ２１０の隣に設けられる。転送トランジスタ群２２３Ａ＿１は、チャネル幅方向に沿って転送トランジスタ群２２３Ｂ＿１の隣に設けられる。転送トランジスタ群２２３Ｂ＿１は、チャネル幅方向に沿ってメモリセルアレイ２１０と転送トランジスタ群２２３Ａ＿１との間に配置される。

【0118】

すなわち、第５実施形態では、上記第４実施形態に対して、転送トランジスタ群２２３Ａ＿１，２２３Ｂ＿１の位置関係が反対である。言い換えると、転送トランジスタ群２２３Ａ＿０，２２３Ｂ＿０と転送トランジスタ群２２３Ａ＿１，２２３Ｂ＿１とは、メモリセルアレイ２１０に対してミラー対称ではなく、メモリセルアレイ２１０に対して反対側に平行移動した構成である。

【0119】

（第５実施形態における効果）
上記第５実施形態によれば、メモリセルアレイ２１０に対して、一方側にロウデコーダ２２０＿０が配置され、他方側にロウデコーダ２２０＿１が配置される。ロウデコーダ２２０＿０はブロックＢＬＫａ（ブロックＢＬＫ１，ＢＬＫ３，ＢＬＫ５）用の転送トランジスタ群２２３Ａ＿０およびブロックＢＬＫｂ（ブロックＢＬＫ０，ＢＬＫ２，ＢＬＫ４）用の転送トランジスタ２２３Ｂ＿０を備え、転送トランジスタ群２２３Ａ＿０および転送トランジスタ群２２３Ｂ＿０はメモリセルアレイ２１０側から順に配置される。一方、ロウデコーダ２２０＿１はブロックＢＬＫａ（ブロックＢＬＫ１，ＢＬＫ３，ＢＬＫ５）用の転送トランジスタ群２２３Ａ＿１およびブロックＢＬＫｂ（ブロックＢＬＫ０，ＢＬＫ２，ＢＬＫ４）用の転送トランジスタ２２３Ｂ＿１を備え、転送トランジスタ群２２３Ｂ＿１および転送トランジスタ群２２３Ａ＿１はメモリセルアレイ２１０側から順に配置される。

【0120】

そして、ブロックＢＬＫａの各ワード線ＷＬは、一方側の距離が相対的に近い転送トランジスタ群２２３Ａ＿０および他方側の距離が相対的に遠い転送トランジスタ群２２３Ａ＿１から電圧が印加される。また、ブロックＢＬＫｂの各ワード線ＷＬは、一方側の距離が相対的に遠い転送トランジスタ群２２３Ｂ＿０および他方側の距離が相対的に近い転送トランジスタ群２２３Ｂ＿１から電圧が印加される。これにより、ブロックＢＬＫａからの引き出し配線２２４Ａ＿０，２２４＿１とブロックＢＬＫｂからの引き出し配線２２４Ｂ＿０，２２４Ｂ＿１との間で、抵抗ばらつきを低減することができる。その結果、ブロックＢＬＫａおよびブロックＢＬＫｂ間での動作速度のばらつきを低減することができる。

【0121】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0122】

ＷＬ…ワード線、ＢＬＫ…ブロック、ＷＴ…転送トランジスタ、２２３…転送トランジスタ群、２２５…素子分離領域。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】