特許 6561038 ファン−アウト半導体パッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6561038

(24)【登録日】2019年7月26日

(45)【発行日】2019年8月14日

(54)【発明の名称】ファン−アウト半導体パッケージ

(51)【国際特許分類】

   H01L 23/12 20060101AFI20190805BHJP

   H05K 3/46 20060101ALI20190805BHJP

【ＦＩ】

   H01L23/12 501P

   H01L23/12 N

   H05K3/46 Q

【請求項の数】38

【全頁数】30

(21)【出願番号】特願2016-247621(P2016-247621)

(22)【出願日】2016年12月21日

(65)【公開番号】特開2017-228756(P2017-228756A)

(43)【公開日】2017年12月28日

【審査請求日】2017年9月11日

(31)【優先権主張番号】10-2016-0076909

(32)【優先日】2016年6月20日

(33)【優先権主張国】KR

(31)【優先権主張番号】10-2016-0107661

(32)【優先日】2016年8月24日

(33)【優先権主張国】KR

(73)【特許権者】

【識別番号】503447036

【氏名又は名称】サムスン エレクトロニクス カンパニー リミテッド

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100091214

【弁理士】

【氏名又は名称】大貫 進介

(72)【発明者】

【氏名】リー、ドー フアン

(72)【発明者】

【氏名】キム、ジョン リップ

(72)【発明者】

【氏名】キム、ヒョン ジョーン

(72)【発明者】

【氏名】キム、ジン ユル

(72)【発明者】

【氏名】オウ、キョン セオブ

【審査官】 木下 直哉

(56)【参考文献】

【文献】 国際公開第２０１０／１０１１６７（ＷＯ，Ａ１）

【文献】 米国特許出願公開第２０１５／０１８７７４２（ＵＳ，Ａ１）

【文献】 英国特許出願公開第０２４８２８９４（ＧＢ，Ａ）

【文献】 特開２００６−２８７０４８（ＪＰ，Ａ）

【文献】 特開２０１４−０８２４９３（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１６／００４３０４７（ＵＳ，Ａ１）

【文献】 国際公開第２０１１／０５８８７９（ＷＯ，Ａ１）

【文献】 米国特許出願公開第２００９／００８５１９２（ＵＳ，Ａ１）

【文献】 国際公開第２０１０／０１０９１０（ＷＯ，Ａ１）

【文献】 国際公開第２０１３／０１１８５０（ＷＯ，Ａ１）

【文献】 特開２００８−０９８３６６（ＪＰ，Ａ）

【文献】 特開２０１２−１５６２５１（ＪＰ，Ａ）

【文献】 特開２０１２−０３９０９０（ＪＰ，Ａ）

【文献】 米国特許第０６４９２２００（ＵＳ，Ｂ１）

【文献】 特開２０１５−０３５５６８（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１３／０２２８８９７（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１０／０１４４１０１（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１２／０３１９２７０（ＵＳ，Ａ１）

【文献】 特開２０１２−１４６７６９（ＪＰ，Ａ）

【文献】 特開２０１３−２５８２３８（ＪＰ，Ａ）

【文献】 特開２０１１−１３４９４２（ＪＰ，Ａ）

【文献】 特開２００９−０２６８３３（ＪＰ，Ａ）

【文献】 特開２０００−２９４６０７（ＪＰ，Ａ）

【文献】 特開２０１５−１７８６３５（ＪＰ，Ａ）

【文献】 特開２００１−２５７２８２（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１５／００４８５１５（ＵＳ，Ａ１）

【文献】 米国特許第０６３８７７３４（ＵＳ，Ｂ１）

【文献】 米国特許出願公開第２０１５／０００１７０８（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００９／０３０９２１２（ＵＳ，Ａ１）

【文献】 特開２０１３−０２６４３８（ＪＰ，Ａ）

【文献】 特開２０１２−２０９４３２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２３／１２−２３／１５

Ｈ０１Ｌ ２３／５２−２３／５３８

Ｈ０５Ｋ ３／４６

(57)【特許請求の範囲】

【請求項1】

接続パッドが配置された活性面及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
前記半導体チップの側面及び前記半導体チップの非活性面のそれぞれの少なくとも一部を封止する封止材と、
前記半導体チップの活性面及び前記封止材上に配置された第２接続部材と、
前記第２接続部材上に配置された第１パッシベーション層と、
を含み、
前記第２接続部材は、前記半導体チップ及び前記封止材に配置された絶縁層と、前記絶縁層に配置された再配線層と、前記絶縁層を貫通して、前記接続パッド及び前記再配線層とそれぞれ接触するビアと、を含み、
前記第１パッシベーション層は、前記第２接続部材の絶縁層より弾性係数が大きい、
ファン−アウト半導体パッケージ。

【請求項2】

前記第１パッシベーション層は前記第２接続部材の絶縁層より厚さが厚い、
請求項１に記載のファン−アウト半導体パッケージ。

【請求項3】

前記第１パッシベーション層の厚さが１０μｍ以上である、
請求項１または２に記載のファン−アウト半導体パッケージ。

【請求項4】

前記第１パッシベーション層の表面粗さ（Ｒａ）が１ｎｍ以上である、
請求項１から３のいずれか一項に記載のファン−アウト半導体パッケージ。

【請求項5】

前記第１パッシベーション層の水分吸収率が１．５％以下である、
請求項１から４のいずれか一項に記載のファン−アウト半導体パッケージ。

【請求項6】

前記第１パッシベーション層は無機フィラーをさらに含む、
請求項１から５のいずれか一項に記載のファン−アウト半導体パッケージ。

【請求項7】

貫通孔を有する第１接続部材をさらに含み、
前記半導体チップは前記貫通孔に配置され、
前記第１接続部材は、
第１絶縁層と、
前記第２接続部材と接して前記第１絶縁層に埋め込まれた第１再配線層と、
前記第１絶縁層の前記第１再配線層が埋め込まれた側の反対側上に配置された第２再配線層と、
を含み、
前記第１再配線層及び第２再配線層は前記接続パッドと電気的に接続されている、
請求項１から６のいずれか一項に記載のファン−アウト半導体パッケージ。

【請求項8】

前記第１接続部材は、前記第１絶縁層上に配置されて前記第２再配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３再配線層と、をさらに含み、
前記第３再配線層は前記接続パッドと電気的に接続されている、
請求項７に記載のファン−アウト半導体パッケージ。

【請求項9】

前記第１パッシベーション層は前記第２接続部材の絶縁層より厚さが厚い、
請求項７または８に記載のファン−アウト半導体パッケージ。

【請求項10】

前記封止材上に配置され、前記第３再配線層と電気的に接続されたバックサイド再配線層と、
前記封止材上に配置され、前記バックサイド再配線層の少なくとも一部を露出させる開口部を有する第２パッシベーション層と、
をさらに含む、
請求項８に記載のファン−アウト半導体パッケージ。

【請求項11】

前記第２パッシベーション層は無機フィラー及び非感光性絶縁樹脂を含む、
請求項１０に記載のファン−アウト半導体パッケージ。

【請求項12】

前記第２パッシベーション層は前記第１パッシベーション層と同一の材料を含む、
請求項１０または１１に記載のファン−アウト半導体パッケージ。

【請求項13】

前記第２接続部材の再配線層と前記第１再配線層との間の距離が、前記第２接続部材の再配線層と前記接続パッドとの間の距離より大きい、
請求項７から１２のいずれか一項に記載のファン−アウト半導体パッケージ。

【請求項14】

前記第１再配線層は前記第２接続部材の再配線層より厚さが厚い、
請求項７から１３のいずれか一項に記載のファン−アウト半導体パッケージ。

【請求項15】

前記第１再配線層の下面は前記接続パッドの下面より上側に位置する、
請求項７から１４のいずれか一項に記載のファン−アウト半導体パッケージ。

【請求項16】

前記第２再配線層は前記半導体チップの活性面と非活性面との間に位置する、
請求項７から１５のいずれか一項に記載のファン−アウト半導体パッケージ。

【請求項17】

貫通孔を有する第１接続部材をさらに含み、
前記半導体チップは前記貫通孔に配置され、
前記第１接続部材は、
第１絶縁層と、
前記第１絶縁層の両面に配置された第１再配線層及び第２再配線層と、
を含み、
前記第１再配線層及び第２再配線層は前記接続パッドと電気的に接続されている、
請求項１から６のいずれか一項に記載のファン−アウト半導体パッケージ。

【請求項18】

前記第１接続部材は、
前記第１絶縁層上に配置されて前記第１再配線層を覆う第２絶縁層と、
前記第２絶縁層上に配置された第３再配線層と、
をさらに含み、
前記第３再配線層は前記接続パッドと電気的に接続されている、
請求項１７に記載のファン−アウト半導体パッケージ。

【請求項19】

前記第１接続部材は、
前記第１絶縁層上に配置されて前記第２再配線層を覆う第３絶縁層と、
前記第３絶縁層上に配置された第４再配線層と、
をさらに含み、
前記第４再配線層は前記接続パッドと電気的に接続されている、
請求項１８に記載のファン−アウト半導体パッケージ。

【請求項20】

前記第１絶縁層は前記第２絶縁層より厚さが厚い、
請求項１８または１９に記載のファン−アウト半導体パッケージ。

【請求項21】

前記第１パッシベーション層は前記第２接続部材の絶縁層より厚さが厚い、
請求項１８から２０のいずれか一項に記載のファン−アウト半導体パッケージ。

【請求項22】

前記第１再配線層は前記第２接続部材の再配線層より厚さが厚い、
請求項１８から２１のいずれか一項に記載のファン−アウト半導体パッケージ。

【請求項23】

前記第１再配線層は前記半導体チップの活性面と非活性面との間に位置する、
請求項１８から２２のいずれか一項に記載のファン−アウト半導体パッケージ。

【請求項24】

前記第３再配線層の下面は前記接続パッドの下面より下側に位置する、
請求項１８から２３のいずれか一項に記載のファン−アウト半導体パッケージ。

【請求項25】

貫通孔を有する絶縁部材をさらに含み、
前記半導体チップは前記絶縁部材の貫通孔に配置される、
請求項１から６のいずれか一項に記載のファン−アウト半導体パッケージ。

【請求項26】

前記第１パッシベーション層は前記第２接続部材の絶縁層より厚さが厚い、
請求項２５に記載のファン−アウト半導体パッケージ。

【請求項27】

前記封止材は無機フィラー及び絶縁樹脂を含む、
請求項１から２６のいずれか一項に記載のファン−アウト半導体パッケージ。

【請求項28】

前記封止材上に配置された補強層をさらに含む、
請求項１から２７のいずれか一項に記載のファン−アウト半導体パッケージ。

【請求項29】

前記補強層は前記封止材より弾性係数が大きい、
請求項２８に記載のファン−アウト半導体パッケージ。

【請求項30】

前記補強層は、芯材、無機フィラー、及び絶縁樹脂を含む、
請求項２８または２９に記載のファン−アウト半導体パッケージ。

【請求項31】

前記補強層上に配置された樹脂層をさらに含む、
請求項２８から３０のいずれか一項に記載のファン−アウト半導体パッケージ。

【請求項32】

前記第１パッシベーション層を貫通し、前記第２接続部材の再配線層の少なくとも一部を露出させる開口部と、
前記開口部上に形成され、前記第２接続部材の露出した再配線層と接続されたアンダーバンプ金属層と、
前記アンダーバンプ金属層上に形成され、少なくとも一つがファン−アウト領域に配置された接続端子と、
をさらに含む、
請求項１から３１のいずれか一項に記載のファン−アウト半導体パッケージ。

【請求項33】

前記アンダーバンプ金属層は、
前記第１パッシベーション層上に形成された外部接続パッドと、
前記開口部に形成され、前記外部接続パッドと前記第２接続部材の再配線層とを接続する複数のビアと、
を含む、
請求項３２に記載のファン−アウト半導体パッケージ。

【請求項34】

前記外部接続パッドの表面に、前記複数のビアにそれぞれ対応して複数のディンプルが形成されている、
請求項３３に記載のファン−アウト半導体パッケージ。

【請求項35】

接続パッドが配置された活性面及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
前記半導体チップの側面及び前記半導体チップの非活性面のそれぞれの少なくとも一部を封止する封止材と、
前記半導体チップの活性面及び前記封止材上に配置された第２接続部材と、
前記第２接続部材上に配置された第１パッシベーション層と、
を含み、
前記第２接続部材は、前記半導体チップ及び前記封止材に配置された絶縁層と、前記絶縁層に配置された再配線層と、前記絶縁層を貫通して、前記接続パッド及び前記再配線層とそれぞれ接触するビアと、を含み、
前記第１パッシベーション層及び前記第２接続部材の絶縁層は、それぞれ無機フィラー及び絶縁樹脂を含み、
前記第１パッシベーション層に含まれた無機フィラーの重量パーセントが、前記第２接続部材の絶縁層に含まれた無機フィラーの重量パーセントより大きい、
ファン−アウト半導体パッケージ。

【請求項36】

前記第２接続部材の絶縁層は感光性絶縁樹脂を含む、
請求項１から３５のいずれか一項に記載のファン−アウト半導体パッケージ。

【請求項37】

前記第１パッシベーション層は非感光性絶縁樹脂を含む、
請求項１から３６のいずれか一項に記載のファン−アウト半導体パッケージ。

【請求項38】

前記再配線層と前記ビアは互いに一体に形成される、
請求項１から３７のいずれか一項に記載のファン−アウト半導体パッケージ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体パッケージ、例えば、接続端子を半導体チップが配置されている領域外にも拡張することができるファン−アウト半導体パッケージに関する。

【背景技術】

【0002】

近年、半導体チップに関する技術開発の主要な傾向の一つは、部品のサイズを縮小することである。そこで、パッケージ分野においても、小型の半導体チップなどの需要の急増に伴い、サイズが小型でありながらも、多数のピンを実現することが要求されている。

【0003】

これに応えるべく提案されたパッケージ技術の一つがファン−アウトパッケージである。ファン−アウトパッケージは、接続端子を半導体チップが配置されている領域外にも再配線し、サイズが小型でありながらも、多数のピンを実現可能とする。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の様々な目的の一つは、ボードレベル（ｂｏａｒｄ ｌｅｖｅｌ）信頼性が向上したファン−アウト半導体パッケージを提供することにある。

【課題を解決するための手段】

【0005】

本発明により提案する様々な解決手段の一つは、ファン−アウト半導体パッケージのパッシベーション層の材料として、特定条件を満たす材料を用いることである。

【0006】

また、本発明によるファン−アウト半導体パッケージは、貫通孔を有する第１接続部材と、第１接続部材の貫通孔に配置され、接続パッドが配置された活性面及び活性面の反対側に配置された非活性面を有する半導体チップと、第１接続部材及び半導体チップの非活性面の少なくとも一部を封止する封止材と、第１接続部材及び半導体チップの活性面上に配置された第２接続部材と、第２接続部材上に配置されたパッシベーション層と、を含み、第１接続部材及び第２接続部材は、それぞれ接続パッドと電気的に接続された再配線層を含み、第２接続部材は、第２接続部材の再配線層が配置される絶縁層を含み、パッシベーション層は、第２接続部材の絶縁層より弾性係数が大きくてもよい。

【0007】

また、本発明によるファン−アウト半導体パッケージは、貫通孔を有する第１接続部材と、第１接続部材の貫通孔に配置され、接続パッドが配置された活性面及び活性面の反対側に配置された非活性面を有する半導体チップと、第１接続部材及び半導体チップの非活性面の少なくとも一部を封止する封止材と、第１接続部材及び半導体チップの活性面上に配置された第２接続部材と、第２接続部材上に配置されたパッシベーション層と、を含み、第１接続部材及び第２接続部材は、それぞれ接続パッドと電気的に接続された再配線層を含み、第２接続部材は、第２接続部材の再配線層が配置される絶縁層を含み、パッシベーション層及び第２接続部材の絶縁層はそれぞれ無機フィラー及び絶縁樹脂を含み、パッシベーション層に含まれた無機フィラーの重量パーセントが、第２接続部材の絶縁層に含まれた無機フィラーの重量パーセントより大きくてもよい。

【0008】

また、本発明によるファン−アウト半導体パッケージは、貫通孔を有する第１接続部材と、上記第１接続部材の貫通孔に配置され、接続パッドが配置された活性面及び上記活性面の反対側に配置された非活性面を有する半導体チップと、上記第１接続部材及び上記半導体チップの非活性面の少なくとも一部を封止する封止材と、上記第１接続部材及び上記半導体チップの活性面上に配置され、上記半導体の接続パッドと電気的に接続された再配線層を含む第２接続部材と、上記第２接続部材上に配置され、上記第２接続部材の再配線層の少なくとも一部を露出させる複数の開口部を有するパッシベーション層と、上記パッシベーション層の複数の開口部上に形成され、上記第２接続部材の露出している再配線層と接続されたアンダーバンプ金属層と、上記アンダーバンプ金属層上に配置され、上記アンダーバンプ金属層を介して上記第２接続部材の露出している再配線層と電気的に接続された接続端子と、を含み、上記第１接続部材の再配線層は、上記第２接続部材の再配線層を介して上記半導体チップの接続パッドと電気的に接続される。

【発明の効果】

【0009】

本発明の様々な効果の一効果として、ボードレベル信頼性が向上したファン−アウト半導体パッケージを提供することができる。

【図面の簡単な説明】

【0010】

【図1】電子機器システムの例を概略的に示すブロック図である。

【図2】電子機器の一例を概略的に示した斜視図である。

【図3】ファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。

【図4】ファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。

【図5】ファン−イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。

【図6】ファン−イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。

【図7】ファン−アウト半導体パッケージの概略的な形態を示した断面図である。

【図8】ファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。

【図9】ファン−アウト半導体パッケージの一例を概略的に示した断面図である。

【図10】図９のファン−アウト半導体パッケージの概略的なＩ−Ｉ'切断平面図である。

【図11】図９のファン−アウト半導体パッケージのパッシベーション層の開口部及びアンダーバンプ金属層の変形例を概略的に示した断面図である。

【図12】図９のファン−アウト半導体パッケージのパッシベーション層の開口部及びアンダーバンプ金属層の他の変形例を概略的に示した断面図である。

【図13】ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。

【図14】ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。

【図15】ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。

【図16】ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。

【図17】ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。

【図18】ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。

【図19】ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。

【発明を実施するための形態】

【0011】

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがある。

【0012】

電子機器
図１は電子機器システムの例を概略的に示すブロック図である。

【0013】

図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／または電気的に接続されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。

【0014】

チップ関連部品１０２０としては、揮発性メモリー（例えば、ＤＲＡＭ）、不揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリーなどのメモリーチップ；セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのアプリケーションプロセッサチップ；アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップなどが含まれるが、これらに限定されるものではなく、これら以外にも、その他の形態のチップ関連部品が含まれ得ることはいうまでもない。また、これら部品１０２０が互いに組み合わされてもよいことはいうまでもない。

【0015】

ネットワーク関連部品１０３０としては、Ｗｉ−Ｆｉ（ＩＥＥＥ ８０２．１１ファミリなど）、ＷｉＭＡＸ（ＩＥＥＥ ８０２．１６ファミリなど）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されるものではなく、これら以外にも、その他の多数の無線または有線標準やプロトコルのうち任意のものが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされてもよいことはいうまでもない。

【0016】

その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これらに限定されるものではなく、これら以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得る。また、その他の部品１０４０が、チップ関連部品１０２０及び／またはネットワーク関連部品１０３０とともに互いに組み合わされてもよいことはいうまでもない。

【0017】

電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／または電気的に接続されているか接続されていない他の部品を含むことができる。他の部品としては、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、電池１０８０、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器（不図示）、羅針盤（不図示）、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカー（不図示）、大容量記憶装置（例えば、ハードディスクドライブ）（不図示）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）（不図示）、及びＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）（不図示）などが挙げられる。但し、これらに限定されるものではなく、これら以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることはいうまでもない。

【0018】

電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことはいうまでもない。

【0019】

図２は電子機器の一例を概略的に示した斜視図である。

【0020】

図面を参照すると、半導体パッケージは、上述のような種々の電子機器において様々な用途に適用される。例えば、スマートフォン１１００の本体１１０１の内部にはメインボード１１１０が収容されており、メインボード１１１０には種々の部品１１２０が物理的及び／または電気的に接続されている。また、カメラ１１３０のように、メインボード１１１０に物理的及び／または電気的に接続されているか接続されていない他の部品が本体１１０１内に収容されている。部品１１２０の一部はチップ関連部品であることができ、半導体パッケージ１００は、例えば、そのうちアプリケーションプロセッサであることができるが、これに限定されるものではない。電子機器が必ずしもスマートフォン１１００に限定されるものではなく、上述のように、他の電子機器であってもよいことはいうまでもない。

【0021】

半導体パッケージ
一般に、半導体チップには、数多くの微細電気回路が集積されているが、それ自体が半導体完成品としての役割をすることはできず、外部からの物理的または化学的衝撃により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージングして、パッケージ状態で電子機器などに用いている。

【0022】

半導体パッケージングが必要な理由は、電気的接続という観点から、半導体チップと電子機器のメインボードの回路幅が異なるためである。具体的に、半導体チップは、接続パッドのサイズ及び接続パッド間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードは、部品実装パッドのサイズ及び部品実装パッド間の間隔が半導体チップのスケールより著しく大きい。したがって、半導体チップをこのようなメインボード上にそのまま取り付けることは困難であり、相互間の回路幅の差を緩和することができるパッケージング技術が要求される。

【0023】

このようなパッケージング技術により製造される半導体パッケージは、構造及び用途によって、ファン−イン半導体パッケージ（Ｆａｎ−ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とファン−アウト半導体パッケージ（Ｆａｎ−ｏｕｔ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とに区分されることができる。

【0024】

以下では、図面を参照して、ファン−イン半導体パッケージとファン−アウト半導体についてより詳細に説明する。

【0025】

（ファン−イン半導体パッケージ）
図３はファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。

【0026】

図４はファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。

【0027】

図面を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などを含む本体２２２１と、本体２２２１の一面上に形成された、アルミニウム（Ａｌ）などの導電性物質を含む接続パッド２２２２と、本体２２２１の一面上に形成され、接続パッド２２２２の少なくとも一部を覆う酸化膜または窒化膜などのパッシベーション膜２２２３と、を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。この際、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、電子機器のメインボードなどは勿論、中間レベルの印刷回路基板（ＰＣＢ）にも実装されにくい。

【0028】

そのため、接続パッド２２２２を再配線するために、半導体チップ２２２０上に半導体チップ２２２０のサイズに応じて接続部材２２４０を形成する。接続部材２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）などの絶縁物質で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビアホール２２４３ｈを形成した後、配線パターン２２４２及びビア２２４３を形成することで形成することができる。その後、接続部材２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０などを形成する。すなわち、一連の過程を経て、例えば、半導体チップ２２２０、接続部材２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファン−イン半導体パッケージ２２００が製造される。

【0029】

このように、ファン−イン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の全てを素子の内側に配置したパッケージ形態である。ファン−イン半導体パッケージは、電気的特性に優れており、安価で生産することができる。したがって、スマートフォンに内蔵される多くの素子がファン−イン半導体パッケージの形態で製作されており、具体的には、小型で、且つ速い信号伝達を実現するように開発が行われている。

【0030】

しかしながら、ファン−イン半導体パッケージは、Ｉ／Ｏ端子の全てを半導体チップの内側に配置しなければならないため、空間的な制約が多い。したがって、このような構造は、多数のＩ／Ｏ端子を有する半導体チップや、サイズが小さい半導体チップに適用するには困難な点がある。また、このような欠点により、電子機器のメインボードにファン−イン半導体パッケージを直接実装して用いることができない。これは、再配線工程により半導体チップのＩ／Ｏ端子のサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装可能な程度のサイズ及び間隔を有するわけではないためである。

【0031】

図５はファン−イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。

【0032】

図６はファン−イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。

【0033】

図面を参照すると、ファン−イン半導体パッケージ２２００は、半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がインターポーザ基板２３０１によりさらに再配線され、最終的には、インターポーザ基板２３０１上にファン−イン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装されることができる。この際、半田ボール２２７０などはアンダーフィル樹脂２２８０などにより固定されることができ、外側はモールディング材２２９０などで覆われることができる。または、ファン−イン半導体パッケージ２２００は、別のインターポーザ基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されてもよく、内蔵された状態で、インターポーザ基板２３０２により半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がさらに再配線され、最終的に電子機器のメインボード２５００に実装されることができる。

【0034】

このように、ファン−イン半導体パッケージは電子機器のメインボードに直接実装されて用いられることが困難であるため、別のインターポーザ基板上に実装された後、さらにパッケージング工程を経て電子機器のメインボードに実装されるか、またはインターポーザ基板内に内蔵された状態で電子機器のメインボードに実装されて用いられている。

【0035】

（ファン−アウト半導体パッケージ）
図７はファン−アウト半導体パッケージの概略的な形態を示した断面図である。

【0036】

図面を参照すると、ファン−アウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０により保護されており、半導体チップ２１２０の接続パッド２１２２が接続部材２１４０により半導体チップ２１２０の外側まで再配線される。この際、接続部材２１４０上にはパッシベーション層２１５０がさらに形成されることができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属層２１６０がさらに形成されることができる。アンダーバンプ金属層２１６０上には半田ボール２１７０がさらに形成されることができる。半導体チップ２１２０は、本体２１２１、接続パッド２１２２、パッシベーション膜（不図示）などを含む集積回路（ＩＣ）であることができる。接続部材２１４０は、絶縁層２１４１と、絶縁層２１４１上に形成された再配線層２１４２と、接続パッド２１２２と再配線層２１４２などを電気的に接続するビア２１４３と、を含むことができる。

【0037】

このように、ファン−アウト半導体パッケージは、半導体チップ上に形成された接続部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態である。上述のように、ファン−イン半導体パッケージは、半導体チップのＩ／Ｏ端子の全てを半導体チップの内側に配置させなければならず、そのため、素子のサイズが小さくなると、ボールのサイズ及びピッチを減少させなければならないため、標準化されたボールレイアウトを用いることができない。これに対し、ファン−アウト半導体パッケージは、このように半導体チップ上に形成された接続部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態であるため、半導体チップのサイズが小さくなっても標準化されたボールレイアウトをそのまま用いることができる。したがって、後述のように、電子機器のメインボードに別のインターポーザ基板がなくても実装されることができる。

【0038】

図８はファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。

【0039】

図面を参照すると、ファン−アウト半導体パッケージ２１００は半田ボール２１７０などを介して電子機器のメインボード２５００に実装されることができる。すなわち、上述のように、ファン−アウト半導体パッケージ２１００は、半導体チップ２１２０上に半導体チップ２１２０のサイズを超えるファン−アウト領域まで接続パッド２１２２を再配線できる接続部材２１４０を形成するため、標準化されたボールレイアウトをそのまま用いることができる。その結果、別のインターポーザ基板などがなくても電子機器のメインボード２５００に実装されることができる。

【0040】

このように、ファン−アウト半導体パッケージは、別のインターポーザ基板がなくても電子機器のメインボードに実装されることができるため、インターポーザ基板を用いるファン−イン半導体パッケージに比べてその厚さを薄く実現することができて、小型化及び薄型化が可能である。また、熱特性及び電気的特性に優れるため、モバイル製品に特に好適である。また、印刷回路基板（ＰＣＢ）を用いる一般的なＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプに比べて、よりコンパクトに実現することができ、反り現象の発生による問題を解決することができる。

【0041】

一方、ファン−アウト半導体パッケージは、このように半導体チップを電子機器のメインボードなどに実装するための、そして外部からの衝撃から半導体チップを保護するためのパッケージ技術を意味するものであり、これとはスケール、用途などが異なって、ファン−イン半導体パッケージが内蔵されるインターポーザ基板などの印刷回路基板（ＰＣＢ）とは異なる概念である。

【0042】

以下では、信頼性が向上したファン−アウト半導体パッケージについて図面を参照して説明する。

【0043】

図９はファン−アウト半導体パッケージの一例を概略的に示した断面図である。

【0044】

図１０は図９のファン−アウト半導体パッケージの概略的なＩ−Ｉ'切断平面図である。

【0045】

図面を参照すると、一例によるファン−アウト半導体パッケージ１００Ａは、貫通孔１１０Ｈを有する第１接続部材１１０と、第１接続部材１１０の貫通孔１１０Ｈに配置され、接続パッド１２２が配置された活性面及び活性面の反対側に配置された非活性面を有する半導体チップ１２０と、第１接続部材１１０及び半導体チップ１２０の非活性面の少なくとも一部を封止する封止材１３０と、第１接続部材１１０及び半導体チップ１２０の活性面上に配置された第２接続部材１４０と、第２接続部材１４０上に配置されたパッシベーション層１５０と、パッシベーション層１５０の開口部１５１上に形成されたアンダーバンプ金属層１６０と、アンダーバンプ金属層１６０上に形成された接続端子１７０と、を含む。この際、パッシベーション層１５０は、第２接続部材１４０の絶縁層１４１より弾性係数（ｅｌａｓｔｉｃ ｍｏｄｕｌｕｓ）が大きくてもよい。パッシベーション層１５０及び第２接続部材１４０の絶縁層１４１がそれぞれ無機フィラー及び絶縁樹脂を含む場合、パッシベーション層１５０に含まれた無機フィラーの重量パーセントが、第２接続部材１４０の絶縁層１４１に含まれた無機フィラーの重量パーセントより大きくてもよい。

【0046】

近年、半導体パッケージにおける主な課題は、上述のように、パッケージを電子機器のメインボードなどに実装した時に、十分な信頼性を有するか否かということである。すなわち、半導体チップの接続パッドへのビアの整合信頼性、及びそれらと接続された再配線層における接続信頼性を確保するために、多くの努力が払われている。一般に、半導体パッケージは再配線層の外側にパッシベーション層をさらに形成するが、この際、パッシベーション層の材料として、再配線層の絶縁層の材料、すなわち、感光性樹脂と類似の物性を有する半田レジストが用いられている。しかし、この場合、半導体パッケージを電子機器のメインボードなどに実装する場合、メインボードから伝達される応力がそのまま半導体パッケージに伝達されるため、上述の信頼性を確保することが困難である。

【0047】

これに対し、一例によるファン−アウト半導体パッケージ１００Ａは、パッシベーション層１５０の材料として特定条件を満たす材料を用いることで、上述の信頼性を容易に確保することができる。具体的に、パッシベーション層１５０は、第２接続部材１４０の絶縁層１４１より弾性係数が大きくてもよいため、パッシベーション層１５０にかかる応力が高くなることができる。絶縁層１４１でなくパッシベーション層１５０に応力が集中される場合、絶縁層１４１内において信頼性の問題が発生し得る領域Ｃ、例えば、半導体チップの接続パッドへのビア１４３の接合部位及び再配線層１４２の絶縁層１４１との接合部位などでの信頼性を容易に確保することができる。弾性係数（Ｅｌａｓｔｉｃ Ｍｏｄｕｌｕｓ）は、応力と変形との比を意味し、測定方法としては、例えば、ＪＩＳ Ｃ−６４８１、ＫＳ Ｍ ３００１、ＫＳ Ｍ ５２７−３、ＡＳＴＭ Ｄ８８２などに明示された標準引張試験により測定することができる。また、パッシベーション層１５０及び第２接続部材１４０の絶縁層１４１がそれぞれ無機フィラー及び絶縁樹脂を含む場合、パッシベーション層１５０に含まれた無機フィラーの重量パーセントが、第２接続部材１４０の絶縁層１４１に含まれた無機フィラーの重量パーセントより大きくてもよい。この場合にも、パッシベーション層１５０にかかる応力が高くなることができ、信頼性を容易に確保することができる。

【0048】

一方、パッシベーション層１５０の厚さｔ２は、１０μｍ以上、例えば、１０〜３０μｍ程度であることができる。メインボードから発生した応力が接続端子１７０を介して一次的に伝達されるパッシベーション層１５０の厚さｔ２が厚いほど、パッシベーション層１５０にかかる応力を低減することができる。さらに、耐クラック性を増加させることができる。すなわち、パッシベーション層１５０が厚さｔ２が１０μｍ以上である場合には、より優れた信頼性を確保することができる。応力集中のために、パッシベーション層１５０の厚さｔ２は、第２接続部材１４０の絶縁層１４１の厚さｔ１より厚くてもよい。厚さｔ２はパッシベーション層１５０の硬化後の厚さを意味し、通常の厚さ測定装置を用いて測定することができる。

【0049】

また、パッシベーション層１５０の表面粗さ（Ｒａ）は、１ｎｍ以上、例えば、１〜１０００ｎｍ程度であることができる。最外層に形成される第２接続部材１４０の再配線層１４２はパッシベーション層１５０と接する。この際、パッシベーション層１５０の表面粗さが少なくとも１ｎｍ以上である場合、パッシベーション層１５０と再配線層１４２との密着力が十分となって、パッシベーション層１５０にかかる応力を十分に低減することができる。尚、初期クラック（Ｉｎｉｔｉａｌ Ｃｒａｃｋ）の発生を防止することができる。すなわち、パッシベーション層１５０の表面粗さが少なくとも１ｎｍ以上である場合にも、より優れた信頼性を確保することができ、厚さが１０μｍ以上である場合にも、より優れた信頼性を確保することができる。表面粗さは、公知の方法、例えば、ＣＺ（キュービックジルコニア）を用いた表面処理により行うことができるが、パッシベーション層１５０の全ての表面がこのような表面粗さを有する必要はなく、第２接続部材１４０の再配線層１４２と接する面がこのような表面粗さを有すれば十分である。なお、表面粗さも、通常の粗さ測定装置を用いて測定することができる。

【0050】

また、パッシベーション層１５０の水分吸収率は１．５％以下、例えば、０．５〜１．５％程度であることができる。パッケージ１００Ａの最外側に形成されたパッシベーション層１５０の水分吸収率が低いほど、パッケージ１００Ａの内部に水分などが侵透することを効果的に防止することができ、その結果、パッケージ１００Ａの内部の構成要素間の密着力の低下を防止することができる。また、絶縁層１４１やパッシベーション層１５０などの物性の低下も防止することができる。また、パッケージ１００Ａの内部の構成要素間の界面蒸気圧の発生も防止することができる。すなわち、パッシベーション層１５０の水分吸収率が１．５％以下である場合にも、より優れた信頼性を確保することができる。水分吸収率が１．５％以下であるとともに、厚さが１０μｍ以上であって、表面粗さが１ｎｍ以上である場合には、さらに優れた信頼性を確保することができる。水分吸収率は公知の方法により測定することができる。

【0051】

また、パッシベーション層１５０は、弾性係数と熱膨張係数を乗じた値が２３０ＧＰａ・ｐｐｍ／℃以下、例えば、１３０〜２３０ＧＰａ・ｐｐｍ／℃程度であることができる。パッシベーション層１５０の弾性係数と熱膨張係数を乗じた値が大きくなるほど、パッシベーション層１５０にかかる応力が高くなることができる。熱膨張係数（Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｔｈｅｒｍａｌ Ｅｘｐａｎｓｉｏｎ：ＣＴＥ）は、熱機械分析器（ＴＭＡ）や動的機械分析器（ＤＭＡ）などで測定することができる。

【0052】

以下、一例によるファン−アウト半導体パッケージ１００Ａに含まれるそれぞれの構成についてより詳細に説明する。

【0053】

第１接続部材１１０は、半導体チップ１２０の接続パッド１２２を再配線させる再配線層１１２ａ、１１２ｂを含むことで、第２接続部材１４０の層数を減少させることができる。必要に応じて、具体的な材料に応じてパッケージ１００Ａの剛性を維持させることができ、封止材１３０の厚さ均一性を確保するなどの役割を担うことができる。場合に応じて、第１接続部材１１０により、一例によるファン−アウト半導体パッケージ１００Ａがパッケージオンパッケージ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）の一部として用いられることができる。第１接続部材１１０は貫通孔１１０Ｈを有する。貫通孔１１０Ｈ内には、半導体チップ１２０が第１接続部材１１０と所定距離離隔されるように配置される。半導体チップ１２０の側面の周囲は第１接続部材１１０により囲まれることができる。但し、これは一例に過ぎず、他の形態に多様に変形されることができ、その形態に応じて他の機能を担うことができる。

【0054】

第１接続部材１１０は、第２接続部材１４０と接する絶縁層１１１と、第２接続部材１４０と接して絶縁層１１１に埋め込まれた第１再配線層１１２ａと、絶縁層１１１の第１再配線層１１２ａが埋め込まれた側の反対側上に配置された第２再配線層１１２ｂと、を含む。第１接続部材１１０は、絶縁層１１１を貫通して第１及び第２再配線層１１２ａ、１１２ｂを電気的に接続するビア１１３を含む。第１及び第２再配線層１１２ａ、１１２ｂは接続パッド１２２と電気的に接続される。第１再配線層１１２ａを絶縁層１１１内に埋め込む場合、第１再配線層１１２ａの厚さによって発生する段差が最小化されることで、第２接続部材１４０の絶縁距離が一定になる。すなわち、第２接続部材１４０の再配線層１４２から絶縁層１１１の下面までの距離と、第２接続部材１４０の再配線層１４２から接続パッド１２２までの距離との差は、第１再配線層１１２ａの厚さより小さい。したがって、第２接続部材１４０の高密度配線設計が容易であるという利点がある。

【0055】

絶縁層１１１の材料は特に限定されず、例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれら樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などが用いられることができる。必要に応じて、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いてもよい。

【0056】

再配線層１１２ａ、１１２ｂは、半導体チップ１２０の接続パッド１２２を再配線する役割を担うものであって、形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。再配線層１１２ａ、１１２ｂは、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、接続端子パッドなどを含む。制限されない一例として、再配線層１１２ａ、１１２ｂの全てがグランドパターンを含むことができ、この場合、第２接続部材１４０の再配線層１４２にグランドパターンを最小化して形成することができるため、配線の設計自由度が向上することができる。

【0057】

再配線層１１２ａ、１１２ｂのうち、封止材１３０に形成された開口部１３１を介して露出した一部の再配線層１１２ｂには、必要に応じて表面処理層（不図示）がさらに形成されることができる。表面処理層（不図示）は、公知のものであれば特に限定されるものではなく、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬなどにより形成されることができる。

【0058】

ビア１１３は、互いに異なる層に形成された再配線層１１２ａ、１１２ｂを電気的に接続させ、その結果、第１接続部材１１０内に電気的経路を形成する。ビア１１３の形成物質としても導電性物質を用いることができる。ビア１１３は、図１０に示したように、導電性物質で完全に充填されていてもよく、または導電性物質がビアホールの壁面に沿って形成されたものであってもよい。また、テーパ状だけでなく、円筒状など公知の全ての形状が適用されることができる。一方、後述の工程から分かるように、ビア１１３のための孔を形成する時に、第１再配線層１１２ａの一部のパッドがストッパー（ｓｔｏｐｐｅｒ）の役割を担うことができるため、ビア１１３は、上面の幅が下面の幅より大きいテーパ状を有することが工程上有利である。この場合、ビア１１３は第２再配線層１１２ｂの一部と一体化されることができる。

【0059】

半導体チップ１２０は、数百〜数百万個以上の素子が一つのチップ内に集積化されている集積回路（Ｉｎｔｅｒｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）であることができる。集積回路は、例えば、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップであることができるが、これに限定されるものではない。半導体チップ１２０は、活性ウェハーをベースとして形成されることができ、この場合、本体１２１をなす母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などが用いられることができる。本体１２１には様々な回路が形成されていることができる。接続パッド１２２は、半導体チップ１２０を他の構成要素と電気的に接続させるためのものであって、その形成物質としては、アルミニウム（Ａｌ）などの導電性物質を特に制限せずに用いることができる。本体１２１上には接続パッド１２２を露出させるパッシベーション膜１２３が形成されることができる。パッシベーション膜１２３は、酸化膜または窒化膜などであってもよく、または酸化膜と窒化膜の二重層であってもよい。パッシベーション膜１２３により、接続パッド１２２の下面は封止材１３０の下面と段差を有することができ、その結果、封止材１３０が接続パッド１２２の下面へブリードすることをある程度防止することができる。その他の必要な位置に、絶縁膜（不図示）などがさらに配置されてもよい。

【0060】

半導体チップ１２０の非活性面は、第１接続部材１１０の第２再配線層１１２ｂの上面より下方に位置することができる。例えば、半導体チップ１２０の非活性面は、第１接続部材１１０の絶縁層１１１の上面より下方に位置することができる。半導体チップ１２０の非活性面と第１接続部材１１０の第２再配線層１１２ｂの上面との高さの差は２μｍ以上、例えば、５μｍ以上であることができる。この場合、半導体チップ１２０の非活性面の角で発生するクラックを効果的に防止することができる。また、封止材１３０を適用する場合における、半導体チップ１２０の非活性面上の絶縁距離のばらつきを最小化することができる。

【0061】

封止材１３０は第１接続部材１１０及び／または半導体チップ１２０を保護することができる。封止形態は特に制限されず、第１接続部材１１０及び／または半導体チップ１２０の少なくとも一部を囲む形態であればよい。例えば、封止材１３０は第１接続部材１１０及び半導体チップ１２０の非活性面を覆うことができ、貫通孔１１０Ｈの壁面と半導体チップ１２０の側面との間の空間を満たすことができる。また、封止材１３０は、半導体チップ１２０のパッシベーション膜１２３と第２接続部材１４０との間の空間の少なくとも一部を満たすこともできる。一方、封止材１３０が貫通孔１１０Ｈを満たすことで、具体的な物質に応じて、接着剤の役割を担うとともに、バックリングを減少させることができる。

【0062】

封止材１３０の具体的な物質としては特に限定されず、例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、無機フィラー及び絶縁樹脂を含む材料、例えば、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらに無機フィラーなどの補強材が含まれた樹脂、具体的には、ＡＢＦ、ＦＲ−４、ＢＴ、ＰＩＤ樹脂などが用いられることができる。また、ＥＭＣなどの公知のモールディング物質を用いてもよいことはいうまでもない。必要に応じて、熱硬化性樹脂や熱可塑性樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された材料を用いてもよい。

【0063】

封止材１３０は、複数の物質からなる複数の層で構成されることができる。例えば、貫通孔１１０Ｈ内の空間を第１封止材で満たし、その後、第１接続部材１１０及び半導体チップ１２０を第２封止材で覆うことができる。または、第１封止材を用いて貫通孔１１０Ｈ内の空間を満たすとともに、所定の厚さで第１接続部材１１０及び半導体チップ１２０を覆って、その後、第１封止材上を第２封止材を用いて所定の厚さでさらに覆う形態でもよい。この他にも、様々な形態に応用されることができる。

【0064】

封止材１３０には、電磁波遮断のために、必要に応じて導電性粒子が含まれることができる。導電性粒子としては、電磁波遮断が可能なものであればいかなるものでも用いることができ、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｄ）、チタン（Ｔｉ）、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、特にこれに限定されるものではない。

【0065】

第２接続部材１４０は半導体チップ１２０の接続パッド１２２を再配線するための構成である。第２接続部材１４０により、様々な機能を有する数十〜数百個の接続パッド１２２が再配線されることができ、後述する接続端子１７０を介して、その機能に応じて外部に物理的及び／または電気的に接続されることができる。第２接続部材１４０は、絶縁層１４１と、絶縁層１４１上に配置された再配線層１４２と、絶縁層１４１を貫通して再配線層１４２を接続するビア１４３と、を含む。一例によるファン−アウト半導体パッケージ１００Ａでは第２接続部材１４０が単層で構成されているが、複数の層で構成されてもよい。

【0066】

絶縁層１４１の物質としては絶縁物質を用いることができる。この際、絶縁物質としては、上述のような絶縁物質の他にも、ＰＩＤ樹脂などの感光性絶縁物質を用いることもできる。すなわち、絶縁層１４１は感光性絶縁層であることができる。絶縁層１４１が感光性の性質を有する場合、絶縁層１４１をより薄く形成することができ、ビア１４３のファインピッチをより容易に達成することができる。絶縁層１４１は、絶縁樹脂及び無機フィラーを含む感光性絶縁層であることができる。絶縁層１４１が多層で構成される場合、これらの物質は互いに同一であってもよく、必要に応じては互いに異なってもよい。絶縁層１４１が多層で構成される場合、これらは工程によって一体化され、その境界が不明確であってもよい。

【0067】

再配線層１４２は、実質的に接続パッド１２２を再配線する役割を担うものであって、形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。再配線層１４２は、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含む。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、接続端子パッドなどを含む。

【0068】

露出した再配線層１４２には、必要に応じて表面処理層（不図示）が形成されることができる。表面処理層（不図示）は、当該技術分野において公知のものであれば特に限定されるものではなく、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬなどにより形成されることができる。

【0069】

ビア１４３は、互いに異なる層に形成された再配線層１４２、接続パッド１２２などを電気的に接続させ、その結果、パッケージ１００Ａ内に電気的経路を形成する。ビア１４３の形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。ビア１４３は、導電性物質で完全に充填されていてもよく、または導電性物質がビアの壁に沿って形成されたものであってもよい。また、その形状としては、テーパ状、円筒状など当該技術分野において公知の全ての形状が適用されることができる。

【0070】

第１接続部材１１０の再配線層１１２ａ、１１２ｂの厚さは、第２接続部材１４０の再配線層１４２の厚さより厚くてもよい。第１接続部材１１０は、半導体チップ１２０以上の厚さを有することができるため、これに形成される再配線層１１２ａ、１１２ｂも、そのスケールに応じてより大きいサイズに形成することができる。これに対し、第２接続部材１４０の薄型化のために、第２接続部材１４０の再配線層１４２は第１接続部材１１０の再配線層１１２ａ、１１２ｂに比べて相対的に小さく形成することができる。

【0071】

パッシベーション層１５０は、第２接続部材１４０を外部からの物理的、化学的損傷などから保護するための構成である。パッシベーション層１５０は、第２接続部材１４０の再配線層１４２の少なくとも一部を露出させる複数の孔で構成された開口部１５１を有する。この開口部は、パッシベーション層１５０に数十〜数千個形成されることができる。

【0072】

パッシベーション層１５０の材料としては、第２接続部材１４０の絶縁層１４１より弾性係数が大きい物質を用いる。例えば、ガラス繊維（Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）は含まないが、無機フィラー及び絶縁樹脂を含むＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）などを用いることができる。ＡＢＦなどを用いる場合、パッシベーション層１５０に含まれた無機フィラーの重量パーセントは、第２接続部材１４０の絶縁層１４１に含まれた無機フィラーの重量パーセントより大きくてもよい。このような条件とする際に、信頼性を向上させることができる。パッシベーション層１５０としてＡＢＦなどを用いる場合、パッシベーション層１５０は無機フィラーを含む非感光性絶縁層であることができ、信頼性の向上に効果的であるが、これに限定されるものではない。

【0073】

アンダーバンプ金属層１６０は付加的な構成であって、接続端子１７０の接続信頼性を向上させ、その結果、パッケージ１００Ａのボードレベル信頼性を改善させる。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部１５１を介して露出した第２接続部材１４０の再配線層１４２と接続される。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部１５１に、公知の導電性物質、すなわち、金属を用いて公知のメタル化（Ｍｅｔａｌｌｉｚａｔｉｏｎ）方法により形成することができるが、これに限定されるものではない。

【0074】

接続端子１７０は、ファン−アウト半導体パッケージ１００Ａを外部と物理的及び／または電気的に接続させるための付加的な構成である。例えば、ファン−アウト半導体パッケージ１００Ａは接続端子１７０を介して電子機器のメインボードに実装されることができる。接続端子１７０は、導電性物質、例えば、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、材質が特にこれに限定されるものではない。接続端子１７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであることができる。接続端子１７０は多重層または単一層からなることができる。多重層からなる場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層からなる場合には、スズ−銀半田や銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。

【0075】

接続端子１７０の数、間隔、配置形態などは特に限定されず、通常の技術者であれば、設計事項に応じて十分に変形可能である。例えば、接続端子１７０の数は、半導体チップ１２０の接続パッド１２２の数に応じて数十〜数千個であることができ、それ以上またはそれ以下の数を有してもよい。接続端子１７０が半田ボールである場合、接続端子１７０はアンダーバンプ金属層１６０のパッシベーション層１５０の一面上に延びて形成された側面を覆うことができ、さらに優れた接続信頼性を有することができる。

【0076】

接続端子１７０の少なくとも一つはファン−アウト領域に配置される。ファン−アウト領域とは、半導体チップ１２０が配置されている領域を外れた領域を意味する。すなわち、一例によるファン−アウト半導体パッケージ１００Ａはファン−アウトパッケージである。ファン−アウト（ｆａｎ−ｏｕｔ）パッケージは、ファン−イン（ｆａｎ−ｉｎ）パッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子が実現可能であって、３Ｄ接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージなどに比べて、別の基板なしに電子機器に実装可能であるため、パッケージの厚さを薄く製造することができ、価格競争力に優れる。

【0077】

図面に示していないが、必要に応じて、第１接続部材１１０の貫通孔１１０Ｈの内壁に金属層がさらに配置されることができる。すなわち、半導体チップ１２０の側面の周囲が金属層により囲まれることもできる。金属層により、半導体チップ１２０から発生する熱をパッケージ１００Ａの上部及び／または下部に効果的に放出させることができ、効果的な電磁波遮蔽が可能である。また、必要に応じて、第１接続部材１１０の貫通孔１１０Ｈ内に複数の半導体チップが配置されもよく、第１接続部材１１０の貫通孔１１０Ｈが複数個であって、それぞれの貫通孔内に半導体チップが配置されてもよい。また、半導体チップの他に、別の受動部品、例えば、コンデンサー、インダクタなどがともに貫通孔１１０Ｈ内に封止されることができる。また、パッシベーション層１５０上に、接続端子１７０と実質的に同一レベルに位置するように表面実装部品が実装されてもよい。

【0078】

図１１は図９のファン−アウト半導体パッケージのパッシベーション層の開口部及びアンダーバンプ金属層の変形例を概略的に示した断面図である。

【0079】

図面を参照すると、パッシベーション層１５０の開口部１５１が複数の孔で構成されることができる。アンダーバンプ金属層１６０は、パッシベーション層１５０上に形成された外部接続パッド１６２と、パッシベーション層１５０の複数の孔で構成された開口部１５１に形成され、外部接続パッド１６２と第２接続部材１４０の再配線層１４２とを接続する複数のビア１６１ａ、１６１ｂ、１６１ｃ、１６１ｄと、を含むことができる。この場合、複数のビア１６１ａ、１６１ｂ、１６１ｃ、１６１ｄにより応力を分散させることができる。さらに、複数のビア１６１ａ、１６１ｂ、１６１ｃ、１６１ｄにより金属部分（Ｍｅｔａｌ Ｐｏｒｔｉｏｎ）が高くなることで、応力に対する十分な耐性を確保することができる。その結果、上述のボードレベル信頼性の問題が改善されることができる。複数のビア１６１ａ、１６１ｂ、１６１ｃ、１６１ｄはパッシベーション層１５０の開口部を構成する複数の孔を完全に満たしてもよく、場合に応じて、それぞれの孔の壁面に沿って一部のみを満たしてもよい。外部接続パッド１６２は、複数のビア１６１ａ、１６１ｂ、１６１ｃ、１６１ｄ上に形成され、パッシベーション層１５０の表面に延びることができる。

【0080】

アンダーバンプ金属層１６０は、材料の観点から、露出した再配線層１４２、開口部を構成する複数の孔の壁面、及びパッシベーション層の表面に形成された第１導体層１６０ａと、第１導体層１６０ａ上に形成された第２導体層１６０ｂと、を含むことができる。第１導体層１６０ａはシード層の役割を担うことができ、第２導体層１６０ｂは実質的なアンダーバンプ金属層１６０の役割を担うことができる。第１及び第２導体層１６０ａ、１６０ｂは公知の導電性物質を含むことができ、好ましくは、それぞれ無電解銅及び電解銅を含むことができる。第１導体層１６０ａはシード層の役割を担うため、厚さが非常に薄くてもよい。したがって、第２導体層１６０ｂより厚さが薄くてもよい。

【0081】

外部接続パッド１６２の表面には、複数のビア１６１ａ、１６１ｂ、１６１ｃ、１６１ｄにそれぞれ対応して形成された複数のディンプルが、複数のビア１６１ａ、１６１ｂ、１６１ｃ、１６１ｄの内部にまで至るように形成されることができる。その結果、信頼性をさらに向上させることができる。

【0082】

図１２は図９のファン−アウト半導体パッケージのパッシベーション層の開口部及びアンダーバンプ金属層の他の変形例を概略的に示した断面図である。

【0083】

図面を参照すると、パッシベーション層１５０の開口部１５１がさらに多くの複数の孔で構成されることができる。アンダーバンプ金属層１６０は、パッシベーション層１５０上に形成された外部接続パッド１６２と、パッシベーション層１５０のさらに多くの複数の孔で構成された開口部１５１に形成され、外部接続パッド１６２と第２接続部材１４０の再配線層１４２とを接続するさらに多くの複数のビア１６１ａ〜１６１ｉを含むことができる。すなわち、ビアの数は特に限定されない。その他の説明は上述の説明と実質的に同一である。

【0084】

図１３はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。

【0085】

図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｂは、封止材１３０上に配置された補強層１８１をさらに含む。補強層１８１は、例えば、無機フィラー及び絶縁樹脂を含む、例えば、ＡＢＦであることができるが、これに限定されるものではない。場合に応じて、補強層１８１の組成はパッシベーション層１５０の組成と同一であることができる。この場合、対称効果により、反りの制御がさらに有利である。補強層１８１は封止材１３０より弾性係数が大きくてもよい。補強層１８１に含まれた無機フィラーの重量パーセントは、封止材１３０に含まれた無機フィラーの重量パーセントより大きくてもよい。この場合、補強層１８１は封止材１３０より熱膨張係数が小さくてもよい。また、半導体チップ１２０の非活性面を基準点としたときに、補強層１８１の厚さは封止材１３０の厚さより大きくてもよい。この補強層１８１を導入することで、ファン−アウト半導体パッケージ１００Ｂの反りを改善することができる。補強層１８１は硬化された状態で封止材１３０に付着されることができ、したがって、封止材１３０と接する面が平らであることができる。補強層１８１には、第１接続部材１１０の第２再配線層１１２ｂの少なくとも一部を露出させる開口部１８２が形成されることができ、開口部１８２はマーキング（Ｍａｒｋｉｎｇ）などとして用いられることができる。その他の構成については、一例によるファン−アウト半導体パッケージ１００Ａなどについての説明と実質的に同一であるため、詳細な説明は省略する。

【0086】

図１４はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。

【0087】

図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｃは、封止材１３０上に配置された補強層１８３をさらに含み、この際、補強層１８３は、芯材、無機フィラー及び絶縁樹脂を含むことができる。この補強層１８３は、例えば、アンクラッド銅張積層板（Ｕｎｃｌａｄ ＣＣＬ）であることができる。硬化収縮のないアンクラッド銅張積層板は、封止材１３０の硬化収縮時にパッケージ１００Ｃを保持することができる。この際、補強層１８３は芯材を含むため、弾性係数が相対的に大きい。すなわち、補強層１８３は封止材１３０より弾性係数が大きくてもよい。したがって、硬化収縮時に発生する半導体パッケージ１００Ｃの反りが改善可能である。補強層１８３は、硬化状態で封止材１３０に付着されることができ、したがって、封止材１３０と接する面が平らであることができる。

【0088】

補強層１８３上には樹脂層１８４がさらに配置されることができる。樹脂層１８４は封止材１３０と同一または類似の組成からなることができる。例えば、無機フィラー及び絶縁樹脂を含むが、芯材は含まなくてもよい。すなわち、封止材１３０と同一または類似の物性のＡＢＦであることができるが、これに限定されるものではない。樹脂層１８４は開口部１８５を容易に形成するために配置される。補強層１８３が最外側に配置された場合には開口部１８５を形成しにくいが、補強層１８３上に樹脂層１８４を配置すると、開口部１８５を容易に形成することができる。開口部１８５はマーキング（Ｍａｒｋｉｎｇ）などに活用されることができる。また、樹脂層１８４をさらに配置する場合、反りをさらに効果的に改善することができる。樹脂層１８４は硬化された状態で補強層１８３に付着されることができ、したがって、補強層１８３と接する面が平らであることができる。その他の構成については、一例によるファン−アウト半導体パッケージ１００Ａなどについての説明と実質的に同一であるため、詳細な説明は省略する。

【0089】

図１５はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。

【0090】

図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｄは、封止材１３０上に配置された補強層１９１をさらに含み、この際、補強層１９１は無機フィラー及び絶縁樹脂を含むことができる。但し、補強層１９１が未硬化状態で封止材１３０に付着されてから硬化されることができる。すなわち、未硬化状態のＡＢＦなどが補強層１９１として用いられることができる。この場合、互いに接する異種材料間の混合または境界面の移動によって、貫通孔１１０Ｈ内に熱膨張係数の小さい補強層１９１の材料が侵透することができる。したがって、封止材１３０のうち、第１接続部材１１０と半導体チップ１２０との間の空間を満たす領域は、補強層１９１で満たされたディンプル１９１Ｐを有することができる。この場合、補強層１９１と封止材１３０との密着力がさらに向上することができる。すなわち、補強層１９１の封止材１３０と接する面は平らでなくてもよい。補強層１９１に含まれた無機フィラーの重量パーセントは、封止材１３０に含まれた無機フィラーの重量パーセントより大きくてもよい。したがって、補強層１９１は封止材１３０より熱膨張係数が小さくてもよい。また、半導体チップ１２０の非活性面を基準点としたときに、補強層１９１の厚さは封止材１３０の厚さより大きくてもよい。この補強層１９１を導入することで、ファン−アウト半導体パッケージ１００Ｄの反り（Ｗａｒｐａｇｅ）を改善することができる。その他の構成については、一例によるファン−アウト半導体パッケージ１００Ａなどについての説明と実質的に同一であるため、詳細な説明は省略する。

【0091】

図１６はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。

【0092】

図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｅは、封止材１３０上に配置された補強層１９２をさらに含み、この際、補強層１９２は、芯材、無機フィラー及び絶縁樹脂を含むことができる。但し、補強層１９２が未硬化状態で封止材１３０に付着されてから硬化されることができる。すなわち、未硬化状態のプリプレグなどが補強層１９２として用いられることができる。この場合、互いに接する異種材料間の混合または境界面の移動によって、貫通孔１１０Ｈ内に熱膨張係数の小さい補強層１９２の材料が侵透することができる。すなわち、封止材１３０のうち、第１接続部材１１０と半導体チップ１２０との間の空間を満たす領域は、補強層１９２で満たされたディンプル１９２Ｐを有することができる。この場合、補強層１９２と封止材１３０との密着力がさらに向上することができる。すなわち、補強層１９２の封止材１３０と接する面は平らでない。場合に応じては、補強層１９２として、芯材を基準として両側に、無機フィラーの量が異なる非対称材料を用いてもよい。すなわち、未硬化状態の非対称プリプレグを用いてもよい。この際、無機フィラーの重量パーセントは、封止材１３０、補強層１９２の封止材１３０の側、及び補強層の封止材１３０の反対側の順に多くてもよい。その他の構成については、一例によるファン−アウト半導体パッケージ１００Ａなどについての説明と実質的に同一であるため、詳細な説明は省略する。

【0093】

図１７はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。

【0094】

図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｆは、封止材１３０上に配置されたバックサイド再配線層１３２と、封止材１３０を貫通してバックサイド再配線層１３２と第１接続部材１１０の第２再配線層１１２ｂとを接続させるバックサイドビア１３３と、をさらに含む。また、封止材１３０上に配置され、バックサイド再配線層１３２を覆う補強層１８１をさらに含む。補強層１８１は、バックサイド再配線層１３２の少なくとも一部を露出させる開口部１８２を有することができる。バックサイド再配線層１３２は様々な再配線パターンとして活用されることができ、接続端子パッドなどとして活用されることもできる。場合に応じては、放熱パターン及びＥＭＩ遮蔽パターンとして活用されることもできる。バックサイド再配線層１３２及びバックサイドビア１３３は公知の導電性物質を含むことができる。補強層１８１は、無機フィラー及び絶縁樹脂を含む、例えば、ＡＢＦであることができるが、これに限定されるものではない。補強層１８１に代わり、他の材料の補強層１８３、１９１、１９２が配置されてもよいことはいうまでもない。その他の構成については、一例によるファン−アウト半導体パッケージ１００Ａなどについての説明と実質的に同一であるため、詳細な説明は省略する。

【0095】

図１８はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。

【0096】

図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｇは、第１接続部材１１０が、第２接続部材１４０と接する第１絶縁層１１１ａと、第２接続部材１４０と接して第１絶縁層１１１ａに埋め込まれた第１再配線層１１２ａと、第１絶縁層１１１ａの第１再配線層１１２ａが埋め込まれた側の反対側上に配置された第２再配線層１１２ｂと、第１絶縁層１１１ａ上に配置され、第２再配線層１１２ｂを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３再配線層１１２ｃと、を含む。第１〜第３再配線層１１２ａ、１１２ｂ、１１２ｃは接続パッド１２２と電気的に接続される。一方、図面には示していないが、第１及び第２再配線層１１２ａ、１１２ｂと第２及び第３再配線層１１２ｂ、１１２ｃはそれぞれ第１及び第２絶縁層１１１ａ、１１１ｂを貫通する第１及び第２ビアを介して電気的に接続されることができる。

【0097】

第１再配線層１１２ａが埋め込まれているため、上述のように、第２接続部材１４０の絶縁層１４１の絶縁距離が実質的に一定であることができる。第１接続部材１１０が多数の再配線層１１２ａ、１１２ｂ、１１２ｃを含むことで、第２接続部材１４０をさらに簡素化することができる。したがって、第２接続部材１４０の形成過程で発生する不良による収率低下を改善することができる。第１再配線層１１２ａが第１絶縁層の内部に入り込むことで、第１絶縁層１１１ａの下面と第１再配線層１１２ａの下面が段差を有する。その結果、封止材１３０を形成する時に封止材１３０の形成物質がブリードして第１再配線層１１２ａを汚染させることを防止することができる。

【0098】

第１接続部材１１０の第１再配線層１１２ａの下面は、半導体チップ１２０の接続パッド１２２の下面より上側に位置することができる。また、第２接続部材１４０の再配線層１４２ａと第１接続部材１１０の再配線層１１２ａとの間の距離は、第２接続部材１４０の再配線層１４２ａと半導体チップ１２０の接続パッド１２２との間の距離より大きくてもよい。これは、第１再配線層１１２ａが絶縁層１１１の内部に入り込むことができるためである。第１接続部材１１０の第２再配線層１１２ｂは半導体チップ１２０の活性面と非活性面との間に位置することができる。第１接続部材１１０は半導体チップ１２０の厚さに対応する厚さに形成することができる。したがって、第１接続部材１１０の内部に形成された第２再配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間のレベルに配置されることができる。

【0099】

第１接続部材１１０の再配線層１１２ａ、１１２ｂ、１１２ｃの厚さは、第２接続部材１４０の再配線層１４２ａ、１４２ｂの厚さより厚くてもよい。第１接続部材１１０は半導体チップ１２０以上の厚さを有することができるため、再配線層１１２ａ、１１２ｂ、１１２ｃも、そのスケールに応じて大きいサイズに形成することができる。これに対し、第２接続部材１４０の再配線層１４２ａ、１４２ｂは、薄型化のために相対的に小さいサイズに形成することができる。

【0100】

その他の構成については、一例によるファン−アウト半導体パッケージ１００Ａなどについての説明と実質的に同一であるため、詳細な説明は省略する。一方、上述の他の一例によるファン−アウト半導体パッケージ１００Ｂ〜１００Ｆについての説明が、他の一例によるファン−アウト半導体パッケージ１００Ｇにも適用されることができることはいうまでもない。

【0101】

図１９はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。

【0102】

図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｈは、第１接続部材１１０が、第１絶縁層１１１ａと、第１絶縁層１１１ａの両面に配置された第１再配線層１１２ａ及び第２再配線層１１２ｂと、第１絶縁層１１１ａ上に配置され、第１再配線層１１２ａを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３再配線層１１２ｃと、第１絶縁層１１１ａ上に配置され、第２再配線層１１２ｂを覆う第３絶縁層１１１ｃと、第３絶縁層１１１ｃ上に配置された第４再配線層１１２ｄと、を含む。第１〜第４再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは接続パッド１２２と電気的に接続される。第１接続部材１１０がさらに多数の再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを含むことで、第２接続部材１４０をさらに簡素化することができる。したがって、第２接続部材１４０の形成過程で発生する不良による収率低下を改善することができる。一方、図面には示していないが、第１〜第４再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、第１〜第３絶縁層１１１ａ、１１１ｂ、１１１ｃを貫通する第１〜第３ビアを介して電気的に接続されることができる。

【0103】

第１絶縁層１１１ａは第２絶縁層１１１ｂ及び第３絶縁層１１１ｃより厚さが厚くてもよい。第１絶縁層１１１ａは、基本的に剛性を維持するために相対的に厚いことができ、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、より多数の再配線層１１２ｃ、１１２ｄを形成するために導入したものであることができる。第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃと異なる絶縁物質を含むことができる。例えば、第１絶縁層１１１ａは、芯材、無機フィラー、及び絶縁樹脂を含む、例えば、プリプレグであり、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、無機フィラー及び絶縁樹脂を含むＡＢＦまたは感光性絶縁フィルムであることができるが、これに限定されるものではない。

【0104】

第１接続部材１１０の第３再配線層１１２ｃの下面は、半導体チップ１２０の接続パッド１２２の下面より下側に位置することができる。また、第２接続部材１４０の再配線層１４２ａと第１接続部材１１０の第３再配線層１１２ｃとの間の距離は、第２接続部材１４０の再配線層１４２ａと半導体チップ１２０の接続パッド１２２との間の距離より小さくてもよい。これは、第３再配線層１１２ｃが第２絶縁層１１１ｂ上に突出した形態で配置されることができ、その結果、第２接続部材１４０と接することができるためである。第１接続部材１１０の第１再配線層１１２ａ及び第２再配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間に位置することができる。第１接続部材１１０は半導体チップ１２０の厚さに対応する厚さに形成することができ、これにより、第１接続部材１１０の内部に形成された第１再配線層１１２ａ及び第２再配線層１１２ｂが、半導体チップ１２０の活性面と非活性面との間のレベルに配置されることができる。

【0105】

第１接続部材１１０の再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄの厚さは、第２接続部材１４０の再配線層１４２ａ、１４２ｂの厚さより厚くてもよい。第１接続部材１１０は半導体チップ１２０以上の厚さを有することができるため、再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄもより大きいサイズに形成することができる。これに対し、第２接続部材１４０の再配線層１４２ａ、１４２ｂは、薄型化のために相対的に小さいサイズに形成することができる。

【0106】

その他の構成については、一例によるファン−アウト半導体パッケージ１００Ａなどについての説明と実質的に同一であるため、詳細な説明は省略する。一方、上述の他の一例によるファン−アウト半導体パッケージ１００Ｂ〜１００Ｆについての説明が他の一例によるファン−アウト半導体パッケージ１００Ｈにも適用されることができることはいうまでもない。

【0107】

本発明において「接続される」というのは、直接的に接続された場合だけでなく、間接的に接続された場合を含む概念である。また、「電気的に接続される」というのは、物理的に接続された場合と、接続されていない場合をともに含む概念である。なお、第１、第２等の表現は、一つの構成要素と他の構成要素を区分するために用いられるもので、該当する構成要素の順序及び／または重要度等を限定しない。場合によっては、本発明の範囲を外れずに、第１構成要素は第２構成要素と命名されることもでき、類似して第２構成要素は第１構成要素と命名されることもできる。

【0108】

本発明で用いられた「一例」という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかし、上記提示された一例は、他の一例または変更例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対であるか矛盾する説明がない限り、他の一例に関連する説明であると理解されることができる。

【0109】

本発明で用いられた用語は、一例を説明するために説明されたものであるだけで、本発明を限定しようとする意図ではない。このとき、単数の表現は文脈上明確に異なる意味でない限り、複数を含む。

【符号の説明】

【0110】

１０００ 電子機器
１０１０ メインボード
１０２０ チップ関連部品
１０３０ ネットワーク関連部品
１０４０ その他の部品
１０５０ カメラ
１０６０ アンテナ
１０７０ ディスプレイ
１０８０ 電池
１０９０ 信号ライン
１１００ スマートフォン
１１０１ 本体
１１１０ メインボード
１１２０ 部品
１１３０ カメラ
２２００ ファン−イン半導体パッケージ
２２２０ 半導体チップ
２２２１ 本体
２２２２ 接続パッド
２２２３ パッシベーション膜
２２４０ 接続部材
２２４１ 絶縁層
２２４２ 配線パターン
２２４３ ビア
２２５０ パッシベーション層
２２６０ アンダーバンプ金属層
２２７０ 半田ボール
２２８０ アンダーフィル樹脂
２２９０ モールディング材
２５００ メインボード
２３０１ インターポーザ基板
２３０２ インターポーザ基板
２１００ ファン−アウト半導体パッケージ
２１２０ 半導体チップ
２１２１ 本体
２１２２ 接続パッド
２１４０ 接続部材
２１４１ 絶縁層
２１４２ 再配線層
２１４３ ビア
２１５０ パッシベーション層
２１６０ アンダーバンプ金属層
２１７０ 半田ボール
１００ 半導体パッケージ
１００Ａ〜１００Ｈ ファン−アウト半導体パッケージ
１１０ 第１接続部材
１１１、１１１ａ、１１１ｂ、１１１ｃ 絶縁層
１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ 再配線層
１１３ ビア
１２０ 半導体チップ
１２１ 本体
１２２ 接続パッド
１２３ パッシベーション膜
１３０ 封止材
１３１ 開口部
１３２ バックサイド再配線層
１３３ バックサイドビア
１４０ 第２接続部材
１４１ 絶縁層
１４２ 再配線層
１４３ ビア
１５０ パッシベーション層
１６０ アンダーバンプ金属層
１６１ａ〜１６１ｉ ビア
１６２ 外部接続パッド
１６０ａ、１６０ｂ 導体層
１７０ 接続端子
１８１、１８３、１９１、１９２ 補強層
１８２、１８５ 開口部
１８４ 樹脂層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】