特許 6561151 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6561151

(24)【登録日】2019年7月26日

(45)【発行日】2019年8月14日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20190805BHJP

   H01L 29/12 20060101ALI20190805BHJP

   H01L 29/06 20060101ALI20190805BHJP

【ＦＩ】

   H01L29/78 652J

   H01L29/78 652T

   H01L29/78 652F

   H01L29/78 652P

【請求項の数】31

【全頁数】29

(21)【出願番号】特願2018-4489(P2018-4489)

(22)【出願日】2018年1月15日

(62)【分割の表示】特願2015-227813(P2015-227813)の分割

【原出願日】2012年2月17日

(65)【公開番号】特開2018-78331(P2018-78331A)

(43)【公開日】2018年5月17日

【審査請求日】2018年2月9日

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110002310

【氏名又は名称】特許業務法人あい特許事務所

(72)【発明者】

【氏名】奥村 啓樹

【審査官】 恩田 和彦

(56)【参考文献】

【文献】 特開２０１１−２１１０２０（ＪＰ，Ａ）

【文献】 特開２００４−３１１８１５（ＪＰ，Ａ）

【文献】 特開２００６−０１９６０８（ＪＰ，Ａ）

【文献】 特開２００６−２３７１１６（ＪＰ，Ａ）

【文献】 特開２００４−１５８８１３（ＪＰ，Ａ）

【文献】 特開２００８−１３０６９９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／１２

(57)【特許請求の範囲】

【請求項1】

主面を有し、オフ方向が＜１１−２０＞方向である第１導電型のＳｉＣ半導体層と、
前記ＳｉＣ半導体層の前記主面の表層部に形成され、前記オフ方向および前記オフ方向に交差する方向に沿って連続的に延び、前記ＳｉＣ半導体層にアクティブ領域を区画する第２導電型のガードリング領域と、
前記アクティブ領域における前記ＳｉＣ半導体層の前記主面の表層部において、前記オフ方向に沿って延びる第１ラインおよび前記オフ方向に交差する方向に沿って延びる第２ラインを含む第１導電型の半導体ラインによって区画された複数の単位セルであって、前記ＳｉＣ半導体層の前記主面の表層部に形成された第２導電型のチャネル領域、および、前記チャネル領域の表層部に形成された第１導電型のソース領域をそれぞれ含む複数の単位セルと、
前記アクティブ領域においてゲート絶縁膜を挟んで前記チャネル領域に対向するように前記ＳｉＣ半導体層の前記主面の上に形成されたゲート電極と、
前記第１ラインの表層部に形成され、前記ゲート絶縁膜に対する電界を緩和する電界緩和部と、を含み、
前記複数の単位セルは、櫛歯状に一体的に結合された複数の単位セルを含む第１櫛型ユニット、および、前記第１櫛型ユニットに噛み合うように櫛歯状に一体的に結合された複数の単位セルを含む第２櫛型ユニットを含み、
前記半導体ラインは、前記第１櫛型ユニットおよび前記第２櫛型ユニットの間を縫う葛折状に形成されている、半導体装置。

【請求項2】

前記アクティブ領域において前記ゲート電極を被覆するように前記ＳｉＣ半導体層の前記主面の上に形成され、前記ガードリング領域を露出させる縁部および前記ソース領域を露出させる開口を有する層間絶縁層をさらに含む、請求項１に記載の半導体装置。

【請求項3】

前記層間絶縁層の前記縁部を露出させるように前記層間絶縁層の上に形成され、前記層間絶縁層の上から前記開口に入り込み、前記開口内において前記ソース領域に電気的に接続された主面電極をさらに含む、請求項２に記載の半導体装置。

【請求項4】

前記電界緩和部は、前記第１ラインを選択的に分割するように前記第１ラインを幅方向に横切っている、請求項１〜３のいずれか一項に記載の半導体装置。

【請求項5】

分割された各前記第１ラインの長さが、前記第２ラインの長さ以下である、請求項４に記載の半導体装置。

【請求項6】

前記電界緩和部は、前記オフ方向に交差する方向に沿って延びる辺を有している、請求項１〜５のいずれか一項に記載の半導体装置。

【請求項7】

前記電界緩和部は、前記第１ラインおよび前記第２ラインの交差部分に配置されている、請求項１〜６のいずれか一項に記載の半導体装置。

【請求項8】

前記電界緩和部は、前記交差部分において前記チャネル領域と重なっている、請求項７に記載の半導体装置。

【請求項9】

前記電界緩和部は、前記第１ラインの幅よりも狭い幅で前記第１ラインに沿う部分を含む、請求項１〜８のいずれか一項に記載の半導体装置。

【請求項10】

前記電界緩和部は、第２導電型不純物を含む第２導電型層である、請求項１〜９のいずれか一項に記載の半導体装置。

【請求項11】

前記電界緩和部は、第２導電型不純物としてのアルミニウム（Ａｌ）またはホウ素（Ｂ）を含む、請求項１０に記載の半導体装置。

【請求項12】

前記電界緩和部は、前記第１ラインが不純物によって高抵抗化された高抵抗層を含む、請求項１〜１１のいずれか一項に記載の半導体装置。

【請求項13】

前記電界緩和部は、前記不純物としてのアルミニウム（Ａｌ）、ホウ素（Ｂ）、アルゴン（Ａｒ）またはバナジウム（Ｖ）を含む、請求項１２に記載の半導体装置。

【請求項14】

ゲートオフの状態で、４８Ｗのパワー（Ｉ_ｓｄ＝８Ａ、Ｖ_ｓｄ＝６Ｖ）を１０００時間印加し続けた後のオン抵抗が、前記パワーを印加する前に比べて１．６倍未満である、請求項１〜１３のいずれか一項に記載の半導体装置。

【請求項15】

主面を有する第１導電型のＳｉＣ半導体層と、
前記ＳｉＣ半導体層の前記主面の表層部において、前記ＳｉＣ半導体層のオフ方向に沿って延びる第１ラインおよび前記オフ方向に交差する方向に沿って延びる第２ラインを含む第１導電型の半導体ラインによって区画された単位セルであって、前記ＳｉＣ半導体層の前記主面の表層部に形成された第２導電型のチャネル領域、および、前記チャネル領域の表層部に形成された第１導電型のソース領域を含む単位セルと、
ゲート絶縁膜を挟んで前記チャネル領域に対向するように前記ＳｉＣ半導体層の前記主面の上に形成されたゲート電極と、
前記第１ラインの表層部に形成され、前記第１ラインの他の部分とは異なる性質を有するダメージ層とを含む、半導体装置。

【請求項16】

前記ＳｉＣ半導体層の前記オフ方向は、＜１１−２０＞方向である、請求項１５に記載の半導体装置。

【請求項17】

前記ＳｉＣ半導体層の前記主面の表層部に形成され、前記オフ方向および前記オフ方向に交差する方向に沿って連続的に延び、前記ＳｉＣ半導体層にアクティブ領域を区画する第２導電型のガードリング領域をさらに含み、
前記単位セルは、前記アクティブ領域に区画されている、請求項１５または１６に記載の半導体装置。

【請求項18】

前記アクティブ領域において前記ゲート電極を被覆するように前記ＳｉＣ半導体層の前記主面の上に形成され、前記ガードリング領域を露出させる縁部および前記ソース領域を露出させる開口を有する層間絶縁層をさらに含む、請求項１７に記載の半導体装置。

【請求項19】

前記層間絶縁層の前記縁部を露出させるように前記層間絶縁層の上に形成され、前記層間絶縁層の上から前記開口に入り込み、前記開口内において前記ソース領域に電気的に接続された主面電極をさらに含む、請求項１８に記載の半導体装置。

【請求項20】

前記ダメージ層は、前記オフ方向に交差する方向に沿って延びる辺を有している、請求項１５〜１９のいずれか一項に記載の半導体装置。

【請求項21】

前記ダメージ層は、前記第１ラインおよび前記第２ラインの交差部分に配置されている、請求項１５〜２０のいずれか一項に記載の半導体装置。

【請求項22】

前記ダメージ層は、前記交差部分において前記チャネル領域と重なっている、請求項２１に記載の半導体装置。

【請求項23】

前記ダメージ層は、前記第１ラインの幅よりも狭い幅で前記第１ラインに沿う部分を含む、請求項１５〜２２のいずれか一項に記載の半導体装置。

【請求項24】

前記単位セルは、四角形状に形成されている、請求項１５〜２３のいずれか一項に記載の半導体装置。

【請求項25】

前記単位セルは、前記オフ方向に交差する方向に沿って延びる四角形状に形成されている、請求項１５〜２３のいずれか一項に記載の半導体装置。

【請求項26】

前記単位セルは、六角形状に形成されている、請求項１５〜２３のいずれか一項に記載の半導体装置。

【請求項27】

前記単位セルは、三角形状に形成されている、請求項１５〜２３のいずれか一項に記載の半導体装置。

【請求項28】

前記単位セルは、円形状に形成されている、請求項１５〜２３のいずれか一項に記載の半導体装置。

【請求項29】

櫛歯状に一体的に結合された複数の前記単位セルを含む第１櫛型ユニット、および、前記第１櫛型ユニットに噛み合うように櫛歯状に一体的に結合された複数の前記単位セルを含む第２櫛型ユニットを含み、
前記第１導電型の半導体ラインは、前記第１櫛型ユニットおよび前記第２櫛型ユニットの間を縫う葛折状に形成されている、請求項１５〜２３のいずれか一項に記載の半導体装置。

【請求項30】

格子状の前記半導体ラインによって複数の前記単位セルが区画されている、請求項１５〜２８のいずれか一項に記載の半導体装置。

【請求項31】

ゲートオフの状態で、４８Ｗのパワー（Ｉ_ｓｄ＝８Ａ、Ｖ_ｓｄ＝６Ｖ）を１０００時間印加し続けた後のオン抵抗が、前記パワーを印加する前に比べて１．６倍未満である、請求項１５〜３０のいずれか一項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体装置、詳しくは、パワーエレクトロニクス分野に用いられるＳｉＣ
パワーデバイスに関する。

【背景技術】

【0002】

たとえば、特許文献１に記載のＳｉＣ半導体装置が公知である。特許文献１のＳｉＣ半
導体装置は、ｎ^＋型ＳｉＣ基板と、ｎ^＋型ＳｉＣ基板上に形成されたｎ⁻型ドリフト層と
、ｎ⁻型ドリフト層の表面に形成されたｐ型ベース領域と、ｐ型ベース領域の内部の表面
に形成されたｎ^＋型ソース領域とを含む。ｎ⁻型ドリフト層の表面およびｐ型ベース領域
の表面には、ゲート絶縁膜を介してゲート電極が形成されている。

【0003】

ｎ^＋型ソース領域の表面の一部は、ソース電極に接続されている。一方、ｎ^＋型ＳｉＣ
基板の裏面側には、ドレイン電極が形成されている。これにより、このＳｉＣ半導体装置
は、ｎ⁻型ドリフト層の表面で、ｐ型ベース領域の内部のｎ^＋型ソース領域から、隣り合
うｐ型ベース領域のｎ^＋型ソース領域に繋がるように、ｎ型チャネル領域が形成される縦
型のパワーＭＯＳＦＥＴになっている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００３−３４７５４８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

この発明の目的は、耐圧性に優れ、歩留まりよく製造できる半導体装置を提供すること
である。
また、この発明の他の目的は、ゲートオフの状態でソース−ドレイン間に電圧を長時間
印加し続けても、オン抵抗の上昇を抑えることができる半導体装置を提供することである
。

【課題を解決するための手段】

【0007】

この発明の一実施形態は、主面を有し、オフ方向が＜１１−２０＞方向である第１導電型のＳｉＣ半導体層と、前記ＳｉＣ半導体層の前記主面の表層部に形成され、前記オフ方向および前記オフ方向に交差する方向に沿って連続的に延び、前記ＳｉＣ半導体層にアクティブ領域を区画する第２導電型のガードリング領域と、前記アクティブ領域における前記ＳｉＣ半導体層の前記主面の表層部において、前記オフ方向に沿って延びる第１ラインおよび前記オフ方向に交差する方向に沿って延びる第２ラインを含む第１導電型の半導体ラインによって区画された複数の単位セルであって、前記ＳｉＣ半導体層の前記主面の表層部に形成された第２導電型のチャネル領域、および、前記チャネル領域の表層部に形成された第１導電型のソース領域をそれぞれ含む複数の単位セルと、前記アクティブ領域においてゲート絶縁膜を挟んで前記チャネル領域に対向するように前記ＳｉＣ半導体層の前記主面の上に形成されたゲート電極と、前記第１ラインの表層部に形成され、前記ゲート絶縁膜に対する電界を緩和する電界緩和部と、を含み、前記複数の単位セルは、櫛歯状に一体的に結合された複数の単位セルを含む第１櫛型ユニット、および、前記第１櫛型ユニットに噛み合うように櫛歯状に一体的に結合された複数の単位セルを含む第２櫛型ユニットを含み、前記半導体ラインは、前記第１櫛型ユニットおよび前記第２櫛型ユニットの間を縫う葛折状に形成されている、半導体装置を提供する。

【0009】

この出願の発明者は、従来の縦型のパワーＭＯＳＦＥＴでは、耐圧に優れるデバイスを
歩留まりよく製造することが困難であることを見出した。たとえば、品質保証試験の一つ
である高温逆バイアス（ＨＴＲＢ：High Temperature Reverse Bias）試験の後、互いに
隣り合う単位セル間に配置されたゲート絶縁膜が絶縁破壊するケースが非常に多い。その
結果、多くの製品が良品としての耐圧基準を満たすことができず、不良品と判定される場
合がある。

【0010】

そこで、この出願の発明者は、ＨＴＲＢ試験や実使用等におけるゲート絶縁膜の絶縁破
壊の要因について、鋭意検討した。そして、その要因が、ゲート絶縁膜に対する電界集中
であることを見出した。なお、ＨＴＲＢ試験とは、ゲートオフの状態において、高温下、
ソース−ドレイン間にデバイス耐圧ほどの電圧を長時間印加し続けることによってデバイ
スの耐圧を確認する試験である。

【0011】

そこで、上記の実施形態に係る半導体装置では、第１導電型のソース領域と第１導電型の基板（ドレイン）が第２導電型のチャネル領域を挟んで縦方向に配置された縦型構造において、ゲート絶縁膜に生じる電界を緩和する電界緩和部が形成されている。そのため、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、ゲート絶縁膜の絶縁破壊を防止することができる。したがって、この発明の構成であれば、耐圧に優れる半導体装置を歩留まりよく製造することができる。

【0012】

しかも、電界緩和部が、基板のオフ方向に平行な第１ラインに形成されている。この場合に、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、オン抵抗の上昇を抑えることができることを見出した。したがって、前記電界緩和部を、抵抗上昇防止部と呼ぶこともできる。

【0016】

この発明の一実施形態は、主面を有する第１導電型のＳｉＣ半導体層と、前記ＳｉＣ半導体層の前記主面の表層部において、前記ＳｉＣ半導体層のオフ方向に沿って延びる第１ラインおよび前記オフ方向に交差する方向に沿って延びる第２ラインを含む第１導電型の半導体ラインによって区画された単位セルであって、前記ＳｉＣ半導体層の前記主面の表層部に形成された第２導電型のチャネル領域、および、前記チャネル領域の表層部に形成された第１導電型のソース領域を含む単位セルと、ゲート絶縁膜を挟んで前記チャネル領域に対向するように前記ＳｉＣ半導体層の前記主面の上に形成されたゲート電極と、前記第１ラインの表層部に形成され、前記第１ラインの他の部分とは異なる性質を有するダメージ層とを含む、半導体装置を提供する。

【0017】

この半導体装置のように、電界緩和部に代えてダメージ層が形成された構造によっても、オン抵抗の上昇を抑えることができる。

【図面の簡単な説明】

【0021】

【図1】図１（ａ）（ｂ）は、この発明の第１の実施形態に係る半導体装置の模式平面図であって、図１（ａ）は全体図、図１（ｂ）は複数の単位セルのレイアウト図をそれぞれ示す。

【図2】図２（ａ）（ｂ）はそれぞれ、図１（ｂ）の切断面線Ａ−Ａおよび切断面線Ｂ−Ｂから見た断面図である。

【図3】図３は、ウエハ状態における前記基板および前記ドリフト層（エピタキシャル層）の概略図である。

【図4】図４は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。

【図5】図５は、前記ユニットセルを（０００１）面の真上から見た図である。

【図6】図６は、前記基板および前記ドリフト層の要部拡大図であり、図６（ａ）は平面図、図６（ｂ）は図６（ａ）の切断面線Ｃ−Ｃから見た断面図である。

【図7】図７は、前記複数の単位セルの他のレイアウト図である。

【図8】図８は、前記複数の単位セルの他のレイアウト図である。

【図9】図９は、前記複数の単位セルの他のレイアウト図である。

【図10】図１０は、前記複数の単位セルの他のレイアウト図である。

【図11】図１１は、前記複数の単位セルの他のレイアウト図である。

【図12】図１２は、前記複数の単位セルの他のレイアウト図である。

【図13】図１３（ａ）（ｂ）は、参考例に係る半導体装置の模式平面図であって、図１３（ａ）は全体図、図１３（ｂ）は複数の単位セルのレイアウト図をそれぞれ示す。

【図14】図１４は、図１３（ｂ）の切断面線Ｄ−Ｄから見た断面図である。

【図15】図１５は、前記複数の単位セルの他のレイアウト図である。

【図16】図１６は、前記複数の単位セルの他のレイアウト図である。

【図17】図１７は、前記複数の単位セルの他のレイアウト図である。

【図18】図１８は、前記複数の単位セルの他のレイアウト図である。

【図19】図１９は、前記複数の単位セルの他のレイアウト図である。

【図20】図２０は、前記複数の単位セルの他のレイアウト図である。

【図21】図２１（ａ）（ｂ）は、この発明の第２の実施形態に係る半導体装置の模式平面図であって、図２１（ａ）は全体図、図２１（ｂ）は複数の単位セルのレイアウト図をそれぞれ示す。

【図22】図２２（ａ）（ｂ）はそれぞれ、図２１（ｂ）の切断面線Ｅ−Ｅおよび切断面線Ｆ−Ｆから見た断面図である。

【図23】図２３（ａ）（ｂ）は、この発明の第３の実施形態に係る半導体装置の模式平面図であって、図２３（ａ）は全体図、図２３（ｂ）は複数の単位セルのレイアウト図をそれぞれ示す。

【図24】図２４（ａ）（ｂ）はそれぞれ、図２３（ｂ）の切断面線Ｇ−Ｇおよび切断面線Ｈ−Ｈから見た断面図である。

【発明を実施するための形態】

【0022】

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
＜第１の実施形態＞
図１（ａ）（ｂ）は、この発明の第１の実施形態に係る半導体装置の模式平面図であっ
て、図１（ａ）は全体図、図１（ｂ）は複数の単位セルのレイアウト図をそれぞれ示す。
図２（ａ）（ｂ）はそれぞれ、図１（ｂ）の切断面線Ａ−Ａおよび切断面線Ｂ−Ｂから見
た断面図である。なお、図１（ｂ）では、明瞭化のため、半導体装置１の一部を透視して
表している。

【0023】

半導体装置１は、ＳｉＣが採用されたプレーナゲート型ＶＤＭＩＳＦＥＴ（vertical d
ouble-diffused Metal Insulator Field Effect Transistor）を含む。半導体装置１の外
形は、たとえば、図１（ａ）に示すように、平面視正方形のチップ状である。チップ状の
半導体装置１のサイズは、図１（ａ）の紙面における上下左右方向の長さがそれぞれ数ｍ
ｍ程度である。半導体装置１の表面には、アクティブ領域２が設定されている。アクティ
ブ領域２は、ガードリング３に取り囲まれることによって区画された領域である。

【0024】

また、半導体装置１の表面には、ソースパッド４が形成されている。ソースパッド４は
、四隅が外方へ湾曲した平面視略正方形状であり、半導体装置１の表面のほぼ全域を覆う
ように形成されている。このソースパッド４には、その一辺の中央付近に除去領域５が形
成されている。除去領域５は、ソースパッド４が形成されていない領域である。
除去領域５には、ゲートパッド６が配置されている。ゲートパッド６とソースパッド４
との間には間隔が設けられており、これらは互いに絶縁されている。

【0025】

次に、半導体装置１の内部構造について説明する。
半導体装置１は、ｎ^＋型ＳｉＣからなる基板７と、基板７の表面７Ａに積層されたｎ⁻
型ＳｉＣからなるドリフト層８（ドレイン層）とを含む。ドリフト層８は、基板７の表面
７ＡにＳｉＣをエピタキシャル成長させることによって形成されたエピタキシャル層であ
る。また、基板７の裏面７Ｂには、その全域を覆うようにドレイン電極９が形成されてい
る。

【0026】

ドリフト層８の表面８Ａ付近（表面部）には、複数の単位セル１０が配列されている。
複数の単位セル１０は、互いに交差した第１ライン１１および第２ライン１２を含むｎ⁻
型エピライン１３によって区画されている。ｎ⁻型エピライン１３は、ドリフト層８のｎ
⁻型の部分が表面８Ａにおいてライン状に選択的に露出した部分である。この実施形態で
は、ｎ⁻型エピライン１３は、第１ライン１１および第２ライン１２が互いに直交するこ
とによって形成された格子状であり、互いに隣り合う単位セル１０の境界は、ｎ⁻型エピ
ライン１３の幅方向中央に沿って設定されている。これにより、複数の単位セル１０は、
行列状に配列されている。また、ｎ⁻型エピライン１３は、互いに隣り合う単位セル１０
間に跨っている。また、この実施形態では、ｎ⁻型エピライン１３によって区画された格
子の窓部分が正方形状に形成されることによって、各単位セル１０は、正方形状に形成さ
れている。

【0027】

各単位セル１０は、ｎ^＋型のソース領域１４と、ｐ型のチャネル領域（ウェル領域）１
５と、ｐ^＋型のチャネルコンタクト領域１６とを含む。半導体装置１のドレインは、ドリ
フト層８において複数の単位セル１０の下方に広がる部分からなり、複数の単位セル１０
によって共有されている。この実施形態では、ソース領域１４は、ドリフト層８の表面８
Ａの一部を形成するように形成され、チャネル領域１５は、ソース領域１４の下方および
側方を取り囲むように形成されている。これによりチャネル領域１５は、ソース領域１４
に対してドリフト層８の裏面８Ｂ側にソース領域１４に接するとともに、ドリフト層８の
表面８Ａの一部を形成している。チャネルコンタクト領域１６は、ソース領域１４の一部
（たとえば中央部）を貫通してチャネル領域１５に接している。

【0028】

また、チャネル領域１５の側方に、第１ライン１１および第２ライン１２を含むｎ⁻型
エピライン１３が配置されている。そして、ソース領域１４とチャネル領域１５とを有す
る単位セル１０の一辺が第１ライン１１となり、他辺が第２ライン１２となっている。第
１ライン１１、第２ライン１２に沿って単位分移動すると、隣の単位セル１０となる。ま
た、第１ライン１１、第２ライン１２に沿って単位分の整数倍移動した場合も、隣の単位
セル１０となる。

【0029】

ドリフト層８の表面８Ａには、ｎ⁻型エピライン１３に沿ってゲート絶縁膜１７が形成
されている。ゲート絶縁膜１７は、隣り合う単位セル１０間に跨っていて、チャネル領域
１５におけるソース領域１４を取り囲む部分（チャネル領域１５の周縁部）およびソース
領域１４の外周縁を覆っている。ゲート絶縁膜１７上には、ゲート電極１８が形成されて
いる。

【0030】

ゲート電極１８は、ゲート絶縁膜１７を介してチャネル領域１５の周縁部に対向してい
る。各単位セル１０では、ゲート電極１８に印加する電圧を制御することによって、チャ
ネル領域１５の周縁部に環状のチャネルが形成される。これにより、チャネル領域１５の
側面に沿ってｎ⁻型エピライン１３を表面８Ａへ向かって流れるドレイン電流を、このチ
ャネルを介してソース領域１４に流すことができる。

【0031】

また、ドリフト層８の表面８Ａには、ゲート電極１８を覆うように層間絶縁膜１９が形
成されている。層間絶縁膜１９には、ソース領域１４およびチャネルコンタクト領域１６
を選択的に露出させるコンタクトホール２０が形成されている。
層間絶縁膜１９上には、ソース電極２１が形成されている。ソース電極２１は、各コン
タクトホール２０を介して、すべての単位セル１０のチャネルコンタクト領域１６および
ソース領域１４に一括して接触している。つまり、ソース電極２１は、すべての単位セル
１０に対して共通の電極となっている。そして、ソース電極２１は、図示しないソース配
線等を介してソースパッド４（図１（ａ）参照）に電気的に接続されている。一方、ゲー
トパッド６（図１（ａ）参照）は、図示しないゲート配線等を介してゲート電極１８に電
気的に接続されている。

【0032】

ソース電極２１は、ドリフト層８との接触側から順にコンタクトメタル２２と、表面メ
タル２３とが積層された構造を有している。
半導体装置１においてｎ⁻型エピライン１３には、電界緩和部（第２導電型緩和層）と
してのｐ⁻型緩和層２４が形成されている。ｐ⁻型緩和層２４は、第１ライン１１と第２
ライン１２との交差部分２７に配置された第１部分２５と、第１ライン１１および第２ラ
イン１２の線状部分（交差部分２７以外の部分）に配置された第２部分２６とを一体的に
含む。

【0033】

ｐ⁻型緩和層２４の第１部分２５は、第１ライン１１および第２ライン１２の幅よりも
広い幅で、第１ライン１１および第２ライン１２を幅方向に横切るように形成されている
。この実施形態では、第１部分２５は、平面視において、当該交差部分２７を取り囲む単
位セル１０（チャネル領域１５）と重なるように、交差部分２７よりも大きい形状に形成
されている。これにより、複数の単位セル１０に跨る第１ライン１１は、各交差部分２７
を境にして、それぞれの長さが全体の長さよりも短くなるように複数本に分割されている
。

【0034】

一方、複数の単位セル１０に跨る第２ライン１２も同様に、各交差部分２７を境にして
、それぞれの長さが全体の長さよりも短くなるように複数本に分割されている。この実施
形態では、単位セル１０が正方形状に形成されているので、分割された第１ライン１１の
各長さＬ１は、分割された第２ライン１２の各長さＬ２と等しくなっているが、単位セル
１０を、第２ライン１２に沿う長辺と第１ライン１１に沿う短辺を有する長方形状にする
ことによって、Ｌ１＜Ｌ２としてもよい。

【0035】

ｐ⁻型緩和層２４の第２部分２６は、第１ライン１１および第２ライン１２の幅よりも
狭い幅で、第１ライン１１および第２ライン１２に沿って形成されている。この実施形態
では、第２部分２６は、互いに隣り合う複数の単位セル１０の各チャネル領域１５に対し
て間隔を隔てて形成されている。第２部分２６とチャネル領域１５との間に間隔を設ける
ことによって、半導体装置１のオン時に各チャネル領域１５の側面に沿ってｎ⁻型エピラ
イン１３を流れるドレイン電流の経路を確保することができる。よって、オン抵抗の増加
を抑制でき、良好なトランジスタ動作を行うことができる。

【0036】

なお、ドレイン電流の経路を確保できる構成であれば、第１部分２５が第１ライン１１
および第２ライン１２の幅よりも狭い幅で形成され、第２部分２６が第１ライン１１およ
び第２ライン１２の幅よりも広い幅で形成されていてもよい。また、第１部分２５および
第２部分２６の両方が、第１ライン１１および第２ライン１２の幅よりも狭い幅もしくは
広い幅で形成されていてもよい。さらに、第１部分２５と第２部分２６とは、一体的に形
成されている必要はなく、たとえば、互いに離れて形成されていてもよい。

【0037】

半導体装置１の各部の詳細について以下に説明を加える。
半導体装置１において各導電型の不純物濃度は、以下の通りである。具体的には、ｎ^＋
型ＳｉＣの濃度は１×１０^１８〜１×１０^２１ｃｍ^−３であり、ｎ⁻型ＳｉＣの濃度は１
×１０^１５〜１×１０^１７ｃｍ^−３である。また、ｐ^＋型ＳｉＣの濃度は１×１０^１８〜
１×１０^２１ｃｍ^−３であり、ｐ型ＳｉＣの濃度は１×１０^１６〜１×１０^１９ｃｍ^−３
であり、ｐ⁻型ＳｉＣの濃度は、１×１０^１３〜１×１０^１８ｃｍ^−３である。

【0038】

各単位セル１０の大きさは、たとえば、図１（ｂ）の紙面上下左右方向の長さがそれぞ
れ１０μｍ程度である。
ｎ⁻型エピライン１３の幅は、第１ライン１１および第２ライン１２ともに、２．８μ
ｍ程度で一定である。
ソース領域１４の大きさは、たとえば、図１（ｂ）の紙面上下左右方向の長さがそれぞ
れ５．７μｍ程度であり、コンタクト部分の大きさ（コンタクトホール２０の開口幅）が
４．５μｍ程度である。また、ソース領域１４の深さは、たとえば、０．２５μｍ程度で
ある。

【0039】

チャネル領域１５の大きさは、たとえば、図１（ｂ）の紙面上下左右方向の長さがそれ
ぞれ７．２μｍ程度である。また、チャネル領域１５の深さは、たとえば、０．６５μｍ
程度である。
チャネルコンタクト領域１６の大きさは、たとえば、図１（ｂ）の紙面上下左右方向の
長さがそれぞれ２．２μｍ程度である。また、チャネルコンタクト領域１６の深さは、た
とえば、０．３５μｍ程度である。

【0040】

ゲート絶縁膜１７は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、窒化酸化
シリコン（ＳｉＯＮ）等の絶縁物からなる。また、ゲート絶縁膜１７の暑さは、たとえば
、４００Å程度である。
ゲート電極１８は、ポリシリコン等の導電物からなる。その場合、当該ポリシリコンに
は、不純物イオンが高濃度に導入されていることが好ましい。また、ゲート電極１８の厚
さは、たとえば、６０００Å程度である。

【0041】

層間絶縁膜１９は、たとえば、酸化シリコン（ＳｉＯ_２）等の絶縁物からなる。
ソース電極２１のコンタクトメタル２２は、たとえば、チタン（Ｔｉ）および窒化チタ
ン（ＴｉＮ）の積層構造（Ｔｉ／ＴｉＮ）からなり、表面メタル２３は、たとえば、アル
ミニウム（Ａｌ）からなる。
ドレイン電極９は、たとえば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）および
銀（Ａｇ）の積層構造（Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）からなる。

【0042】

ｐ⁻型緩和層２４の深さは、チャネル領域１５よりも浅く、たとえば、０．６μｍ程度
である。また、ｐ⁻型緩和層２４は、この実施形態では、ｐ型の不純物イオンをｎ⁻型エ
ピライン１３に導入することによって形成されている。ｐ型の不純物イオンとしては、ア
ルミニウム（Ａｌ）またはホウ素（Ｂ）を適用できる。なお、ｎ⁻型エピライン１３にお
ける電界を緩和するための層として、１×１０^−１６ｃｍ^−３以下の濃度を有するｉ型（
真性半導体）緩和層や、１００ＭΩ／□以上のシート抵抗を有する高抵抗緩和層を、ｐ⁻
型緩和層２４に代えて設けてもよい。高抵抗緩和層を設ける場合、不純物としては、アル
ミニウム（Ａｌ）、ホウ素（Ｂ）、アルゴン（Ａｒ）またはバナジウム（Ｖ）を適用でき
る。また、電界緩和部としてのｐ⁻型緩和層２４によって、オン抵抗の上昇を抑えること
ができるため、ｐ⁻型緩和層２４を抵抗上昇防止部と呼ぶこともできる。

【0043】

次に、図３〜図６を参照して、基板７のオフ方向とｎ⁻型エピライン１３との関係につ
いて説明する。図３は、ウエハ状態における前記基板および前記ドリフト層（エピタキシ
ャル層）の概略図である。
半導体装置１の基板７およびドリフト層８（エピタキシャル層）を構成するＳｉＣは、
同一の組成で様々な積層構造をとる結晶多形（ポリタイプ）を示す材料であり、数１００
種類以上のポリタイプが存在する。ポリタイプとして、たとえば、４Ｈ−ＳｉＣ、３ＣＳ
ｉＣ、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣ等が存在する。これらの中では、４Ｈ−ＳｉＣが好
ましい。以下の説明では、基板７およびドリフト層８が４Ｈ−ＳｉＣであることを前提に
説明する。

【0044】

基板７の厚さｔ_１は、たとえば、２００μｍ〜５００μｍであり、ドリフト層８の厚さ
ｔ_２は、基板７よりも薄く、たとえば、５μｍ〜１００μｍ（一例として１０μｍ程度）
である。
基板７は、この実施形態では、２°〜８°（好ましくは、４°程度）のオフ角θを有し
ている。たとえば、基板７の表面７Ａ（基板主面）は、（０００１）面に対して＜１１−
２０＞方向（オフ方向）にオフ角θで傾斜した面となっている。

【0045】

（０００１）、＜１１−２０＞などの表現は、いわゆるミラー指数であり、ＳｉＣ結晶
の格子面および格子方向を記述する際に用いられる。ミラー指数については、図４および
図５を参照して説明することができる。また、この実施形態では、オフ方向の一例として
＜１１−２０＞方向を挙げて説明するが、オフ方向は、半導体装置１に要求される機能に
応じて適宜変更することができる。

【0046】

図４は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。図５は、前記
ユニットセルを（０００１）面の真上から見た図である。なお、図４の下部に示したＳｉ
Ｃ結晶構造の斜視図については、その横に示したＳｉＣ積層構造の４層のうち２層のみを
抜き出して示している。
図４に示すように、４Ｈ−ＳｉＣの結晶構造は、六方晶系で近似することができ、１つ
のシリコン原子に対して４つの炭素原子が結合している。４つの炭素原子は、シリコン原
子を中央に配置した正四面体の４つの頂点に位置している。これらの４つの炭素原子は、
１つのシリコン原子が炭素原子に対して＜０００１＞方向に位置し、他の３つの炭素原子
がシリコン原子に対して＜０００−１＞側に位置している。

【0047】

＜０００１＞および＜０００−１＞は六角柱の軸方向に沿い、この＜０００１＞を法線
とする面（六角柱の頂面）が（０００１）面（Ｓｉ面）である。一方、＜０００−１＞を
法線とする面（六角柱の下面）が（０００−１）面（Ｃ面）である。
また、＜０００１＞に垂直であり、かつ（０００１）面の真上から見た場合において六
角柱の互いに隣り合わない頂点を通る方向がそれぞれ、ａ１軸＜２−１−１０＞、ａ２軸
＜−１２−１０＞およびａ３軸＜−１−１２０＞である。

【0048】

図５に示すように、ａ１軸とａ２軸との間の頂点を通る方向が＜１１−２０＞であり、
ａ２軸とａ３軸との間の頂点を通る方向が＜−２１１０＞であり、ａ３軸とａ１軸との間
の頂点を通る方向が＜１−２１０＞である。
六角柱の各頂点を通る上記６本の軸の各間において、その両側の各軸に対して３０°の
角度で傾斜していて、六角柱の各側面の法線となる軸がそれぞれ、ａ１軸と＜１１−２０
＞との間から時計回りに順に、＜１０−１０＞、＜１−１００＞、＜０−１１０＞、＜−
１０１０＞、＜−１１００＞および＜０１−１０＞である。これらの軸を法線とする各面
（六角柱の側面）は、（０００１）面および（０００−１）面に対して直角な結晶面であ
る。

【0049】

そして、この実施形態では、基板７の表面７Ａ（主面）は、図６（ａ）（ｂ）に示すよ
うに、（０００１）面に対して＜１１−２０＞方向にオフ角θで傾斜した面となっている
。
図６は、前記基板および前記ドリフト層の要部拡大図であり、図６（ａ）は平面図、図
６（ｂ）は図６（ａ）の切断面線Ｃ−Ｃから見た断面図である。

【0050】

図６（ｂ）に示すように、基板７の表面７Ａは、その法線ｎの方向が＜０００１＞方向
と一致しておらず、（０００１）面に対して＜１１−２０＞のオフ方向に４°以下のオフ
角θで傾斜している。オフ方向とは、図４に示すように、＜０００１＞に対する基板７の
法線ｎの傾斜する方向を指し、＜０００１＞から法線ｎを（０００１）面に投影（射影）
したベクトルの向きで示されるものである。すなわち、この実施形態では、法線ｎの投影
ベクトルの向きが、＜１１−２０＞に一致している。

【0051】

これにより、基板７は、＜１１−２０＞に沿って規則的に配列され、面方位が（０００
１）面である平坦なテラス面２８と、表面７Ａが（０００１）面に対して傾斜することに
よって生じるテラス面２８の段差部分に形成され、面方位が＜１１−２０＞に垂直な（１
１−２０）面であるステップ面２９とを有する複数のレイヤ３０（bi-layer）により構成
されており、テラス面２８およびステップ面２９が表面７Ａを形成している。各レイヤ３
０は、１つのシリコン原子に対して４つの炭素原子が結合して形成された正四面体からな
る原子層１層分で構成されており、その高さ（ステップ高さｈ）は、０．２５ｎｍである
。

【0052】

図６（ａ）に示すように、各レイヤ３０のステップ面２９は、＜１１−２０＞方向にテ
ラス面２８の幅を保ちながら、規則的に並ぶことになる。また、ステップ面２９のステッ
プエッジとなるステップライン３１は、＜１１−２０＞方向と垂直の関係を保ちながら（
言い換えれば、＜１−１００＞方向と平行の関係を保ちながら）、テラス面２８の幅を取
りながら平行に並ぶようになる。

【0053】

ドリフト層８は、基板７のテラス面２８およびステップ面２９を保ちながら、各レイヤ
３０が＜１１−２０＞方向（オフ方向）に沿って横方向に結晶成長することによって形成
されている。各レイヤ３０の成長方向の幅（ステップ成長幅Ｓ１）は、ドリフト層８の厚
さｔ_２を用いて、ｔ_２／ｓｉｎθで表すことができる。また、ドリフト層８の表面８Ａ（
エピ表面）での、各レイヤ３０の成長方向の幅（ステップ進行幅Ｌ３）は、ｔ_２／ｔａｎ
θで表すことができる。

【0054】

そして、この実施形態では、エピタキシャル成長によって形成されたドリフト層８のｎ
⁻型エピライン１３と、基板７のオフ方向との間に、所定の関係が設定されている。具体
的には、ｎ⁻型エピライン１３を構成するラインのうち、第１ライン１１が基板７のオフ
方向に平行に形成され、第２ライン１２が基板７のオフ方向に直交するように形成されて
いる。つまり、第１ライン１１が＜１１−２０＞方向に沿って延び、第２ライン１２が＜
１−１００＞方向に沿って延びている。

【0055】

以上、この半導体装置１によれば、ソース電極２１を接地した状態で、ソース電極２１
とドレイン電極９との間（ソース−ドレイン間）にドレイン電圧を印加し、ゲート電極１
８に所定の電圧を印加することによって、各単位セル１０のチャネル領域１５の周縁部に
環状のチャネルを形成する。これにより、ドレイン電極９からソース電極２１へ電流が流
れ、各単位セル１０がオン状態となる。

【0056】

一方、各単位セル１０がオフ状態（つまり、ゲート電圧が０Ｖの状態）にされ、ソース
−ドレイン間に電圧が印加されたままであると、ゲート電極１８とドリフト層８との間に
介在するゲート絶縁膜１７に電界がかかる。この電界は、ゲート電極１８とドリフト層８
との電位差に起因して生じるものである。そして、ドリフト層８の導電型（ｎ⁻型）が維
持されたｎ⁻型エピライン１３においては、ゲート電極１８を基準（０Ｖ）として非常に
高い電位の等電位面が分布し、しかも等電位面の間隔が小さいため、非常に大きな電界が
生じる。たとえば、ドレイン電圧が９００Ｖであれば、ドレイン電極９に接する基板７の
裏面７Ｂ付近では９００Ｖの等電位面が分布しており、基板７の裏面７Ｂからドリフト層
８の表面８Ａ側へ向かうにつれて電圧降下を生じるが、ｎ⁻型エピライン１３では、数十
Ｖ程度の等電位面が分布する。そのため、ｎ⁻型エピライン１３では、ゲート電極１８側
へ向かう非常に大きな電界が生じる。

【0057】

そこで、この半導体装置１では、ドリフト層８とは反対導電型（ｐ⁻型）のｐ⁻型緩和
層２４が、ｎ⁻型エピライン１３の全域にわたって形成されている。そのため、ｐ⁻型緩
和層２４とｎ⁻型エピライン１３との接合（ｐｎ接合）から生じる空乏層を、ｎ⁻型エピ
ライン１３の全域に発生させることができる。そして、この空乏層によって、ゲート電極
１８を基準とする高い電位の等電位面を基板７側へ押し下げて、ゲート絶縁膜１７から遠
ざけることができる。その結果、ゲート絶縁膜１７にかかる電界を小さくすることができ
る。そのため、ソース−ドレイン間にデバイス耐圧ほどの電圧が印加され続けるＨＴＲＢ
試験時、さらには実使用において、ゲート絶縁膜１７の絶縁破壊を防止することができる
。したがって、耐圧に優れる半導体装置１を歩留まりよく製造することができる。

【0058】

また、この実施形態のように、ｎ⁻型エピライン１３が格子状に形成される構成では、
２行２列で配列された４つの単位セル１０の各角に取り囲まれる交差部分２７に、特に強
力な電界が発生しやすい。しかし、この半導体装置１では、その交差部分２７には、交差
部分２７よりも大きいｐ⁻型緩和層２４（第１部分２５）が形成されており、しかもその
第１部分２５が単位セル１０の各角に入り込んでいる。そのため、ゲート絶縁膜１７にお
ける交差部分２７に対向する部分の絶縁破壊を効果的に防止することができる。また、交
差部分２７だけではなく、交差部分２７以外の部分にもｐ⁻型緩和層２４（第２部分２６
）が形成されているので、ゲート絶縁膜１７にかかる電界を、満遍なく緩和することがで
きる。

【0059】

また、ｐ⁻型緩和層２４（第１部分２５）が、基板７のオフ方向に平行な第１ライン１
１に形成されている。しかも、この第１部分２５によって、複数の単位セル１０に跨る第
１ライン１１は、それぞれの長さが全体の長さよりも短くなるように分割されている。こ
のとき、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、オン抵
抗の上昇を抑えることができることを見出した。

【0060】

＜第１の実施形態における単位セルの他のレイアウト＞
次に、図７〜図１２を参照して、半導体装置１の複数の単位セルの他のレイアウトを複
数例示するが、複数の単位セルのレイアウトはこれらに限られない。なお、図７〜図１２
において、前述の図１に示された各部と対応する部分には同一の参照符号を付して示す。
また、図７〜図１２においても、基板７のオフ方向は、たとえば、＜１１−２０＞方向で
ある。

【0061】

前述の説明では、複数の単位セル１０は、行列状に配列されているとしたが、図７に示
すように、複数の単位セルを用いて複数の櫛型ユニットを形成し、当該複数の櫛型ユニッ
トを互いに噛み合わせてもよい。具体的には、複数の単位セル３２をベース部３３に櫛歯
状に一体的に結合することによって形成された第１櫛型ユニット３４と、複数の単位セル
３５をベース部３６に櫛歯状に一体的に結合することによって形成された第２櫛型ユニッ
ト３７とを、互いに噛み合わせてもよい。この場合、複数の単位セル３２，３５は、基板
７のオフ方向に沿って並べられていてもよい。つまり、複数の単位セル３２，３５を横切
る方向が、オフ方向に一致していてもよい。

【0062】

この構成を採用することによって、ｎ⁻型エピライン４０は、第１櫛型ユニット３４と
第２櫛型ユニット３７との間を縫うように葛折状に形成されることとなる。具体的には、
ｎ⁻型エピライン４０は、基板７のオフ方向と交差する方向に互いに平行な複数の第２ラ
イン３９を、単位セル３２，３５の各端部（他方のベース部３３，３６に対向する端部）
において基板７のオフ方向に平行な第１ライン３８を介して折り返して連続させた葛折状
に形成されることとなる。すなわち、複数の単位セル３２，３５が、第１ライン３８およ
び第２ライン３９を有するｎ⁻型エピライン４０によって区画されている。そして、ｎ⁻
型エピライン４０は、チャネル領域１５の側方に配置されている。

【0063】

また、各単位セル３２，３５は、第２ライン３９に沿う長辺と第１ライン３８に沿う短
辺を有する長方形状に形成されていてもよい。
また、ｐ⁻型電界緩和層４１は、第１ライン３８において第１ライン３８を幅方向に横
切るように形成されている。ｐ⁻型電界緩和層４１は、第２櫛型ユニット３７の各単位セ
ル３５の端部と第１櫛型ユニット３４のベース部３３との間、および第１櫛型ユニット３
４の各単位セル３２の端部と第２櫛型ユニット３７のベース部３６との間に跨っていても
よい。

【0064】

また、図８に示すように、複数の単位セル１０は、互いに隣り合う単位セル１０を第２
ライン１２に沿って（基板７のオフ方向と交差する方向に沿って）互い違いにずらした千
鳥状に配列されていてもよい。具体的には、基板７のオフ方向と交差する方向に沿って互
いに間隔を空けて配列された複数の単位セル１０からなる列が、当該列と隣り合う列に対
して、基板７のオフ方向と交差する方向に沿って単位セル１０のピッチの半分（半ピッチ
）ずれていてもよい。この場合、ｐ⁻型緩和層２４は、第１ライン１１を幅方向に横切っ
て第１ライン１１を分割するように形成されていてもよい。

【0065】

また、図９に示すように、各単位セル１０は、第２ライン１２に沿う長辺と第１ライン
１１に沿う短辺を有する長方形状にされていてもよい。また、ｐ⁻型緩和層２４は、第１
ライン１１と第２ライン１２との交差部分２７のみに形成し、それ以外の部分は省略して
もよい。つまり、ｐ⁻型緩和層２４の第１部分２５のみが形成されていてもよい。
また、図１０に示すように、各単位セル１０は、三角形状（たとえば、正三角形状）に
形成されていてもよい。複数の単位セル１０の配列パターンは、三角形状の単位セル１０
を基板７のオフ方向に沿って互い違いに組み合わせることによってトラス列４２を形成し
、当該トラス列４２を、基板７のオフ方向に交差する方向に沿って並べることによって構
成されていてもよい。

【0066】

この場合、互いに隣り合うトラス列４２の間の部分がｎ⁻型エピライン１３の第１ライ
ン１１となり、各トラス列４２において隣り合う単位セル１０の間の部分がｎ⁻型エピラ
イン１３の第２ライン１２となる。また、ｐ⁻型緩和層２４は、第１ライン１１と第２ラ
イン１２との交差部分２７のみに形成し、それ以外の部分は省略してもよい。つまり、ｐ
⁻型緩和層２４の第１部分２５のみが形成されていてもよい。

【0067】

また、図１１に示すように、各単位セル１０は、六角形状（たとえば、正六角形状）に
形成されていてもよい。複数の単位セル１０の配列パターンは、ハニカム状であってもよ
い。言い換えれば、複数の単位セル１０は、互いに隣り合う単位セル１０を第２ライン１
２に沿って（基板７のオフ方向と交差する方向に沿って）互い違いにずらした千鳥状に配
列されていてもよい。この場合、ｐ⁻型緩和層２４は、第１ライン１１全域にわたって（
交差部分２７を除く）、第１ライン１１を幅方向に横切って第１ライン１１を覆うように
形成されていてもよい。

【0068】

また、図１２に示すように、各単位セル１０は、円形状に形成されていてもよい。また
、ｐ⁻型緩和層２４は、第１ライン１１と第２ライン１２との交差部分２７のみに形成し
、それ以外の部分は省略してもよい。つまり、ｐ⁻型緩和層２４の第１部分２５のみが形
成されていてもよい。
また、各単位セル１０から、第１ライン１１または第２ライン１２の単位分、または単
位分の整数倍移動すると、次の単位セル１０となる。

【0069】

＜参考例＞
図１３（ａ）（ｂ）は、参考例に係る半導体装置の模式平面図であって、図１３（ａ）
は全体図、図１３（ｂ）は複数の単位セルのレイアウト図をそれぞれ示す。図１４は、図
１３（ｂ）の切断面線Ｄ−Ｄから見た断面図である。なお、図１３（ｂ）では、明瞭化の
ため、半導体装置５１の一部を透視して表している。また、図１３および図１４において
、前述の図１および図２に示された各部と対応する部分には同一の参照符号を付して示す
。また、図１３および図１４においても、基板７のオフ方向は、たとえば、＜１１−２０
＞方向である。

【0070】

前述の第１の実施形態では、ｎ⁻型エピライン１３は、基板７のオフ方向に平行な第１
ライン１１と第１ライン１１と交差した第２ライン１２によって構成されていたが、ｎ⁻
型エピラインは、それぞれが基板７のオフ方向と交差する第１ラインと第２ラインによっ
て構成されていてもよい。
具体的には、この半導体装置５１のｎ⁻型エピライン５４は、基板７のオフ方向と交差
する第１ライン５２と第２ライン５３とを含む。たとえば、第１ライン５２および第２ラ
イン５３は、基板７のオフ方向に対して４５°で傾斜して、互いに直交している。

【0071】

このような構成によれば、ｎ⁻型エピライン５４を形成する第１ライン５２および第２
ライン５３の両方が基板７のオフ方向に交差している。つまり、第１ライン５２および第
２ライン５３が、基板７のオフ方向に平行ではない。そのため、第１ライン５２および第
２ライン５３においてｐ⁻型緩和層２４を省略することができる。つまり、この半導体装
置５１によれば、ｐ⁻型緩和層２４を形成しなくても、ゲートオフの状態でソース−ドレ
イン間に電圧を長時間印加し続けた後のオン抵抗の上昇を抑えることができることを見出
した。また、オフ方向に対する第２ライン５３の傾斜角度は、この参考例の４５°が最も
好ましいが、これに限るものではなく、３０°〜６０°の範囲も好ましい。

【0072】

＜参考例における単位セルの他のレイアウト＞
また、参考例においても、図１５〜図２０に示すように、前述の第１の実施形態の図７
〜図１２を参照して説明した複数の単位セルのレイアウトを適用することができる。図１
５〜図２０の複数の単位セルのレイアウトは、それぞれ図７〜１２の複数の単位セルのレ
イアウトを基板７の表面７Ａに沿って所定の角度回転させたものである。

【0073】

これによって、それぞれのｎ⁻型エピライン５４の第１ライン５２および第２ライン５
３の両方が、基板７のオフ方向に交差している。なお、図１５では、図７の第１ライン３
８、第２ライン３９およびｎ⁻型エピライン４０に対応する構成を、それぞれ第１ライン
５５、第２ライン５６およびｎ⁻型エピライン５７として表している。
＜第２の実施形態＞
図２１（ａ）（ｂ）は、この発明の第２の実施形態に係る半導体装置の模式平面図であ
って、図２１（ａ）は全体図、図２１（ｂ）は複数の単位セルのレイアウト図をそれぞれ
示す。図２２（ａ）（ｂ）はそれぞれ、図２２（ｂ）の切断面線Ｅ−Ｅおよび切断面線Ｆ
−Ｆから見た断面図である。なお、図２２（ｂ）では、明瞭化のため、半導体装置６１の
一部を透視して表している。また、図２１および図２２において、前述の図１および図２
に示された各部と対応する部分には同一の参照符号を付して示す。また、図２１および図
２２においても、基板７のオフ方向は、たとえば、＜１１−２０＞方向である。

【0074】

前述の第１の実施形態では、半導体装置１のオン抵抗の上昇を抑えるための構造として
、基板７のオフ方向に平行な第１ライン１１にｐ⁻型緩和層２４が形成された構造を採用
していたが、半導体装置のオン抵抗の上昇を抑える構造として、他の構造を採用すること
ができる。
具体的には、半導体装置６１は、ｎ⁻型エピライン１３において、ドリフト層８とは異
なる性質のダメージ層６２を含んでいる。ダメージ層６２は、前述の第１の実施形態のｐ
⁻型緩和層２４と同様に、第１ライン１１と第２ライン１２との交差部分２７に配置され
た第１部分６３と、第１ライン１１および第２ライン１２の線状部分（交差部分２７以外
の部分）に配置された第２部分６４とを一体的に含む。

【0075】

ダメージ層６２は、たとえば、第１ライン１１および第２ライン１２におけるダメージ
層６２を形成すべき位置に、エッチング（たとえば、ハロゲン系ガス等を使用）、プラズ
マＣＶＤ（たとえば、絶縁膜を形成するためのプラズマＣＶＤ等）、スパッタ（たとえば
、Ｏ_２、Ａｒ、Ｎ_２ガス等を使用）等の処理を施して、ドリフト層８の表面に物理的なダ
メージを与えることによって形成することができる。また、ドリフト層８をエピタキシャ
ル成長させる際、ダメージ層６２を形成すべき深さ位置からエピタキシャル条件（たとえ
ばＳｉ／Ｃ）を変えれば、ドリフト層８の表面８Ａ付近（表面部）の全体にわたってダメ
ージ層６２を形成することができる。

【0076】

このような構成によれば、ダメージ層６２（第１部分６３）が、基板７のオフ方向に平
行な第１ライン１１に形成されている。しかも、この第１部分６３によって、複数の単位
セル１０に跨る第１ライン１１は、それぞれの長さが全体の長さよりも短くなるように分
割されている。このとき、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し
続けても、オン抵抗の上昇を抑えることができることを見出した。

【0077】

＜第２の実施形態における単位セルの他のレイアウト＞
また、この第２の実施形態においても、図示はしないが、前述の第１の実施形態の図７
〜図１２を参照して説明した複数の単位セルのレイアウトを適用することができる。
＜第３の実施形態＞
図２３（ａ）（ｂ）は、この発明の第３の実施形態に係る半導体装置の模式平面図であ
って、図２３（ａ）は全体図、図２３（ｂ）は複数の単位セルのレイアウト図をそれぞれ
示す。図２４（ａ）（ｂ）はそれぞれ、図２４（ｂ）の切断面線Ｇ−Ｇおよび切断面線Ｈ
−Ｈから見た断面図である。なお、図２４（ｂ）では、明瞭化のため、半導体装置７１の
一部を透視して表している。また、図２３および図２４において、前述の図１および図２
に示された各部と対応する部分には同一の参照符号を付して示す。また、図２３および図
２４においても、基板７のオフ方向は、たとえば、＜１１−２０＞方向である。

【0078】

前述の第２の実施形態では、ダメージ層６２は、第１ライン１１と第２ライン１２との
交差部分２７に配置された第１部分６３と、第１ライン１１および第２ライン１２の線状
部分（交差部分２７以外の部分）に配置された第２部分６４とを含んでいたが、この半導
体装置７１では、ダメージ層７２は、交差部分２７のみに配置されている。すなわち、第
２ライン１２にはダメージ層が形成されていなくてもよい。

【0079】

この構成によっても、ダメージ層７２が、基板７のオフ方向に平行な第１ライン１１に
形成されている。しかも、このダメージ層７２によって、複数の単位セル１０に跨る第１
ライン１１は、それぞれの長さが全体の長さよりも短くなるように分割されている。この
とき、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、オン抵抗
の上昇を抑えることができることを見出した。

【0080】

＜第３の実施形態における単位セルの他のレイアウト＞
また、この第３の実施形態においても、図示はしないが、前述の第１の実施形態の図７
〜図１２を参照して説明した複数の単位セルのレイアウトを適用することができる。
以上、この発明の実施形態を説明したが、この発明は、他の形態で実施することもでき
る。

【0081】

たとえば、前述の各半導体装置（１，５１，６１）の各半導体部分の導電型を反転した
構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、
ｎ型の部分がｐ型であってもよい。
また、ｐ⁻型緩和層２４やダメージ層６２は、チャネル領域１５よりも深くてもよい。
また、この発明は、トレンチゲート構造のＭＩＳＦＥＴに適用することもできる。

【0082】

この発明の半導体装置は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産
業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成
するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽
電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の
電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込
むことができる。

【0083】

また、前述の実施形態の開示から把握される特徴は、異なる実施形態間でも互いに組み
合わせることができる。また、各実施形態において表した構成要素は、この発明の範囲で
組み合わせることができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能で
ある。

【実施例】

【0084】

次に、この発明を実施例および比較例に基づいて説明するが、この発明は下記の実施例
によって限定されるものではない。
＜実施例１および比較例１＞
第１の実施形態と同じ構造の半導体装置を作製した（実施例１）。一方、ｐ⁻型緩和層
２４を形成しなかったこと以外は、実施例１と同様の方法によって、半導体装置を作製し
た（比較例１）。

【0085】

比較例１の半導体装置に対して、ゲートオフ（Ｖ_ｇｓ＝０Ｖ）の状態で、１５Ｗのパワ
ー（Ｉ_ｓｄ＝３Ａ、Ｖ_ｓｄ＝５Ｖ）を６０時間印加し続けた。その後、オン抵抗を測定す
ると、パワーを印加する前に比べて、オン抵抗が１．６倍まで上昇していた。
これに対し、実施例１の半導体装置に対しては、ゲートオフ（Ｖ_ｇｓ＝０Ｖ）の状態で
、４８Ｗのパワー（Ｉ_ｓｄ＝８Ａ、Ｖ_ｓｄ＝６Ｖ）を１０００時間印加し続けた。その後
、オン抵抗を測定すると、パワーを印加する前に比べて、オン抵抗が１．１倍までしか上
昇していなかった。

【0086】

以上より、基板７のオフ方向に平行な第１ライン１１にｐ⁻型緩和層２４を形成した構成では、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、オン抵抗の上昇を抑えることができることがわかった。
この明細書および図面から抽出される特徴の例を以下に示す。
［Ａ１］所定のオフ角を有する第１導電型ＳｉＣからなる基板と、前記基板の表面に形成された第１導電型ＳｉＣからなるエピタキシャル層と、前記エピタキシャル層において前記基板のオフ方向に平行な第１ラインおよび当該第１ラインと交差した第２ラインを含む第１導電型エピラインによって区画されていて、それぞれが前記エピタキシャル層の表面の一部を形成する第１導電型のソース領域と、前記ソース領域に対して前記エピタキシャル層の裏面側に前記ソース領域に接するように形成され、前記エピタキシャル層の前記表面の一部を形成する第２導電型のチャネル領域とを有する複数の単位セルと、前記エピタキシャル層の前記表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と、前記エピタキシャル層において前記第１ラインに形成され、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部とを含む、半導体装置。

【0087】

この出願の発明者は、従来の縦型のパワーＭＯＳＦＥＴでは、耐圧に優れるデバイスを
歩留まりよく製造することが困難であることを見出した。たとえば、品質保証試験の一つ
である高温逆バイアス（ＨＴＲＢ：High Temperature Reverse Bias）試験の後、互いに
隣り合う単位セル間に配置されたゲート絶縁膜が絶縁破壊するケースが非常に多い。その
結果、多くの製品が良品としての耐圧基準を満たすことができず、不良品と判定される場
合がある。そこで、この出願の発明者は、ＨＴＲＢ試験や実使用等におけるゲート絶縁膜
の絶縁破壊の要因について、鋭意検討した。そして、その要因が、ゲート絶縁膜に対する
電界集中であることを見出した。なお、ＨＴＲＢ試験とは、ゲートオフの状態において、
温下、ソース−ドレイン間にデバイス耐圧ほどの電圧を長時間印加し続けることによって
デバイスの耐圧を確認する試験である。

【0088】

そこで、この半導体装置では、第１導電型のソース領域と第１導電型の基板（ドレイン
）が第２導電型のチャネル領域を挟んで縦方向に配置された縦型構造において、互いに隣
り合う単位セル間の第１導電型エピラインに、ゲート絶縁膜に生じる電界を緩和する電界
緩和部が形成されている。そのため、ゲートオフの状態でソース−ドレイン間に電圧を長
時間印加し続けても、ゲート絶縁膜の絶縁破壊を防止することができる。したがって、こ
の構成であれば、耐圧に優れる半導体装置を歩留まりよく製造することができる。

【0089】

しかも、電界緩和部が、基板のオフ方向に平行な第１ラインに形成されている。この場合に、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、オン抵抗の上昇を抑えることができることを見出した。したがって、前記電界緩和部を、抵抗上昇防止部と呼ぶこともできる。
［Ａ２］前記電界緩和部は、前記第１ラインを幅方向に横切って前記第１ラインを選択的に分割するように形成されている、Ａ１に記載の半導体装置。この構成によって、オン抵抗の上昇を一層抑えることができる。

【0090】

［Ａ３］分割された前記第１ラインの各長さが、前記第２ラインの長さ以下である、Ａ２に記載の半導体装置。
［Ａ４］前記電界緩和部は、前記第１ラインと前記第２ラインとの交差部分に配置されている、Ａ１〜Ａ３のいずれか一つに記載の半導体装置。ゲート絶縁膜の絶縁破壊が特に発生しやすい第１ラインと第２ラインとの交差部分に電界緩和部が配置されているので、その交差部分でのゲート絶縁膜の絶縁破壊を効果的に防止することができる。

【0091】

［Ａ５］前記交差部分に配置された前記電界緩和部は、平面視で前記チャネル領域と重なっている、Ａ４に記載の半導体装置。
［Ａ６］前記電界緩和部は、前記第１ラインの幅よりも狭い幅で前記第１ラインに沿って形成されている、Ａ１〜Ａ５のいずれか一つに記載の半導体装置。
［Ａ７］前記電界緩和部は、第２導電型の不純物イオンを前記第１ラインに導入することによって形成された第２導電型緩和層である、Ａ１〜Ａ６のいずれか一つに記載の半導体装置。第１導電型エピラインの導電型とは異なる第２導電型緩和層によって、当該第２導電型緩和層と第１導電型エピラインとの接合（ｐｎ接合）から生じる空乏層を、第１導電型エピラインに発生させることができる。そして、この空乏層によって、ゲート電極を基準とする高い電位の等電位面をゲート絶縁膜から遠ざけることができる。その結果、ゲート絶縁膜にかかる電界を小さくすることができるので、絶縁破壊を防止することができる。

【0092】

［Ａ８］前記第２導電型緩和層は、第２導電型の不純物イオンとして、アルミニウム（Ａｌ）またはホウ素（Ｂ）を含んでいる、Ａ７に記載の半導体装置。
［Ａ９］前記第２導電型緩和層は、高抵抗化されている、Ａ７に記載の半導体装置。
［Ａ１０］高抵抗化された前記第２導電型緩和層は、第２導電型の不純物イオンとして、アルミニウム（Ａｌ）、ホウ素（Ｂ）、アルゴン（Ａｒ）またはバナジウム（Ｖ）を含んでいる、Ａ９に記載の半導体装置。

【0093】

［Ａ１１］前記複数の単位セルを櫛歯状に一体的に結合することによって形成された第１櫛型ユニットと、前記複数の単位セルを櫛歯状に一体的に結合することによって形成され、前記第１櫛型ユニットに噛み合う第２櫛型ユニットとを含み、前記第１導電型エピラインは、前記第１櫛型ユニットと前記第２櫛型ユニットとの間を縫うように葛折状に形成されている、Ａ１〜Ａ１０のいずれか一つに記載の半導体装置。

【0094】

［Ａ１２］前記複数の単位セルは、互いに隣り合う単位セルを前記第２ラインに沿って互い違いにずらした千鳥状に配列されている、Ａ１〜Ａ１０のいずれか一つに記載の半導体装置。
［Ａ１３］前記単位セルは、正方形状に形成されている、Ａ１〜Ａ１２のいずれか一つに記載の半導体装置。

【0095】

［Ａ１４］前記単位セルは、前記第２ラインに沿う長辺と前記第１ラインに沿う短辺を有する長方形状に形成されている、Ａ１〜Ａ１２のいずれか一つに記載の半導体装置。
［Ａ１５］前記単位セルは、六角形状に形成されている、Ａ１〜Ａ１２のいずれか一つに記載の半導体装置。
［Ａ１６］前記単位セルは、三角形状に形成されている、Ａ１〜Ａ１２のいずれか一つに記載の半導体装置。

【0096】

［Ａ１７］前記単位セルは、円形状に形成されている、Ａ１〜Ａ１２のいずれか一つに記載の半導体装置。
［Ａ１８］所定のオフ角を有する第１導電型ＳｉＣからなる基板と、前記基板の主面に形成された第１導電型ＳｉＣからなるエピタキシャル層と、前記エピタキシャル層において前記基板のオフ方向とそれぞれが交差し、かつ互いに交差した第１ラインおよび第２ラインを含む第１導電型エピラインによって区画されていて、それぞれが前記エピタキシャル層の表面の一部を形成する第１導電型のソース領域と、前記ソース領域に対して前記エピタキシャル層の裏面側に前記ソース領域に接するように形成され、前記エピタキシャル層の前記表面の一部を形成する第２導電型のチャネル領域とを有する複数の単位セルと、前記エピタキシャル層の前記表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と含む、半導体装置。

【0097】

この構成によれば、第１導電型のエピラインを形成する第１ラインおよび第２ラインの両方が基板のオフ方向に交差している。つまり、第１ラインおよび第２ラインが、基板のオフ方向に平行ではない。そのため、第１ラインおよび第２ラインに電界緩和部を形成しなくても、オン抵抗の上昇を抑えることができる。
この半導体装置では、前記第１ラインおよび／または前記第２ラインを幅方向に横切って前記第１ラインおよび／または前記第２ラインを選択的に分割するように、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部が形成されていてもよい。その場合、当該電界緩和部に関して、前記半導体装置における好ましい構成（Ａ３〜Ａ４、Ａ７〜Ａ１０）を採用することができる。

【0098】

また、この半導体装置では、前記エピタキシャル層において前記第１ラインおよび／または前記第２ラインに沿って形成され、前記第１ラインおよび前記第２ラインの幅よりも狭い幅を有する第２電界緩和部をさらに含んでいてもよく、その場合、前記第２電界緩和部は、前記電界緩和部に一体的に繋がっていてもよい。
また、この半導体装置では、前記単位セルに関して、前記半導体装置における好ましい構成（Ａ１１〜Ａ１７）を採用することができる。

【0099】

［Ａ１９］所定のオフ角を有する第１導電型ＳｉＣからなる基板と、前記基板の表面に形成された第１導電型ＳｉＣからなるエピタキシャル層と、前記エピタキシャル層において前記基板のオフ方向に平行な第１ラインおよび当該第１ラインと交差した第２ラインを含む第１導電型エピラインによって区画されていて、それぞれが前記エピタキシャル層の表面の一部を形成する第１導電型のソース領域と、前記ソース領域に対して前記エピタキシャル層の裏面側に前記ソース領域に接するように形成され、前記エピタキシャル層の前記表面の一部を形成する第２導電型のチャネル領域とを有する複数の単位セルと、前記エピタキシャル層の前記表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と、前記エピタキシャル層において前記第１ラインに形成され、前記エピタキシャル層の他の部分とは異なる性質のダメージ層とを含む、半導体装置。

【0100】

この構成によれば、ダメージ層が、基板のオフ方向に平行な第１ラインを幅方向（オフ方向と交差する方向）に横切って第１ラインを選択的に分割するように形成されている。そのため、第１ラインおよび第２ラインに電界緩和部を形成しなくても、オン抵抗の上昇を抑えることができる。
また、この半導体装置では、前記第１ラインおよび／または前記第２ラインを幅方向に横切って前記第１ラインおよび／または前記第２ラインを選択的に分割するように、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部が形成されていてもよい。その場合、当該電界緩和部に関して、前記半導体装置における好ましい構成（Ａ３〜Ａ４、Ａ７〜Ａ１０）を採用することができる。

【0101】

また、この半導体装置では、前記エピタキシャル層において前記第１ラインおよび／または前記第２ラインに沿って形成され、前記第１ラインおよび前記第２ラインの幅よりも狭い幅を有する第２電界緩和部をさらに含んでいてもよく、その場合、前記第２電界緩和部は、前記電界緩和部に一体的に繋がっていてもよい。
また、この半導体装置では、前記単位セルに関して、前記半導体装置における好ましい構成（Ａ１１〜Ａ１７）を採用することができる。
［Ａ２０］前記基板のオフ方向は、＜１１−２０＞方向である、Ａ１〜Ａ１９のいずれか一つに記載の半導体装置。

【0102】

［Ｂ１］オフ方向が＜１１−２０＞方向である第１導電型ＳｉＣからなる基板と、前記基板の表面に形成された第１導電型ＳｉＣからなるエピタキシャル層と、前記エピタキシャル層において前記基板のオフ方向に平行な第１ラインおよび当該第１ラインに直交する第２ラインを含む第１導電型エピラインによって区画されていて、それぞれが前記エピタキシャル層の表面の一部を形成する第１導電型のソース領域と、前記ソース領域に対して前記エピタキシャル層の裏面側に前記ソース領域に接するように形成され、前記エピタキシャル層の前記表面の一部を形成する第２導電型のチャネル領域とを有し、前記基板のオフ方向に延びる一辺および前記基板のオフ方向に直交する方向に延びる一辺を有する四角形状に形成された複数の単位セルと、前記エピタキシャル層の前記表面に形成されたゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と、前記エピタキシャル層において前記基板のオフ方向に沿って間隔を空けて前記第１ラインに複数形成され、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部とを含む、半導体装置。
［Ｂ２］オフ方向が＜１１−２０＞方向である第１導電型ＳｉＣからなる基板と、前記基板の表面に形成された第１導電型ＳｉＣからなるエピタキシャル層と、前記エピタキシャル層において前記基板のオフ方向に平行な第１ラインおよび当該第１ラインに直交する第２ラインを含む第１導電型エピラインによって区画されていて、それぞれが前記エピタキシャル層の表面の一部を形成する第１導電型のソース領域と、前記ソース領域に対して前記エピタキシャル層の裏面側に前記ソース領域に接するように形成され、前記エピタキシャル層の前記表面の一部を形成する第２導電型のチャネル領域とを有し、前記第２ラインに沿う長辺と前記第１ラインに沿う短辺とを有する長方形状に形成された複数の単位セルと、前記エピタキシャル層の前記表面に形成されたゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と、前記エピタキシャル層において前記基板のオフ方向に沿って間隔を空けて前記第１ラインに複数形成され、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部とを含む、半導体装置。
［Ｂ３］オフ方向が＜１１−２０＞方向である第１導電型ＳｉＣからなる基板と、前記基板の表面に形成された第１導電型ＳｉＣからなるエピタキシャル層と、前記エピタキシャル層において前記基板のオフ方向に平行な第１ラインおよび当該第１ラインと交差した第２ラインを含む第１導電型エピラインによって区画されていて、それぞれが前記エピタキシャル層の表面の一部を形成する第１導電型のソース領域と、前記ソース領域に対して前記エピタキシャル層の裏面側に前記ソース領域に接するように形成され、前記エピタキシャル層の前記表面の一部を形成する第２導電型のチャネル領域とを有する複数の単位セルと、前記エピタキシャル層の前記表面に形成されたゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と、前記エピタキシャル層において前記基板のオフ方向に沿って間隔を空けて前記第１ラインに複数形成され、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部とを含み、前記複数の単位セルを櫛歯状に一体的に結合することによって形成された第１櫛型ユニットと、前記複数の単位セルを櫛歯状に一体的に結合することによって形成され、前記第１櫛型ユニットに噛み合う第２櫛型ユニットとを含み、前記第１導電型エピラインは、前記第１櫛型ユニットと前記第２櫛型ユニットとの間を縫うように葛折状に形成されている、半導体装置。
この出願の発明者は、従来の縦型のパワーＭＯＳＦＥＴでは、耐圧に優れるデバイスを歩留まりよく製造することが困難であることを見出した。たとえば、品質保証試験の一つである高温逆バイアス（ＨＴＲＢ：High Temperature Reverse Bias）試験の後、互いに隣り合う単位セル間に配置されたゲート絶縁膜が絶縁破壊するケースが非常に多い。その結果、多くの製品が良品としての耐圧基準を満たすことができず、不良品と判定される場合がある。
そこで、この出願の発明者は、ＨＴＲＢ試験や実使用等におけるゲート絶縁膜の絶縁破壊の要因について、鋭意検討した。そして、その要因が、ゲート絶縁膜に対する電界集中であることを見出した。なお、ＨＴＲＢ試験とは、ゲートオフの状態において、高温下、ソース−ドレイン間にデバイス耐圧ほどの電圧を長時間印加し続けることによってデバイスの耐圧を確認する試験である。
そこで、第１局面〜第３局面に係る半導体装置では、第１導電型のソース領域と第１導電型の基板（ドレイン）が第２導電型のチャネル領域を挟んで縦方向に配置された縦型構造において、互いに隣り合う単位セル間の第１導電型エピラインに、ゲート絶縁膜に生じる電界を緩和する電界緩和部が形成されている。そのため、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、ゲート絶縁膜の絶縁破壊を防止することができる。したがって、この発明の構成であれば、耐圧に優れる半導体装置を歩留まりよく製造することができる。
しかも、電界緩和部が、基板のオフ方向に平行な第１ラインに形成されている。この場合に、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、オン抵抗の上昇を抑えることができることを見出した。したがって、前記電界緩和部を、抵抗上昇防止部と呼ぶこともできる。
［Ｂ４］前記電界緩和部は、前記第１ラインを幅方向に横切って前記第１ラインを選択的に分割するように形成されている、Ｂ１〜Ｂ３のいずれか一つに記載の半導体装置。
［Ｂ５］分割された前記第１ラインの各長さが、前記第２ラインの長さ以下である、Ｂ４に記載の半導体装置。
［Ｂ６］前記電界緩和部は、平面視において、前記基板のオフ方向に直交する方向に延びる辺を有する四角形状に形成されている、Ｂ１〜Ｂ５のいずれか一つに記載の半導体装置。
［Ｂ７］前記電界緩和部は、前記第１ラインと前記第２ラインとの交差部分に配置されている、Ｂ１〜Ｂ６のいずれか一つに記載の半導体装置。
この半導体装置によれば、ゲート絶縁膜の絶縁破壊が特に発生しやすい第１ラインと第２ラインとの交差部分に電界緩和部が配置されているので、その交差部分でのゲート絶縁膜の絶縁破壊を効果的に防止することができる。
［Ｂ８］前記交差部分に配置された前記電界緩和部は、平面視で前記チャネル領域と重なっている、Ｂ７に記載の半導体装置。
［Ｂ９］前記電界緩和部は、前記第１ラインの幅よりも狭い幅で前記第１ラインに沿って形成されている部分を含む、Ｂ１〜Ｂ８のいずれか一つに記載の半導体装置。
［Ｂ１０］前記電界緩和部は、第２導電型の不純物イオンを含む第２導電型緩和層である、Ｂ１〜Ｂ９のいずれか一つに記載の半導体装置。
この半導体装置によれば、第１導電型エピラインの導電型とは異なる第２導電型緩和層によって、当該第２導電型緩和層と第１導電型エピラインとの接合（ｐｎ接合）から生じる空乏層を、第１導電型エピラインに発生させることができる。そして、この空乏層によって、ゲート電極を基準とする高い電位の等電位面をゲート絶縁膜から遠ざけることができる。その結果、ゲート絶縁膜にかかる電界を小さくすることができるので、絶縁破壊を防止することができる。
［Ｂ１１］前記第２導電型緩和層は、前記第２導電型の不純物イオンとして、アルミニウム（Ａｌ）またはホウ素（Ｂ）を含んでいる、Ｂ１０に記載の半導体装置。
［Ｂ１２］前記電界緩和部は、不純物イオンによって前記第１ラインが高抵抗化された高抵抗緩和層である、Ｂ１〜Ｂ９のいずれか一つに記載の半導体装置。
［Ｂ１３］前記高抵抗緩和層は、前記不純物イオンとして、アルミニウム（Ａｌ）、ホウ素（Ｂ）、アルゴン（Ａｒ）またはバナジウム（Ｖ）を含んでいる、Ｂ１２に記載の半導体装置。
［Ｂ１４］前記複数の単位セルは、互いに隣り合う単位セルを前記第２ラインに沿って互い違いにずらした千鳥状に配列されている、Ｂ１〜Ｂ１３のいずれか一つに記載の半導体装置。
［Ｂ１５］ゲートオフの状態で、４８Ｗのパワー（Ｉ_ｓｄ＝８Ａ、Ｖ_ｓｄ＝６Ｖ）を１０００時間印加し続けた後のオン抵抗が、前記パワーを印加する前に比べて１．６倍未満である、Ｂ１〜Ｂ１４のいずれか一つに記載の半導体装置。
［Ｂ１６］所定のオフ角を有する第１導電型ＳｉＣからなる基板と、前記基板の表面に形成された第１導電型ＳｉＣからなるエピタキシャル層と、前記エピタキシャル層において前記基板のオフ方向に平行な第１ラインおよび当該第１ラインと交差した第２ラインを含む第１導電型エピラインによって区画されていて、それぞれが前記エピタキシャル層の表面の一部を形成する第１導電型のソース領域と、前記ソース領域に対して前記エピタキシャル層の裏面側に前記ソース領域に接するように形成され、前記エピタキシャル層の前記表面の一部を形成する第２導電型のチャネル領域とを有する複数の単位セルと、前記エピタキシャル層の前記表面に形成されたゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と、前記エピタキシャル層において前記基板のオフ方向に沿って間隔を空けて前記第１ラインに複数形成され、前記エピタキシャル層の他の部分とは異なる性質のダメージ層とを含む、半導体装置。
この半導体装置によれば、ダメージ層が、基板のオフ方向に平行な第１ラインを幅方向（オフ方向と交差する方向）に横切って第１ラインを選択的に分割するように形成されている。そのため、第１ラインおよび第２ラインに電界緩和部を形成しなくても、オン抵抗の上昇を抑えることができる。
［Ｂ１７］前記ダメージ層は、平面視において、前記基板のオフ方向に直交する方向に延びる辺を有する四角形状に形成されている、Ｂ１６に記載の半導体装置。
［Ｂ１８］前記ダメージ層は、前記第１ラインと前記第２ラインとの交差部分に配置されている、Ｂ１６またはＢ１７に記載の半導体装置。
［Ｂ１９］前記交差部分に配置された前記ダメージ層は、平面視で前記チャネル領域と重なっている、Ｂ１８に記載の半導体装置。
［Ｂ２０］前記ダメージ層は、前記第１ラインの幅よりも狭い幅で前記第１ラインに沿って形成されている部分を含む、Ｂ１６〜Ｂ１９のいずれか一つに記載の半導体装置。
［Ｂ２１］前記複数の単位セルを櫛歯状に一体的に結合することによって形成された第１櫛型ユニットと、前記複数の単位セルを櫛歯状に一体的に結合することによって形成され、前記第１櫛型ユニットに噛み合う第２櫛型ユニットとを含み、前記第１導電型エピラインは、前記第１櫛型ユニットと前記第２櫛型ユニットとの間を縫うように葛折状に形成されている、Ｂ１６〜Ｂ２０のいずれか一つに記載の半導体装置。
［Ｂ２２］前記複数の単位セルは、互いに隣り合う単位セルを前記第２ラインに沿って互い違いにずらした千鳥状に配列されている、Ｂ１６〜Ｂ２０のいずれか一つに記載の半導体装置。
［Ｂ２３］前記単位セルは、四角形状に形成されている、Ｂ１６〜Ｂ２２のいずれか一つに記載の半導体装置。
［Ｂ２４］前記単位セルは、正方形状に形成されている、Ｂ１６〜Ｂ２２のいずれか一つに記載の半導体装置。
［Ｂ２５］前記単位セルは、前記第２ラインに沿う長辺と前記第１ラインに沿う短辺を有する長方形状に形成されている、Ｂ１６〜Ｂ２２のいずれか一つに記載の半導体装置。
［Ｂ２６］前記単位セルは、六角形状に形成されている、Ｂ１６〜Ｂ２２のいずれか一つに記載の半導体装置。
［Ｂ２７］前記単位セルは、三角形状に形成されている、Ｂ１６〜Ｂ２２のいずれか一つに記載の半導体装置。
［Ｂ２８］前記単位セルは、円形状に形成されている、Ｂ１６〜Ｂ２２のいずれか一つに記載の半導体装置。
［Ｂ２９］前記基板のオフ方向は、＜１１−２０＞方向である、Ｂ１６〜Ｂ２８のいずれか一つに記載の半導体装置。
［Ｂ３０］ゲートオフの状態で、４８Ｗのパワー（Ｉ_ｓｄ＝８Ａ、Ｖ_ｓｄ＝６Ｖ）を１０００時間印加し続けた後のオン抵抗が、前記パワーを印加する前に比べて１．６倍未満である、Ｂ１６〜Ｂ２９のいずれか一つに記載の半導体装置。

【符号の説明】

【0103】

１ 半導体装置
７ 基板
７Ａ 表面
７Ｂ 裏面
８ ドリフト層
８Ａ 表面
１０ 単位セル
１１ 第１ライン
１２ 第２ライン
１３ ｎ⁻型エピライン
１４ ソース領域
１５ チャネル領域
１７ ゲート絶縁膜
１８ ゲート電極
２４ ｐ⁻型緩和層
２５ 第１部分
２６ 第２部分
２７ 交差部分
３２ 単位セル
３４ 第１櫛型ユニット
３５ 単位セル
３７ 第２櫛型ユニット
３８ 第１ライン
３９ 第２ライン
４０ ｎ⁻型エピライン
４１ ｐ⁻型緩和層
５１ 半導体装置
５２ 第１ライン
５３ 第２ライン
５４ ｎ⁻型エピライン
５５ 第１ライン
５６ 第２ライン
５７ ｎ⁻型エピライン
６１ 半導体装置
６２ ダメージ層
６３ 第１部分
６４ 第２部分
７１ 半導体装置
７２ ダメージ層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】