特許 6563367 アクティブマトリクス基板、アクティブマトリクス基板の製造方法および表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6563367

(24)【登録日】2019年8月2日

(45)【発行日】2019年8月21日

(54)【発明の名称】アクティブマトリクス基板、アクティブマトリクス基板の製造方法および表示装置

(51)【国際特許分類】

   G09F 9/30 20060101AFI20190808BHJP

   H01L 29/786 20060101ALI20190808BHJP

   H01L 21/336 20060101ALI20190808BHJP

【ＦＩ】

   G09F9/30 338

   G09F9/30 348A

   H01L29/78 616S

   H01L29/78 616V

   H01L29/78 616T

   H01L29/78 618B

   H01L29/78 619A

   H01L29/78 616L

【請求項の数】8

【全頁数】18

(21)【出願番号】特願2016-118475(P2016-118475)

(22)【出願日】2016年6月15日

(65)【公開番号】特開2017-223815(P2017-223815A)

(43)【公開日】2017年12月21日

【審査請求日】2018年8月28日

(73)【特許権者】

【識別番号】514188173

【氏名又は名称】株式会社ＪＯＬＥＤ

(74)【代理人】

【識別番号】110001357

【氏名又は名称】特許業務法人つばさ国際特許事務所

(72)【発明者】

【氏名】松尾 絵理

(72)【発明者】

【氏名】木下 智豊

(72)【発明者】

【氏名】豊田 基博

(72)【発明者】

【氏名】廣升 泰信

【審査官】 石本 努

(56)【参考文献】

【文献】 国際公開第２０１４／１４７９６４（ＷＯ，Ａ１）

【文献】 特開２００１−０１５７６２（ＪＰ，Ａ）

【文献】 特開２０１５−１２２４１７（ＪＰ，Ａ）

【文献】 特開２０１３−１７５７１０（ＪＰ，Ａ）

【文献】 特開２００７−１２３５５５（ＪＰ，Ａ）

【文献】 特開２００９−１２２２５６（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００５／０１０１０６６（ＵＳ，Ａ１）

【文献】 特開２００９−０１０３６２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０２Ｆ１／１３４３−１／１３４５

１／１３５−１／１３６８

Ｇ０９Ｆ９／３０−９／４６

Ｈ０１Ｌ２１／３３６

２７／３２

２９／７８６

５１／５０

Ｈ０５Ｂ３３／００−３３／２８

(57)【特許請求の範囲】

【請求項1】

基板と、
前記基板上に、チャネル領域としての第１領域および前記第１領域の両側に設けられるとともに前記第１領域よりも低抵抗な第２領域を含む酸化物半導体層と、前記酸化物半導体層の前記第１領域に第１の絶縁膜を介して対向配置されたゲート電極と、前記酸化物半導体層の一方の前記第２領域に電気的に接続されたソース・ドレイン電極とを有する薄膜トランジスタと、
前記薄膜トランジスタに電気的に接続された容量素子と
を備え、
前記容量素子は、
前記薄膜トランジスタの前記酸化物半導体層と同層に形成されるとともに、前記酸化物半導体層と離間して配置された第１の電極層と、
前記ゲート電極と同層であって前記第１の電極層に対向し、かつ、前記酸化物半導体層の他方の前記第２領域に重なる位置に第１の端部を有するとともに他方の前記第２領域に電気的に接続された第２の電極層と、
前記第２の電極層と前記第１の電極層との間に設けられ、前記第２の電極層の前記第１の端部よりも後退した位置に第２の端部を有する第２の絶縁膜と
を含み、
他方の前記第２領域は、前記第２の電極層と重なるオーバーラップ領域を有する
アクティブマトリクス基板。

【請求項2】

前記ゲート電極と、前記第２の電極層と、前記酸化物半導体層の前記第２領域とのそれぞれの上面を覆って、金属酸化物を含む高抵抗膜が形成されている
請求項１に記載のアクティブマトリクス基板。

【請求項3】

前記薄膜トランジスタでは、前記ゲート電極と前記第１の絶縁膜とが平面視的に同一形状を有する
請求項１または請求項２に記載のアクティブマトリクス基板。

【請求項4】

前記第１の電極層は、前記酸化物半導体層と同一の酸化物半導体を含んで構成され、
前記第２の電極層は、前記ゲート電極と同一材料を含んで構成されている
請求項１ないし請求項３のうちいずれか１項に記載のアクティブマトリクス基板。

【請求項5】

基板上に、チャネル領域としての第１領域および前記第１領域の両側に設けられるとともに前記第１領域よりも低抵抗な第２領域を含む酸化物半導体層と、前記酸化物半導体層の前記第１領域に第１の絶縁膜を介して対向配置されたゲート電極と、前記酸化物半導体層の一方の前記第２領域に電気的に接続されたソース・ドレイン電極とを有する薄膜トランジスタを形成し、
前記薄膜トランジスタに電気的に接続させて容量素子を形成し、
前記容量素子の形成では、
前記薄膜トランジスタの前記酸化物半導体層と同層に、前記酸化物半導体層と離間して配置された第１の電極層を形成し、
前記ゲート電極と同層であって前記第１の電極層に対向し、かつ、前記酸化物半導体層の他方の前記第２領域に重なる位置に第１の端部を有するとともに他方の前記第２領域に電気的に接続された第２の電極層を形成し、
前記第２の電極層と前記第１の電極層との間に、前記第２の電極層の前記第１の端部よりも後退した位置に第２の端部を有する第２の絶縁膜を形成し、
他方の前記第２領域は、前記第２の電極層と重なるオーバーラップ領域を有する
アクティブマトリクス基板の製造方法。

【請求項6】

前記第２の電極層と前記ゲート電極とを形成した後、金属膜を形成して熱処理を行うことにより、一方および他方の前記第２領域を形成する
請求項５に記載のアクティブマトリクス基板の製造方法。

【請求項7】

前記薄膜トランジスタを形成する際に、前記ゲート電極と前記第１の絶縁膜とを同一工程において連続的に加工する
請求項５または請求項６に記載のアクティブマトリクス基板の製造方法。

【請求項8】

基板と、
前記基板上に、チャネル領域としての第１領域および前記第１領域の両側に設けられるとともに前記第１領域よりも低抵抗な第２領域を含む酸化物半導体層と、前記酸化物半導体層の前記第１領域に第１の絶縁膜を介して対向配置されたゲート電極と、前記酸化物半導体層の一方の前記第２領域に電気的に接続されたソース・ドレイン電極とを有する薄膜トランジスタと、
前記薄膜トランジスタに電気的に接続された容量素子と
を備え、
前記容量素子は、
前記薄膜トランジスタの前記酸化物半導体層と同層に形成されるとともに、前記酸化物半導体層と離間して配置された第１の電極層と、
前記ゲート電極と同層であって前記第１の電極層に対向し、かつ、前記酸化物半導体層の他方の前記第２領域に重なる位置に第１の端部を有するとともに他方の前記第２領域に電気的に接続された第２の電極層と、
前記第２の電極層と前記第１の電極層との間に設けられ、前記第２の電極層の前記第１の端部よりも後退した位置に第２の端部を有する第２の絶縁膜と
を含み、
他方の前記第２領域は、前記第２の電極層と重なるオーバーラップ領域を有する
アクティブマトリクス基板を有する表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を備えたアクティブマトリクス基板とその製造方法、およびこのアクティブマトリクス基板を備えた表示装置に関する。

【背景技術】

【0002】

有機ＥＬディスプレイ等のバックプレーンには、薄膜トランジスタを含むアクティブマトリクス基板が用いられる。薄膜トランジスタとしては、酸化物半導体を用いたものが提案されている（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１１−２２８６２２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

上記のようなアクティブマトリクス基板では、画素回路を形成するために、薄膜トランジスタが容量素子や配線等に電気的に接続されている。このようなアクティブマトリクス基板およびこれを用いた表示装置において、高精細化および歩留まりの向上に有利な構造の実現が望まれている。

【0005】

高精細化および歩留まりの向上を実現することが可能なアクティブマトリクス基板および表示装置を提供することが望ましい。

【課題を解決するための手段】

【0006】

本開示の一実施の形態のアクティブマトリクス基板は、基板と、基板上に、チャネル領域としての第１領域および第１領域の両側に設けられるとともに第１領域よりも低抵抗な第２領域を含む酸化物半導体層と、酸化物半導体層の第１領域に第１の絶縁膜を介して対向配置されたゲート電極と、酸化物半導体層の一方の第２領域に電気的に接続されたソース・ドレイン電極とを有する薄膜トランジスタと、薄膜トランジスタに電気的に接続された容量素子とを備える。容量素子は、薄膜トランジスタの酸化物半導体層と同層に形成されるとともに、酸化物半導体層と離間して配置された第１の電極層と、ゲート電極と同層であって第１の電極層に対向し、かつ、酸化物半導体層の他方の第２領域に重なる位置に第１の端部を有するとともに他方の第２領域に電気的に接続された第２の電極層と、第２の電極層と第１の電極層との間に設けられ、第２の電極層の第１の端部よりも後退した位置に第２の端部を有する第２の絶縁膜とを含み、他方の第２領域は、第２の電極層と重なるオーバーラップ領域を有している。

【0007】

本開示の一実施の形態のアクティブマトリクス基板の製造方法は、基板上に、チャネル領域としての第１領域および第１領域の両側に設けられるとともに第１領域よりも低抵抗な第２領域を含む酸化物半導体層と、酸化物半導体層の第１領域に第１の絶縁膜を介して対向配置されたゲート電極と、酸化物半導体層の一方の第２領域に電気的に接続されたソース・ドレイン電極とを有する薄膜トランジスタを形成し、薄膜トランジスタに電気的に接続させて容量素子を形成するものである。容量素子の形成では、薄膜トランジスタの酸化物半導体層と同層に、酸化物半導体層と離間して配置された第１の電極層を形成し、ゲート電極と同層であって第１の電極層に対向し、かつ、酸化物半導体層の他方の第２領域に重なる位置に第１の端部を有するとともに他方の第２領域に電気的に接続された第２の電極層を形成し、第２の電極層と第１の電極層との間に、第２の電極層の第１の端部よりも後退した位置に第２の端部を有する第２の絶縁膜を形成する。他方の第２領域は、第２の電極層と重なるオーバーラップ領域を有している。

【0008】

本開示の一実施の形態の表示装置は、上記本開示の一実施の形態のアクティブマトリクス基板を備えたものである。

【0009】

本開示の一実施の形態のアクティブマトリクス基板、アクティブマトリクス基板の製造方法および表示装置では、酸化物半導体層を有する薄膜トランジスタのゲート電極と同層であって薄膜トランジスタとは異なる領域に、電極層が設けられる。この電極層と基板との間には、電極層の第１の端部から後退した位置に第２の端部を有する第２の絶縁膜が設けられる。酸化物半導体層が、第１領域（チャネル領域）よりも低抵抗な第２領域を含み、電極層が、第１の端部において、酸化物半導体層の第２領域に電気的に接続される。他のメタル層を介在させることなく、薄膜トランジスタと電極層との電気的接続を確保することができる。これにより、コンタクトサイズが小さくなり、設計レイアウトの自由度が高くなる。

【発明の効果】

【0010】

本開示の一実施の形態のアクティブマトリクス基板、アクティブマトリクス基板の製造方法および表示装置によれば、ゲート電極と同層であって薄膜トランジスタとは異なる領域に設けられた電極層が、第１の端部において、薄膜トランジスタの酸化物半導体層のうちの第２領域に電気的に接続される。これにより、他のメタル層を介在させることなく、薄膜トランジスタの酸化物半導体層と電極層との電気的接続を確保することができ、設計レイアウトの自由度を高めることができる。高精細化および歩留まりの向上を実現することが可能となる。

【0011】

尚、上記内容は本開示の一例である。本開示の効果は、上述したものに限らず、他の異なる効果であってもよいし、更に他の効果を含んでいてもよい。

【図面の簡単な説明】

【0012】

【図1】本開示の一実施の形態に係る表示装置の全体構成を表すブロック図である。

【図2】図１に示した表示装置（画素部）の概略構成を表す断面図である。

【図3】図２に示したアクティブマトリクス基板の構成を表す断面図である。

【図4】図２に示したアクティブマトリクス基板の要部構成を表す平面図である。

【図5】図３に示したコンタクト部の構成を拡大して表す断面図である。

【図6】図３に示したアクティブマトリクス基板の製造方法を説明するための断面図である。

【図7A】図６に続く工程を表す断面図である。

【図7B】図７Ａに続く工程を表す断面図である。

【図8】図７Ｂに続く工程を表す断面図である。

【図9】図８に続く工程を表す断面図である。

【図10】図９に続く工程を表す断面図である。

【図11】図１０に続く工程を表す断面図である。

【図12】図１１に続く工程を表す断面図である。

【図13】図１２に続く工程を表す断面図である。

【図14】比較例に係るアクティブマトリクス基板の構成を表す断面図である。

【発明を実施するための形態】

【0013】

本開示の実施の形態について図面を参照して以下の順に詳細に説明する。

・実施の形態（ＴＦＴの酸化物半導体層のうちの低抵抗領域に容量素子の上部電極が電気的に接続されたアクティブマトリクス基板および表示装置の例）
１．構成
２．製造方法
３．作用および効果

【0014】

＜実施の形態＞
［構成］
図１は、本開示の一実施の形態に係る表示装置（表示装置１）の全体構成を表すブロック図である。この表示装置１は、例えばＲ（赤），Ｇ（緑），Ｂ（青）の混色によりカラーの映像表示を行う有機ＥＬ（Electro Luminescence）ディスプレイ等である。

【0015】

表示装置１は、２次元配置された複数の画素（画素ｐｒ，ｐｇ，ｐｂ）を有する画素部２と、この画素部２を駆動するための回路部（走査線駆動部３、信号線駆動部４および電源線駆動部５）とを備える。

【0016】

画素部２は、例えばアクティブマトリクス方式により、外部から入力される映像信号に基づいて画像を表示するものである。この画素部２には、画素配列の行方向に沿って延在する複数の走査線ＷＳＬと、列方向に沿って延在する複数の信号線ＤＴＬと、行方向に沿って延在する複数の電源線ＤＳＬとが設けられている。これらの走査線ＷＳＬ、信号線ＤＴＬおよび電源線ＤＳＬは、各画素ｐｒ，ｐｇ，ｐｂと電気的に接続されている。画素ｐｒ，ｐｇ，ｐｂは、例えばそれぞれがサブピクセルに相当し、これらの画素ｐｒ，ｐｇ，ｐｂの組が１つのピクセル（画素ＰＸ）を構成する。

【0017】

走査線ＷＳＬは、画素部２に配置された複数の画素ｐｒ，ｐｇ，ｐｂを、行毎に選択するための選択パルスを画素ｐｒ，ｐｇ，ｐｂのそれぞれに供給するためのものである。この走査線ＷＳＬは、走査線駆動部３の出力端（図示せず）と、書き込みトランジスタＷｓＴｒのゲート電極とに接続されている。信号線ＤＴＬは、映像信号に応じた信号パルス（信号電位Ｖsigおよび基準電位Ｖofs）を、画素ｐｒ，ｐｇ，ｐｂのそれぞれに供給するためのものである。この信号線ＤＴＬは、信号線駆動部４の出力端（図示せず）と、書き込みトランジスタＷｓＴｒのソース電極またはドレイン電極とに接続されている。電源線ＤＳＬは、画素ｐｒ，ｐｇ，ｐｂのそれぞれに、電力として固定電位（Ｖcc）を供給するためのものである。この電源線ＤＳＬは、電源線駆動部５の出力端（図示せず）と、駆動トランジスタＤｓＴｒのソース電極またはドレイン電極とに接続されている。尚、有機ＥＬ素子２０Ｒ，２０Ｇ，２０Ｂの各カソードは、例えば共通電位線（カソード線）に接続されている。

【0018】

走査線駆動部３は、各走査線ＷＳＬに所定の選択パルスを線順次で出力することにより、例えばアノードリセット、Ｖth補正、信号電位Ｖsigの書き込み、移動度補正および発光動作等の各動作を、各画素ｐｒ，ｐｇ，ｐｂに所定のタイミングで実行させるものである。信号線駆動部４は、外部から入力されたデジタルの映像信号に対応するアナログの映像信号を生成し、各信号線ＤＴＬに出力するものである。電源線駆動部５は、各電源線ＤＳＬに対して、定電位を出力するものである。これらの走査線駆動部３、信号線駆動部４および電源線駆動部５は、図示しないタイミング制御部により出力されるタイミング制御信号により、それぞれが連動して動作するように制御される。また、外部から入力されるデジタルの映像信号は、図示しない映像信号受信部により補正された後、信号線駆動部４に入力される。

【0019】

画素ｐｒは、例えば赤色光を出射する有機ＥＬ素子２０Ｒと、保持容量Ｃｓと、書き込みトランジスタＷｓＴｒと、駆動トランジスタＤｓＴｒとを含んで構成されている。同様に、画素ｐｇは、例えば緑色光を出射する有機ＥＬ素子２０Ｇと、保持容量Ｃｓと、書き込みトランジスタＷｓＴｒと、駆動トランジスタＤｓＴｒとを含んで構成されている。画素ｐｂは、例えば青色光を出射する有機ＥＬ素子２０Ｂと、保持容量Ｃｓと、書き込みトランジスタＷｓＴｒと、駆動トランジスタＤｓＴｒとを含んで構成されている。

【0020】

書き込みトランジスタＷｓＴｒは、駆動トランジスタＤｓＴｒのゲート電極に対する、映像信号（信号電圧）の印加を制御するものである。具体的には、書き込みトランジスタＷｓＴｒは、走査線ＷＳＬへの印加電圧に応じて信号線ＤＴＬの電圧（信号電圧）をサンプリングすると共に、その信号電圧を駆動トランジスタＤｓＴｒのゲート電極に書き込むものである。駆動トランジスタＤｓＴｒは、有機ＥＬ素子２０Ｒ，２０Ｇ，２０Ｂのそれぞれに直列に接続されており、書き込みトランジスタＷｓＴｒによってサンプリングされた信号電圧の大きさに応じて有機ＥＬ素子２０Ｒ，２０Ｇ，２０Ｂのそれぞれに流れる電流を制御するものである。これらの駆動トランジスタＤｓＴｒおよび書き込みトランジスタＷｓＴｒは、例えば、ｎチャネルＭＯＳ型またはｐチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）により形成される。これらの駆動トランジスタＤｓＴｒおよび書き込みトランジスタＷｓＴｒは、また、シングルゲート型であってもよいし、デュアルゲート型であってもよい。保持容量Ｃｓは、駆動トランジスタＤｓＴｒのゲート電極およびソース電極間に所定の電圧を保持するものである。

【0021】

書き込みトランジスタＷｓＴｒのゲート電極は、走査線ＷＳＬに接続されている。書き込みトランジスタＷｓＴｒのソース電極およびドレイン電極のうちの一方の電極が信号線ＤＴＬに接続され、他方の電極が駆動トランジスタＤｓＴｒのゲート電極に接続されている。駆動トランジスタＤｓＴｒのソース電極およびドレイン電極のうちの一方の電極が電源線ＤＳＬに接続され、他方の電極が有機ＥＬ素子２０Ｒ，２０Ｇ，２０Ｂのアノード（後述の第１電極１３）に接続されている。保持容量Ｃｓは、駆動トランジスタＤｓＴｒのゲート電極と有機ＥＬ素子２０Ｒ，２０Ｇ，２０Ｂ側の電極との間に挿入されている。

【0022】

尚、ここでは、画素ｐｒ，ｐｇ，ｐｂの画素回路として、２Ｔｒ１Ｃの回路構成を例示したが、画素ｐｒ，ｐｇ，ｐｂの画素回路の構成はこれに限定されるものではない。画素ｐｒ，ｐｇ，ｐｂは、上記のような２Ｔｒ１Ｃの回路に対して、更に各種容量やトランジスタ等を付加した回路構成を有していてもよい。

【0023】

図２は、表示装置１（画素部２）の断面構成を模式的に表したものである。画素部２は、例えば、バックプレーンとしてのアクティブマトリクス基板１０と、上記の有機ＥＬ素子２０Ｒ，２０Ｇ，２０Ｂを含む表示素子層２０とを備える。アクティブマトリクス基板１０には、例えば、画素ｐｒ，ｐｇ，ｐｂの画素回路を構成する、上記の保持容量Ｃｓと、書き込みトランジスタＷｓＴｒと、駆動トランジスタＤｓＴｒと、走査線ＷＳＬと、信号線ＤＴＬと、電源線ＤＳＬとが形成されている。

【0024】

（アクティブマトリクス基板１０の要部構成）
図３は、アクティブマトリクス基板１０の断面構成を表したものである。図３では、書き込みトランジスタＷｓＴｒに相当するＴＦＴ１２と、保持容量Ｃｓに相当する保持容量１３とを含む領域を示している。図４は、アクティブマトリクス基板１０の要部の平面構成を表したものである。尚、図４のＩＡ−ＩＡ線における断面の構成が、図３に相当する。

【0025】

ＴＦＴ１２は、例えば、基板１１上の選択的な領域に形成されている。このＴＦＴ１２は、例えばトップゲート型の薄膜トランジスタであり、基板１１上に形成された酸化物半導体層１５と、酸化物半導体層１５上に絶縁膜１６ａ（第１の絶縁膜）を介して配置されたゲート電極１７ａとを有する。ゲート電極１７ａは、酸化物半導体層１５の活性層となるチャネル領域１５ａ（第１領域）に対向して配置されている。酸化物半導体層１５は、このチャネル領域１５ａに隣接して、チャネル領域１５ａよりも電気抵抗の低い低抵抗領域１５ｂ（第２領域）を含んで構成されている。低抵抗領域１５ｂには、ソース・ドレイン電極２１が電気的に接続されている。ＴＦＴ１２は、例えばいわゆるセルフアライン型（自己整合型）の素子構造を有しており、ゲート電極１７ａと絶縁膜１６ａとが平面視的に同一の形状を有している（１つのフォトマスクを用いて連続的に加工される）。ゲート電極１７ａと絶縁膜１６ａとは、例えば酸化物半導体層１５上に、島形状を成して形成されている。尚、図３には、例えば駆動トランジスタＤｓＴｒのソース・ドレイン電極２２についても図示している。ソース・ドレイン電極２２は、保持容量１３の下部電極１５ｃに電気的に接続されている。

【0026】

保持容量１３は、基板１１上のＴＦＴ１２とは異なる領域に形成されている。この保持容量１３は、基板１１上に、下部電極１５ｃと、絶縁膜１６ｂ（第２の絶縁膜）と、上部電極１７ｂとをこの順に有している。

【0027】

これらのＴＦＴ１２の一部と保持容量１３の上には、高抵抗膜１８と層間絶縁膜１９とが形成されている。高抵抗膜１８は、ＴＦＴ１２の酸化物半導体層１５のうちの低抵抗領域１５ｂの上面と、ゲート電極１７ａの上面と、保持容量１３の上部電極１７ｂの上面とを覆って形成されている。高抵抗膜１８および層間絶縁膜１９には、酸化物半導体層１５の低抵抗領域１５ｂに対向してコンタクトホールｈ１が設けられ、このコンタクトホールｈ１を埋め込むように、ソース・ドレイン電極２１が形成されている。

【0028】

基板１１は、例えばガラス、石英、シリコン、プラスチック材料または金属板等から構成されている。プラスチック材料としては、例えばＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）などが挙げられる。酸化物半導体層１５は、例えばスパッタ法により、基板１１を加熱することなく成膜できることから、安価なプラスチックフィルムを用いることもできる。

【0029】

酸化物半導体層１５は、例えば、酸化物半導体を含んで構成され、厚みは例えば５０ｎｍ程度である。ここで酸化物半導体とは、例えばインジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），スズ（Ｓｎ）等の元素と、酸素とを含む化合物である。具体的には、非晶質の酸化物半導体としては、酸化インジウムガリウム亜鉛（ＩＧＺＯ）が挙げられ、結晶性の酸化物半導体としては、酸化亜鉛（ＺｎＯ），酸化インジウム亜鉛（ＩＺＯ），酸化インジウムガリウム（ＩＧＯ），酸化インジウムスズ（ＩＴＯ），酸化インジウム（ＩｎＯ）等が挙げられる。

【0030】

低抵抗領域１５ｂは、チャネル領域１５ａに隣接すると共に、少なくとも、厚み方向における上面側の一部に形成されている。この低抵抗領域１５ｂは、例えばｎ⁺領域であり、チャネル領域１５ａよりも酸素濃度が低く、または金属元素（例えばアルミニウム、チタンまたはインジウム等）がドーパントとして拡散されることで低抵抗化されている。低抵抗領域１５ｂは、例えばセルフアライン構造と、後述の金属膜１８ａを用いた熱処理とを利用して形成することができる。この低抵抗領域１５ｂが形成されることで、ＴＦＴ１２の特性を安定化させることができる。尚、ここでは、酸化物半導体層１５のうちの厚み方向の全体にわたって低抵抗領域１５ｂが形成されているが、低抵抗領域１５ｂは、酸化物半導体層１５の上面側の一部（高抵抗膜１８に接する部分）にのみ形成されていてもよい。

【0031】

低抵抗領域１５ｂの酸素濃度は、例えば３０％以下であることが望ましい。低抵抗領域１５ｂ中の酸素濃度が３０％を超えると、抵抗が高くなってしまうからである。尚、酸化物半導体層１５のうちのチャネル領域１５ａおよび低抵抗領域１５ｂ以外の領域は、チャネル領域１５ａと同等の酸素濃度により構成されている。

【0032】

下部電極１５ｃは、例えば酸化物半導体層１５と同層に形成され、例えば酸化物半導体層１５と同一の酸化物半導体を含んで構成されている。但し、この下部電極１５ｃは、酸化物半導体層１５とは異なる導電材料から構成されていてもよい。

【0033】

絶縁膜１６ａは、酸化物半導体層１５のチャネル領域１５ａとゲート電極１７ａとの間に形成されたゲート絶縁膜である。絶縁膜１６ｂは、下部電極１５ｃと上部電極１７ｂとの間に形成されている。これらの絶縁膜１６ａ，１６ｂは、互いに繋がっていてもよいし、分離されていてもよいが、酸化物半導体層１５の低抵抗領域１５ｂに対向する領域では、互いに離隔して配置されている。絶縁膜１６ａ，１６ｂは、例えば酸化シリコン（ＳｉＯ₂），窒化シリコン（ＳｉＮ），酸窒化シリコン（ＳｉＯＮ）および酸化アルミニウム（Ａｌ₂Ｏ₃）等を含む単層膜または積層膜により構成されている。特に、酸化シリコンまたは酸化アルミニウムは、酸化物半導体層１５を還元させにくいので望ましい。絶縁膜１６ａ，１６ｂは、例えば同一の材料から構成されている。

【0034】

ゲート電極１７ａは、ゲート電圧が印加されることで、酸化物半導体層１５中の電子密度を制御する役割を有するものである。ゲート電極１７ａは、例えばモリブデン（Ｍｏ），アルミニウム（Ａｌ），銅（Ｃｕ），銀（Ａｇ），チタン（Ｔｉ）等の金属を含んで構成されている。

【0035】

上部電極１７ｂは、例えばゲート電極１７ａと同層に形成されている。上部電極１７ｂは、例えばゲート電極１７ａと同一材料により構成されている。この上部電極１７ｂが、本開示の「電極層」の一具体例に相当する。

【0036】

高抵抗膜１８は、後述する製造プロセスにおいて低抵抗領域１５ｂを形成する際に用いられる金属膜（金属膜１８ａ）が酸化されたものであり、例えば酸化アルミニウム等の金属酸化物を含んで構成されている。但し、高抵抗膜１８は、酸化アルミニウムの他にも、例えば酸化チタンまたは酸化インジウムを含んで構成されていてもよい。この高抵抗膜１８は、外気に対して良好なバリア性を有し、酸化物半導体層１５の電気的特性を変化させる酸素や水分の影響を低減する役割を有している。高抵抗膜１８の厚みは、例えば２０ｎｍ以下であることが望ましい。

【0037】

層間絶縁膜１９は、例えば酸化シリコン，窒化シリコン，酸窒化シリコンおよび酸化アルミニウム等の単層膜または積層膜により構成されている。層間絶縁膜１９を積層膜とすることにより、酸化物半導体層１５への水分の混入や拡散を抑え、ＴＦＴ１２の電気的安定性や信頼性を高めることが可能となる。

【0038】

ソース・ドレイン電極２１は、例えばモリブデン（Ｍｏ），アルミニウム（Ａｌ），銅（Ｃｕ），銀（Ａｇ），チタン（Ｔｉ）等の金属を含んで構成されている。このソース・ドレイン電極２１は、例えばゲート電極１７ａの直上の領域を回避して設けられていることが望ましい。ゲート電極１７ａとソース・ドレイン電極２１との交差領域に形成される寄生容量を低減できるためである。

【0039】

このアクティブマトリクス基板１０では、上記構成において、例えばＴＦＴ１２の酸化物半導体層１５（低抵抗領域１５ｂ）と、保持容量１３の上部電極１７ｂとが、コンタクト部１４を介して電気的に接続されている。具体的には、上部電極１７ｂの端部（端部ｅ１）において、酸化物半導体層１５の低抵抗領域１５ｂと、上部電極１７ｂとが電気的に接続されている。

【0040】

（コンタクト部１４の構成）
図５は、コンタクト部１４付近の構成を拡大したものである。コンタクト部１４では、絶縁膜１６ｂの端部ｅ２が、上部電極１７ｂの端部ｅ１よりも後退した位置に形成されている。上部電極１７ｂは、酸化物半導体層１５の低抵抗領域１５ｂの一部に、オーバーラップして（重なって）形成されている。換言すると、低抵抗領域１５ｂは、チャネル領域１５ａと反対側の端部に、上部電極１７ｂの端部ｅ１と重なるオーバーラップ領域１５ｂ１を有している。この例では、上部電極１７ｂと、低抵抗領域１５ｂとが直に接して形成されている。

【0041】

オーバーラップ領域１５ｂ１の幅Ｄは、例えば０．５μｍ以上２μｍ以下に設定されることが望ましい。幅Ｄが０．５μｍ以上であることにより、安定して電流を流すことができる。一方で、この幅Ｄは、ＴＦＴ１２の実効チャネル長の縮小幅とほぼ一致するので、幅Ｄが大きくなり過ぎると、ＴＦＴとして機能させるための設計チャネル長が大きくなってしまう。これは、レイアウトの自由度を低下させることから、幅Ｄの上限は、２μｍ程度であることが望ましい。この幅Ｄは、後述の製造プロセスにおける金属膜１８ａの材料、アニール条件、絶縁膜１６ｂの加工条件（端部の形状等）等を適宜調整することで、制御することが可能である。このオーバーラップ領域１５ｂ１の幅Ｄは、例えばＴＬＭ（Transfer length method）法によるＴＦＴの実効チャネル長の評価により算出することができる。あるいは、酸化物半導体層１５の膜中の酸素濃度をＥＤＸ法（エネルギー分散形Ｘ線分光法）を用いて測定することにより解析することも可能である。

【0042】

［製造方法］
上記のようなアクティブマトリクス基板１０は、例えば次のようにして製造することができる。図６〜図１３は、アクティブマトリクス基板１０の製造工程を工程順に表したものである。

【0043】

即ち、まず図６に示したように、基板１１の選択的な領域（ＴＦＴ１２の形成領域おおよび保持容量１３の形成領域）に、酸化物半導体層１５と、下部電極１５ｃとを形成する。酸化物半導体層１５を形成する際には、例えば、まず、基板１１の全面に、上述した酸化物半導体よりなる酸化物半導体膜を、例えばスパッタリング法により形成する。その際、ターゲットとしては、形成しようとする酸化物半導体膜と同一組成のセラミックターゲットを用いる。また、酸化物半導体膜中のキャリア濃度はスパッタリングの際の酸素分圧に大きく依存するので、所望のトランジスタ特性が得られるように酸素分圧を制御する。このようにして成膜した酸化物半導体膜を、例えばフォトリソグラフィおよびエッチングにより加工することにより、酸化物半導体層１５と下部電極１５ｃとを一括して形成する。エッチングの際には、リン酸と硝酸と酢酸との混合液を用いたウェットエッチングにより加工することが望ましい。リン酸と硝酸と酢酸との混合液は、下地となる基板１１との選択比を十分に大きくすることが可能であり、比較的容易に加工ができるためである。

【0044】

続いて、絶縁膜１６ａ，１６ｂを形成する。具体的には、まず図７Ａに示したように、基板１１の全面に、酸化物半導体層１５を覆うように、例えばプラズマＣＶＤ（Chemical Vapor Deposition ；化学気相成長）法または反応性スパッタリング法等により、上述した酸化シリコン等を含む絶縁膜１６を成膜する。尚、絶縁膜１６として酸化アルミニウム膜を形成する場合には、例えば反応性スパッタリング法、ＣＶＤ法または原子層成膜法により形成することが可能である。

【0045】

この後、図７Ｂに示したように、絶縁膜１６を、例えばフォトリソグラフィおよびエッチングにより加工することにより、絶縁膜１６ｂを形成する。このとき、酸化物半導体層１５の一部（例えば下部電極１５ｃ側の端部）が、絶縁膜１６ｂから露出するように加工する。尚、この絶縁膜１６ｂの端部ｅ２のパターニングの際に、絶縁膜１６ａを所望の形状に加工してもよいが、絶縁膜１６ａは、後述するように、ゲート電極１７ａを加工する際に、ゲート電極１７ａと共に所望の形状に成形することができる。

【0046】

続いて、ゲート電極１７ａおよび上部電極１７ｂを形成する。例えば、まず図８に示したように、基板１１の全面に、上述した材料を含むゲート電極層１７を、例えばスパッタリング法により成膜する。

【0047】

この後、図９に示したように、ゲート電極層１７を、例えばフォトリソグラフィおよびエッチングにより加工することにより、ゲート電極１７ａと、上部電極１７ｂとを所望の形状に加工する。引き続き、ゲート電極１７ａをマスクとして絶縁膜１６ａをエッチングすることにより、絶縁膜１６ａを所望の形状に成形することができる。酸化物半導体層１５にＺｎＯ，ＩＺＯ，ＩＧＯ等の結晶化材料を用いた場合には、フッ酸等の薬液を用いて絶縁膜１６ａをエッチングすることができる。このため、絶縁膜１６ａと酸化物半導体層１５との間において大きなエッチング選択比を確保することができ、加工が容易となる。このように、ゲート電極１７ａと、絶縁膜１６ａとは、１つのフォトマスクを用いて連続的に成形することができる。これにより、酸化物半導体層１５の上に、絶縁膜１６ａおよびゲート電極１７ａがこの順に同一形状で形成される。また、絶縁膜１６ｂの端部ｅ２以外の部分についても、上部電極１７ｂと略同一形状に形成することができる。

【0048】

一方、上部電極１７ｂは、例えばその端部ｅ１が、酸化物半導体層１５の一部に重なるように成形される。このとき、上部電極１７ｂは、その端部ｅ１が絶縁膜１６ｂの端部ｅ２よりも張り出して形成される（端部ｅ２が端部ｅ１よりも後退した位置に形成される）ように加工される。また、加工条件により、端部ｅ１のエッジ形状（側面の形状）および幅等を調整することで、上述のように、低抵抗領域１５ｂのオーバーラップ領域１５ｂ１の幅Ｄを制御することも可能である。尚、図９等の図面では、上部電極１７ｂの端部ｅ１のエッジ（側面）は、基板面に対して垂直な面としているが、傾斜面であってもよい。

【0049】

続いて、酸化物半導体層１５の所定の領域に低抵抗領域１５ｂを形成する。具体的には、まず図１０に示したように、酸化物半導体層１５、絶縁膜１６ａおよびゲート電極１７ａの積層体と、上部電極１７ｂとを覆うように、例えばスパッタリング法により、アルミニウム（Ａｌ）、チタン（Ｔｉ）またはインジウム（Ｉｎ）等の酸素と比較的低温で反応する金属よりなる金属膜１８ａを、所定の厚みで形成する。

【0050】

この後、図１１に示したように、アニール処理（熱処理）を行う。これにより、金属膜１８ａが酸化される。この金属膜１８ａの酸化反応には、酸化物半導体層１５に含まれる酸素の一部が利用される。そのため、金属膜１８ａの酸化の進行に伴って、酸化物半導体層１５のうちの金属膜１８ａと接する上面側から酸素が脱離し、膜中の酸素濃度が低下していく。また、金属膜１８ａに含まれる金属元素が、酸化物半導体層１５へドーパントとして拡散される。これにより、図１２に示したように、酸化物半導体層１５のうち、金属膜１８ａと接する部分に対応して、チャネル領域１５ａよりも酸素濃度が低い、または金属元素をドーパントとして含む、低抵抗領域１５ｂが形成される。また、金属膜１８ａは酸化されることにより、高抵抗膜１８となる。

【0051】

この際、低抵抗領域１５ｂは、酸化物半導体層１５のうちの金属膜１８ａに接する部分から深さ方向（基板面に垂直な方向）に沿って徐々に拡散して形成されるが、この低抵抗領域１５ｂの拡散は、横方向（基板面に平行な方向）に沿っても生じる。これにより、低抵抗領域１５ｂの端部に、上部電極１７ｂと重なるオーバーラップ領域１５ｂ１が形成される。このオーバーラップ領域１５ｂ１により、酸化物半導体層１５の低抵抗領域１５ｂと上部電極１７ｂとが電気的に接続される（コンタクト部１４が形成される）。

【0052】

金属膜１８ａを酸化するためのアニール処理は、例えば３００℃程度の温度で、酸素等を含む酸化性のガス雰囲気で行うことが望ましい。低抵抗領域１５ｂの酸素濃度が低くなりすぎるのを抑え、酸化物半導体層１５に十分な酸素を供給できるためである。よって、後工程で行うアニール工程を削減することが可能となり、工程の簡略化が可能となる。

【0053】

また、例えば、図１０に示した金属膜１８ａを形成する工程において、基板１１の温度を２００℃程度の比較的高い温度とすることにより、図１１に示したアニール処理を行わずに低抵抗領域１５ｂを形成することも可能である。この場合には、酸化物半導体層１５のキャリア濃度をトランジスタとして必要なレベルに低減することが可能である。

【0054】

金属膜１８ａの厚みは、例えば１０ｎｍ以下とすることが望ましい。金属膜１８ａの厚みを１０ｎｍ以下とすれば、アニール処理により金属膜１８ａを十分に酸化することが可能となるからである。金属膜１８ａが十分に酸化されない場合には、リーク電流の発生要因となることから、アニール処理後にこの金属膜１８ａはエッチングにより除去されることが望ましい。金属膜１８ａが十分に酸化されて高抵抗膜１８となっている場合には、除去する必要はなく、製造工程を簡略化できる。金属膜１８ａを１０ｎｍ以下の厚みで形成した場合、高抵抗膜１８の厚みは例えば２０ｎｍ以下となる。

【0055】

尚、金属膜１８ａを酸化させて低抵抗領域１５ｂを形成する方法としては、上記のような酸素雰囲気でのアニール処理のほか、水蒸気雰囲気での酸化、またはプラズマ酸化などを挙げることができる。例えば、後工程で層間絶縁膜１９をプラズマＣＶＤ法により形成する場合には、その直前に金属膜１８ａを酸化（プラズマ酸化）させることが可能である。この場合、特に工程を増やすことなく金属膜１８ａを酸化させることができる。プラズマ酸化では、例えば、基板１１の温度を２００℃〜４００℃程度にして、酸素や二窒化酸素等の酸素を含むガス雰囲気中でプラズマを発生させて処理することが望ましい。上述したような外気に対して良好なバリア性を有する高抵抗膜１８を形成できるためである。また、上記手法の他にも、酸素を導入しながら金属をターゲットとした反応性スパッタリングを行うようにしてもよい。これにより、酸化不十分によるリーク電流の発生リスクを低減することができる。また、バリア性向上のために膜厚を大きくすることが可能となる。

【0056】

続いて、図１３に示したように、高抵抗膜１８上に、上述した材料を含む層間絶縁膜１９を形成する。その際、酸化シリコン膜を成膜する場合には、例えばプラズマＣＶＤ法を用いることができる。酸化アルミニウム膜を成膜する場合には、例えばアルミニウムをターゲットとしたＤＣまたはＡＣ電源による反応性スパッタリング法を用いることが望ましい。高速に成膜することが可能となるためである。

【0057】

この後、ソース・ドレイン電極２１を形成する。具体的には、まず、層間絶縁膜１９および高抵抗膜１８に、例えばフォトリソグラフィおよびエッチングを用いて、コンタクトホールｈ１を形成する。続いて、層間絶縁膜１９上に、例えばスパッタリング法により、コンタクトホールｈ１を埋めるように、上述した金属材料を成膜した後、例えばフォトリソグラフィおよびエッチングにより所定の形状に成形する。尚、この際、ソース・ドレイン電極２２も、ソース・ドレイン電極２１と同様に、層間絶縁膜１９および高抵抗膜１８に形成されたコンタクトホールｈ２を埋めるように形成される。これにより、ソース・ドレイン電極２１が形成され、ＴＦＴ１２が形成される。以上により、図１に示した、アクティブマトリクス基板１０が完成する。

【0058】

［作用および効果］
本実施の形態の表示装置１では、図１に示した走査線駆動部３から各画素ｐｒ，ｐｇ，ｐｂの書き込みトランジスタＷｓＴｒへ選択パルスが供給されることで、画素ｐｒ，ｐｇ，ｐｂが選択される。この選択された画素ｐｒ，ｐｇ，ｐｂに、信号線駆動部４から映像信号に応じた信号電圧が供給され、保持容量Ｃｓに保持される。この保持容量Ｃｓに保持された信号に応じて駆動トランジスタＤｓＴｒがオンオフ制御され、有機ＥＬ素子２０Ｒ，２０Ｇ，２０Ｂに駆動電流が注入される。これにより、有機ＥＬ素子２０Ｒ，２０Ｇ，２０Ｂが発光し、各画素ｐｒ，ｐｇ，ｐｂから色光が取り出される。これらの色光の加法混色により、カラーの映像表示がなされる。

【0059】

この表示装置１は、バックプレーンとしてアクティブマトリクス基板１０を備える。アクティブマトリクス基板１０には、各種配線（走査線ＷＳＬ，信号線ＤＴＬおよび電源線ＤＳＬ等）が設けられると共に、上記の書き込みトランジスタＷｓＴｒとしてのＴＦＴ１２と、保持容量Ｃｓとしての保持容量１３とが形成されている。これらのＴＦＴ１２の酸化物半導体層１５（低抵抗領域１５ｂ）と保持容量１３の上部電極１７ｂとは、画素回路を構成するために、コンタクト部１４を介して電気的に接続されている。

【0060】

ここで、図１４に、本実施の形態の比較例に係るアクティブマトリクス基板１００の構成を示す。このアクティブマトリクス基板１００では、基板１０１上の選択的な領域にＴＦＴを構成する酸化物半導体層１０２が形成されている。酸化物半導体層１０２上には、ゲート絶縁膜（絶縁膜１０３ａ）を介してゲート電極１０４ａが形成されている。ゲート電極１０４ａは、酸化物半導体層１０２の活性層となるチャネル領域１０２ａに対向して配置されている。酸化物半導体層１０２は、このチャネル領域１０２ａに隣接して低抵抗領域１０２ｂを含んで構成されている。この低抵抗領域１０２ｂには、ソース・ドレイン電極１０７，１０８が電気的に接続されている。また、酸化物半導体層１０２の低抵抗領域１０２ｂの上面と、ゲート電極１０４ａの上面とを覆うように、高抵抗膜１０５が形成されている。高抵抗膜１０５の上には、層間絶縁膜１０６が形成されている。このＴＦＴと異なる領域には、保持容量を構成する、下部電極１０２ｃ、絶縁膜１０３ｂおよび上部電極１０４ｂが形成されている。上部電極１０４ｂは、ゲート電極１０４ａと同層に形成されている。下部電極１０２ｃは、ソース・ドレイン電極１０９と電気的に接続されている。

【0061】

このアクティブマトリクス基板１００では、高抵抗膜１０５および層間絶縁膜１０６にコンタクトホールＨ１００が設けられ、このコンタクトホールＨ１００を埋め込むように、ソース・ドレイン電極１０８が形成されている。上部電極１０４ｂと絶縁膜１０３ｂとは、平面視的に同一形状（同一パターン）を有しており、それらの端部（ｅ１００）は互いに一致している。このような構成により、ソース・ドレイン電極１０８を通じて、ＴＦＴの酸化物半導体層１０２（低抵抗領域１０２ｂ）と、保持容量の上部電極１０４ｂとが電気的に接続される。比較例では、ソース・ドレイン電極１０８の介在により、酸化物半導体層１０２と上部電極１０４ｂとのコンタクトサイズが大きくなり、設計レイアウトの自由度が低下する。

【0062】

これに対し、本実施の形態のコンタクト部１４では、上部電極１７ｂが、その端部ｅ１において、酸化物半導体層１５のうちの低抵抗領域１５ｂに、電気的に接続される。また、本実施の形態では、絶縁膜１６ｂの端部ｅ２は、上部電極１７ｂの端部ｅ１よりも後退した位置に形成されている。これにより、上記比較例のようなソース・ドレイン電極１０８を介在させることなく、ＴＦＴ１２の酸化物半導体層１５（低抵抗領域１５ｂ）と上部電極１７ｂとの電気的接続を確保することができる。この結果、コンタクトサイズが小さくなり、設計レイアウトの自由度が高くなる。

【0063】

以上のように本実施の形態では、ゲート電極１７ａと同層であってＴＦＴ１２とは異なる領域に設けられた電極層（例えば、保持容量１３の上部電極１７ｂ）が、その端部ｅ１において、ＴＦＴ１２の酸化物半導体層１５のうちの低抵抗領域１５ｂに電気的に接続される。これにより、他のメタル層を介在させることなく、ＴＦＴ１２の酸化物半導体層１５と上部電極１７ｂとの電気的接続を確保することができ、設計レイアウトの自由度を高めることができる。よって、高精細化および歩留まりの向上を実現することが可能となる。

【0064】

以上、実施の形態を挙げたが、本開示は上記実施の形態に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態では、本開示の「電極層」として保持容量の上部電極１７ｂを例に挙げて説明したが、「電極層」は、これに限定されず、ゲート電極と同層に形成された他の様々な素子の電極あるいは配線に、適用することが可能である。

【0065】

また、上記実施の形態では、セルフアライン構造のＴＦＴを例に挙げて説明したが、本開示の薄膜トランジスタは、必ずしもセルフアライン構造を有していなくともよい。酸化物半導体層のチャネル領域（第１領域）に絶縁膜を介してゲート電極が対向配置され、第１領域よりも低抵抗な第２領域を有していればよい。

【0066】

加えて、上記実施の形態において説明した各層の材料および厚み、または成膜方法および成膜条件等は限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。

【0067】

更に、上記実施の形態で説明した、アクティブマトリクス駆動のための画素回路の構成は、上述のものに限られず、必要に応じて容量素子やトランジスタを追加してもよい。その場合、この画素回路の変更に応じて、上述した走査線駆動部３、信号線駆動部４および電源線駆動部５の他に、必要な駆動回路を追加してもよい。

【0068】

尚、本明細書中に記載された効果はあくまで例示であって限定されるものではなく、また、他の効果があってもよい。

【0069】

また、本開示は以下のような構成をとることも可能である。
（１）
基板と、
前記基板上に形成されると共に、チャネル領域としての第１領域を含む酸化物半導体層と、前記酸化物半導体層の第１領域に第１の絶縁膜を介して対向配置されたゲート電極と、前記酸化物半導体層に電気的に接続されたソース・ドレイン電極とを有する薄膜トランジスタと、
前記ゲート電極と同層であって前記薄膜トランジスタとは異なる領域に設けられた電極層と、
前記基板と前記電極層との間に設けられ、前記電極層の第１の端部よりも後退した位置に第２の端部を有する第２の絶縁膜と
を備え、
前記酸化物半導体層は、前記第１領域よりも低抵抗な第２領域を含み、
前記電極層は、前記第１の端部において、前記酸化物半導体層の前記第２領域に電気的に接続されている
アクティブマトリクス基板。
（２）
前記電極層は、前記酸化物半導体層の一部に重なって形成されている
上記（１）に記載のアクティブマトリクス基板。
（３）
前記酸化物半導体層は、前記第１領域に隣接して前記第２領域を含み、
前記第２領域は、前記第１領域とは反対側の端部に、前記電極層と重なるオーバーラップ領域を有する
上記（２）に記載のアクティブマトリクス基板。
（４）
前記ゲート電極と、前記電極層と、前記酸化物半導体層の前記第２領域とのそれぞれの上面を覆って、金属酸化物を含む高抵抗膜が形成されている
上記（１）ないし（３）のいずれか１つに記載のアクティブマトリクス基板。
（５）
前記薄膜トランジスタでは、前記ゲート電極と前記第１の絶縁膜とが平面視的に同一形状を有する
上記（１）ないし（４）のいずれか１つに記載のアクティブマトリクス基板。
（６）
前記薄膜トランジスタの前記酸化物半導体層と同層に形成された第１の電極層と、
前記第１の電極層上に前記第２の絶縁膜を間にして形成された、前記電極層としての第２の電極層と
を有する容量素子を更に備えた
上記（１）ないし（５）のいずれか１つに記載のアクティブマトリクス基板。
（７）
前記第１の電極層は、前記酸化物半導体層と同一の酸化物半導体を含んで構成され、
前記第２の電極層は、前記ゲート電極と同一材料を含んで構成されている
上記（６）に記載のアクティブマトリクス基板。
（８）
基板上に、チャネル領域としての第１領域を含む酸化物半導体層と、前記酸化物半導体層の第１領域に第１の絶縁膜を介して対向配置されたゲート電極と、前記酸化物半導体層に電気的に接続されたソース・ドレイン電極とを有する薄膜トランジスタを形成し、
前記ゲート電極と同層であって前記薄膜トランジスタとは異なる領域に電極層を形成し、
前記基板と前記電極層との間に、前記電極層の第１の端部よりも後退した位置に第２の端部を有する第２の絶縁膜を形成し、
前記酸化物半導体層は、前記第１領域よりも低抵抗な第２領域を含み、
前記電極層は、前記第１の端部において、前記酸化物半導体層の前記第２領域に電気的に接続される
アクティブマトリクス基板の製造方法。
（９）
前記電極層は、前記酸化物半導体層の一部に重なって形成される
上記（８）に記載のアクティブマトリクス基板の製造方法。
（１０）
前記電極層と前記ゲート電極とを形成した後、金属膜を形成して熱処理を行うことにより、前記第２領域を形成する
上記（９）に記載のアクティブマトリクス基板の製造方法。
（１１）
前記薄膜トランジスタを形成する際に、前記ゲート電極と前記第１の絶縁膜とを同一工程において連続的に加工する
上記（８）ないし（１０）のいずれか１つに記載のアクティブマトリクス基板の製造方法。
（１２）
基板と、
前記基板上に形成されると共に、チャネル領域としての第１領域を含む酸化物半導体層と、前記酸化物半導体層のうちの第１領域に第１の絶縁膜を介して対向配置されたゲート電極と、前記酸化物半導体層に電気的に接続されたソース・ドレイン電極とを有する薄膜トランジスタと、
前記ゲート電極と同層であって前記薄膜トランジスタとは異なる領域に設けられた電極層と、
前記基板と前記電極層との間に設けられ、前記電極層の第１の端部よりも後退した位置に第２の端部を有する第２の絶縁膜と
を備え、
前記酸化物半導体層は、前記第１領域よりも低抵抗な第２領域を含み、
前記電極層は、前記第１の端部において、前記酸化物半導体層の前記第２領域に電気的に接続されている
アクティブマトリクス基板を有する表示装置。

【符号の説明】

【0070】

１…表示装置、２…画素部、３…走査線駆動部、４…信号線駆動部、５…電源線駆動部、１０…アクティブマトリクス基板、２０…表示素子層、２０Ｒ，２０Ｇ，２０Ｂ…有機ＥＬ素子、１１…基板、１２…ＴＦＴ、１３…保持容量、１４…コンタクト部、１５…酸化物半導体層、１５ａ…チャネル領域、１５ｂ…低抵抗領域、１５ｂ１…オーバーラップ領域、１６，１６ａ，１６ｂ…絶縁膜、１７…ゲート電極層、１７ａ…ゲート電極、１７ｂ…上部電極、１８…高抵抗膜、１８ａ…金属膜、１９…層間絶縁膜、２１…ソース・ドレイン電極、ｅ１，ｅ２…端部、ＰＸ，ｐｒ，ｐｇ，ｐｂ…画素、Ｄ…幅、ＷＳＬ…走査線、ＤＴＬ…信号線、ＤＳＬ…電源線、ＷｓＴｒ…書き込みトランジスタ、ＤｓＴｒ…駆動トランジスタ、Ｃｓ…保持容量。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】