特許 6563390 Ｆ−ＲＡＭの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6563390

(24)【登録日】2019年8月2日

(45)【発行日】2019年8月21日

(54)【発明の名称】Ｆ−ＲＡＭの製造方法

(51)【国際特許分類】

   H01L 27/11507 20170101AFI20190808BHJP

   H01L 21/3205 20060101ALI20190808BHJP

   H01L 21/768 20060101ALI20190808BHJP

   H01L 23/522 20060101ALI20190808BHJP

【ＦＩ】

   H01L27/11507

   H01L21/88 A

   H01L21/90 A

【請求項の数】11

【全頁数】21

(21)【出願番号】特願2016-523760(P2016-523760)

(86)(22)【出願日】2014年6月4日

(65)【公表番号】特表2016-526798(P2016-526798A)

(43)【公表日】2016年9月5日

(86)【国際出願番号】US2014040886

(87)【国際公開番号】WO2014209559

(87)【国際公開日】20141231

【審査請求日】2017年5月16日

(31)【優先権主張番号】61/839,997

(32)【優先日】2013年6月27日

(33)【優先権主張国】US

(31)【優先権主張番号】61/840,128

(32)【優先日】2013年6月27日

(33)【優先権主張国】US

(31)【優先権主張番号】61/841,104

(32)【優先日】2013年6月28日

(33)【優先権主張国】US

(31)【優先権主張番号】14/109,045

(32)【優先日】2013年12月17日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】507364997

【氏名又は名称】サイプレス セミコンダクター コーポレーション

(74)【代理人】

【識別番号】100147485

【弁理士】

【氏名又は名称】杉村 憲司

(74)【代理人】

【識別番号】100165696

【弁理士】

【氏名又は名称】川原 敬祐

(74)【代理人】

【識別番号】100175477

【弁理士】

【氏名又は名称】高橋 林太郎

(72)【発明者】

【氏名】シャン スン

(72)【発明者】

【氏名】クリシュナスワミ ラムクマール

(72)【発明者】

【氏名】トム イー ダベンポート

【審査官】 宮本 博司

(56)【参考文献】

【文献】 特開２００４−３１１７０３（ＪＰ，Ａ）

【文献】 国際公開第２０１０／０３２４５６（ＷＯ，Ａ１）

【文献】 特開２００４−２０７６８１（ＪＰ，Ａ）

【文献】 特開２００７−０９５８９８（ＪＰ，Ａ）

【文献】 国際公開第２００６／１２９３６６（ＷＯ，Ａ１）

【文献】 特開２０１０−２７８３１０（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／１１５０７

Ｈ０１Ｌ ２１／３２０５

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２３／５２２

(57)【特許請求の範囲】

【請求項1】

基板の表面上にゲートレベルを形成するステップであって、前記ゲートレベルは、金属酸化膜半導体（ＭＯＳ）トランジスタのゲートスタック、前記ＭＯＳトランジスタの上に位置する第１の誘電体層、及び前記第１の誘電体層を経て該第１の誘電体層の上面から前記基板中の前記ＭＯＳトランジスタの拡散領域まで延在している第１のコンタクトを含む、ステップと、
前記第１の誘電体層の上面上及び前記第１のコンタクト上にＯ_２障壁を形成するように選択される材料を含むローカルインターコネクト（ＬＩ）層を堆積するステップと、
前記ＬＩ層上にフェロスタックを堆積するステップであって、前記フェロスタックは、前記ＬＩ層に電気的に結合される底部電極、頂部電極、及び前記底部電極と前記頂部電極との間にある強誘電体層を含む、ステップと、
前記ＬＩ層上にＬＩマスクを形成し、前記ＬＩ層をエッチングすることにより、前記底部電極下の前記Ｏ_２障壁および前記第１の誘電体層上のＬＩを同時に形成するステップと、
前記フェロスタックをパターニングして強誘電体キャパシタを形成するステップであって、前記底部電極は前記Ｏ_２障壁を経て前記ＭＯＳトランジスタの前記拡散領域に電気的に結合される、ステップと
を含む、方法。

【請求項2】

前記強誘電体キャパシタと前記ＬＩを封入層で封入するステップをさらに含む、請求項１に記載の方法。

【請求項3】

前記封入層は、前記強誘電体キャパシタ及び前記ＬＩ上に堆積された酸化アルミニウム（Ａｌ_２Ｏ_３）からなる水素（Ｈ_２）障壁を含む多数の層を含む、請求項２に記載の方法。

【請求項4】

前記封入層は、前記Ｈ_２障壁上の窒化ケイ素からなる窒化物層をさらに含む、請求項３に記載の方法。

【請求項5】

基板の表面上にゲートレベルを形成するステップであって、前記ゲートレベルは金属酸化膜半導体（ＭＯＳ）トランジスタのゲートスタック、及び前記ＭＯＳトランジスタ上に位置する第１の誘電体層を含む、ステップと、
前記ゲートレベルの表面上に、ドープされていないキャップ酸化（ＮＣＡＰＯＸ）層を堆積する、ステップと、
デュアルダマシンプロセスを用いて、前記ＮＣＡＰＯＸ層および前記第１の誘電体層をマスクし、エッチングすることにより、ローカルインターコネクト（ＬＩ）用のトレンチ及びＬＩコンタクト用の開口を形成して充填するステップであって、前記ＬＩコンタクトは前記第１の誘電体層を経て前記基板中の前記ＭＯＳトランジスタの拡散領域まで延在し、前記ＬＩコンタクトの上層部分は、前記ＬＩと物理的にも電気的にも結合しておらず、前記ＬＩの一部として機能しないとする、ステップと、
頂部電極と底部電極との間に強誘電体層を含む強誘電体キャパシタを形成するステップであって、前記底部電極は、前記ＬＩコンタクト上に位置し、前記ＬＩコンタクトを経て前記ＭＯＳトランジスタの前記拡散領域に電気的に結合される、ステップと
を含む、方法。

【請求項6】

前記強誘電体キャパシタ及び前記ＬＩを封入層で封入するステップをさらに含む、請求項５に記載の方法。

【請求項7】

前記封入層は、前記強誘電体キャパシタ及び前記ＬＩ上に堆積された酸化アルミニウム（Ａｌ_２Ｏ_３）からなる水素（Ｈ_２）障壁を含む多数の層を含む、請求項６に記載の方法。

【請求項8】

前記封入層は、前記Ｈ_２障壁上の窒化ケイ素からなる窒化物層をさらに含む、請求項７に記載の方法。

【請求項9】

前記強誘電体キャパシタを形成する前に前記ＬＩ上に酸素（Ｏ_２）障壁を形成するステップをさらに含む、請求項５に記載の方法。

【請求項10】

前記ＬＩ用の前記トレンチを形成して充填するステップ及び前記ＬＩの頂部に酸素（Ｏ_２）障壁を形成するために選択された材料の層を堆積するステップを含む、請求項５に記載の方法。

【請求項11】

前記ＬＩ用の前記トレンチ及び前記ＬＩコンタクト用の前記開口を形成して充填するステップは、前記ＬＩ用の前記トレンチ及び前記ＬＩコンタクト用の前記開口をタングステン（Ｗ）で充填するステップを含む、請求項５に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

［関連出願の相互参照］
本出願は、３５Ｕ．Ｓ．Ｃ１１９（ｅ）に基づいて２０１３年６月２７日に出願された米国仮特許出願第６１／８３９，９９７号、２０１３年６月２７日に出願された米国仮特許出願第６１／８４０，１２８号、及び２０１３年６月２８日に出願された米国仮特許出願第６１／８４１，１０４号の優先権の利益を主張しており、その両出願とも引用することにより本明細書に組み込まれるものとする。

【0002】

本開示は、概して、半導体デバイスに関し、特に埋め込み型又は一体形成型強誘電体キャパシタ及び相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを含む強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）、及びその製造方法に関する。

【背景技術】

【0003】

強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）は、典型的には、格子状又はアレイ状の記憶素子又はセルを含んでおり、それぞれの記憶素子又はセルは少なくとも一つの強誘電体キャパシタ及びセルを選択しそこへの読み込み又は書き込みを制御する１つ以上の関連するトランジスタを含む。外部電場がセル中の強誘電体キャパシタの強誘電体材料間に印加されると、その材料中の双極子は外部電場の方向に整列する。外部電場を取り除くと、双極子は分極状態を保持する。データは各々のデータ記憶セルにおいて２つの可能な電気的分極の一つとしてセルに記憶される。例えば、一つのトランジスタと一つのキャパシタとの組み合わせからなる（１Ｔ１Ｃ）セルでは、「１」は負の残留分極を用いて符号化され、「０」は正の残留分極を用いて符号化され得る。

【0004】

Ｆ−ＲＡＭセル中の強誘電体キャパシタは、典型的には、上部電極と下部電極の間にチタン酸ジルコン酸鉛（ＰＺＴ）等の強誘電体材料を含んでいる。セル中のトランジスタは、典型的には、標準の又は基本的な相補型金属酸化膜半導体（ＣＭＯＳ）プロセスフローを用いて製造される金属酸化膜半導体（ＭＯＳ）トランジスタであり、そのプロセスフローは、導電性、半導性及び誘電性の材料を形成しパターニングするプロセスを含む。処理試薬の組成及び濃度と同様に、これらの材料の組成及びそのようなＣＭＯＳプロセスフローでの温度は、得られるＭＯＳトランジスタが適切に機能することを保証するために、各々の作業において厳重に制御される。強誘電体キャパシタを製造するために典型的に用いられる材料及びプロセスは、基本的なＣＭＯＳプロセスフローのそれらとは著しく異なっており、ＭＯＳトランジスタに有害な影響を与える可能性がある。

【0005】

従って、Ｆ−ＲＡＭを製造する従来の方法では、強誘電体キャパシタは、ＭＯＳトランジスタが形成される層の上に位置し、一つ以上の層によってそれらから絶縁される別個の層に形成される。当業者であれば、Ｆ−ＲＡＭを製造する従来の方法は、いくつかの追加のマスク及び処理ステップを必要とし、これら全ては製造時間、コスト、及びワーキングメモリの歩留まりを低下させる欠陥密度を増加させることは理解できるであろう。

【発明の概要】

【発明が解決しようとする課題】

【0006】

本開示の方法により形成される相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ及び埋め込み型強誘電体キャパシタを含む不揮発性メモリセルは、ＣＭＯＳプロセスフローに対する変更を最小限に抑え、強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）の製造コストを減らし、欠陥密度を低下させ、より厳しい設計ルールを可能とする。

【課題を解決するための手段】

【0007】

一実施形態では、本方法は、第１の誘電体層上に、第１のコンタクトを経てＭＯＳトランジスタの拡散領域に電気的に結合される底部電極、頂部電極、及びこれらの電極間に位置する強誘電体層を含む強誘電体キャパシタを形成するステップを含む。第２の誘電体層が強誘電体キャパシタと、第２の誘電体層を経てその上面から強誘電体キャパシタの頂部電極まで延在する第２のコンタクトとの上に位置するように形成される。ローカルインターコネクト（ＬＩ）層が第２の誘電体層の上面上に堆積され第２のコンタクトに電気的に結合される。

【0008】

他の実施形態では、本方法は、基板の表面の上にＭＯＳトランジスタのゲートスタックと、ＭＯＳトランジスタ上に位置する第１の誘電体層と、第１の誘電体層を経てその上面からＭＯＳトランジスタの拡散領域まで延在する第１のコンタクトとを含むゲートレベルを形成するステップを含む。ローカルインターコネクト（ＬＩ）層は第１の誘電体層の上面及び第１のコンタクト上に堆積され、底部電極、頂部電極、及びそれらの間に位置する強誘電体層を含むフェロスタック（ｆｅｒｒｏ ｓｔａｃｋ）がＬＩ層上に堆積され、フェロスタック及びＬＩ層はパターニングされて、強誘電体キャパシタ及びＬＩを形成し、このＬＩを経て底部電極はＭＯＳトランジスタの拡散領域に電気的に結合される。

【0009】

さらに他の実施形態では、ＬＩ及びＬＩコンタクトがデュアルダマシンプロセスを用いて形成され、フェロスタック及び得られる強誘電体キャパシタの全高を低くすることができる。

【0010】

本発明は、以下の詳細な説明、添付図面、及び特許請求の範囲によってより十分に理解することができるであろう。

【図面の簡単な説明】

【0011】

【図1】埋め込み型強誘電体キャパシタ及び金属酸化膜半導体（ＭＯＳ）トランジスタを含む強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）の製造方法の実施形態を示すフローチャートである。

【図2】図２Ａ〜２Ｉは、図１の方法による製造中のＦ−ＲＡＭセルの一部分の断面を示すブロック線図であり、図２Ｊは、図1の方法により製造されたＦ−ＲＡＭセルの一部の断面を示すブロック線図である。

【図3】ローカルインターコネクトの一部分が強誘電体キャパシタの底部電極を形成する、埋め込み型強誘電体キャパシタ及びＭＯＳトランジスタを含むＦ−ＲＡＭの製造方法の他の実施形態を示すフローチャートである。

【図4】図４Ａ〜４Ｈは、図３の方法による製造中のＦ−ＲＡＭの一部分の断面を示すブロック線図であり、図４Ｉは、図３の方法により製造されたＦ−ＲＡＭセルの一部の断面を示すブロック線図である。

【図5】埋め込み型強誘電体キャパシタ及びＭＯＳトランジスタを含むＦ−ＲＡＭをダマシン又はデュアルダマシンプロセスを用いて製造する方法のさらに他の実施形態を示すフローチャートである。

【図6】図６Ａ〜６Ｍは、図５の方法による製造中のＦ−ＲＡＭの一部分の断面を示すブロック線図である。

【図7】図５の方法の代替実施形態により製造された完成形のＦ−ＲＡＭの一部分の断面を示すブロック線図である。

【発明を実施するための形態】

【0012】

埋め込み型又は一体形成型強誘電体キャパシタ及び相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを含む強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）並びにその製造方法の実施形態を、図面を参照して説明する。しかしながら、特定の実施形態はこれらの具体的な詳細を一つ以上欠いても実施することができ、又は、他の既知の方法、材料及び装置と組み合わせて実施することもできる。以下の説明では、本発明の完全な理解を提供するために、具体的な材料、寸法及びプロセスパラメータ等の多数の具体的な詳細について記載する。上記以外の例については、本発明を不必要に不明瞭にすることを避けるため、周知の半導体設計及び製造技術については特に詳細には記載しない。本明細書中における「一実施形態」とは、その実施形態と関連して説明される特定の特徴、構造、材料又は特性が本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書中の様々な箇所に出現する「一実施形態において」とは、必ずしも本発明の同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、材料、又は特性は、一つ以上の実施形態において任意の適切な方法で組み合わせることができる。

【0013】

本明細書で用いられる「上に」、「下に」、「の間に」及び「の上に」という用語は、他の層との関係でのある一つの層の相対的位置を指す。よって、例えば、別の層上に又は下に堆積され又は配置されたある一つの層は、他の層と直接的に接触している場合もあれば、一つ以上の層が介在している場合もある。さらに、層間に堆積され又は配置されたある一つの層は、それらの層と直接的に接触している場合もあれば、一つ以上の層が介在している場合もある。対照的に、第２の層「の上に」ある第１の層はその第２の層と接触している。加えて、基板の絶対方位を考慮することなく膜の堆積、変更及び除去は初期状態の基板に対して相対的に行うとの仮定のもとで、ある一つの層の他の層に関する相対位置が与えられる。

【0014】

ここでは、Ｆ−ＲＡＭを製造するための標準の又は基本的なＣＭＯＳプロセスフローに強誘電体キャパシタを一体化する又は埋め込むための方法の一実施形態を、図１及び図２Ａから図２Ｊまでを参照して詳細に説明する。図１は埋め込み型強誘電体キャパシタ及び金属酸化膜半導体（ＭＯＳ）トランジスタを含む強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）の製造方法の一実施形態を示すフローチャートである。図２Ａから図２Ｉは図１の方法による製造中のＦ−ＲＡＭセルの一部分の断面を示すブロック線図である。図２Ｊは図１の方法により製造された完成形のＦ−ＲＡＭセルの一部分の断面を示すブロック線図である。

【0015】

図１及び図２Ａを参照するに、本方法は、基板２１０の表面２０８の上にゲートレベル２０６を形成した後に、第１のコンタクトプラグ又はコンタクト２０２及び金属間誘電体又は第１の誘電体層２０４の表面を平坦化することから開始し、ゲートレベルは、一つ以上の絶縁構造２１６によって分離された、一つ以上の金属酸化膜半導体（ＭＯＳ）トランジスタ２１４のゲートスタック２１２と、ＭＯＳトランジスタ上に位置する第１の誘電体層と、第１の誘電体層を経てその上面２１８から基板中のＭＯＳトランジスタのソース又はドレイン等の拡散領域２２０まで延在する第１のコンタクトとを含んでいる（ブロック１０２）。

【0016】

ソース及びドレインに加えて、拡散領域２２０は、図示されていないが、チャネル領域を含むことができる。概して、基板２１０、従って、拡散領域２２０は半導体デバイスの製造に適した任意の材料で構成することができる。ある一つの実施形態では、基板２１０はシリコン、ゲルマニウム、シリコン‐ゲルマニウム、又はIII‐Ｖ族の化合物半導体材料を含むことができるが、これらには限定されない単結晶の材料から構成されるバルク基板である。他の実施形態では、基板２１０は頂部エピタキシャル層を有するバルク層を含む。ある特定の実施形態では、バルク層はシリコン、ゲルマニウム、シリコン‐ゲルマニウム、III‐Ｖ族の化合物半導体材料及び石英を含むことができるが、これらには限定されない単結晶の材料から構成され、一方で頂部エピタキシャル層はシリコン、ゲルマニウム、シリコン‐ゲルマニウム、及びIII‐Ｖ族の化合物半導体材料を含むことができるが、これらには限定されない単結晶の層から構成される。頂部エピタキシャル層はシリコン（すなわち、シリコン‐オン‐インシュレータ（ＳＯＩ）半導体基板を形成するためのシリコン）、ゲルマニウム、シリコン‐ゲルマニウム、及びIII‐Ｖ族の化合物半導体材料を含むことができるが、これらには限定されない単結晶の層から構成される。絶縁体層は二酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素を含むことができるが、これらには限定されない材料から構成される。下側のバルク層はシリコン、ゲルマニウム、シリコン‐ゲルマニウム、III‐Ｖ族の化合物半導体材料、及び石英を含むことができるが、これらには限定されない単結晶から構成される。

【0017】

基板２１０、従って、チャネル領域はドーパント不純物原子を含んでもよい。ある特定の実施形態では、チャネル領域はＰ型にドープされ、代替実施形態では、チャネル領域はＮ型にドープされる。基板２１０中のソース及びドレイン拡散領域２２０はチャネル領域とは反対の導電性を有する。例えば、ある一つの実施形態では、基板２１０、従って、チャネル領域はボロン濃度が１×１０^１５〜１×１０^１９atoms/cm³の範囲であるボロンをドープした単結晶シリコンから構成される。ソース及びドレイン拡散領域２２０はＮ型ドーパント濃度が５×１０^１６〜５×１０^１９atoms/cm³の範囲であるリン又はヒ素をドープした領域から構成される。概して、ソース及びドレイン領域２２０は基板２１０中に８０nm〜２００nmの範囲の深さを有する。本開示の代替実施例によれば、ソース及びドレイン拡散領域２２０はＰ型ドープ領域とし、一方で基板２１０及びチャネル領域はＮ型ドープ領域とする。

【0018】

ゲートスタック２１２は基板２１０の表面２０８の上に形成されたゲート酸化物層２２２、ゲート酸化物層の上に形成されたゲート層２２４、及びゲート層を第１の誘電体層２０４から絶縁している一つ以上の側壁スペーサ２２６を含むことができる。加えて、図示されていないが、当業者であれば、ゲート層２２４は概して、その上に位置するローカルインターコネクト（ＬＩ）又は以下でより詳細に説明する第１の金属化（Ｍ１）層等の金属化層に電気的に結合されることは理解できるであろう。

【0019】

第１の誘電体層２０４は、単一の誘電体材料層又は図示の実施形態におけるように多数の誘電体材料層を含むことができる。例えば、ある一つの実施形態では、第１の誘電体層２０４はプラズマ、減圧又は大気ＣＶＤ等の化学気相蒸着（ＣＶＤ）プロセスによって形成又は堆積されるリンケイ酸ガラス（ＰＳＧ）を含む下部又は底部の第１の誘電体層２０４a、及びオルトケイ酸テトラエチル（ＴＥＯＳ）系のプロセスガス又は前駆体を用いる減圧ＣＶＤ(ＬＰＣＶＤ)装置によって堆積される酸化ケイ素を含む上部又は頂部の第１の誘電体層２０４bを含む。

【0020】

第１のコンタクト２０２は、第１の誘電体層２０４をその下に位置する拡散領域２２０が露出するまでエッチングして形成された開口に、典型的には耐熱金属のような導電性材料を充填するコンタクトエッチングを行うことによって形成される。コンタクトエッチングは、標準のフォトリソグラフィー技術及び酸化ケイ素及び／又はＰＳＧをエッチングするための任意の適切なウエット又はドライエッチング化学反応を用いて達成することができる。適切なコンタクトエッチング化学反応は、例えば、フッ化水素酸（ＨＦ）を用いるウエットエッチング、又はＨＦとメタノール又はメチルアルコール（ＣＨ₃ＯＨ）を含む反応性イオンエッチング（ＲＩＥ）のプロセスガスを用いる気相エッチング（ＧＰＥ）を含むことができる。第１の誘電体層２０４に形成されたコンタクト開口部は耐熱性金属によって充填される。耐熱性金属とは、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、及びそれらの窒化物又は合金を含む、周期表の４、５、及び６族の金属元素であり、高温耐性があるものを意味する。耐熱性金属は、例えば、スパッタリング又は蒸発等の物理気相蒸着又はＣＶＤ及び無電解メッキによって堆積することができる。

【0021】

図１のステップ、つまりブロック１０２において示したように、いったん形成されると、第１のコンタクト２０２及び第１の誘電体層２０４の表面は、例えば、化学機械研磨（ＣＭＰ）プロセスを用いて、平坦化される。

【0022】

次に、図１及び図２Ｂを参照するに、後に強誘電体キャパシタが形成されるフェロスタックの層が、第１のコンタクト２０２及び第１の誘電体層２０４の平坦化された表面上に堆積又は形成される（ブロック１０４）。概して、フェロスタックの層は、頂部電極２３０と、下に位置する第１のコンタクト２０２の一つと電気的に接触又は電気的に結合される底部電極２３２との間に位置する、チタン酸ジルコン酸鉛（ＰＺＴ）強誘電体層２２８等の、強誘電体材料からなる層を含む。ある実施形態では、図示されているように、フェロスタックはさらに酸素（Ｏ_２）障壁２３４を含むことができる。Ｏ_２障壁２３４は、約０．０３μｍから約０．１０μｍの厚さを有する窒化チタンアルミニウム（ＴｉＡｌＮ）又は窒化アルミニウムチタン（ＡｌＴｉＮ）の層を含むことができ、ＣＶＤ、原子層堆積（ＡＬＤ）、又は物理気相蒸着（ＰＶＤ）等の任意の適切な堆積法を用いて堆積又は形成される。頂部及び底部電極２３０、２３２は、約０．０５μｍから約０．２０μｍの厚さを有するイリジウム又は酸化イリジウムの一つ以上の層を含むことができ、ＣＶＤ、ＡＬＤ、又はＰＶＤを用いて堆積又は形成される。図示の実施形態では頂部電極２３０は、例えば、ＰＺＴ強誘電体層２２８と接触している酸化イリジウム（ＩｒＯ_２）の下層と、この下層の上に位置するイリジウム（Ｉｒ）の上層とを含む多層の頂部電極である。ＰＺＴ強誘電体層２２８は約０．０４μｍから約０．１０μｍの厚さになるまで、ＣＶＤ、ＡＬＤ、又はＰＶＤを用いて底部電極２３２の上に堆積される。

【0023】

図１及び図２Ｃを参照するに、ハードマスク２３６がフェロスタック層上に形成され、フェロスタック層は、強誘電体キャパシタ２３８を形成するために、パターニングされたハードマスク及び標準のエッチング技術を用いてパターニングされる（ブロック１０６）。ある実施形態では、ハードマスク２３６は多数の層を含むことができ、ハードマスクの材料は水素（Ｈ_２）障壁を形成するために選択され、強誘電体キャパシタ２３８を形成した後にフェロスタック層の上に残される。ハードマスク２３６は、例えば、約０．１５μｍから約０．２０μｍの厚さを有する窒化チタンアルミニウム（ＴｉＡｌＮ）の層を含むことができ、ＰＶＤプロセスを用いて堆積又は形成される。フェロスタック層をエッチングするための適切な化学反応及び技術は標準の金属エッチング化学反応を含むことができる。

【0024】

次に、図１及び図２Ｄを参照するに、Ｈ_２障壁２４０の追加の層が、強誘電体キャパシタ２３８の頂部と側壁の上、及び第１の誘電体層２０４の表面２１８と、任意の露出している第１のコンタクト２０２の上に堆積され、実質的に強誘電体キャパシタを封入する（ブロック１０８）。強誘電体キャパシタ２３８が、例えば、その後の処理の間に導入される水素に曝されると、強誘電体キャパシタの特性がかなり低下することが観測されている。Ｈ_２障壁２４０は単一材料層又は多数の材料層を含むことができる。ある一つの実施形態では、図示するように、Ｈ_２障壁２４０は約１００Åから約３００Åの厚さを有し、ＡＬＤによって堆積される酸化アルミニウム（Ａｌ_２Ｏ_３）の下層又は第１の水素封入層２４０ａと、約０．０２μｍから約０．１０μｍの厚さを有し、ＣＶＤ又はＡＬＤによって堆積される窒化ケイ素（ＳｉＮ）の上層又は第２の水素封入層２４０ｂとを含むことができる。

【0025】

図１及び図２Ｅを参照するに、第１の層間誘電体（ＩＬＤ）層２４２がＨ_２障壁２４０上に堆積又は形成され、ＩＬＤ層は平坦化され、第２の又はフェロコンタクトを強誘電体キャパシタ２３８の頂部電極２３０と、任意の露出した第１のコンタクト２０２に電気的に結合させるために、第２の又はフェロコンタクト用の開口部２４４がＩＬＤ層及びＨ_２障壁を経て、ハードマスク２３６までエッチング形成される（ブロック１１０）。ＩＬＤ層２４２は、二酸化ケイ素（ＳｉＯ_２）のようなドープされていない酸化物、窒化ケイ素（Ｓｉ_ｘＮ_ｙ）、酸窒化ケイ素（Ｓｉ_ｘＯ_ｙＮ_ｚ）等の窒化物、又は、上述した金属間の又は第１の誘電体層２０４の場合と同様に、リンケイ酸ガラス（ＰＳＧ）のような酸化物の一つ以上の層を含むことができる。例えば、ある一つの実施形態では、ＩＬＤ層２４２は、ＴＥＯＳを用いるＬＰＣＶＤによって堆積される、約０．６０μｍから約０．８０μｍの厚さを有するＳｉＯ_２を含むことができる。

【0026】

図１のステップ、つまりブロック１１０に示したように、一度形成されると、ＩＬＤ層２４２の表面は、例えば、ＣＭＰプロセスを用いて平坦化され、第２の又はフェロコンタクト用の開口部２４４が、標準のフォトリソグラフィー及びコンタクトエッチング技術を用いて、ＩＬＤ層及びＨ_２障壁２４０を経てエッチング形成される。ＳｉＯ_２のＩＬＤ層２４２にとって適切なコンタクトエッチング技術は、パターニングされたフォトレジスト層を形成するステップと、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）、オクタフルオロシクロブタン（Ｃ_４Ｆ_８）又はＦｒｅｏｎ（登録商標）３１８、及び、任意で窒素（Ｎ_２）を含んでいるエッチング化学反応でＩＬＤ層をエッチングするステップを含むことができる。

【0027】

次に、図１及び図２Ｆを参照するに、フェロコンタクト用の開口部２４４は、第２の又はフェロコンタクト２４６を形成するために充填され、ローカルインターコネクト（ＬＩ）層が、フェロコンタクト及びＩＬＤ層２４２の表面上にＬＩ２４８を形成するために堆積され、マスクされ、そしてエッチングされる（ブロック１１２）。上述した第１のコンタクト２０２の場合と同様に、フェロコンタクト２４６は、スパッタリング、蒸発、又はＣＶＤ等の物理気相蒸着によって、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、及びそれらの窒化物又は合金等の、耐熱性金属でコンタクト開口部を充填することによって形成される。第１のコンタクト開口部を充填した後、コンタクトは、例えば、ＣＭＰプロセスを用いて平坦化される。ＬＩ２４８は、ＣＶＤ、ＡＬＤ、又はＰＶＤを用いてフェロコンタクト及びＩＬＤ層２４２上に形成された約８５０Åから約１１５０Åの厚さを有するチタン（Ｔｉ）又は窒化チタン（ＴｉＮ）の一つ以上の層を含むＬＩ層を堆積し、標準のフォトリソグラフィー及びエッチング技術を用いてＬＩ層をパターニングすることによって形成される。例えば、Ｔｉ／ＴｉＮのＬＩ層は、六フッ化硫黄（ＳＦ_６）、三フッ化窒素（ＮＦ_３）、又はテトラフルオロメタン（ＣＦ_４）等のフッ素系ガスと、塩素（Ｃｌ_２）又は三塩化ホウ素（ＢＣｌ_３）等の塩素系ガスと、随意、スパッタリングによるエッチング速度を増加させるアルゴンガスを混合したものを用いてドライエッチングすることができる。

【0028】

図１及び図２Ｇを参照するに、ＬＩ２４８は、その後のプロセスステップにおいてＬＩを絶縁し保護するために、ローカルインターコネクト窒化物層（ＬＩＮＩＴ２５０）によって覆われ、又は封入される。ＬＩＮＩＴ２５０は約８５０Åの厚さにまでＣＶＤ又はＡＬＤによって堆積される窒化ケイ素（ＳｉＮ）の層を含むことができる。

【0029】

次に、図１及び図２Ｈを参照するに、第２のＩＬＤ層２５２がＬＩＮＩＴ２５０上に堆積又は形成され、平坦化され、第３の又はＬＩコンタクト（ＬＩＣＯＮ２５４）用の開口部が、ＬＩコンタクトを強誘電体キャパシタ２３８の頂部電極２３０と、任意の露出したフェロコンタクト２４６に電気的に結合させるために第２のＩＬＤ層及びＬＩＮＩＴを経てＬＩ２４８までエッチング形成される。上述した第１のＩＬＤ層２４２の場合と同様に、第２のＩＬＤ層２５２はＣＶＤ又はＬＰＣＶＤによって約０．３５μｍから約０．３８μｍの厚さにまで堆積された、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、又はＰＳＧの一つ以上の層を含むことができる。上述した第１のコンタクト２０２及びフェロコンタクト２４６の場合と同様に、ローカルインターコネクトコンタクト又はＬＩＣＯＮ２５４は、スパッタリング、蒸発、ＣＶＤ、又は無電解メッキによって、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、及びそれらの窒化物又は合金でコンタクト開口部を充填することによって形成される。コンタクト開口部を充填した後にコンタクトは、例えば、ＣＭＰプロセスを用いて平坦化される。

【0030】

図１及び図２Ｉを参照するに、金属層が第２のＩＬＤ層２５２及びＬＩＣＯＮ２５４上に堆積され、マスクされ、エッチングされて、第１の金属化（Ｍ１）層２５６を形成する（ブロック１１８）。概して、金属層はアルミニウム、銅、又はそれらの合金又は混合物を含んでおり、スパッタリング、蒸発、又は無電解メッキ等のＰＶＤによって約１０００Åから約５０００Åの厚さにまで堆積される。金属層は、例えば、高密度プラズマ（ＨＤＰ）エッチング、及び腐食欠陥を防ぐ種々の金属化後のエッチング洗浄プロセスを含む標準のフォトリソグラフィー及び金属エッチング技術を用いてＭ１層２５６を形成するようにパターニングされる。

【0031】

次に、第３のＩＬＤ層２５８がＭ１層２５６上に形成され、マスクされ、エッチングされ、そして第３のＩＬＤ層に形成された開口部は、実質的に完成したＦ−ＲＡＭセルにおける第４の又はＭ１層コンタクト２６０を形成するために充填される（ブロック１２０）。図２Ｊは図１に示す方法により製造された完成形のＦ−ＲＡＭセルの一部分の断面を示しているブロック線図である。上述した第１の及び第２のＩＬＤ層２４２、２５２の場合と同様に、第３のＩＬＤ層２５８は二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、又はＰＳＧの一つ以上の層を含むことができ、ＣＶＤ又はＬＰＣＶＤによって約０．５μｍから約０．７８μｍの厚さになるまで堆積される。コンタクト開口部は標準のコンタクト又は酸化物エッチングを用いて形成され、第４の又はＭ１層コンタクト２６０はコンタクト開口部をスパッタリング、蒸発、ＣＶＤ、又は無電解メッキによって、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、及びそれらの窒化物又は合金で充填することによって形成される。コンタクト開口部を充填した後に、コンタクトは、例えば、ＣＭＰプロセスを用いて平坦化される。

【0032】

当業者であれば、上述した埋め込み型又は一体形成型強誘電体キャパシタ及びＣＭＯＳトランジスタを含むＦ−ＲＡＭセルを製造又は作製する方法の実施形態は、標準の相補型金属酸化膜半導体（ＣＭＯＳ）プロセスフローに対する変更を有利に最小限に抑え、それは単に２つの追加のマスクステップを加えるだけであり、これにより、強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）の製造コストを減らすことができることを理解するであろう。

【0033】

埋め込み型強誘電体キャパシタ及びＭＯＳトランジスタを含むＦ−ＲＡＭの製造方法のもう一つの実施形態を、図３及び図４Ａから図４Ｉを参照して詳細に説明するが、このＦ−ＲＡＭでは、ローカルインターコネクトの一部分が強誘電体キャパシタの底部電極を形成する。

【0034】

図３及び図４Ａを参照するに、この方法は、基板４０６の表面４０４の上に形成されたゲートレベルの平坦化した表面上にローカルインターコネクト（ＬＩ）層４０２を堆積することから開始する（ブロック３０２）。図２Ａの実施形態の場合と同様に、ゲートレベルは、一つ以上の絶縁構造４１４によって分離された一つ以上の金属酸化膜半導体（ＭＯＳ）トランジスタ４１２のゲートスタック４１０と、第１の誘電体層を経てＭＯＳトランジスタのソース又はドレイン等の拡散領域４１８まで延在する一つ以上の第１のコンタクトプラグ又はコンタクト４１６を有する金属間誘電体又は第１の誘電体層４０８とを含む。

【0035】

第１の誘電体層４０８は図示の実施形態におけるような単一の誘電体材料層又は多数の誘電体材料層を含むことができる。例えば、ある一つの実施形態では、第１の誘電体層４０８はＣＶＤプロセスによって形成又は堆積されるＰＳＧを含む下層の又は底部の第１の誘電体層４０８ａ、及びＴＥＯＳ系のプロセスガス又は前駆体を用いてＬＰＣＶＤ装置によって堆積される酸化ケイ素を含む上層の又は頂部の第１の誘電体層４０８ｂを含む。

【0036】

ＬＩ層４０２はＣＶＤ、ＡＬＤ、又はＰＶＤを用いて第１のコンタクト４１６及び第１の誘電体層４０８上に形成される約８００Åから約１２００Åの厚さを有するチタン（Ｔｉ）又は窒化チタン（ＴｉＮ）の一つ以上の層を含むことができる。

【0037】

次に、図３及び図４Ｂを参照するに、フェロスタック層がＬＩ層４０２上に堆積又は形成される（ブロック３０４）。フェロスタック層はＰＺＴ強誘電体層４２０を含み、ＰＺＴ強誘電体層４２０は、頂部電極４２２と、下に位置する第１のコンタクト４１６の一つにＬＩ層４０２を介して電気的に接触又は電気的に結合される底部電極４２４との間に位置する。ある実施形態では、図示するように、底部電極４２４はＬＩ層４０２の一部分を含むか、又はＬＩ層４０２の一部分からなる。ＰＺＴ強誘電体層４２０、頂部電極４２２、及び底部電極４２４の材料及び厚さは図２Ｂにつき上述したものと実質的に同じとすることができる。

【0038】

図示されていないが、一実施形態では任意に、フェロスタックはＰＺＴ強誘電体層４２０を堆積する前にＬＩ層４０２上に形成されるＯ_２障壁といった別個の層をさらに含むことができ、又は、図示の実施形態に示すように、ＬＩ層はＯ_２障壁を形成するように選択される材料を含むことができる。

【0039】

図３及び図４Ｃを参照するに、ハードマスク４２６が標準のフォトリソグラフィー及びエッチング技術を用いてフェロスタック層上に形成され、フェロスタック層はハードマスクを用いてエッチングされ、ＬＩ層４０２の上でエッチングは終了する（ブロック３０６）。

【0040】

次に、図３及び図４Ｄを参照するに、この図では図示されていないが、ＬＩマスクがＬＩ層４０２上に形成され、ＬＩ層はエッチングされて、強誘電体キャパシタ下の酸素（Ｏ_２）障壁４２９及び第１の誘電体層４０８上のＬＩ４３０を形成する（ブロック３０８）

【0041】

図３及び図４Ｅを参照するに、Ｈ_２障壁４３２が強誘電体キャパシタ４３８の頂部及び側壁上と、第１の誘電体層４０８、及び任意の露出したＬＩ４３０上の表面に堆積され、実質的には強誘電体層及びＬＩを封入する（ブロック３１０）。Ｈ_２障壁４３２は、単一の材料層又は下層の又は第１の水素封入層４３２ａ及び上層の又は第２の水素封入層４３２ｂを含む多数の材料層を含むことができる。水素封入層の材料、厚さ、堆積方法は図２Ｄにつき上述したものと実質的に同じである。

【0042】

次に、図３及び図４Ｆを参照するに、第１のＩＬＤ層４３４がＨ_２障壁４３２上に堆積又は形成され、第１のＩＬＤ層は平坦化され、第２の又はフェロコンタクト用の開口部４３６がＩＬＤ層及び水素障壁を経てエッチング形成され、フェロコンタクトは、強誘電体キャパシタ４２８の頂部電極４２２と、ＭＯＳトランジスタの拡散領域（この図には示されていない）へのコンタクト４１６と、強誘電体キャパシタによって覆われていない一つ以上のＬＩ４３０の一部分とに電気的に結合する（ブロック３１２）。第１のＩＬＤ層４３４及び水素障壁４３２の材料、厚さ、堆積及びエッチング方法は図２Ｅにつき上述したものと実質的に同じである。

【0043】

図３及び図４Ｇを参照するに、フェロコンタクト開口部４３６は、第２の又はフェロコンタクト４３８を形成するように充填される（ブロック３１４）。フェロコンタクト４３８の材料及びフェロコンタクト開口部４３６を充填する方法は図２Ｆにつき上述したものと実質的に同じである。

【0044】

次に、図３及び図４Ｈを参照するに、金属層が第１のＩＬＤ層４３４上に堆積され、マスクされ、エッチングされて、第１の金属化（Ｍ１）層４４０を形成する（ブロック３１６）。第１の金属層の材料、厚さ、及び第１の金属層を堆積しエッチングしＭ１層４４０を形成する方法は図２Ｉにつき上述したものと実質的に同じである。

【0045】

第２のＩＬＤ層４４２がＭ１層４４０上に堆積され、マスクされ、エッチングされ、第２のＩＬＤ層に形成された開口部が充填されて、実質的に完成形のＦ−ＲＡＭセルにおける第３の又はＭ１層コンタクト４４４を形成する（ブロック３１８）。図４Ｉは図３の方法により製造された完成形のＦ−ＲＡＭセルの一部分の断面を示すブロック線図である。第３の又はＭ１層コンタクト４４４を形成するステップだけではなく、第２のＩＬＤ層の材料及び厚さは図２Ｊにつき上述したものと実質的に同じである。とくに、第１の誘電体層と同様に、第２のＩＬＤ層４４２は、ＴＥＯＳ系のプロセスガス又は前駆体を用いるＬＰＣＶＤ装置によって堆積される一つ以上の層を含むことができ、その層は二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、又はＰＳＧを含む第１の又は下層の第２のＩＬＤ層４４２ａ、及び、酸化ケイ素を含む第２の又は上層の第２のＩＬＤ層４４２ｂを含む。

【0046】

当業者であれば、上述した埋め込み型又は一体形成型強誘電体キャパシタ及びＣＭＯＳトランジスタを含むＦ−ＲＡＭセルを製造又は作製する方法は、標準の相補型金属酸化膜半導体（ＣＭＯＳ）プロセスフローに対する変更を有利に最小限に抑え、それは、強誘電体キャパシタを形成するためにたった一つの追加のマスクステップを追加するに過ぎず、もう一つの変更、すなわちブロック３０８及び図４Ｄにて説明したステップに関連して触れたＬＩマスク、を含むだけであり、それ故に、Ｆ−ＲＡＭの製造コストをさらに減らし、より厳しい設計ルールを可能とすることは理解できるであろう。さらに、強誘電体キャパシタ４２８の下にＬＩ４３０を導入し、ＬＩの一部分を底部電極４２４として利用することで、より厳しい設計ルールが可能となることは当業者であれば理解できるであろう。

【0047】

埋め込み型強誘電体キャパシタ及びＭＯＳトランジスタを含むＦ−ＲＡＭを製造するためのさらにもう一つの実施形態では、ローカルインターコネクト（ＬＩ）及びＬＩコンタクトをダマシン又はデュアルダマシンプロセスを用いて形成する。図５及び図６Ａから図６Ｍを参照して、この方法の一実施形態を詳細に説明する。

【0048】

図５及び図６Ａを参照するに、この方法は、基板６０６の表面６０４の上に形成されたゲートレベル６０３の表面上に、ドープされていないキャップ酸化物（ＮＣＡＰＯＸ）層６０２を堆積することから開始する（ブロック５０２）。上述した図２Ａ及び図４Ａの実施形態の場合と同様に、ゲートレベル６０３は一つ以上の絶縁構造６１４によって分離された一つ以上のＭＯＳトランジスタ６１２のゲートスタック６１０と、ＭＯＳトランジスタのソース又はドレイン等の、一つ以上の拡散領域６１８を有する金属間誘電体又は第１の誘電体層６０８を含む。

【0049】

第１の誘電体層６０８は、ＣＶＤプロセスによって形成又は堆積されるＰＳＧ等の、単一の誘電体材料層又は多数の誘電体材料層を含むことができる。ＮＣＡＰＯＸ層６０２はＣＶＤ又はＡＬＤによって約１８００から約２２００の厚さに堆積することができる。

【0050】

次に、図５を参照するに、ＮＣＡＰＯＸ層６０２及び第１の誘電体層６０８はマスクされ、エッチングされ、デュアルダマシンプロセスを用いてローカルインターコネクト（ＬＩ）コンタクト（ＬＩＣＯＮ）用の開口部を形成する（ブロック５０４）。デュアルダマシンプロセスとは、マルチレベルの構造を形成するための反復プロセスを指し、そこでは、例えば、第１のマスクを形成するステップ、ＮＣＡＰＯＸ層６０２及び第１の誘電体層６０８を経てＬＩＣＯＮ用の第１の開口部をエッチング形成するステップ、続いて、第２のマスクを形成するステップ、そして、ダマシントレンチとも称される、ＬＩ用の第２の開口部を、ＮＣＡＰＯＸ層を経てエッチング形成するステップといったいくつかのプロセスステップを含んでいる。図６Ｂを参照するに、ＬＩＣＯＮ用の開口部６２０を、図１及び図２Ａにつき上述のように、標準のフォトリソグラフィー技術及び酸化ケイ素及び／又はＰＳＧをエッチングするための任意の適切なウエット又はドライエッチング化学反応を用いてＮＣＡＰＯＸ層６０２及び第１の誘電体層６０８を経てエッチング形成することができる。

【0051】

図６Ｃを参照するに、より大きな開口部を有する第２のパターニングされたマスクを次に形成し、それから次に、ＮＣＡＰＯＸ層６０２の材料を選択的にエッチングする第２のエッチングを行って、ＬＩ用の第２の開口部又はダマシントレンチ６２２を、ＮＣＡＰＯＸ層を経てエッチング形成する（ブロック５０６）。

【0052】

図５及び図６Ｄを参照するに、ＬＩＣＯＮ用の開口部６２０及びダマシントレンチ６２２は充填されて、多くの第１の又はＬＩＣＯＮ６２４及びＬＩ６２６を形成する（ブロック５０８）。ＬＩＣＯＮ６２４の上層部分はＬＩ６２６と同じ材料から形成され、ＬＩ部分と同じ寸法を有する場合がある一方で、ＬＩＣＯＮのこれらの上層部分はＬＩと物理的にも電気的にも結合しておらず、ＬＩの一部として機能しないことは理解できるであろう。むしろ、これらのＬＩＣＯＮ６２４はその後に形成される強誘電体キャパシタ下に位置し、強誘電体キャパシタをＭＯＳトランジスタ６１２の拡散領域６１８に結合させる。図２Ａにつき上述した第１のコンタクトの場合と同様に、ＬＩＣＯＮ６２４及びＬＩ６２６は、スパッタリング又は蒸発等の物理気相蒸着、ＣＶＤ、又は無電解メッキによって、チタン（Ｔｉ）、タンタル（Ｔａ），タングステン（Ｗ）、及びそれらの窒化物又は合金等の耐熱性金属でＬＩＣＯＮ用の開口部６２０及びダマシントレンチ６２２を充填することによって形成することができる。ある一つの実施形態では、ＬＩＣＯＮ６２４及びＬＩ６２６はＣＶＤプロセスを用いてタングステンでＬＩＣＯＮ用の開口部６２０及びダマシントレンチ６２２を充填することによって形成される。

【0053】

次に、図５及び図６Ｅを参照するに、フェロスタック層が第１の誘電体層６０８の表面及びＬＩ６２６上に堆積、又は形成される（ブロック５１０）。フェロスタック層は、ＬＩ６２６及びその下に位置するＬＩＣＯＮ６２４を経てＭＯＳトランジスタ６１２の拡散領域６１８に電気的に接触又は電気的に結合される底部電極６２８と、底部電極の上に形成されるＰＺＴ強誘電体層６３０と、ＰＺＴ強誘電体層の上に形成される単層又は多層の頂部電極６３２とを含む。フェロスタックは底部電極６２８を堆積する前に形成又は堆積されるＯ_２障壁６３４をさらに含むことができる。Ｏ_２障壁６３４はＬＩ６２６上に又はその頂部に形成される材料層とは別個の層である。ＬＩ６２６の材料はタングステン（Ｗ）であり、概して、図４Ｂにつき上述したものと実質的に同じ寸法又は厚さとすることができる。底部電極６２８、ＰＺＴ強誘電体層６３０、頂部電極６３２、及びＯ_２障壁６３４の材料及び厚さは図４Ｂにつき上述したものと実質的に同じとすることができる。

【0054】

図５及び図６Ｆを参照するに、ハードマスク６３６がフェロスタック層上に形成され、フェロスタック層は、図４Ｃにつき上述したもの等の、ハードマスク及び標準のエッチング技術を用いてエッチングされてＯ_２障壁６３４の上でエッチングは終了する（ブロック５１２）。

【0055】

次に、図５及び図６Ｇを参照するに、フォトレジストマスク６３８がＯ_２障壁６３４上に形成され、Ｏ_２障壁はエッチングされて、図６Ｈに図示するように、Ｏ_２障壁を含む強誘電体キャパシタ６４０及びＬＩ６２６を形成する（ブロック５１４）。

【0056】

図５及び図６Ｉを参照するに、Ｈ_２障壁６４２が強誘電体キャパシタ６４０の頂部及び側壁上と、第１の誘電体層６０８の表面上と、ＬＩ６２６の上に形成されたＯ_２障壁の上に堆積され、実質的には強誘電体キャパシタ及びＬＩを封入する（ブロック５１６）。Ｈ_２障壁６４２は下層の又は第１の水素封入層６４２ａ及び上層の又は第２の水素封入層６４２ｂを含む単一材料の層又は多数材料の層を含むことができる。水素封入層の材料、厚さ、及び堆積方法は図２Ｄ及び図４Ｅにつき上述したものと実質的に同じである。

【0057】

次に、図５及び図６Ｊを参照するに、第１のＩＬＤ層６４４がＨ_２障壁６４２上に堆積又は形成される（ブロック５１８）。第１のＩＬＤ層６４４及びＨ_２障壁６４２の材料、厚さ、堆積及びエッチング方法は図２Ｅ及び図４Ｆにつき上述したものと実質的に同じである。

【0058】

図５及び図６Ｋを参照するに、第１のＩＬＤ層６４４は平坦化され、第２の又はフェロコンタクト用の開口部６４６が、フェロコンタクトを強誘電体キャパシタ６４０の頂部電極６３２及び強誘電体キャパシタによって覆われていない一つ以上のＬＩ６２６の一部分に電気的に結合させるために第１のＩＬＤ層及びＨ_２障壁を経てエッチング形成される。第１のＩＬＤ層６４４及びＨ_２障壁６４２をエッチングする方法は図２Ｅ及び図４Ｆにつき上述したものと実質的に同じである。

【0059】

次に、図５及び図６Ｌを参照するに、フェロコンタクト開口部６４６は充填されて、第２の又はフェロコンタクト６４８を形成する（ブロック５２０）。フェロコンタクト６４８の材料及びフェロコンタクト６４６を充填する方法は、図２Ｆ及び図４Ｇにつき上述したものと実質的に同じである。

【0060】

次に、図５及び図６Ｍを参照するに、金属層が第１のＩＬＤ層６４４上に堆積され、マスクされ、エッチングされて、第１の金属化（Ｍ１）層６５０を形成する（ブロック５２２）。Ｍ１層６５０を形成するための材料、厚さ、及び第１の金属層を堆積し、エッチングする方法は、図２Ｉ及び図４Ｈにつき上述したものと実質的に同じである。

【0061】

第２のＩＬＤ層６５２がＭ１層６５０上に堆積され、マスクされ、エッチングされ、第２のＩＬＤ層に形成された開口部が充填されて、実質的に完成形であるＦ−ＲＡＭセルにおける第３の又はＭ１層コンタクト６５４を形成することができる（ブロック５２４）。図６Ｍは図５の方法により製造された完成形のＦ−ＲＡＭセルの一部分の断面を示すブロック線図である。第３の又はＭ１層コンタクト６５４を形成するステップだけではなく、第２のＩＬＤ層の材料、厚さは図２Ｊ及び図４Ｉにつき上述したものと実質的に同じである。特に、第２のＩＬＤ層６５２は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、又はＰＳＧを含む第１の又は下部の第２のＩＬＤ層６５２ａ、及び、酸化ケイ素を含む第２の又は上部の第２のＩＬＤ層６５２ｂを含む一つ以上の層を含むことができ、ＴＥＯＳ系のプロセスガス又は前駆体を用いるＬＰＣＶＤ装置によって堆積されることに留意されたい。

【0062】

当業者であれば、埋め込み型又は一体形成型強誘電体キャパシタ及びＣＭＯＳトランジスタを含むＦ−ＲＡＭセルを上述したデュアルダマシンプロセスを用いて製造又は作製する方法によれば、標準のＣＭＯＳプロセスフローに対する変更を有利に最小限に抑え、その結果、Ｆ−ＲＡＭ製造コストをさらに低減し、より厳しい設計ルールを可能とすることは理解できるであろう。さらに、ＮＣＡＰＯＸ層６０２の表面下にＬＩ６２６を導入することで、より厳しい設計ルールが可能となることが理解できるであろう。

【0063】

図７は、図５の方法の代替実施形態により製造された完成形のＦ−ＲＡＭの一部分の断面を示すブロック線図である。図７を参照するに、この実施形態では、ブロック５１４のステップ及び図６Ｇにつき説明したＯ_２障壁６３４上にフォトレジストマスクを形成するステップが省略され、Ｈ_２障壁６４２を形成するステップの前にＯ_２障壁はエッチングされるか、又はＬＩ６２６から除去される。

【0064】

このように、埋め込み型又は一体形成型Ｆ−ＲＡＭキャパシタ及びＣＭＯＳトランジスタを含む強誘電体ランダムアクセスメモリ及びその製造方法の実施形態について説明した。本開示は特定の例示的な実施形態につき説明してきたが、本開示のより広い精神及び範囲から逸脱することなくこれらの実施形態に対して様々な修正及び変更ができることは明らかである。従って、明細書及び図面は厳密な意味としてではなくむしろ例示的なものとしてみなされるべきである。

【0065】

本開示の要約は、３７ＣＦＲの第１．７２（ｂ）章に則って提供され、そこでは、読者が公開技術の一つ以上の実施例の本質を迅速に確かめることを可能とする要約を要求する。本開示の要約は、請求項の範囲又は意味を解釈又は限定するために用いられないであろうことは理解の上で提出される。加えて、前述の詳細な説明おいては、本開示を簡素化する目的で、様々な特徴が一つの実施例に寄せ集められていることは見て取ることができるであろう。本開示方法は、請求項に係る実施形態は各々の請求項で明白に列挙されている以上の特徴を必要とするという意図を反映しているとして解釈されてはならない。むしろ、後述する請求項が反映するように、発明の主題はある一つの開示された実施例の全ての特徴よりも少ない特徴にある。よって、後述する請求項は、この結果、詳細な説明に組み込まれており、各々の請求項は独立した実施例としてそれ自体に基づいている。

【0066】

ある一つの実施形態又は一実施形態についての言及は実施形態と関連して説明された特定の特徴、構造、又は特性が回路又は方法の少なくとも１つの実施形態に含まれることを意味する。本願明細書中の様々な箇所に一実施形態との文言が表れていたとしても、必ずしもすべてが本願発明の同じ実施形態について言及しているとは限らない。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図2H】

【図2I】

【図2J】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図4F】

【図4G】

【図4H】

【図4I】

【図5】

【図6A】

【図6B】

【図6C】

【図6D】

【図6E】

【図6F】

【図6G】

【図6H】

【図6I】

【図6J】

【図6K】

【図6L】

【図6M】

【図7】