特許 6563593 回路パッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6563593

(24)【登録日】2019年8月2日

(45)【発行日】2019年8月21日

(54)【発明の名称】回路パッケージ

(51)【国際特許分類】

   H01L 21/56 20060101AFI20190808BHJP

   H01L 23/29 20060101ALI20190808BHJP

   H01L 23/31 20060101ALI20190808BHJP

   B41J 2/16 20060101ALI20190808BHJP

   B41J 2/01 20060101ALI20190808BHJP

【ＦＩ】

   H01L21/56 R

   H01L23/30 B

   B41J2/16 513

   B41J2/01 501

【請求項の数】15

【全頁数】15

(21)【出願番号】特願2018-515769(P2018-515769)

(86)(22)【出願日】2015年11月16日

(65)【公表番号】特表2018-531507(P2018-531507A)

(43)【公表日】2018年10月25日

(86)【国際出願番号】US2015060841

(87)【国際公開番号】WO2017086913

(87)【国際公開日】20170526

【審査請求日】2018年3月26日

(73)【特許権者】

【識別番号】511076424

【氏名又は名称】ヒューレット−パッカード デベロップメント カンパニー エル．ピー．

【氏名又は名称原語表記】Ｈｅｗｌｅｔｔ‐Ｐａｃｋａｒｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏｍｐａｎｙ， Ｌ．Ｐ．

(74)【代理人】

【識別番号】100087642

【弁理士】

【氏名又は名称】古谷 聡

(74)【代理人】

【識別番号】100082946

【弁理士】

【氏名又は名称】大西 昭広

(74)【代理人】

【識別番号】100121061

【弁理士】

【氏名又は名称】西山 清春

(74)【代理人】

【識別番号】100195693

【弁理士】

【氏名又は名称】細井 玲

(72)【発明者】

【氏名】チェン，チエン−ファー

(72)【発明者】

【氏名】カンビー，マイケル，ダブリュー

(72)【発明者】

【氏名】ファーラー，ステファン

【審査官】 小池 英敏

(56)【参考文献】

【文献】 特開２０１１−２４３８０１（ＪＰ，Ａ）

【文献】 国際公開第２００７／０８３３５２（ＷＯ，Ａ１）

【文献】 特開２０１０−１７９５０７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／５６

Ｂ４１Ｊ ２／１６

Ｈ０１Ｌ ２３／２９

Ｈ０１Ｌ ２３／３１

(57)【特許請求の範囲】

【請求項1】

回路を成形する方法であって、
キャビティの上に第１のエポキシモールドコンパウンド（ＥＭＣ）を堆積し、
前記第１のＥＭＣをゲル化する際に、前記第１のＥＭＣの上に第２のＥＭＣを堆積し、
前記第１及び第２のエポキシモールドコンパウンドの少なくとも一方の中に回路を置くことを含む、方法。

【請求項2】

前記回路および前記第１及び第２のエポキシモールドコンパウンドを圧縮および冷却することを更に含む、請求項１に記載の方法。

【請求項3】

前記第２のエポキシモールドコンパウンドが、前記第１のエポキシモールドコンパウンドより高い熱膨張率を有する、請求項１又は２に記載の方法。

【請求項4】

前記第１のＥＭＣが、前記第１のＥＭＣの堆積より前に、加熱される、請求項１〜３の何れか１項に記載の方法。

【請求項5】

前記第１のＥＭＣが、前記第２のＥＭＣより高い重量パーセントの充填剤を有する、請求項１〜４の何れか１項に記載の方法。

【請求項6】

前記第１のＥＭＣをゲル化する時間期間が、５秒〜６０秒である、請求項１〜５の何れか１項に記載の方法。

【請求項7】

前記第１のエポキシモールドコンパウンドの層の上に、前記第２のエポキシモールドコンパウンドの層を堆積することを更に含み、前記第２のエポキシモールドコンパウンドの層は、前記第１のエポキシモールドコンパウンドの層より薄い、請求項１〜６の何れか１項に記載の方法。

【請求項8】

前記第１及び第２のＥＭＣの複数の層を堆積することを更に含む、請求項１〜６の何れか１項に記載の方法。

【請求項9】

回路パッケージであって、
パッケージングと、
前記パッケージング中の回路デバイスとを含み、
前記パッケージングが、第１のＣＴＥを有する第１のＥＭＣと、前記第１のＣＴＥより高い第２のＣＴＥを有する第２のＥＭＣとを含み、前記第１のＥＭＣがゲル化することを可能にされた後に、前記第２のＥＭＣが前記第１のＥＭＣ上へ与えられ、
前記第２のＥＭＣが前記回路デバイスに隣接して堆積される、回路パッケージ

【請求項10】

回路パッケージであって、
パッケージングと、
前記パッケージング中の回路デバイスとを含み、
前記パッケージングが、第１のＣＴＥを有する第１のＥＭＣと、前記第１のＣＴＥより高い第２のＣＴＥを有する第２のＥＭＣとを含み、前記第１のＥＭＣがゲル化することを可能にされた後に、前記第２のＥＭＣが前記第１のＥＭＣ上へ与えられ、
前記回路デバイスが流体チャネルを含み、前記パッケージングが前記流体チャネルに開口している流体穴部を含む、回路パッケージ。

【請求項11】

回路パッケージであって、
パッケージングと、
前記パッケージング中の回路デバイスとを含み、
前記パッケージングが、第１のＣＴＥを有する第１のＥＭＣと、前記第１のＣＴＥより高い第２のＣＴＥを有する第２のＥＭＣとを含み、前記第１のＥＭＣがゲル化することを可能にされた後に、前記第２のＥＭＣが前記第１のＥＭＣ上へ与えられ、
前記回路デバイスは、前記回路デバイスの後部分が前記第１のＥＭＣの中へ成形されるように前記第２のＥＭＣを通って延在する、回路パッケージ。

【請求項12】

流体回路パッケージを形成する方法であって、
キャビティの上に第１のエポキシモールドコンパウンド（ＥＭＣ）を堆積し、前記第１のＥＭＣが内部に画定された多数の流体穴部を有し、
前記第１のＥＭＣがゲル化するまで前記第１のＥＭＣを加熱し、
前記第１のＥＭＣの上に第２のＥＭＣを堆積し、
前記第２のＥＭＣの中へ多数の流体回路デバイスを置くことを含み、
前記多数の流体穴部が、前記流体回路デバイスの位置とそろえられている、方法。

【請求項13】

前記流体回路デバイスが、ノズルの多数の行を含む、請求項１２に記載の方法。

【請求項14】

前記流体回路デバイスが、前記流体回路パッケージ中に、流体回路デバイスの多数の行を含むアレイを形成する、請求項１２又は１３に記載の方法。

【請求項15】

前記第１のＥＭＣ中に画定された前記流体穴部が、前記キャビティ内に画定された特徴要素により形成される、請求項１２〜１４の何れか１項に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

集積回路のような回路は、回路を支持および保護するためにエポキシモールドコンパウンド（Epoxy Mold Compound：ＥＭＣ）パッケージにパッケージングされることが多い。多くの場合、ＥＭＣは、エポキシド官能基を含む。

【0002】

添付図面は、本明細書で説明される原理の様々な例を示し、明細書の一部である。図示された例は、例示のためだけに与えられ、特許請求の範囲の範囲を制限しない。

【図面の簡単な説明】

【0003】

【図1】本明細書で説明される原理の一例による、回路パッケージのブロック図である。

【図2】本明細書で説明される原理の一例による、回路パッケージのブロック図である。

【図3】本明細書で説明される原理の一例による、回路パッケージのブロック図である。

【図4】本明細書で説明される原理の一例による、回路パッケージのブロック図である。

【図5】本明細書で説明される原理の一例による、パッケージング及び多数の回路デバイスを含む回路パッケージのブロック図である。

【図6】本明細書で説明される原理の一例による、回路パッケージのブロック図である。

【図7】本明細書で説明される原理の一例による、回路パッケージのブロック図である。

【図8】本明細書で説明される原理の一例による、断面側面図においてパネル形状流体回路パッケージを示すブロック図である。

【図9】本明細書で説明される原理の一例による、上面図においてパネル形状流体回路パッケージを示すブロック図である。

【図10】本明細書で説明される原理の一例による、回路を成形する方法を示す流れ図である。

【図11A】本明細書で説明される原理の一例による、図１０の回路を成形する方法を示すブロック図である。

【図11B】本明細書で説明される原理の一例による、図１０の回路を成形する方法を示すブロック図である。

【図11C】本明細書で説明される原理の一例による、図１０の回路を成形する方法を示すブロック図である。

【図12】本明細書で説明される原理の一例による、流体回路パッケージを形成する方法を示す流れ図である。

【0004】

図面の全体にわたって、同じ参照符号は、類似するが、必ずしも同一でない要素を示す。

【0005】

詳細な説明
上述したように、集積回路のような回路は、エポキシモールドコンパウンド（ＥＭＣ）にパッケージングされ得る。パネルの反りの制御は、ウエハーレベルのファンアウトパッケージング技術（Fan Out Wafer Level Packaging:ＦＯ−ＷＬＰ）の応用形態の課題である。集積回路（ＩＣ）パッケージング産業は、パネルの反りの問題を解決するための複数の技術を実現し、係る技術には数ある中でも、低温モールド（成形）プロセス（〜１３０℃以下で行われるプロセス）、より薄いシリコンダイ、より低い熱膨張率（ＣＴＥ）のエポキシモールドコンパウンド（ＥＭＣ）、冷却中のクランプ留めが含まれる。当該問題はパッケージングの形成中に生じる可能性があり、この場合、回路とＥＭＣの間での異なる熱膨張率（ＣＴＥ）が、ＥＭＣの固形化処理および冷却の際にパッケージングされた回路を反らせる又は曲げる可能性がある。

【0006】

従って、本明細書は、回路を成形する方法を説明し、その方法は、キャビティの上に第１のエポキシモールドコンパウンド（ＥＭＣ）を堆積し、所定の時間期間にわたって第１のＥＭＣをゲル化する際に、第１のＥＭＣの上に第２のＥＭＣを堆積し、第１及び第２のエポキシモールドコンパウンドの少なくとも一方の中に回路を置くことを含む。

【0007】

本明細書は更に、回路パッケージを説明し、その回路パッケージは、パッケージングと、パッケージング中の回路デバイスとを含み、パッケージングが、第１のＣＴＥを有する第１のＥＭＣと、第１のＣＴＥより高い第２のＣＴＥを有する第２のＥＭＣとを含み、第１のＥＭＣが所定の程度までゲル化することを可能にされた後に、第２のＥＭＣが第１のＥＭＣ上へ与えられる。

【0008】

本明細書は更に、流体回路パッケージを形成する方法を説明し、その方法は、キャビティの上に第１のエポキシモールドコンパウンド（ＥＭＣ）を堆積し、第１のＥＭＣが内部に画定された多数の流体穴部を有し、第１のＥＭＣがゲル化するまで第１のＥＭＣを冷却し、第１のＥＭＣの上に第２のＥＭＣを堆積し、第２のＥＭＣの中へ多数の流体回路デバイスを置くことを含み、多数の流体穴部が、流体回路デバイスの位置にそろえられている。

【0009】

本明細書および添付の特許請求の範囲において使用される限り、用語「エポキシモールディングコンパウンド（ＥＭＣ）」は、少なくとも１つのエポキシド官能基を含む何らかの材料として本明細書で広く定義される。一例において、ＥＭＣは自己架橋エポキシである。この例において、ＥＭＣは触媒単独重合によって硬化することができる。別の例において、ＥＭＣは、ポリエポキシドを硬化させるための共反応体を使用するポリエポキシドとすることができる。これら例におけるＥＭＣの硬化は、高い機械的性質、及び高い温度耐性と高い耐薬品性を有する熱硬化性ポリマーを形成する。

【0010】

更に、本明細書および添付の特許請求の範囲において使用される限り、用語「ゲル」は、定常状態にある際に流動性を示さない希釈された架橋系として理解されるべきであることを意味する。また、用語「ゲル」は、物質がゲルになるプロセスも意味することができる。

【0011】

更に、本明細書および添付の特許請求の範囲において使用される限り、用語「多数の」又は類似の言葉は、１から無限大を含む任意の正の数として広く理解されるべきであることを意味する。

【0012】

以下の説明において、説明のために、多くの特定の細部が、本システム及び方法の完全な理解を提供するために記載される。しかしながら、当業者には明らかなように、本装置、本システム及び本方法は、これら特定の細部無しに実施され得る。明細書において「例」または類似の言葉に対する言及は、その例に関連して説明される特定の特徴、構造または特性が説明されたように含まれるが、他の例において含まれないかもしれないことを意味する。

【0013】

さて、図面を参照すると、図１は、本明細書で説明される原理の一例による、回路パッケージ（１）のブロック図である。回路パッケージ（１）は、回路デバイス（３）及びパッケージング（５）を含むことができる。パッケージング（５）は、回路デバイス（３）を支持および保護する働きをする。一例において、追加の回路が、パッケージング（５）の中を通されて、回路デバイス（３）に接続され得る。

【0014】

一例において、パッケージング（５）は、第１のＣＴＥ（熱膨張率）を有する第１のエポキシモールドコンパウンド（ＥＭＣ）（７）、及び第２のＣＴＥを有する第２のＥＭＣ（９）を含む。一例において、第２のＣＴＥは第１のＣＴＥより高い。一例において、第２のＣＴＥは第１のＣＴＥより低い。第２のＥＭＣ（９）は、例えば、回路デバイス（３）を含む回路パッケージ（１）の面の近くの曲がりに影響を及ぼすように、回路デバイス（３）に隣接して与えられ得る。

【0015】

一例において、回路パッケージ（１）は実質的に、パネル形状である。パネル形状の回路パッケージ（１）は、前面（Ｆ）及び後面（Ｂ）を有することができる。回路デバイス（３）及び第２のＥＭＣ（９）の双方は、前面（Ｆ）の近くに延在することができる。図１の図示された例において、第２のＥＭＣ（９）は回路デバイス（３）と同じ平面（Ｘ−Ｙ）に延在し、この場合、平面（Ｘ−Ｙ）は、パネルの前面（Ｆ）および後面（Ｂ）に平行に且つ前面（Ｆ）の近くに延在する。一例において、パッケージ（５）の体積の大部分は、第１のＥＭＣ（７）により形成される。図示された例において、第１のＥＭＣ（７）は、第２のＥＭＣ（９）より下に後面（Ｂ）まで延在する。

【0016】

回路パッケージ（１）は、それがその幅（Ｗ）又は長さより比較的小さい、後面（Ｂ）と前面（Ｆ）との間の厚さ（Ｔ）を有するという意味でパネル形状を有する。一例において、回路パッケージ（１）の厚さ（Ｔ）は、その幅（Ｗ）及び／又は長さ（図１において、長さはページの中へ延びる）の少なくとも１／５、又は少なくとも１／１０とすることができる。図１において、厚さは、Ｚ方向に延びるが、長さと幅（Ｗ）はＸ−Ｙ平面に平行に延びる。

【0017】

回路デバイス（３）は、金属および／またはシリコンのような半導体コンポーネントを含むことができる。回路デバイス（３）は、第１のＥＭＣ（７）より低いＣＴＥを有することができる。一例において、回路デバイス（３）は、温度において約３．１（ppm／℃）を含むことができる。

【0018】

多数の例において、回路パッケージ（１）は、圧縮成形により製造される。多数の例において、パッケージング（５）の回路デバイス（３）を圧縮成形する前に、ＥＭＣ（７、９）は、粒状、粉末、層状および／またはＢステージシートの形態で提供される。例えば、圧縮成形は、モールド（型）内の層、シート又は粒状のＥＭＣ（７、９）を加熱し、回路パッケージ（１）を形成するために多数の回路デバイス（３）及びコンパウンドを圧縮し、冷却する及び／又はパッケージ（１）を冷却することを可能にすることを含むことができる。より詳細に後述されるように、回路パッケージを形成するために使用される方法は、第１のＥＭＣ（７）の層をキャビティ内へ最初に堆積し、第１のＥＭＣ（７）のその層をゲル化することを可能にすることを含むことができる。冷却プロセス中、ＥＭＣは、凝固して、剛性が高い基板を形成することができる。一例において、第１のＥＭＣ（７）の層がゲル化する時間量は、２０秒から６０秒とすることができる。一例において、第１のＥＭＣ（７）の層がゲル化する時間は、５秒から６０秒とすることができる。この時、第１のＥＭＣ（７）の一部は、他よりも早く硬化する可能性があり、第１のＥＭＣ（７）は、第１のＥＭＣ（７）の加熱とＥＭＣ（７）の冷却との間で経過した時間に基づいて、様々な硬化点または凝固点にあることができる。時間内の幾つかの点において、第１のＥＭＣ（７）は、第１のＥＭＣ（７）が半硬質であるように、ゲルを形成することができる。これにより、第２のＥＭＣ（９）が、２つのＥＭＣ（７、９）が混合せずに又は第１（７）と第２のＥＭＣ（９）の均質な混合物が均質な混合物になることを少なくとも防止せずに、第１のＥＭＣ（７）上へ堆積されることを可能にすることができる。更に、第１のＥＭＣ（７）がゲル化することを可能にすることにより、例えば回路デバイス（３）が第２のＥＭＣ（９）を通り抜けて第１のＥＭＣ（７）内へ挿入されることを可能にすることができる。

【0019】

多数の例において、回路デバイス（３）は、導体および／または半導体材料を含むことができる。この例において、回路デバイス（３）の熱膨張率（ＣＴＥ）および第１のＥＭＣ（７）のＣＴＥは、異なるかもしれない。これら異なるＣＴＥの結果、反りは、回路デバイス（３）が第１のＥＭＣ（７）だけにパッケージングされる場合、回路パッケージ（１）の冷却中に生じる可能性がある。

【0020】

本開示に提示された多数の例において、一例において第１のＥＭＣ（７）のＣＴＥより比較的高いＣＴＥを有する第２のＥＭＣ（９）が、前記反り又は曲がりを制御するために回路デバイス（３）に隣接して堆積される。多数の例において、第２のＥＭＣ（９）は、前面（Ｆ）近くの、回路デバイス（３）及び第２のＥＭＣ（９）の双方を組み込むパッケージ（１）の「複合」部分の全体としてのＣＴＥに影響を及ぼすように、所定量（例えば、厚さ、表面）で及び回路デバイス（３）の近くの場所に与えられる。例えば、複合部分のＣＴＥは、複合部分の熱膨張が実質的に第１のＥＭＣ（７）からなることができる反対側の後部分の熱膨張を補償するようにすることができる。

【0021】

多数の例において、回路デバイス（３）が単一のＥＭＣにパッケージングされる場合、結果としての回路パッケージ（１）は、回路デバイス（３）が位置する前面（Ｆ）において凸状であり、反対側の後面（Ｂ）において凹状である形状へと湾曲する可能性がある。係る湾曲に対抗するために、一例において第１のＥＭＣ（７）より高いＣＴＥを有する第２のＥＭＣ（９）の層が、多数の回路デバイス（３）の近くに与えられ得る。第２のＥＭＣ（９）の層を与えることにより、冷却中の複合層の全体としての熱膨張（又は収縮）は、後面（Ｂ）の近くの熱膨張と同様とすることができ、又は逆の形状をなすことができる。それにより、第２のＥＭＣ（９）の層は、後面の近くの変形を補償することができる。第２のＥＭＣ（９）及び第１のＥＭＣ（７）の位置、形状および量は、回路パッケージ（１）の曲がり又は反りを制御するために変化することができる。更に、第２のＥＭＣ（９）及び第１のＥＭＣ（７）のＣＴＥは、回路パッケージ（１）の曲がり又は反りを更に制御するために変化することができる。圧縮成形された回路パッケージのパネルの反りに対する制御を有することにより、特定の設計制約は緩和されることができ、係る設計制約は例えば、回路デバイスの厚さ（対長さ及び幅）、パッケージング内の回路デバイスの数、パッケージングの厚さ、成形温度の設定値、電気再配線（ＲＤＬ）製造プロセスのような圧縮成形の下流を扱う基板、冷却中のパッケージングのクランプ留め、以上である。更に、回路のパッケージの例が後述される。

【0022】

図２は、本明細書で説明される原理の一例による、回路パッケージ（１０１）のブロック図である。回路パッケージ（１０１）は、パネル形状とすることができ、パッケージング（１０５）及び回路デバイス（１０３）を含む。回路パッケージ（１０１）は、第１のＥＭＣ（１０７）の第１の層の上に与えられる第２のＥＭＣ（１０９）の比較的薄い第２の層を含む。一例において、第２のＥＭＣ（１０９）は、第１のＥＭＣ（１０７）より高いＣＴＥを有する。この例において、第２のＥＭＣ（１０９）は、第１のＥＭＣ（１０７）より低い密度または径の充填剤を有することができる。回路デバイス（１０３）は、前面（Ｆ）に又は前面（Ｆ）の近くに延在する。第２のＥＭＣ（１０９）の第２の層は、回路デバイス（１０３）と同じ平面（Ｘ−Ｙ）に延在する。平面（Ｘ−Ｙ）は、回路パッケージ（１０１）の前面（Ｆ）及び後面（Ｂ）に平行に、前面（Ｆ）の近くに延在する。一例において、第１のＥＭＣ（１０７）は、パッケージング（１０５）の大部分を形成し、パッケージング（１０５）の後面（Ｂ）を形成する。

【0023】

第１（１０７）及び第２のＥＭＣ（１０９）のＣＴＥは、コンパウンドの充填剤の重量パーセント（充填剤密度とも呼ばれる）を変更することにより変えることができる。一例において、ＥＭＣ材料のＣＴＥは、充填剤の含有量に反比例する。一例において、充填剤はシリカとすることができる。この明細書の全体にわたって、特定の例が提供されることができ、この場合、特定のＥＭＣが異なるＣＴＥを含むことができる。本明細書は、何らかのＥＭＣを変更するために、特定の充填剤の径、長さ、及び／又は重量を有するＣＴＥ充填剤がＥＭＣに追加され得ることを企図する。別の例において、ＥＭＣの中で異なるＣＴＥは、追加される充填剤または他のコンパウンドの体積百分率に依存することができる。例えば、充填剤の径は、レーザ切除または切断されるパネル部品の特定の表面特性に影響を及ぼすことができる。

【0024】

図２に示された例において、第２のＥＭＣ（１０９）の第２の層は、回路デバイス（１０３）の高さより薄く、その結果、回路デバイス（１０３）の前部分（１１１）が第２のＥＭＣ（１０９）の中に延在するが、回路デバイス（１０３）の後部分（１１３）は、第２のＥＭＣ（１０９）より下に延在する第１のＥＭＣ（１０７）の中に延在する。例えば、圧縮成形中、回路デバイス（１０３）は、その後部分（１１３）が第１のＥＭＣ（１０７）に置かれるように、第２のＥＭＣ（１０９）の中へ及び部分的に第２のＥＭＣ（１０９）を通って置かれ得る。この例は、第１のＥＭＣ（１０７）の層に比べて比較的高いＣＴＥを有するＥＭＣ（１０９）の薄い薄片がパネルの曲がりを制御するために使用されるべきである場合に、機能することができる。

【0025】

図３は、本明細書で説明される原理の一例による、回路パッケージ（２０１）のブロック図である。回路パッケージ（２０１）は、パネル形状とすることができ、パッケージング（２０５）及びパッケージング（２０５）中に回路デバイス（２０３）を含むことができる。回路パッケージ（２０１）は、前面（Ｆ）及び後面（Ｂ）を有する。パッケージング（２０５）は、第１のＣＴＥを有する第１のＥＭＣ（２０７）の層、及び第２のＣＴＥを有する第２のＥＭＣ（２０９）の層を含むことができる。一例において、第２のＥＭＣ（２０９）は、第１のＥＭＣ（２０７）より高いＣＴＥ値を有することができる。第２のＥＭＣ（２０９）の層は、回路デバイス（２０３）を通る平面（Ｘ−Ｙ）に平行に、回路デバイス（２０３）の近く及び前面（Ｆ）の近くに延在する。図３において、第２のＥＭＣ（２０９）は、回路デバイス（２０３）の下、及び平面（Ｘ−Ｙ）の下に延在する。第１のＥＭＣ（２０７）の２つの層（２０７Ａ、２０７Ｂ）はそれぞれ、第２のＥＭＣ（２０９）の前側と後側に沿って延在することができる。第１のＥＭＣ（２０７）の比較的薄い層（２０７Ａ）が回路デバイス（２０３）と同じ平面（Ｘ−Ｙ）に、及び前面（Ｆ）に且つ前面（Ｆ）に平行に延在する。当該例において、回路デバイス（２０３）は、第１のＥＭＣ（２０７）のその層（２０７Ａ）中に完全に置かれる。パッケージング（２０５）の大部分の体積を表すことができる第１のＥＭＣ（２０７）の後層（２０７Ｂ）は、パッケージング（２０５）の後面において、第２のＥＭＣ（２０９）の反対側に延在することができる。結果として、全体としてのパネルの反りは、単一のエポキシコンパウンドのパッケージと比べて、制御または低減され得る。

【0026】

図３の例において、第２のＥＭＣ（２０９）は、もしそうでなければ回路デバイス（２０３）及び第１のＥＭＣ（２０７）の異なるＣＴＥにより生じる可能性がある曲がりを補償することができる。例えば、第２のＥＭＣ（２０９）は、前面（Ｆ）近くの全体としての熱膨張に影響を及ぼすために、及び圧縮成形されるパッケージ（２０１）の後面（Ｂ）の近くの熱膨張を補償するために、前面（Ｆ）及び／又は回路デバイス（２０３）に十分に接近している。

【0027】

図３に類似した別の例において、第１のＥＭＣ（２０７）の前面エポキシモールドコンパウンド層（２０７Ａ）はより薄くすることができ、第２のＥＭＣ（２０９）層が上方に移動することができ、その結果、第２のＥＭＣ（２０９）層が回路デバイス（２０３）に接触する。次いで、回路デバイス（２０３）の後部分（２１３）が第２のＥＭＣ（２０９）中に置かれ、回路デバイス（２０３）の前部分が第１のＥＭＣ（２０７）中に置かれることができる。

【0028】

図４は、本明細書で説明される原理の一例による、回路パッケージ（３０１）のブロック図である。回路パッケージ（３０１）は、回路デバイス（３０３）及びパッケージング（３０５）を含むことができる。パッケージング（３０５）は、後面（Ｂ）の近くに第１のＥＭＣ（３０７）、及び前面（Ｆ）の近くに第２のＥＭＣ（３０９）を含み、この場合、一例において、第２のＥＭＣ（３０９）は、第１のＥＭＣ（３０７）より高いＣＴＥ値を有する。一例において、第１のＥＭＣ（３０７）のＣＴＥは、第２のＥＭＣ（３０９）より高いＣＴＥ値を有する。第２のＥＭＣ（３０９）は、前面（Ｆ）の近くで回路パッケージ（３０１）の前面（Ｆ）及び後面（Ｂ）に平行に回路デバイス（３０３）を通って延在する平面（Ｘ−Ｙ）に与えられ得る。第１のＥＭＣ（３０７）は、後面（Ｂ）の近くに与えられる。

【0029】

例えば、パッケージング（３０５）のＣＴＥは、前面（Ｆ）から後面（Ｂ）までの段階または層（Ａ、Ｂ）において徐々に減少する。ＣＴＥは、回路デバイス層（３１５）から離れる方向（Ｇ）において、例えば回路デバイス（３０３）を通る前記平面（Ｘ−Ｙ）に垂直な方向（Ｇ）おいて減少することができる。他の例において、点線矢印（Ｇ、Ｇ１）で示されたように、エポキシモールドコンパウンド（３０７、３０９）は、ＣＴＥが回路デバイス（３０３）から離れる複数の方向（Ｇ、Ｇ１）に減少するように、パッケージング（３０５）に与えられる。一例において、パッケージング（３０５）は、第１のＣＴＥを有する１００％の第１のＥＭＣ（３０７）を後面（Ｂ）の近くに、及び第２のＣＴＥを有する１００％の第２のＥＭＣ（３０９）を前面（Ｆ）の近くに含む。

【0030】

図５は、本明細書で説明される原理の一例による、パッケージング（４０５）及び多数の回路デバイス（４０３）を含む回路パッケージ（４０１）のブロック図である。回路パッケージ（４０１）は、回路デバイス層（４１５）において回路デバイス（４０３）のアレイ（４１７）を含む。回路デバイス層（４１５）は、回路パッケージ（４０１）の前面（Ｆ）の近くに設けられ得る。回路デバイス層（４１５）において、回路デバイスアレイ（４１７）の回路デバイス（４０３）は、例えば列および／または行において互いに隣接して延びる。当該例において、回路デバイス（４０３）は、前面（Ｆ）まで延びる。

【0031】

パッケージング（４０５）は、第１のＥＭＣ（４０７）、及び第１のコンパウンドより高いＣＴＥを有する第２のＥＭＣ（４０９）を含むことができる。図５に示された例において、第１のＥＭＣ（４０７）は、後面（Ｂ）の近くで、パッケージング（４０５）の後部分を形成する。一例において、第１のＥＭＣ（４０７）は、パッケージング（４０５）の材料の大部分を形成することができる。第２のＥＭＣ（４０９）は、回路デバイスアレイ（４１７）と同じ平面（Ｘ−Ｙ）において前面（Ｆ）の近くに延在する。

【0032】

回路デバイスアレイ（４１７）は、本説明の例のそれぞれに適用され得る。例えば、図１〜図４の各例の個々の回路デバイス（３、１０３、２０３、３０３）のそれぞれは、図５のような回路デバイスのアレイ（４１７）とすることができ、この場合、アレイ（４１７）は、個々の第１（４０７）及び／又は第２のＥＭＣ（４０９）層に延びる。

【0033】

図６は、本明細書で説明される原理の一例による、回路パッケージのブロック図である。図７は、本明細書で説明される原理の一例による、回路パッケージのブロック図である。図６及び図７は、回路パッケージ（５０１、６０１）の例を示し、この場合、一例においてより高いＣＴＥの第２のＥＭＣ（５０９、６０９）が、前面（Ｆ）の近くの回路デバイス（５０３、６０３）を通る平面（Ｘ−Ｙ）において、第１のＥＭＣ（５０７、６０７）にパターン形成される。これらの例において、パターンは、第２のＥＭＣ（５０９、６０９）がパネル表面の全体より少ない選択的な部分に広がると解釈され得る。ここで、第１のＥＭＣ（５０７、６０７）は、パネルの表面全体に広がる。図６において、回路デバイス（５０３）は第２のＥＭＣ（５０９）中に与えられ得る。図７において、回路デバイス（６０３）は、第１のＥＭＣ（６０７）中に与えられ、第２のＥＭＣ（６０９）は回路アレイ（６１７）に隣接して、及び第１のＥＭＣ（６０７）に隣接して且つその上に延在する。双方の例において、第２のエポキシモールドコンパウンド（５０９、６０９）は、回路デバイス層（５１５、６１５）において回路デバイス（５０３、６０３）の近くに延在することができ、それによりもしそうでなければ回路デバイスアレイ（５１７、６１７）と第１のＥＭＣ（５０７、６０７）との間の異なる熱膨張により被る可能性がある潜在的な曲がりを補償することができる。

【0034】

図８及び図９はそれぞれ、本明細書で説明される原理の一例による、断面側面図および上面図においてパネル形状流体回路パッケージ（７０１）を示すブロック図である。流体回路パッケージ（７０１）は、第１及び第２のＥＭＣ（７０７、７０９）のそれぞれからなるパッケージング（７０５）を含み、この場合、第２のＥＭＣ（７０９）は、一例において、第１のＥＭＣ（７０７）より高いＣＴＥを有する。一例において、第２のＥＭＣ（７０９）は、第１のＥＭＣ（７０７）より低いＣＴＥを有する。流体回路デバイス（７０３）のアレイ（７１７）は、前面（Ｆ）の近くの回路デバイス層（７１５）に与えられる。この例において、回路デバイス層（７１５）は、前面Ｆを画定する。

【0035】

流体回路パッケージ（７０１）は、二次元または三次元印刷用の媒体ワイドアレイプリントバーのような、高精度デジタル液体付着モジュールのコンポーネントとすることができる。流体回路デバイス（７０３）は、比較的薄い細長い小片のような形状とすることができ、シリコン材料を含むことができる。回路デバイス（７０３）のそれぞれは、流体を送るためのチャネル（７１９）を含むことができる（図８）。一例において、流体回路デバイス（７０３）は、チャネル（７１９）の個々の端部においてノズルを含む。抵抗器のような特定のアクチュエータが、ノズルの近くのチャネル（７１９）において、例えばチャネルの個々のチャンバ部分において画定され得る。ノズルのアレイ（７２１）は、前面（Ｆ）に開口していることができる（図９）。ノズルの１行のノズル密度は例えば、少なくとも約３００ノズル／インチ、少なくとも６００ノズル／インチ、少なくとも９００ノズル／インチ、少なくとも１２００ノズル／インチ、又はそれ以上とすることができる。一例において、各流体回路デバイス（７０３）は、少なくとも２つのノズルアレイ（７２１）が設けられる。比較的薄いことを除いて、更なる例において、流体回路デバイス（７０３）は、比較的小さい幅（Ｗ）及び長い長さ（Ｌ）を有する。例えば、長さ（Ｌ）対幅（Ｗ）の比は、少なくとも約２５：１又は少なくとも５０：１とすることができる。流体回路デバイス（７０３）は、２つの行（Ｒ）に配列されることができ、図９により最も良く示されるように、流体回路デバイス（７０３）の前記長さ（Ｌ）に垂直な側面方向（Ｄ）から見られた際にノズルアレイの連続的な適用範囲を有するように反対側の行（Ｒ）の後続のノズルアレイ（７２１）が部分的に重なるようになっている。

【0036】

パッケージング（７０５）は、流体回路デバイス（７０３）のそれぞれに流体を供給するための流体穴部（７２３）の形態で貫通ボアを含むことができる。一例において、流体穴部（７２３）の平均的な断面直径は、流体回路デバイス（７０３）の流体チャネル（７１９）の平均的な断面直径より大きい。流体穴部（７２３）は、パッケージング（７０５）の後面（Ｂ）に開口しており、流体回路デバイス（７０３）のそれぞれにつながる。流体穴部（７２３）のアレイ（７２３Ａ）は、図９の流体回路デバイス（７０３）の１つに点線により示されたように、ノズルアレイ（７２１）のそれぞれに平行に、図面の中へと延びることができる。流体穴部（７２３）の１つの行は、２つのノズルアレイ（７２１）に流体を導くことができる。流体穴部（７２３）は、双方のノズルアレイ（７２１）につながるマニホルドチャネルに開口していることができる。

【0037】

多数の例において、流体穴部（７２３）の長さ（Ｌｆ）の大部分は、第１のＥＭＣ（７０７）を通って延びる。例えば、流体穴部（７２３）は、第１のＥＭＣ（７０７）中に完全に延びる。別の例において、流体回路デバイス（７０３）の近くの、流体穴部（７２３）の最後の部分が、第２のＥＭＣ（７０９）を通って延びる。

【0038】

一例において、パッケージング（７０５）は、第１のＥＭＣ（７０７）をキャビティへ堆積することにより形成され得る。一例において、キャビティは、第１のＥＭＣが空間を占有することを防止する多数の特徴要素を内部に含むことができる。これら特徴要素は、第１のＥＭＣ（７０７）がゲル化することを可能にされる際に上述した流体穴部（７２３）を形成するために使用され得る。他の例において、流体穴部（７２３）は、流体回路デバイス（７０３）が第１のＥＭＣ（７０７）中へ置かれて、第１（７０７）及び第２のＥＭＣ（７０９）が硬化された後に、形成され得る。この例において、流体穴部（７２３）は、レーザーアブレーション又は幾つかの他の材料除去方法を介して形成され得る。

【0039】

図１０は、本明細書で説明される原理の一例による、回路を成形する方法（８００）を示す流れ図である。図１１Ａ及び図１１Ｂは、本明細書で説明される原理の一例による、図１０の回路を成形する方法を示すブロック図である。方法は、キャビティ（１１１０）の上に第１のＥＭＣ（１１０５）を堆積すること（８０５）から始まることができる。一例において、第１のＥＭＣ（１１０５）は、粒状形態である。この例において、方法（８００）は更に、粒状の第１のＥＭＣ（１１０５）がキャビティ（１１１０）中にあると同時に、第１のＥＭＣ（１１０５）を加熱することを含むことができる。別の例において、第１のＥＭＣ（１１０５）は、キャビティへ堆積される前に加熱され得る。

【0040】

方法（８００）は、所定の時間期間にわたって第１のＥＭＣ（１１０５）がゲル化する際に、第１のＥＭＣ（１１０５）の上に第２のＥＭＣ（１１１５）を堆積する（８１０）ことを続けることができる。上述したように、ＥＭＣは、或る時間期間にわたって凝固することができる。一例において、この時間期間は２０秒から６０秒とすることができる。一例において、この時間期間は１０秒から６０秒とすることができる。一例において、第１のＥＭＣ（１１０５）は、キャビティ（１１１０）へ第２のＥＭＣ（１１１５）を堆積する前に加熱され得る。一例において、第１のＥＭＣ（１１０５）は、第１のＥＭＣ（１１０５）の硬化に起因して、第２のＥＭＣ（１１１５）と混合することを可能にされない。一例において、第１のＥＭＣ（１１０５）は、或る程度まで第２のＥＭＣ（１１１５）と混合することを可能にされる。この例において、第１のＥＭＣ（１１０５）及び第２のＥＭＣ（１１１５）は、第１のＥＭＣ（１１０５）が第２のＥＭＣ（１１１５）より低いＣＴＥを有するので、第１のＥＭＣ（１１０５）及び第２のＥＭＣ（１１１５）が相互作用する場所において、ＣＴＥが減少するようにパッケージング（３０５）に与えられる。

【0041】

方法（８００）は、第１のＥＭＣ（１１０５）及び第２のＥＭＣ（１１１５）の少なくとも一方に回路（１１２０）を置くこと（８１５）を続けることができる。一例において、回路（１１２０）を置くこと（８１５）は、成形ツール（１１２５）の使用を通じて実現することができる。成形ツール（１１２５）は、第１のＥＭＣ（１１０５）及び第２のＥＭＣ（１１１５）を圧縮すると同時に、回路（１１２０）または多数の回路（１１２０）を第２のＥＭＣ（１１１５）中へ置くことができる。一例において、少なくとも１つの成形ツール（１１２５）は、異なる組成物からなる異なるＥＭＣの複数の層を置くことができる。多数の例において、成形ツール（１１２５）は、押出方向に垂直なＸ−Ｙ平面において、異なる層の厚さ、層の順序、及びパターンをＥＭＣに与えることができる。

【0042】

図１１Ｃは、例えば冷却段階にある流体回路パッケージのブロック図である。成形ツール（１１２５）が、少なくとも第２のＥＭＣ（１１１５）へ回路（１１２０）を圧縮成形し、第１のＥＭＣ（１１０５）及び第２のＥＭＣ（１１１５）が冷却および完全に凝固することを可能にされる。形成された回路パッケージ（１１３０）の後部分（ＢＰ）は、第１のＥＭＣ（１１０５）により形成される。一例において、回路パッケージング（１１３５）の体積の大部分は、第１のＥＭＣ（１１０５）により形成される。

【0043】

本明細書で説明された方法（８００）は、第１のＥＭＣ（１１０５）と第２のＥＭＣ（１１１５）との間で混ざることを最小限にする方法を提供する。これは、層間剥離を助長する可能性がある２つの異なるＥＭＣ層を避けるために、第１のＥＭＣ（１１０５）と第２のＥＭＣ（１１１５）との間で小規模な混合を依然として許容しながら、パネルの曲がり又は反りを制御する有効な方法を提供する。

【0044】

図１２は、本明細書で説明される原理の一例による、流体回路パッケージ（４０１）を形成する方法（１２００）を示す流れ図である。方法（１２００）は、キャビティ（図１１、１１１０）の上に第１のＥＭＣ（図８、７０７）を堆積することから始まることができる。一例において、第１のＥＭＣ（図８、７０７）は、内部に画定された多数の流体穴部（図８、７２３）を含むことができる。上述したように、キャビティ（図１１、１１１０）に画定された多数の特徴要素は、多数の流体穴部（図８、７２３）が形成されるべき特定の場所において第１のＥＭＣ（図８、７０７）が蓄積することを防止することができる。上述したように、これら流体穴部（図８、７２３）を用いて、例えば印刷装置の流体源からの印刷流体を多数の流体回路デバイス（図８、７０３）に送ることができる。

【0045】

方法（１２００）は、第１のＥＭＣ（図７、７０７）がゲル化するまで、第１のＥＭＣ（図７、７０７）を加熱すること（１２１０）を続けることができる。上述したように、第１のＥＭＣ（図７、７０７）は、第１のＥＭＣ（図７、７０７）の加熱から５秒から６０秒の範囲内でゲル化することができる。第１のＥＭＣ（図７、７０７）のゲル化は、第１のＥＭＣ（図７、７０７）の大部分が、その後のプロセスにおいて第１のＥＭＣ（図７、７０７）の上に堆積された第２のＥＭＣ（７０９）と混合することを防止する。

【0046】

方法（１２００）は、第１のＥＭＣ（図７、７０７）の上に第２のＥＭＣ（図７、７０９）を堆積する（１２１５）ことを続けることができる。一例において、第２のＥＭＣ（図７、７０９）は、第１のＥＭＣ（図７、７０７）の熱膨張率（ＣＴＥ）より比較的高いＣＴＥを有する。一例において、第２のＥＭＣ（図７、７０９）の比較的高いＣＴＥ値は、第２のＥＭＣ（図７、７０９）及び流体回路デバイス（図７、７０３）と関連する異なるＣＴＥ値から結果として生じる流体回路パッケージの曲がり又は反りに対抗することに役立つことができる。流体回路デバイス（図７、７０３）を作成するために使用されるシリコンのＣＴＥ値とＥＭＣのＣＴＥ値を一致させることは困難であるかもしれない。一例において、流体回路デバイス（図７、７０３）のＣＴＥ値は、約３．１ppm／℃とすることができる。一例において、ＥＭＣのＣＴＥ値は、約８ppm／℃とすることができる。ＣＴＥの不一致は、幾つかの例において１０ｍｍまでのパネルの曲がりを生じる可能性がある。パネルの曲がりは、数ある中でも、シリコンの厚さ、パネルの厚さ、成形プロセスの下流を扱う基板のような、製品設計の様々な態様の障害となる。本方法およびパッケージングは、パッケージングの曲がりの比較的より十分な制御を可能にする。一例において、第２のＥＭＣ（図７、７０９）及び流体回路デバイス（図７、７０３）の有効なＣＴＥ値は、第１のＥＭＣ（図７、７０７）のＣＴＥ値に等しいかもしれない。

【0047】

方法（１２００）は、多数の流体回路デバイス（図７、７０３）を第２のＥＭＣ（図７、７０９）中へ置くこと（１２２０）を続けることができる。上述したように、これは、流体回路デバイス（図７、７０３）を保持する成形ツール（図１１Ｂ、１１２５）を実施することにより行われることができ、流体回路デバイス（図７、７０３）を第１のＥＭＣ（図７、７０７）及び第２のＥＭＣ（図７、７０９）中へ圧縮する。圧縮成形プロセス中、流体穴部（図７、７２３）は、第１のＥＭＣ（図７、７０７）がゲル化し、第２のＥＭＣ（図７、７０９）が第１のＥＭＣ（図７、７０７）の上に堆積された（１２１５）際に形成され得る。２つのＥＭＣ（７０９、７０７）の圧縮は、双方のＥＭＣ（７０７、７０９）がキャビティ（図１１、１１１０）の特徴要素の周りで更にゲル化することができることによって上述した流体穴部（図７、７２３）を形成する時間を提供することができる。

【0048】

この明細書で説明されたパッケージングの例の幾つかは、異なるＣＴＥを有する複数のＥＭＣを含む。一例において、本明細書で説明されたＥＭＣのＣＴＥは、エポキシモールドコンパウンド中の充填剤の重量パーセントにより決定され得る。例えば、ＣＴＥは、コンパウンドの充填剤濃度に反比例する。一例において、第１のエポキシモールドコンパウンドは、約９０％の充填剤の重量パーセントを有することができ、約６ppm／℃のＣＴＥに対応する。係る特性を有する業界標準のエポキシモールドコンパウンドの例は、日立化成株式会社からのCEL400ZHF40Wである。一例において、第２のエポキシモールドコンパウンドは、約８７％の充填剤の重量パーセントを有し、約９ppm／℃のＣＴＥを有することができる。係る特性を有する業界標準のエポキシモールドコンパウンドの例は、CEL400ZHF40W-87である。他の例において、第１のエポキシモールドコンパウンドにおける充填剤の重量パーセントは、８７〜９１％とすることができる。例えば、第１のエポキシモールドコンパウンドのＣＴＥは、約６〜９ppm／℃とすることができる。別の例において、第２のエポキシモールドコンパウンドにおける充填剤の重量パーセントは、８２〜８７％とすることができる。例えば、第２のエポキシモールドコンパウンドのＣＴＥは、約９〜１４ppm／℃とすることができる。第１及び第２のエポキシモールドコンパウンドの異なるＣＴＥの異なる例はそれぞれ、６ppm／℃及び１３ppm／℃である。回路デバイスのＣＴＥ値の例は、約３．１ppm／℃とすることができる。

【0049】

明細書および図面は回路パッケージを説明する。本明細書で説明された回路パッケージは、回路パッケージの曲がり又は反りを低減する。回路パッケージの形成における製品設計空間は、数ある中でも比較的より大きな回路の厚さ、回路パネルの厚さを有する回路パッケージを形成するための能力と共に増大することができる。また、本明細書で説明された方法は、層間剥離を助長する可能性がある２つの異なるＥＭＣ層を避けるために、第１のＥＭＣと第２のＥＭＣとの間で小規模な混合を依然として許容しながら、パネルの曲がり又は反りをより十分に制御することを可能にする。

【0050】

前述の説明は、説明される原理の例を例示および説明するために提示された。この説明は、網羅的にする、又はこれら原理を開示された任意の全く同一の形態に制限することを意図されていない。多くの変形および変更が、上記の教示に鑑みて可能である。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11A-11C】

【図12】