特許 6563988 不揮発性半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6563988

(24)【登録日】2019年8月2日

(45)【発行日】2019年8月21日

(54)【発明の名称】不揮発性半導体記憶装置

(51)【国際特許分類】

   H01L 27/11582 20170101AFI20190808BHJP

   H01L 21/336 20060101ALI20190808BHJP

   H01L 29/788 20060101ALI20190808BHJP

   H01L 29/792 20060101ALI20190808BHJP

【ＦＩ】

   H01L27/11582

   H01L29/78 371

【請求項の数】7

【全頁数】14

(21)【出願番号】特願2017-160921(P2017-160921)

(22)【出願日】2017年8月24日

(65)【公開番号】特開2019-40972(P2019-40972A)

(43)【公開日】2019年3月14日

【審査請求日】2017年8月24日

(73)【特許権者】

【識別番号】511062254

【氏名又は名称】ウィンボンド エレクトロニクス コーポレーション

(74)【代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】矢野 勝

【審査官】 上田 智志

(56)【参考文献】

【文献】 特開平０４−０７９３６９（ＪＰ，Ａ）

【文献】 特開２００８−２６３１８１（ＪＰ，Ａ）

【文献】 特開２００８−２２６９７９（ＪＰ，Ａ）

【文献】 特開２００８−２１８６３８（ＪＰ，Ａ）

【文献】 特開平０８−２１３６１１（ＪＰ，Ａ）

【文献】 特開平１１−２９７６８９（ＪＰ，Ａ）

【文献】 特開平０７−１８３４０９（ＪＰ，Ａ）

【文献】 特開２０１１−０３５１６９（ＪＰ，Ａ）

【文献】 特開２０１４−１７０９３６（ＪＰ，Ａ）

【文献】 特開２０１１−１０８７６１（ＪＰ，Ａ）

【文献】 特開２００５−１８２９０９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／１１５８２，２７／１１５２１，

２１／３３６，２９／７８８，２９／７９２

(57)【特許請求の範囲】

【請求項1】

基板と、
前記基板の表面から垂直方向に延在し、かつ導電性の半導体材料から構成される複数の柱状部と、
各柱状部の側部を取り囲むように形成された電荷蓄積部と、
各柱状部の側部を取り囲むように形成された絶縁部と、
行方向の電荷蓄積部の側部を取り囲むように形成されたコントロールゲートと、
行方向の絶縁部の側部を取り囲むように形成されたセレクトゲートと、
メモリセルをプログラムする手段とを有し、
前記柱状部の一方の端部がコンタクトホールを介してビット線に電気的に接続され、前記柱状部の他方の端部が前記基板側の基準電位に電気的に接続され、
前記柱状部の一方の端部側に配置された前記電荷蓄積部および前記コントロールゲートを含むメモリセルと、前記柱状部の他方の端部側に配置された前記絶縁部および前記セレクトゲートを含む選択トランジスタとが直列に接続され、
当該プログラムする手段は、選択メモリセルのコントロールゲートにプログラム電圧を印加し、前記選択メモリセルと直列に接続された選択トランジスタのセレクトゲートに前記プログラム電圧よりも小さい選択電圧を印加し、選択されたビット線に前記基準電位よりも大きい正の電圧を印加する、ＮＯＲ型のフラッシュメモリ。

【請求項2】

前記選択トランジスタは、電流制限用のトランジスタとして機能し、前記選択メモリセルの電荷蓄積部には、ソース側から電子が注入される、請求項１に記載のフラッシュメモリ。

【請求項3】

フラッシュメモリは、行アドレスに基づき行方向のコントロールゲートおよびセレクトゲートを選択する行選択手段と、列アドレスに基づき列方向のビット線およびソース線を選択する列選択手段とを含む、請求項１または２に記載のフラッシュメモリ。

【請求項4】

前記電荷蓄積部と前記絶縁部とは、同一の構成である、請求項１に記載のフラッシュメモリ。

【請求項5】

前記電荷蓄積部および絶縁部は、酸化膜（Ｏ）、窒化膜（Ｎ）および酸化膜（Ｏ）を含む、請求項４に記載のフラッシュメモリ。

【請求項6】

前記基準電位は、シリコン基板上に形成された導電領域である、請求項１に記載のフラッシュメモリ。

【請求項7】

メモリセルの周辺回路は、シリコン基板上に形成され、メモリセルは、前記導電領域上に形成される、請求項６に記載のフラッシュメモリ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＮＯＲ型フラッシュメモリに関し、特にメモリセルの三次元構造に関する。

【背景技術】

【0002】

フラッシュメモリには、大別して、ＮＡＮＤ型とＮＯＲ型が存在する。ＮＡＮＤ型のフラッシュメモリは、ＮＡＮＤストリングからなるメモリセルアレイを構成することで、占有面積を削減し、集積度の高いメモリセルアレイを実現することができる。一方、ＮＯＲ型のフラッシュメモリは、ビット線とソース線との間に１つのメモリセルを配置する構成であり、１つのメモリセルへの高速なランダムアクセスが可能となる反面、メモリセル毎にコンタクトを取る必要があるため、ＮＡＮＤ型に比べるとメモリセルの占有面積が大きくなる。

【0003】

ＮＯＲ型のフラッシュメモリでは、その集積度の向上を図るために、仮想接地方式や多値方式を採用している。典型的な仮想接地方式では、メモリセルのソース／ドレインが行方向に隣接するメモリセルのソース／ドレインと共通であり、共通のソースおよびドレインがビット線に電気的に接続される。読出しを行うとき、選択されたメモリセルのソースが接地電位に、ドレインが読出し電圧に印加され、隣接するメモリセルのソース／ドレインがフローティング状態にされる（特許文献１、２）。

【0004】

多値方式では、フローティングゲートまたは電荷をトラップする電荷蓄積領域への電荷を制御することでメモリセルに複数のしきい値を設定する。特許文献３は、電荷トラップ型の多値メモリとしてミラービットタイプのフラッシュメモリを開示している。このフラッシュメモリは、シリコン基板表面とゲート電極との間に、酸化膜−窒化膜−酸化膜のＯＮＯを形成し、酸化膜と窒化膜との界面に電荷を捕獲する。ソース／ドレインに印加する電圧を入れ替えることで、窒化膜（電荷蓄積層）のソース側、ドレイン側にそれぞれ電荷を保持させ、１つのメモリセルに２ビットの情報を記憶する。また、ゲート電極の両端近傍に分離したＯＮＯ膜を形成し、電荷を蓄積する領域を物理的に切り離す構成も提案されている。

【0005】

また、半導体デバイスの高集積化に伴い、メモリセルを３次元または垂直方向にスタックする３次元ＮＡＮＤフラッシュメモリが開発されている（例えば、特許文献４）。このフラッシュメモリは、半導体基板上に、その表面から垂直方向に延びる複数のピラーを形成し、ピラーの側壁を、例えば、トンネル絶縁層、電荷蓄積層およびブロック絶縁層を含むメモリ膜が取り囲んでいる。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００３−１０００９２号公報

【特許文献2】特開平１１−１１０９８７号公報

【特許文献3】特開２００９−２８３７４０号公報

【特許文献4】特開２０１６−５８４９４号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

ＮＯＲ型のフラッシュメモリにおいても、高い動作電流と高い集積度が要求される中で、メモリセルの縮小を行ってきたが、そのスケーリングは限界に近づきつつある。メモリセルのチャンネル長が短くなるとソース／ドレイン間の距離が短くなり、あるいはデザインルールが小さくなると、ゲート電極とソース／ドレイン間の距離が短くなり、予期しないブレークダウンによりメモリセルが勝手にオンし、読出しエラーや書込みエラーなどの原因となる。また、そのような状況であっても、プログラムや消去の動作時間の短縮が求められている。

【0008】

本発明は、このような従来の課題を解決し、３次元構造のメモリセルを含むＮＯＲ型フラッシュメモリおよびその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0009】

本発明に係るＮＯＲ型のフラッシュメモリは、基板と、前記基板の表面から垂直方向に延在し、かつ導電性の半導体材料から構成される複数の柱状部と、各柱状部の側部を取り囲むように形成された電荷蓄積部と、各柱状部の側部を取り囲むように形成された絶縁部と、行方向の電荷蓄積部の側部を取り囲むように形成されたコントロールゲートと、行方向の絶縁部の側部を取り囲むように形成されたセレクトゲートとを有し、前記柱状部の一方の端部がコンタクトホールを介してビット線に電気的に接続され、前記柱状部の他方の端部が前記基板側の基準電位に電気的に接続され、前記電荷蓄積部および前記コントロールゲートを含むメモリセルと、前記絶縁部および前記セレクトゲートを含む選択トランジスタとが直列に接続される。

【0010】

ある実施態様ではフラッシュメモリはさらに、メモリセルをプログラムする手段を含み、当該プログラムする手段は、選択メモリセルのコントロールゲートにプログラム電圧を印加し、前記選択メモリセルと直列に接続された選択トランジスタのセレクトゲートに前記プログラム電圧よりも小さい選択電圧を印加する。ある実施態様では前記選択メモリセルの電荷蓄積部には、ソース側から電子が注入される。ある実施態様ではフラッシュメモリは、行アドレスに基づき行方向のコントロールゲートおよびセレクトゲートを選択する行選択手段と、列アドレスに基づき列方向のビット線およびソース線を選択する列選択手段とを含む。ある実施態様では前記電荷蓄積部と前記絶縁部とは、同一の構成である。ある実施態様では前記電荷蓄積部および絶縁部は、酸化膜（Ｏ）、窒化膜（Ｎ）および酸化膜（Ｏ）を含む。ある実施態様では前記基準電位は、シリコン基板上に形成された導電領域である。ある実施態様ではメモリセルの周辺回路は、シリコン基板上に形成され、メモリセルは、前記導電領域上に形成される。

【発明の効果】

【0011】

本発明によれば、メモリセルを３次元構造にしたことにより、２次元的なスケーリングによる制約を受けることなくメモリセルの活性領域を形成することができる。これにより、メモリセルの集積化と高い動作電流とを同時に実現することができる。さらに、メモリセルと直列に選択トランジスタを形成することで、プログラム時の消費電力をさらに低減させることができる。

【図面の簡単な説明】

【0012】

【図1】図１（Ａ）は、本発明の実施例に係るＮＯＲ型フラッシュメモリのメモリセルを構成する柱状部の概略斜視図、図１（Ｂ）は、ビット線、コントロールゲートおよびセレクトゲートの配線層を模式的に示した斜視図である。

【図2】図２（Ａ）は、本発明の実施例に係るメモリセルの柱状部の斜視図、図２（Ｂ）は、そのＡ−Ａ線断面図である。

【図3】ＮＯＲ型メモリセルの等価回路図である。

【図4】図４（Ａ）は、柱状部に１つのトランジスタが形成されるメモリセルの比較例、図４（Ｂ）は、その比較例の等価回路図である。

【図5】本発明の実施例に係るＮＯＲ型フラッシュメモリの電気的な概略構成を示すブロック図である。

【図6】本発明の実施例に係るメモリセルの変形例を示す図である。

【図7】本発明の実施例に係るＮＯＲ型フラッシュメモリの製造工程を説明する概略断面図である。

【図8】本発明の実施例に係るＮＯＲ型フラッシュメモリの製造工程を説明する概略断面図である。

【図9】本発明の実施例に係るＮＯＲ型フラッシュメモリの製造工程を説明する概略断面図である。

【図10】本発明の実施例に係るＮＯＲ型フラッシュメモリの製造工程を説明する概略断面図である。

【発明を実施するための形態】

【0013】

次に、本発明の実施の形態について図面を参照して詳細に説明する。本実施形態では、３次元構造のＮＯＲ型フラッシュメモリを例示する。なお、図面は、発明の説明を容易にするために描かれており、図面に示された各部のスケールは、実際のデバイスのスケールと必ずしも一致しないことに留意すべきである。

【実施例】

【0014】

図１（Ａ）は、本発明の実施例に係るＮＯＲ型フラッシュメモリのメモリセルを構成する柱状部の概略を示す斜視図、図１（Ｂ）は、柱状部に接続されるビット線、コントロールゲートおよびセレクトゲートの配線層を模式的に示した斜視図である。

【0015】

本実施例に係るＮＯＲ型フラッシュメモリ１００は、図１（Ａ）に示すように、半導体基板１１０と、半導体基板１１０の表面から垂直方向（Ｚ方向）に延在する複数の柱状部１２０と、複数の柱状部１２０の側部を取り囲むように形成された２つの電荷蓄積部１３０Ａ、１３０Ｂとを含む。複数の柱状部１２０は、半導体基板１１０上に２次元アレイ状に配置され、１つの柱状部１２０の側部には、２つの電荷蓄積部１３０Ａ、１３０Ｂが離間して形成される。Ｘ方向に複数のコントロールゲート（ワード線）１４０の配線層が形成され、コントロールゲート１４０の各配線は、行方向の各電流蓄積部１３０Ａに共通に接続される。また、Ｘ方向に複数のセレクトゲート１５０の配線層が形成され、セレクトゲート１５０の各配線は、行方向の各電流蓄積部１３０Ｂに共通に接続される。さらに、Ｙ方向に複数のビット線１６０の配線層が形成され、ビット線１６０の各配線は、列方向の柱状部１２０の端部（ドレイン領域）に電気的に接続される。コントロールゲート１４０および電荷蓄積部１３０Ａを含むトランジスタは、メモリセルＭＣを構成し、セレクトゲート１５０および電荷蓄積部１３０Ｂを含むトランジスタは、スイッチング機能を有する電流制限用の選択トランジスタＳＴとして機能する。

【0016】

半導体基板１１０は、例えば、シリコン基板から構成され、柱状部１２０は、例えば、円柱状のシリコンまたはポリシリコンから構成される。柱状部１２０は、ビット線とソース線との間に配置され、ローカルビット線を形成する。メモリセルおよび電流制限用の選択トランジスタがｎ型のＭＯＳ構造を有する場合には、柱状部１２０は、例えば、ｐ型のシリコンまたはポリシリコンから構成される。

【0017】

図２（Ａ）は、柱状部１２０の斜視図、図２（Ｂ）は、そのＡ−Ａ線断面図である。柱状部１２０は、例えば、直径Ｄ、垂直方向の長さがＬの円筒形状を有する。但し、これは一例であり、柱状部１２０は、角柱状であってもよい。柱状部１２０の直径Ｄは、後述するようにバッファ層に形成する開口の大きさにより決定され、長さＬは、バッファ層の厚さにより決定することができる。柱状部１２０の一方の端部Ｓ１には、ドレイン領域が形成され、他方の端部Ｓ２には、ソース領域が形成される。メモリセルがｎ型のＭＯＳ構造であるとき、ドレイン領域およびソース領域は、それぞれｎ型である。

【0018】

電荷蓄積部１３０Ａ、１３０Ｂは、柱状部１２０の側部を帯状に完全に取り囲む。電荷蓄積部１３０Ａの垂直方向の長さはＬ１であり（Ｌ１＜Ｌ）、電荷蓄積部１３０Ｂの垂直方向の長さはＬ２である（Ｌ２＜Ｌ）。長さＬ１とＬ２とは等しくても良いし、あるいは異なっていてもよい。また、1つの例では、電荷蓄積部１３０Ａと電荷蓄積部１３０Ｂとの間には間隔が形成されている。

【0019】

電荷蓄積部１３０Ａは、そこに電荷を蓄積するための層または界面を含む。電荷蓄積部１３０Ａは、コントロールゲート１４０と柱状部１２０との間に高い容量結合を提供するように、比較的誘電率の高い物質を含むことが望ましい。例えば、電荷蓄積部１３０Ａは、内側から順に、酸化膜（Ｏ）１３２、窒化膜（Ｎ）１３４、および酸化膜（Ｏ）１３６を含み、ＯＮＯ膜の界面に電荷をトラップする。

【0020】

電荷蓄積部１３０Ｂは、好ましくは、電荷蓄積部１３０Ａと同じ構成であり、これにより、電荷蓄積部１３０Ａ、１３０Ｂの製造が容易になる。勿論、メモリセルに直列に接続された選択トランジスタは、電流制限用トランジスタとしてスイッチング機能を有すれば良いため、必ずしも電荷蓄積部１３０Ｂのような電荷蓄積を必要とせず、ＳｉＯ_２のような絶縁膜であってもよい。

【0021】

図１（Ｂ）に示すように、柱状部１２０の電荷蓄積部１３０Ａを取り囲むようにコントロールゲート１４０がＸ方向に延在し、電荷蓄積部１３０Ｂを取り囲むようにセレクトゲート１５０がＸ方向に延在する。列方向の柱状部１２０の端部Ｓ１の各ドレイン領域は、ビット線１６０に共通に電気的に接続され、柱状部１２０の他方の端部Ｓ２の各ソース領域は、基準電位を供給する基板１１０に電気的に接続される。

【0022】

図３に、本実施例のメモリセルの等価回路図を示す。メモリセルＭＣと選択トランジスタＳＴとは直列に接続され、メモリセルＭＣのドレイン領域がビット線ＢＬに電気的に接続され、選択トランジスタＳＴのソース領域がソース線ＳＬに電気的に接続される。メモリセルＭＣのソース領域と選択トランジスタＳＴのドレイン領域とは共通であり、ノードＮは、メモリセルＭＣと選択トランジスタＳＴのソース領域／ドレイン領域である。ビット線ＢＬとソース線ＳＬとの間に形成された柱状部１２０は、メモリセルＭＣと選択トランジスタＳＴの直流経路を提供する。

【0023】

コントロールゲート１４０に電圧が印加されたとき、電荷蓄積部１３０Ａを介して柱状部１２０に電界が印加される。電荷蓄積部１３０Ａに電子が蓄積されていなければ、電子が蓄積されているときに比べて大きな電界が柱状部に作用する。コントロールゲート１４０に印加された電圧が閾値以上であれば、柱状部１２０の表面に反転層が形成され、メモリセルＭＣが導通状態になる。印加された電圧が閾値未満であれば、柱状部１２０の表面に反転層が形成されず、メモリセルＭＣは非導通状態になる。電荷蓄積部１３０Ａに電子が蓄積されていれば、メモリセルＭＣの閾値は高くなり、電子が蓄積されていなければ、閾値は低くなる。

【0024】

セレクトゲート１５０に電圧が印加されたとき、電荷蓄積部１３０Ｂを介して柱状部１２０に電界が印加される。電荷蓄積部１３０Ｂは、電荷蓄積部１３０Ａと同様に電子を蓄積することが可能な構成ではあるが、電荷蓄積部１３０Ｂには、事実上、電子は蓄積されないか、仮に蓄積されたとしても僅かである。それ故、選択トランジスタＳＴの閾値は、僅かに増加する程度である。セレクトゲート１５０に閾値以上の電圧が印加されると、柱状部１２０の表面に反転層が形成され、選択トランジスタＳＴが導通状態になり、印加される電圧が閾値未満であれば、選択トランジスタＳＴは非導通状態である。

【0025】

円筒状の柱状部１２０の外周を帯状の電荷蓄積部１３０Ａ、１３０Ｂが取り囲むように構成されることで、コントロールゲート１４０、セレクトゲート１５０から柱状部１２０の外周に一様に電界が作用し、柱状部１２０の外周に環状の反転層を形成することができる。選択トランジスタＳＴが導通状態であるとき、ノードＮがソース線ＳＬに電気的に結合され、このとき、ノードＮの電位は、ソース線ＳＬの電位と等しいかそれよりも僅かに高い電位である。メモリセルＭＣおよび選択トランジスタＳＴが導通状態にあるとき、ビット線ＢＬとソース線ＳＬとの間に電流経路が形成される。

【0026】

例えば、ｎＭＯＳ構造のメモリセルＭＣをプログラムするとき、選択ビット線ＢＬには、或る正の電圧が供給され、選択ソース線ＳＬには、例えば、ＧＮＤ電圧が供給され、選択ワード線ＷＬ（コントロールゲート１４０）には、正のプログラム電圧Ｖｐｇｍが供給され、セレクトゲート１５０には、正の選択電圧Ｖｓｅｌが供給される。プログラム電圧Ｖｐｇｍは、選択電圧Ｖｓｅｌよりも大きく、プログラム電圧Ｖｐｇｍは、例えば８Ｖ、選択電圧Ｖｓｅｌは、例えば３Ｖである。また、選択ビット線ＢＬの或る正の電圧は、例えば、５Ｖである。

【0027】

選択メモリセルＭＣがプログラム電圧Ｖｐｇｍにより導通状態になり、選択メモリセルＭＣと直列に接続された選択トランジスタＳＴが選択電圧Ｖｓｅｌにより導通状態になると、選択ビット線ＢＬから選択ソース線ＳＬに電流が流れる。このとき、選択トランジスタＳＴは、プログラム電圧Ｖｐｇｍよりも小さい選択電圧Ｖｓｅｌによって導通されるため、選択メモリセルＭＣを流れる電流よりも小さい電流しか流すことができない。つまり、選択トランジスタＳＴは、選択メモリセルＭＣから供給された電流がソース線ＳＬに流れるのを制限する。これにより、選択メモリセルＭＣのソース領域であるノードＮに多くの電子が発生される。ノードＮの電位は、ほぼＧＮＤ電位レベルであり、ノードＮで発生された電子は、選択メモリセルＭＣのドレインとの電位差により選択メモリセルＭＣのソース領域側（ノードＮ側）から電荷蓄積部１３０Ａに注入される。これにより、例えば、選択メモリセルＭＣには、データ「０」がプログラムされる。

【0028】

選択メモリセルＭＣの読出し動作では、選択ワード線ＷＬに読出し電圧Ｖｒｅａｄが印加され、選択メモリセルＭＣと直列に接続された選択トランジスタＳＴのセレクトゲート１５０に選択電圧Ｖｓｅｌが印加される。読出し電圧Ｖｒｅａｄは、選択電圧Ｖｓｅｌと等しく大きさであり、例えば、３Ｖである。選択ビット線ＢＬには或る正の電圧（例えば、５Ｖ）が供給され、選択ソース線ＳＬには、例えば、ＧＮＤ電圧が供給される。選択メモリセルＭＣに電子が蓄積されている場合には（データ「０」が記憶されている場合）、選択トランジスタＳＴは導通状態であるが、選択メモリセルＭＣが非導通状態であるため、選択ビット線ＢＬの電位は変化しない。選択メモリセルＭＣに電子に蓄積されていない場合（データ「１」が記憶されている場合）、選択トランジスタＳＴと選択メモリセルＭＣがともに導通状態になるため、選択ビット線ＢＬの電位が降下し、あるいは選択ビット線ＢＬから選択ソース線ＳＬに電流が流れる。選択ビット線ＢＬの電位または電流はセンスアンプによって検出される。

【0029】

選択メモリセルＭＣの消去動作では、ＮＡＮＤ型フラッシュメモリと同様に、電荷蓄積部１３０Ａに蓄積された電荷をＦＮトンネリングによりチャンネル領域に放出させる。例えば、選択メモリセルＭＣのワード線ＷＬに負の消去電圧Ｖｅｒｓを印加し、選択ビット線ＢＬ、選択ソース線ＳＬに正の電圧を印加することで、電子が電荷蓄積部１３０Ａをトンネリングしてチャンネル領域へ放出される。セレクトゲート１５０は、フローティング状態であってもよいし、あるいは電荷蓄積部１３０Ｂに蓄積されるかもしれない電子を放出させたい場合には、選択メモリセルＭＣと同様に、負の消去電圧Ｖｅｒｓを印加するようにしてもよい。また、選択メモリセルＭＣの消去は、選択ビット線および選択ソース線に接続された複数のメモリセルを一括して消去することも可能である。

【0030】

次に、本実施例のメモリセルの効果について説明する。図４は、１つの柱状部に１つのトランジスタが形成された３次元構造のメモリセル（比較例）を示している。同図に示すように、柱状部１０の外周を取り囲むように電荷蓄積部２０が形成され、電荷蓄積部２０には、コントロールゲートＣＧが接続される。選択メモリセルにプログラムする場合には、ビット線ＢＬに正の電圧を印加し、ソース線ＳＬにＧＮＤ電圧を印加し、ワード線に正のプログラム電圧を印加し、選択メモリセルをオンさせる。これにより、ドレインからソースに電流が流れ、チャンネルで発生したホットエレクトロンが電荷蓄積部２０に注入される。このようなチャネルホットエレクトロン注入を行う場合には、ドレインからソースに一定以上のチャネル電流を流さなければならないが、柱状部１０には、その垂直方向の長さに応じて電圧降下が生じる。このため、コントロールゲートＣＧには、比較的高いプログラム電圧を印加することで、多くのドレイン電流を流させなければならない。その結果、プログラム時の消費電力が大きくなってしまう。

【0031】

これに対し、本実施例のメモリセルの構造では、１つの柱状部１２０に２つのトランジスタを直列に形成し、プログラム時に、選択メモリセルＭＣから供給された電流を選択トランジスタＳＴで制限することで、選択メモリセルのソース側にホットエレクトロンを発生させ、発生させたホットエレクトロンを選択メモリセルのソース側から電荷蓄積部１３０Ａに注入する。このため、チャネルホットエレクトロン注入のように大きなチャンネル電流を必要とせず、プログラム時の消費電力を低減させることができる。さらに選択ワード線に印加するプログラム電圧Ｂｐｇｍを小さくすることが可能になり、隣接するメモリセルへのプログラムディスターブを抑制することができる。

【0032】

図５は、本実施例のＮＯＲ型フラッシュメモリの電気的な概略構成を示すブロック図である。本実施例のＮＯＲ型フラッシュメモリは、選択トランジスタＳＴをオン／オフさせるための構成を新たに必要とするが、それ以外の構成は、従来のＮＯＲ型フラッシュメモリと同様である。

【0033】

本実施例のフラッシュメモリ２００は、図３に示すような選択トランジスタＳＴが直列接続されたメモリセルがｍ行×ｎ列に配列されたメモリセルアレイ２１０と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ２２０と、入出力バッファ１２０により入力されたアドレスデータを保持するアドレスバッファ２３０と、アドレスバッファ２３０により保持された行アドレスＡｘに基づきワード線ＷＬ＿０、ＷＬ＿１、・・・、ＷＬ＿ｍおよびセレクトゲートＳＥＬ＿０、ＳＥＬ＿１、・・・ＳＥＬ＿ｍの選択および駆動を行う行選択・駆動回路２４０と、アドレスバッファ２３０により保持された列アドレスＡｙに基づきビット線ＢＬ＿０、ＢＬ＿１、・・・ＢＬ＿ｎおよびソース線ＳＬ＿０、ＳＬ＿１、・・・ＳＬ＿ｎの選択および駆動を行う列選択・駆動回路２５０と、読出し動作等において選択ビット線の電位または電圧を感知するセンスアンプ２６０と、入出力バッファ２２０により入力されたコマンド等に基づき各部を制御する制御部２７０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（プログラム電圧Ｖｐｇｍ、読出し電圧Ｖｒｅａｄ、消去電圧Ｖｅｒｓなど）を生成する内部電圧発生回路２８０とを含んで構成される。

【0034】

制御部２７０は、外部から入力されたコマンド等に基づき、読出し動作、プログラム動作、消去動作を実行すべく各部を制御する。行選択・駆動回路２４０は、行アドレスＡｘに基づき、例えば、ｐ番目のワード線ＷＬ＿ｐを選択するとき、同時にｐ番目のセレクトゲートＳＥＬ＿ｐを選択し、かつ、選択ワード線ＷＬ＿ｐを動作（プログラム電圧Ｖｐｇｍ、読出し電圧Ｖｒｅａｄ、消去電圧Ｖｅｒｓ）に応じた電圧で駆動し、選択されたセレクトゲートＳＥＬ＿ｐを選択電圧Ｖｓｅｌで駆動する。これにより、選択メモリセルＭＣは、選択トランジスタＳＴを介して選択ソース線ＳＬに電気的に接続される。

【0035】

なお、上記実施例では、図１（Ｂ）に示すように、コントロールゲート１４０およびセレクトゲート１５０の配線層がＸ方向に延在する例を示したが、これに限らず、コントロールゲート１４０とセレクトゲート１５０との配線層が異なる方向に延在しても良く、要は、メモリセルＭＣが選択されたとき、これに直列に接続された選択トランジスタＳＴが選択できるような構成であればよい。

【0036】

さらに上記実施例では、選択トランジスタＳＴが電荷蓄積部１３０Ｂを含む例を示したが、選択トランジスタＳＴは、オン／オフのスイッチング機能を備えていればよく、必ずしも電荷蓄積機能を備える必要はない。選択トランジスタＳＴのゲート絶縁膜に電荷蓄積部１３０Ｂを用いたのは、メモリセルの電荷蓄積部１３０Ａと同一構成である方が製造が容易なためである。それ故、選択トランジスタＳＴのゲート絶縁膜は、通常のＭＯＳトランジスタと同様に、電荷蓄積機能を有していないＳｉＯ_２等のゲート酸化膜であってもよい。

【0037】

また上記実施例では、メモリセルＭＣの電荷蓄積部１３０Ａと選択トランジスタＳＴの電荷蓄積部１３０Ｂとを物理的に離間した構造にしたが、これに限らず、図６に示すように、１つの柱状部１２０に１つの垂直方向に連続する電荷蓄積部１３０を形成し、コントロールゲート１４０が垂直方向の長さＬ１で電荷蓄積部１３０とオーバーラップし、セレクトゲート１５０が垂直方向の長さＬ２で電荷蓄積部１３０とオーバーラップするように構成してもよい。この場合の等価回路もまた図３に示すものとなる。

【0038】

次に、本実施例によるメモリセルの製造方法について図７ないし図１０を参照して説明する。ここでは、図６に示すように１つの連続する電流蓄積部１３０にコントロールゲート１４０とセレクトゲート１５０とがオーバーラップされる構成を製造する方法を例示する。図７（Ａ）に示すように、シリコン基板３００が用意される。シリコン基板３００は、半絶縁性のｉ型、あるいはｐ型である。シリコン基板３００の表面に、リンまたは砒素などの不純物をイオン注入し、シリコン基板３００の表面にｎ＋の高不純物層３１０を形成する。イオン注入のエネルギーおよび時間は、高不純物層３１０の不純物濃度や膜厚に応じて適宜選択される。高不純物層３１０は、メモリセルアレイのソース線ＳＬを構成する。

【0039】

次に、図７（Ｂ）に示すように、高不純物層３１０の全面に第１のバッファ層３２０が形成される。第１のバッファ層３２０は、例えば、シリコン酸化膜（ＳｉＯ_２）である。次いで、第１のバッファ層３２０の全面に第２のバッファ層２３０が形成される。第２のバッファ層３３０は、例えば、シリコン窒化膜（ＳｉＮ）である。第１のバッファ層３２０、第２のバッファ層３３０は、例えば、ＣＶＤによりデポジットされる。

【0040】

次に、図７（Ｃ）に示すように、第２のバッファ層３３０上にマスク層３４０が形成される。マスク層３４０は、例えばフォトレジスト層であり、マスク層３４０には、フォトリソ工程により直径Ｄの円形状の開口が形成される。次に、マスク層３４０をエッチング用マスクに用いて、第２のバッファ層３３０および第１のバッファ層３２０を異方性ドライエッチングする。好ましくは、第１のバッファ層３２０と高不純物層３１０との間で選択比の大きなエッチャントが選択される。これにより、高不純物層３１０に到達した時点でエッチングを比較的容易に停止させることができる。その結果、第２のバッファ層３３０および第１のバッファ層３２０には、高不純物層３１０に至る、ほぼ直径Ｄの開口３５０が形成される。

【0041】

次に、マスク層３４０を除去し、図７（Ｄ）に示すように、開口３５０を含む第２のバッファ層３３０の全面に、ＣＶＤ等により一定の膜厚のポリシリコン層３６０が形成される。ポリシリコン層３６０は、開口３５０内を充填し、開口３５０内に充填されたポリシリコンは、メモリセルのローカルビット線またはチャンネル領域を提供する柱状部となる。メモリセルがｎ型のＭＯＳ構造である場合には、ポリシリコン層３６０は、ボロン等がドープされたｐ型のポリシリコンであることができる。また、柱状部をポリシリコン以外で構成することも可能である。この場合、開口３５０内に露出されたシリコン層（高不純物層３１０）を起点にシリコン層をエピタキシャル成長させる。シリコン層は、開口３５０内を充填し、第２のバッファ層３３０の全面を覆う膜厚まで成長される。

【0042】

次に、ポリシリコン層３６０の平坦化処理またはエッチバック処理が行われる。平坦化処理は、好ましくはＣＭＰ（Chemical Mechanical Polishing）により行われ、図８（Ｅ）に示すように、第２のバッファ層３３０が露出されるまで行われる。これにより、開口３５０内にポリシリコンからなる柱状部１２０が形成される。柱状部１２０の軸方向の長さは、メモリセルのローカルビット線の長さを規定する。このため、平坦化処理は、ＣＭＰにより精度良く行われることが望ましい。次に、柱状部１２０を含む第２のバッファ層３３０の全面にリンまたは砒素のイオン注入が行われる。このイオン注入により、柱状部１２０の端部にｎ型のドレイン領域が形成される。イオン注入のエネルギーおよび時間等を適宜選択することで、所望のドレイン領域の深さおよび不純物濃度を得ることができる。なお、イオン注入以外にも、例えば、ｎ＋の層を全面に形成し、個相拡散により柱状部１２０にドレイン領域を形成するようにしてもよい。

【0043】

次に、図８（Ｆ）に示すように、第２のバッファ層３３０が除去される。好ましくは、第２のバッファ層３３０は、第１のバッファ層３２０に対して選択性のあるウエットエッチングにより除去される。これにより、柱状部１２０の底部のみが第１のバッファ層３２０によって包囲され、それ以外の柱状部１２０の側部および上部が露出される。ここで留意すべきは、第１のバッファ層３２０の厚さまたは第２のバッファ層３３０の厚さを適宜選択することで、柱状部１２０の長さおよび露出される側部の範囲を決定し得ることである。

【0044】

次に、図８（Ｇ）に示すように、柱状部１２０を含む第１のバッファ層３２０の全面に電荷蓄積部３７０が形成される。電荷蓄積部３７０は、酸化膜（Ｏ）３７２、窒化膜（Ｎ）３７４、酸化膜（Ｏ）３７６のＯＮＯ構造であり、それぞれ一定の膜厚で形成される。

【0045】

次に、図９（Ｈ）に示すように、電荷蓄積部３７０を覆うように全面に一定の膜厚でセレクトゲート用の導電層３８０が形成される。導電層３８０は、例えば、不純物がドープされたポリシリコン、あるいはＡｌ、Ｃｕなどの金属材料であることができる。さらに、導電層３８０は、ポリシリコンとその上に形成される１つまたは複数の金属層を含むものでもよい（例えば、ＴｉＮ、Ｗ）。

【0046】

次に、図９（Ｉ）に示すように、電荷蓄積部３７０が露出するように導電層３８０がエッチングされる。エッチングは、特に限定されないが、例えば、２段階の工程から行うことができる。最初にＣＭＰにより導電層３８０を一定の膜厚まで平坦化し、その後に、電荷蓄積部３７０に対して選択性のあるエッチャントを用いて導電層３８０をエッチングする。これにより、柱状部１２０の頂部の電荷蓄積部３７０が露出され、柱状部１２０の側部を覆う帯状の導電層３８０を得ることができる。

【0047】

次に、基板全面に、例えばシリコン酸化膜等の層間絶縁膜３９０を一定の膜厚で形成した後、図９（Ｊ）に示すように導電層３８０上に層間絶縁膜３９０が残るように層間絶縁膜３９０をエッチバックし、さらに層間絶縁膜３９０および電荷蓄積部３７０を覆うようにコントロールゲート用の導電層４００が形成される。導電層４００は、例えば、不純物がドープされたポリシリコン、あるいはＡｌ、Ｃｕなどの金属材料であることができる。さらに、導電層３８０は、ポリシリコンとその上に形成される１つまたは複数の金属層を含むものでもよい（例えば、ＴｉＮ、Ｗ）。

【0048】

次に、導電層４００を、導電層３８０のエッチングと同様の方法でエッチングし、図１０（Ｋ）に示すように、柱状部１２０の頂部を覆う電荷蓄積部３７０が露出され、柱状部１２０の側部には、導電層３８０から層間絶縁膜３９０によって離間された帯状の導電層４００が形成される。

【0049】

次に、図１０（Ｌ）に示すように、基板全面に、例えば、シリコン酸化膜等の層間絶縁膜４１０が形成される。次いで、層間絶縁膜４１０上にレジスト等のマスク層（図中、省略）を形成し、フォトリソ工程によりマスク層に開口を形成し、次いで、マスク層を介して層間絶縁膜４１０および電荷蓄積部３７０をエッチングし、柱状部１２０に到るコンタクトホール４２０を形成する。

【0050】

次に、図１０（Ｍ）に示すように、コンタクトホール４２０を含む基板全面に、ビット線用の金属材料４３０が形成される。金属材料４３０は、例えば、ＡｌまたはＣｕ等である。次いで、金属材料４３０がフォトリソ工程によりビット線に加工される。また、図７（Ｄ）から図１０（Ｌ）の工程において、基板には一定の温度が印加され、その工程中に高不純物層３１０の不純物が柱状部１２０の端部に拡散し、柱状部１２０の端部にはｎ型のソース拡散領域４４０が形成される。第１のバッファ層３１０の膜厚は、高不純物層３１０から不純物が拡散する距離にほぼ等しくなるように調整される。

【0051】

シリコン基板３００の表面全体に高不純物層３１０、すなわちソース線ＳＬを形成することで、メモリセルアレイの全てのメモリセルのソース拡散領域４４０をソース線ＳＬに共通に接続することができる。あるいは、シリコン基板３００の表面の選択された領域に複数の高不純物層３１０を形成することで、選択されたメモリセルのソース拡散領域４４０をソース線ＳＬに共通に接続することができる。また、センスアンプやデコーダ等の周辺回路は、メモリセルアレイよりも下方のシリコン基板３００上に形成することができる。

【0052】

上記製造方法では、シリコン基板３００の表面に高不純物層３１０を形成したが、高不純物層３１０とシリコン基板との間に、高温プロセスに耐えられるように、高融点材料である金属層または金属シリサイド層を介在させるようにしてもよい。

【0053】

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0054】

１００：ＮＯＲ型フラッシュメモリ
１１０：シリコン基板
１２０：柱状部
１３０Ａ、１３０Ｂ：電荷蓄積部
１３２、１３６：酸化膜（Ｏ）
１３４：窒化膜（Ｎ）
１４０：コントロールゲート
１５０：セレクトゲート
１６０：ビット線
３００：シリコン基板
３１０：高不純物層
３２０：第１のバッファ層
３３０：第２のバッファ層
３４０：マスク層
３５０：開口
３６０：柱状部
３７２、３７６：酸化膜（Ｏ）
３７４：窒化膜（Ｎ）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】