特許 6569489 漏電遮断器用半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6569489

(24)【登録日】2019年8月16日

(45)【発行日】2019年9月4日

(54)【発明の名称】漏電遮断器用半導体集積回路

(51)【国際特許分類】

   H02H 3/347 20060101AFI20190826BHJP

   H01H 83/02 20060101ALI20190826BHJP

【ＦＩ】

   H02H3/347 A

   H01H83/02 E

【請求項の数】3

【全頁数】14

(21)【出願番号】特願2015-223703(P2015-223703)

(22)【出願日】2015年11月16日

(65)【公開番号】特開2017-93237(P2017-93237A)

(43)【公開日】2017年5月25日

【審査請求日】2018年9月13日

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100092152

【弁理士】

【氏名又は名称】服部 毅巖

(72)【発明者】

【氏名】中込 謙司

【審査官】 大濱 伸也

(56)【参考文献】

【文献】 特開平０４−１７８１０９（ＪＰ，Ａ）

【文献】 実開昭６１−１１４９３６（ＪＰ，Ｕ）

【文献】 特開２０１２−１９９１９６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｈ ３／３４７

Ｈ０１Ｈ ８３／０２

(57)【特許請求の範囲】

【請求項1】

零相変流器が検出した漏電電流検出信号を増幅し、検出電圧に変換して出力するアンプと、前記アンプが出力した検出電圧の検出電圧絶対値が一定電圧値を超えたかどうかを判定して漏電信号を出力する全波検出コンパレータ回路と、前記検出電圧絶対値が前記一定電圧を超えている間は時間値を加算し、前記検出電圧絶対値が前記一定電圧を超えていない間は前記時間値を減算してこの時間値の積算値が第１閾値を超えると漏電判定信号を出力する積分回路とを備えた漏電遮断器用半導体集積回路において、
前記積分回路は、
前記時間値を加算または減算した積算値を出力するアップダウンカウンタと、
前記時間値をカウントする前記アップダウンカウンタの基準クロック信号として前記漏電信号に基づいて加算時には第１クロック信号を出力し、減算時には前記第１クロック信号よりも低い周波数の第２クロック信号を出力するクロック合成回路と、
前記アップダウンカウンタの積算値が前記第１閾値に達したことを検出して前記アップダウンカウンタの加算動作を停止させて前記漏電判定信号を出力する第１閾値検出回路と、
前記第１閾値検出回路が前記アップダウンカウンタの加算動作を停止後に前記アップダウンカウンタの積算値が前記第１閾値よりも小さな第２閾値まで低下したことを検出して前記漏電判定信号の出力を停止させる第２閾値検出回路と、
前記アップダウンカウンタの積算値がゼロまで低下したことを検出して前記アップダウンカウンタの減算動作を停止させるゼロカウント検出回路と、
を備える漏電遮断器用半導体集積回路。

【請求項2】

前記クロック合成回路は、前記漏電信号および前記第２クロック信号を前記第１クロック信号に同期させて規格化したことを特徴とする請求項１記載の漏電遮断器用半導体集積回路。

【請求項3】

前記積分回路からの前記漏電判定信号を受けて漏電と判定されている時間値が所定時間継続しているかどうかを判定し、その判定結果に応じて遮断スイッチを遮断動作させる時延回路を備えていることを特徴とする請求項１記載の漏電遮断器用半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は漏電遮断器用半導体集積回路に関し、特に零相変流器によって検出された漏電電流の正弦波交流波形および脈流波形を検出して漏電の判定を行う漏電遮断器用半導体集積回路に関する。

【背景技術】

【0002】

配電系統に接続された機器に地絡事故が発生するなどして、地絡電流が一定以上流れると、配電系統からの供給を遮断して漏電による感電や火災を防止することができる漏電遮断器が知られている。以下に、一般的な漏電遮断器の構成および動作について説明する。

【0003】

図８は漏電遮断器の概略構成を示す図、図９は正弦波交流波形を検出したときの漏電遮断器用半導体集積回路の要部波形を示す図、図１０は脈流波形を検出したときの漏電遮断器用半導体集積回路の要部波形を示す図である。

【0004】

図８に示したように、漏電遮断器１は、たとえば、トランスＴを介して負荷Ｌに交流電源が供給される交流電源ラインに介装された遮断スイッチ２および零相変流器（ＺＣＴ：Zero-phase-sequence Current Transformer）３と、零相変流器３の出力に基づいて漏電検出を行う漏電検出回路４とを備えている。零相変流器３は、交流電源ラインの三相分を一括して１つの変流器に通すことにより、三相分の電流を合成した零相電流を検出するもので、漏電が生じていない通常時は、零相電流を検出せず、漏電が生じて三相の電流および位相のバランスが崩れたとき、零相電流を検出する。この零相変流器３の出力は、漏電検出回路４に接続される。

【0005】

漏電検出回路４は、零相変流器３によって検出された零相電流信号を電圧信号に変換する電流検出抵抗Ｒｓと、フィルタアンプ５と、全波検出コンパレータ回路６と、積分回路７と、時延回路８とを備えている。

【0006】

フィルタアンプ５は、一端が電流検出抵抗Ｒｓの一端に接続された抵抗Ｒ１と、一端が抵抗Ｒ１の他端に接続された抵抗Ｒ２，Ｒ３およびコンデンサＣ１と、一端が抵抗Ｒ２の他端に接続されたコンデンサＣ２と、オペアンプＯＰとを備えている。オペアンプＯＰの反転入力には、抵抗Ｒ２の他端およびコンデンサＣ２の一端が接続され、非反転入力には、電流検出抵抗Ｒｓの他端およびコンデンサＣ１の他端が接続され、出力には、抵抗Ｒ３の他端およびコンデンサＣ２の他端が接続されている。オペアンプＯＰの非反転入力は、また、バイアス電圧Ｖ＿ＲＩＮが印加されている。これにより、フィルタアンプ５は、抵抗Ｒ１，Ｒ２，Ｒ３の抵抗値およびコンデンサＣ１，Ｃ２の容量値によってカットオフ周波数が決まるローパスフィルタの機能および抵抗Ｒ１，Ｒ３によって利得が決まる反転増幅器の機能を有している。また、フィルタアンプ５は、バイアス電圧Ｖ＿ＲＩＮと検出信号とが重畳されて増幅された信号Ｓ１を出力する。

【0007】

ここで、フィルタアンプ５のオペアンプＯＰ、全波検出コンパレータ回路６、積分回路７および時延回路８は、集積化されて漏電遮断器用半導体集積回路９を構成している。このため、オペアンプＯＰの反転入力は、漏電遮断器用半導体集積回路９の端子ＶＩＮを介して抵抗Ｒ２の他端およびコンデンサＣ２の一端に接続され、非反転入力は、端子ＲＩＮを介して電流検出抵抗Ｒｓの他端およびコンデンサＣ１の他端に接続されている。オペアンプＯＰの出力は、端子ＦＩＮを介して抵抗Ｒ３の他端およびコンデンサＣ２の他端に接続されている。また、漏電遮断器用半導体集積回路９の端子ＯＵＴは、遮断スイッチ２に接続されている。

【0008】

全波検出コンパレータ回路６は、２つのコンパレータＣＭＰ１，ＣＭＰ２と、オアゲートＯＲとを備えている。コンパレータＣＭＰ１の反転入力には、バイアス電圧Ｖ＿ＲＩＮよりも一定電圧ｖだけ電位が高い基準電圧Ｖ＿ＲＩＮ＋ｖが印加され、コンパレータＣＭＰ２の非反転入力には、バイアス電圧Ｖ＿ＲＩＮよりも一定電圧ｖだけ電位が低い基準電圧Ｖ＿ＲＩＮ−ｖが印加されている。コンパレータＣＭＰ１の非反転入力およびコンパレータＣＭＰ２の反転入力には、フィルタアンプ５の出力が接続され、コンパレータＣＭＰ１，ＣＭＰ２の出力は、オアゲートＯＲの入力に接続されている。オアゲートＯＲの出力は、全波検出コンパレータ回路６の出力を構成している。これにより、この全波検出コンパレータ回路６は、フィルタアンプ５によって出力された信号Ｓ１の検出電圧絶対値（すなわち、信号Ｓ１の全波整流電圧）が一定電圧値（ｖ）を超えたか否かにより、ハイレベルまたはローレベルとなる信号（漏電信号）Ｓ２を出力する。

【0009】

積分回路７は、全波検出コンパレータ回路６が出力した信号Ｓ２がハイレベルのときに加算を行い、信号Ｓ２がローレベルのときに減算を行うようなアップダウンカウンタによって構成される。積分回路７は、アップダウンカウンタの積算値を基に漏電かどうかを判定し、信号（漏電判定信号）Ｓ３を出力する。なお、この積分回路７は、特許文献１において、コンデンサの充放電を利用したアナログ回路による積分回路をディジタル化したものである。ここで、加算動作および減算動作に用いる基準クロック信号の周波数を、たとえば、１００ｋＨｚ（１０マイクロ秒（μｓ）周期）とし、アップダウンカウンタを、たとえば、１０段のＤフリップフロップで構成したとする。この場合、この積分回路７は、漏電の積算時間として最大で約１０ミリ秒（ｍｓ）の時間値をカウントすることができ、積分回路７にて漏電を判定する基準である８ｍｓの時間値のカウントを可能にしている。

【0010】

時延回路８は、積分回路７による漏電の判定が所定時間継続しているかどうかを判定し、その判定結果に応じて遮断スイッチ２を遮断動作させるものである。すなわち、漏電遮断器１は、積分回路７が漏電を判定すると直ちに遮断スイッチ２を遮断することはなく、漏電の判定が所定時間継続してはじめて遮断スイッチ２を遮断する。その理由は、この漏電遮断器１と直並列に接続される他の漏電遮断器との保護協調のためにそれぞれの漏電遮断器の遮断スイッチが遮断するタイミングを調整しているからであり、時延回路が判定する所定時間は、配電系統の上位に配置される漏電遮断器ほど長い時間に設定される。

【0011】

次に、この漏電遮断器１の動作について説明する。まず、漏電が発生したとき、零相変流器３によって検出された漏電電流検出信号が電流検出抵抗Ｒｓを流れ、電流検出抵抗Ｒｓの両端には、漏電電流検出信号に比例した漏電電圧が生成される。この漏電電圧は、フィルタアンプ５により増幅され、信号Ｓ１として出力される。この信号Ｓ１は、図９に示したように、バイアス電圧Ｖ＿ＲＩＮを中心とした正弦波交流波形を有し、全波検出コンパレータ回路６に供給される。

【0012】

全波検出コンパレータ回路６では、コンパレータＣＭＰ１が基準電圧Ｖ＿ＲＩＮ＋ｖよりも電位が高い信号Ｓ１の入力があったとき、ハイレベルの信号を出力し、基準電圧Ｖ＿ＲＩＮ＋ｖよりも電位が低い信号Ｓ１の入力があったときにローレベルの信号を出力する。コンパレータＣＭＰ２は、基準電圧Ｖ＿ＲＩＮ−ｖよりも電位が高い信号Ｓ１の入力があったとき、ローレベルの信号を出力し、基準電圧Ｖ＿ＲＩＮ−ｖよりも電位が低い信号Ｓ１の入力があったときにハイレベルの信号を出力する。オアゲートＯＲは、コンパレータＣＭＰ１，ＣＭＰ２の一方からハイレベルの信号を受けたとき、ハイレベルの信号を出力し、コンパレータＣＭＰ１，ＣＭＰ２の両方からローレベルの信号を受けたとき、ローレベルの信号を出力する。すなわち、この全波検出コンパレータ回路６は、信号Ｓ１の検出電圧絶対値が一定電圧を超えるとハイレベル、一定電圧を超えないとローレベルの信号Ｓ２を出力する。ここで、全波検出コンパレータ回路６は、ハイレベルの信号を出力しているとき、漏電が生じている状態と判定し、ローレベルの信号を出力しているとき、漏電のない状態と判定する。

【0013】

積分回路７は、全波検出コンパレータ回路６からハイレベルの信号Ｓ２を受けたとき、時間値を加算し、ローレベルの信号Ｓ２を受けたとき、時間値を減算する。これにより、図９の積分回路模式動作に示したように、積分回路７の積算値は、信号Ｓ２がハイレベルの間、上昇し、信号Ｓ２がローレベルの間、降下する。積分回路７は、その積算値が上昇して判定閾値ＶｔｈＨを超えると、ハイレベルの信号Ｓ３を出力し、その後、積算値が降下して判定閾値ＶｔｈＬを下回ると、ローレベルの信号を出力する。ここで、積分回路７は、ハイレベルの信号を出力しているとき、漏電が生じているまたは漏電の可能性があると判定し、ローレベルの信号を出力しているとき、漏電の可能性が低い状態であると判定する。

【0014】

時延回路８は、積分回路７が出力した信号Ｓ３に基づいて、遮断スイッチ２を動作させるかどうかの判定を行う。積分回路７が出力したハイレベルの信号が設定した時間値を超えて継続しているとき、時延回路８は、遮断スイッチ２を動作させ、交流電源ラインを開路する。

【0015】

次に、零相変流器３によって検出された電流が半波整流された脈流波形である場合について説明する。図１０に示したように、フィルタアンプ５が出力した信号Ｓ１が脈流波形の場合、全波検出コンパレータ回路６は、フィルタアンプ５が出力した信号Ｓ１が基準電圧Ｖ＿ＲＩＮ＋ｖよりも電位が高いときだけ、ハイレベルの信号を出力する。このため、全波検出コンパレータ回路６が出力する信号Ｓ２は、ハイレベルとなる時間がローレベルとなる時間に比べて圧倒的に短くなっている。積分回路７では、加算動作および減算動作が同じ速度で行われているため、積分回路７の積算値は、なかなか判定閾値ＶｔｈＨに到達することがなく、しかも、減算時間が長いために、すぐに０まで減算されてしまう。つまり、半波整流された脈流波形のような漏電電流は、図８に示すような漏電検出回路４では、検出することができない。

【0016】

しかし、ＩＥＣ６０９４７−２，ＪＩＳ Ｃ８２０１−２−２などで「Ｔｙｐｅ Ａ」として規定された漏電保護特性によれば、上記のような脈流波形についても漏電検出可能な漏電遮断器が要求されている。このような要求に対して、たとえば、特許文献２に記載のような漏電遮断器が知られている。この漏電遮断器によれば、ホール素子内蔵型の第２の零相変流器と、ホール素子の出力から直流成分の信号を得る直流変換回路と、漏電検出回路に接続される第１の零相変流器の鉄心を貫通して直流変換回路の出力信号を流す励磁用導体とを新たに備えている。これにより、励磁用導体に流す信号の磁界を逆バイアスとして第１の零相変流器に加えて直流偏磁を相殺し、第１の零相変流器が半波整流された脈流波形を直流成分の含まない全波整流波形として検出できるようにしている。

【先行技術文献】

【特許文献】

【0017】

【特許文献1】特開２０００−１０２１５８号公報

【特許文献2】特開２０１０−１４４７８号公報

【発明の概要】

【発明が解決しようとする課題】

【0018】

しかしながら、特許文献２に記載のような漏電遮断器では、ホール素子内蔵型の第２の零相変流器、直流変換回路および励磁用導体を追加するという大幅な変更が必要であるため、装置構成が大型化するだけでなく、コスト高になるという問題点があった。

【0019】

本発明はこのような点に鑑みてなされたものであり、既存の構成を大幅に変更することなく、「Ｔｙｐｅ Ａ」の漏電保護特性に対応した漏電遮断器用半導体集積回路を提供することを目的とする。

【課題を解決するための手段】

【0020】

本発明では上記の課題を解決するために、零相変流器が検出した漏電電流検出信号を増幅し、検出電圧に変換して出力するアンプと、前記アンプが出力した検出電圧の検出電圧絶対値が一定電圧値を超えたかどうかを判定して漏電信号を出力する全波検出コンパレータ回路と、前記検出電圧絶対値が前記一定電圧を超えている間は時間値を加算し、前記検出電圧絶対値が前記一定電圧を超えていない間は前記時間値を減算して、この時間値の積算値が第１閾値を超えると漏電判定信号を出力する積分回路とを備えた漏電遮断器用半導体集積回路が提供される。この漏電遮断器用半導体集積回路では、前記積分回路は、前記時間値を加算または減算した積算値を出力するアップダウンカウンタと、前記時間値をカウントする前記アップダウンカウンタの基準クロック信号として前記漏電信号に基づいて加算時には第１クロック信号を出力し、減算時には前記第１クロック信号よりも低い周波数の第２クロック信号を出力するクロック合成回路と、前記アップダウンカウンタの積算値が前記第１閾値に達したことを検出して前記アップダウンカウンタの加算動作を停止させて前記漏電判定信号を出力する第１閾値検出回路と、前記第１閾値検出回路が前記アップダウンカウンタの加算動作を停止後に前記アップダウンカウンタの積算値が前記第１閾値よりも小さな第２閾値まで低下したことを検出して前記漏電判定信号の出力を停止させる第２閾値検出回路と、前記アップダウンカウンタの積算値がゼロまで低下したことを検出して前記アップダウンカウンタの減算動作を停止させるゼロカウント検出回路と、を備えている。

【発明の効果】

【0021】

上記構成の漏電遮断器用半導体集積回路は、アップダウンカウンタが加算を行う第１クロック信号よりも減算を行う第２クロック信号の周波数を低減させたことで、減算期間が長くなる脈流波形の漏電電流においても検出が可能になるという利点がある。

【図面の簡単な説明】

【0022】

【図1】第１の実施の形態に係る漏電遮断器用半導体集積回路の積分回路の構成例を示す図である。

【図2】クロック合成回路の構成例を示す回路図である。

【図3】クロック合成回路における要部波形を示す図である。

【図4】正弦波交流波形を検出したときの漏電遮断器用半導体集積回路の要部波形を示す図である。

【図5】脈流波形を検出したときの漏電遮断器用半導体集積回路の要部波形を示す図である。

【図6】第２の実施の形態に係る漏電遮断器用半導体集積回路の積分回路に使用されるクロック合成回路の構成例を示す回路図である。

【図7】クロック合成回路における要部波形を示す図である。

【図8】漏電遮断器の概略構成を示す図である。

【図9】正弦波交流波形を検出したときの漏電遮断器用半導体集積回路の要部波形を示す図である。

【図10】脈流波形を検出したときの漏電遮断器用半導体集積回路の要部波形を示す図である。

【発明を実施するための形態】

【0023】

以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、漏電遮断器の全体的な構成は、図８に示したものと同じであり、したがって、本発明の要部である漏電遮断器用半導体集積回路の積分回路を除く部分の説明には、図８を参照することがある。また、以下の説明において、端子名とその端子における電圧、信号などは、同じ符号を用いることがある。

【0024】

図１は第１の実施の形態に係る漏電遮断器用半導体集積回路の積分回路の構成例を示す図、図２はクロック合成回路の構成例を示す回路図、図３はクロック合成回路における要部波形を示す図である。

【0025】

漏電遮断器用半導体集積回路９の積分回路７は、図１に示したように、クロック合成回路１１と、アップダウンカウンタ１２と、ゼロカウント検出回路１３と、８００カウント検出回路１４と、４００カウント検出回路１５とを備えている。積分回路７は、また、アンドゲートＡＮＤ１，ＡＮＤ２と、インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３と、ノアゲートＮＯＲと、ＲＳフリップフロップＲＳ−ＦＦとを備えている。

【0026】

クロック合成回路１１は、第１クロック信号、第２クロック信号および全波検出コンパレータ回路６の信号Ｓ２を受けて合成された合成クロック信号ＣＬＯＣＫを出力する。この合成クロック信号ＣＬＯＣＫは、基準クロック信号としてアップダウンカウンタ１２に入力される。ここで、第１クロック信号は、１００ｋＨｚ、第２クロック信号は、第１クロック信号よりも低い周波数の５ｋＨｚとしている。この第２クロック信号は、たとえば、第１クロック信号を分周することによって生成される。

【0027】

アップダウンカウンタ１２は、端子ＣＬＯＣＫ、端子ＣＭＰ＿ＯＵＴ、端子ＵＰ＿ＳＴＯＰ、端子ＤＯＷＮ＿ＳＴＯＰおよび端子ＩＮＩＴＩＡＬを有している。クロック合成回路１１の出力は、端子ＣＬＯＣＫに入力され、信号Ｓ２は、端子ＣＭＰ＿ＯＵＴに入力され、初期リセット信号は、端子ＩＮＩＴＩＡＬに入力されている。

【0028】

アップダウンカウンタ１２は、１０個のＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ２，・・・，Ｄ−ＦＦ１０によって構成され、入力された合成クロック信号ＣＬＯＣＫを信号Ｓ２によって加算動作または減算動作を行う。すなわち、アップダウンカウンタ１２は、信号Ｓ２がハイレベルのとき、加算動作を行い、信号Ｓ２がローレベルのとき、減算動作を行う。アップダウンカウンタ１２は、電源投入時などにおいて電源電圧が安定したときに出力される初期リセット信号によって、すべてのＤフリップフロップＤ−ＦＦ１〜Ｄ−ＦＦ１０がリセットされる。

【0029】

ＤフリップフロップＤ−ＦＦ１〜Ｄ−ＦＦ１０の出力Ｑ１，Ｑ２，・・・，Ｑ１０は、ゼロカウント検出回路１３、８００カウント検出回路１４および４００カウント検出回路１５にそれぞれ入力されている。

【0030】

ゼロカウント検出回路１３は、アップダウンカウンタ１２の積算値がゼロかどうかを判定し、すべての出力Ｑ１，Ｑ２，・・・，Ｑ１０がＬレベルとなって積算値がゼロの場合、ハイレベルの信号をアップダウンカウンタ１２の端子ＤＯＷＮ＿ＳＴＯＰに入力する。これにより、アップダウンカウンタ１２は、積算値がゼロまで減算されると減算動作を停止する。

【0031】

８００カウント検出回路１４は、アップダウンカウンタ１２の積算値が上昇して判定閾値ＶｔｈＨに達したかどうかを判定するもので、積算値が判定閾値ＶｔｈＨに相当する８００カウントに達したとき、ハイレベルの信号を出力する。この８００カウント検出回路１４の出力は、アンドゲートＡＮＤ１の一方の入力に接続され、アンドゲートＡＮＤ１の他方の入力には、信号Ｓ２が入力されている。アンドゲートＡＮＤ１の出力は、ＲＳフリップフロップＲＳ−ＦＦのセット入力ＳおよびインバータＩＮＶ２を介してアップダウンカウンタ１２の端子ＵＰ＿ＳＴＯＰにそれぞれ接続されている。これにより、ハイレベルの信号Ｓ２が入力されていて、８００カウント検出回路１４が８００カウントの積算値を検出したとき、ＲＳフリップフロップＲＳ−ＦＦは、積分回路出力としてハイレベルの信号Ｓ３を出力する。これと同時に、８００カウント検出回路１４は、アップダウンカウンタ１２の端子ＵＰ＿ＳＴＯＰにローレベルの信号を供給することにより、アップダウンカウンタ１２の加算動作を停止させる。

【0032】

４００カウント検出回路１５は、８００カウント検出回路１４とともにヒステリシス付きディジタルコンパレータを構成するもので、アップダウンカウンタ１２の積算値が判定閾値ＶｔｈＨに到達後、減算動作により積算値が判定閾値ＶｔｈＬに達したかどうかを判定する。４００カウント検出回路１５は、アップダウンカウンタ１２の積算値が判定閾値ＶｔｈＨに到達後、判定閾値ＶｔｈＬに相当する４００カウントの値まで低下したことを検出すると、ハイレベルの信号を出力する。この４００カウント検出回路１５の出力は、アンドゲートＡＮＤ２の一方の入力に接続され、アンドゲートＡＮＤ２の他方の入力には、インバータＩＮＶ１を介して信号Ｓ２が入力されている。アンドゲートＡＮＤ２の出力は、ノアゲートＮＯＲの一方の入力に接続され、ノアゲートＮＯＲの他方の入力には、インバータＩＮＶ３を介して初期リセット信号が入力されている。ノアゲートＮＯＲの出力は、ＲＳフリップフロップＲＳ−ＦＦのリセット入力Ｒに接続されている。これにより、アップダウンカウンタ１２にローレベルの信号Ｓ２が入力されていて、４００カウント検出回路１５が４００カウントの積算値を検出したとき、ＲＳフリップフロップＲＳ−ＦＦは、リセットされ、積分回路出力としてローレベルの信号Ｓ３を出力する。なお、ＲＳフリップフロップＲＳ−ＦＦは、初期リセット信号が入力されたときにもリセットされて、信号Ｓ３を強制的にローレベルにする。

【0033】

クロック合成回路１１は、図２に示したように、インバータＩＮＶ１１，ＩＮＶ１２と、ノアゲートＮＯＲ１１と、ナンドゲートＮＡＮＤ１１と、オアゲートＯＲ１１とを備えている。

【0034】

ナンドゲートＮＡＮＤ１１は、その一方の入力に第１クロック信号が入力され、他方の入力には信号Ｓ２が入力される。ナンドゲートＮＡＮＤ１１の出力は、インバータＩＮＶ１２を介してオアゲートＯＲ１１の一方の入力に接続され、高速データ信号ＤＨを供給している。ノアゲートＮＯＲ１１は、その一方の入力にインバータＩＮＶ１１を介して第２クロック信号が入力され、他方の入力には信号Ｓ２が入力される。ノアゲートＮＯＲ１１の出力は、オアゲートＯＲ１１の他方の入力に接続され、低速データ信号ＤＬを供給している。

【0035】

次に、図３を参照してクロック合成回路１１の動作を説明する。ナンドゲートＮＡＮＤ１１およびインバータＩＮＶ１２（すなわち、アンドゲート）は、信号Ｓ２がハイレベルとなる期間だけ第１クロック信号を通過させて高速データ信号ＤＨを生成する。インバータＩＮＶ１１およびノアゲートＮＯＲ１１は、信号Ｓ２がローレベルとなる期間だけ第２クロック信号を通過させて低速データ信号ＤＬを生成する。そして、オアゲートＯＲ１１は、高速データ信号ＤＨと低速データ信号ＤＬとを合成して合成クロック信号ＣＬＯＣＫを出力する。

【0036】

次に、以上のようにして構成された積分回路７を含む漏電遮断器用半導体集積回路９を備えた漏電遮断器１の動作について説明する。
図４は正弦波交流波形を検出したときの漏電遮断器用半導体集積回路の要部波形を示す図、図５は脈流波形を検出したときの漏電遮断器用半導体集積回路の要部波形を示す図である。

【0037】

まず、漏電が発生したとき、零相変流器３によって検出された漏電電流検出信号が電流検出抵抗Ｒｓを流れ、電流検出抵抗Ｒｓの両端には、漏電電流検出信号に比例した漏電電圧が生成される。この漏電電圧は、フィルタアンプ５により増幅されて出力される。このフィルタアンプ５が出力した信号Ｓ１は、図４に示したように、バイアス電圧Ｖ＿ＲＩＮを中心とした正弦波交流波形を有し、全波検出コンパレータ回路６に供給される。

【0038】

全波検出コンパレータ回路６では、基準電圧Ｖ＿ＲＩＮ＋ｖよりも電位が高い信号Ｓ１の入力があったときおよび基準電圧Ｖ＿ＲＩＮ−ｖよりも電位が低いフィルタアンプ出力の入力があったとき、コンパレータＣＭＰ１，ＣＭＰ２は、ハイレベルの信号を出力する。すなわち、コンパレータＣＭＰ１，ＣＭＰ２は、信号Ｓ１の検出電圧絶対値が一定電圧値を超えたとき、ハイレベルの信号を出力する。また、フィルタアンプ出力の電圧が基準電圧Ｖ＿ＲＩＮ−ｖと基準電圧Ｖ＿ＲＩＮ＋ｖとの間にあるとき、コンパレータＣＭＰ１，ＣＭＰ２は、ローレベルの信号を出力する。すなわち、コンパレータＣＭＰ１，ＣＭＰ２は、信号Ｓ１の検出電圧絶対値が一定電圧値を超えていないとき、ローレベルの信号を出力する。したがって、オアゲートＯＲは、コンパレータＣＭＰ１，ＣＭＰ２の出力を受けて、図４に、全波整流コンパレータ出力として示した信号Ｓ２を出力し、積分回路７に出力する。

【0039】

積分回路７では、全波検出コンパレータ回路６から受けた信号Ｓ２がハイレベルのとき、クロック合成回路１１が１００ｋＨｚの第１クロック信号を出力し、アップダウンカウンタ１２がその第１クロック信号で加算動作を行う。次に、全波検出コンパレータ回路６からローレベルの信号Ｓ２を受けると、クロック合成回路１１が５ｋＨｚの第２クロック信号を出力し、アップダウンカウンタ１２がその第２クロック信号で減算動作を行う。減算動作を行う第２クロック信号の周波数は、加算動作を行う第１クロック信号の周波数の１／２０なので、減算動作で減算される速度が加算動作で加算される速度の１／２０になる。このため、図４に示す積分回路模式動作によれば、アップダウンカウンタ１２の積算値は、増加するときよりも減少するときの方がゆっくりと変化していることになる。その後、全波検出コンパレータ回路６からハイレベルの信号Ｓ２を受けてアップダウンカウンタ１２が１００ｋＨｚの第１クロック信号で加算動作を行うようになる。

【0040】

このように、図４に示したような正弦波交流波形の漏電電流が継続して検出されていると、アップダウンカウンタ１２の積算値が上昇し、やがて、８００カウント検出回路１４によって判定閾値ＶｔｈＨに達するようになる。すると、８００カウント検出回路１４は、ハイレベルの信号を出力するので、ＲＳフリップフロップＲＳ−ＦＦがセットされて積分回路出力がハイレベルの信号Ｓ３を出力し、アップダウンカウンタ１２は、その加算動作が停止される。

【0041】

ここで、漏電状態が回復したような場合、全波検出コンパレータ回路６は、ローレベルの信号しか出力しなくなる。すると、アップダウンカウンタ１２は、第２クロック信号による減算動作を行うので、その積算値が降下し、やがて、４００カウント検出回路１５によって判定閾値ＶｔｈＬまで低下するようになる。すると、４００カウント検出回路１５は、ハイレベルの信号を出力するので、ＲＳフリップフロップＲＳ−ＦＦがリセットされて積分回路出力の信号Ｓ３がローレベルとなる。

【0042】

さらに、アップダウンカウンタ１２の減算が続いて、その積算値がゼロになったことをゼロカウント検出回路１３が検出すると、ゼロカウント検出回路１３は、ハイレベルの信号を出力し、アップダウンカウンタ１２は、その時点で減算動作を停止する。

【0043】

次に、零相変流器３によって検出された電流が半波整流された脈流波形である場合について説明する。図５に示したように、フィルタアンプ５の出力が脈流波形の場合、全波検出コンパレータ回路６は、フィルタアンプ５からの信号Ｓ１が基準電圧Ｖ＿ＲＩＮ＋ｖよりも電位が高いときだけ、ハイレベルの信号を出力する。これにより、積分回路７では、そのハイレベルの信号を入力している期間だけ、アップダウンカウンタ１２は、１００ｋＨｚの第１クロック信号で加算動作を行う。

【0044】

フィルタアンプ５の信号Ｓ１が基準電圧Ｖ＿ＲＩＮ＋ｖよりも電位が低くなって、全波検出コンパレータ回路６がローレベルの信号Ｓ２を出力すると、アップダウンカウンタ１２は、５ｋＨｚの第２クロック信号で減算動作を行う。この場合、減算動作で減算される速度が加算動作で加算される速度の１／２０であるため、アップダウンカウンタ１２の積算値は、ゆっくり低下する。

【0045】

続いて、全波検出コンパレータ回路６の信号Ｓ２がハイレベルになると、アップダウンカウンタ１２は、そのときの積算値から第１クロック信号で加算動作を行う。図５の例では、全波検出コンパレータ回路６の信号Ｓ２のハイレベルが終了する直前に、アップダウンカウンタ１２の積算値が判定閾値ＶｔｈＨに到達し、積分回路７は、ハイレベルの信号Ｓ３を出力している。

【0046】

このように、この積分回路７によれば、アップダウンカウンタ１２の減算動作時に加算動作時よりもクロック信号の周波数を下げるようにしていている。このため、脈流波形の漏電電流のように、全波検出コンパレータ回路６によって検出される１周期あたりの時間が短くても、アップダウンカウンタ１２のトータルの積算値がプラスになるので、漏電検出が可能になる。なお、この積分回路７は、減算動作をゆっくりすることで、漏電であるとの判定がかなり速くなる。しかし、この時間は、時延回路８が遮断スイッチ２を遮断するまでの漏電継続時間を判断する時間よりも十分短いので、特に実用上問題になることはない。

【0047】

以上の積分回路７は、１００ｋＨｚのクロック信号で動作する既存の積分回路に図２にその構成を示すクロック合成回路１１または後述するクロック合成回路１１ａおよび図示しない５ｋＨｚのクロック生成回路を追加することで実現できる。このため、比較的容易に脈流波形の漏電電流を検出可能な「Ｔｙｐｅ Ａ」の漏電保護特性に対応した漏電遮断器用半導体集積回路が提供可能になる。

【0048】

図６は第２の実施の形態に係る漏電遮断器用半導体集積回路の積分回路に使用されるクロック合成回路の構成例を示す回路図、図７はクロック合成回路における要部波形を示す図である。この図６において、図２に示した構成要素と同じ構成要素については同じ符号を付してある。

【0049】

このクロック合成回路１１ａは、図２の回路にＤフリップフロップＤ−ＦＦ１１，Ｄ−ＦＦ１２およびインバータＩＮＶ１３を追加している。すなわち、ノアゲートＮＯＲ１１とオアゲートＯＲ１１との間にＤフリップフロップＤ−ＦＦ１１を配置し、全波検出コンパレータ出力（信号Ｓ２入力）とノアゲートＮＯＲ１１およびナンドゲートＮＡＮＤ１１との間にＤフリップフロップＤ−ＦＦ１２を配置している。ＤフリップフロップＤ−ＦＦ１１，Ｄ−ＦＦ１２のクロック入力には、インバータＩＮＶ１３を介して第１クロック信号を供給するようにしている。なお、ＤフリップフロップＤ−ＦＦ１１，Ｄ−ＦＦ１２は、初期化リセット信号を受けたときリセットされるように構成されている。

【0050】

ここで、ＤフリップフロップＤ−ＦＦ１２は、信号Ｓ２を第１クロック信号に同期してラッチし、第１クロック信号に規格化された漏電検出信号を出力する。また、ＤフリップフロップＤ−ＦＦ１１は、第２クロック信号の信号５ｋ＿ＤＬを第１クロック信号に同期してラッチし、第１クロック信号に規格化された低速データ信号ＤＬを出力する。

【0051】

次に、図７を参照してクロック合成回路１１ａの動作を説明する。まず、全波検出コンパレータ出力は、第１クロック信号の立ち下がりに同期してハイレベルおよびローレベルとなる漏電検出信号に変換される。ナンドゲートＮＡＮＤ１１およびインバータＩＮＶ１２（すなわち、アンドゲート）は、漏電検出信号がハイレベルとなる期間だけ第１クロック信号を通過させて高速データ信号ＤＨを生成する。インバータＩＮＶ１１およびノアゲートＮＯＲ１１は、漏電検出信号がローレベルとなる期間だけ第２クロック信号を通過させて信号５ｋ＿ＤＬを生成し、さらに、この信号５ｋ＿ＤＬは、第１クロック信号の立ち下がりに同期した低速データ信号ＤＬに変換される。そして、オアゲートＯＲ１１は、高速データ信号ＤＨと低速データ信号ＤＬとを合成して合成クロック信号ＣＬＯＣＫを出力する。

【0052】

このクロック合成回路１１ａによれば、信号Ｓ２および第２クロック信号を第１クロック信号に同期することができるようになる。このため、たとえば、図３の高速データ信号ＤＨおよび合成クロック信号ＣＬＯＣＫに見られるような、時間幅の小さなインパルス電圧の発生を防止することができ、アップダウンカウンタ１２を安定して動作させることができるようになる。もちろん、第１クロック信号による規格化の場合、高速データ信号ＤＨ、低速データ信号ＤＬおよび合成クロック信号ＣＬＯＣＫは、１００ｋＨｚのオン時間幅（５μｓ）の分だけ誤差が生じてしまう。しかし、このような誤差は、積算時間の８ｍｓ（８００クロック分）と比較して十分短く、許容範囲内である。

【0053】

以上、本発明をその好適な実施の形態について説明したが、本発明は、これらの好適な実施の形態に限定されるものではなく、本発明の精神の範囲内において、各種変化変形が可能である。たとえば、この実施の形態では、第１クロック信号の周波数を１００ｋＨｚ、第２クロック信号の周波数を第１クロック信号の１／２０の５ｋＨｚとしたが、この値に限定されるものではない。

【符号の説明】

【0054】

１ 漏電遮断器
２ 遮断スイッチ
３ 零相変流器
４ 漏電検出回路
５ フィルタアンプ
６ 全波検出コンパレータ回路
７ 積分回路
８ 時延回路
９ 漏電遮断器用半導体集積回路
１１，１１ａ クロック合成回路
１２ アップダウンカウンタ
１３ ゼロカウント検出回路
１４ ８００カウント検出回路（第１閾値検出回路）
１５ ４００カウント検出回路（第２閾値検出回路）
ＡＮＤ１，ＡＮＤ２ アンドゲート
Ｃ１，Ｃ２ コンデンサ
ＣＭＰ１，ＣＭＰ２ コンパレータ
Ｄ−ＦＦ１〜Ｄ−ＦＦ１０，Ｄ−ＦＦ１１，Ｄ−ＦＦ１２ Ｄフリップフロップ
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ１１，ＩＮＶ１２，ＩＮＶ１３ インバータ
Ｌ 負荷
ＮＡＮＤ１１ ナンドゲート
ＮＯＲ，ＮＯＲ１１ ノアゲート
ＯＰ オペアンプ
ＯＲ，ＯＲ１１ オアゲート
Ｒ１，Ｒ２，Ｒ３ 抵抗
ＲＳ−ＦＦ ＲＳフリップフロップ
Ｒｓ 電流検出抵抗
Ｔ トランス

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】