特許 6570068 ゲートパルス発生回路およびパルス電源装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6570068

(24)【登録日】2019年8月16日

(45)【発行日】2019年9月4日

(54)【発明の名称】ゲートパルス発生回路およびパルス電源装置

(51)【国際特許分類】

   H02M 1/08 20060101AFI20190826BHJP

   H02M 9/04 20060101ALI20190826BHJP

【ＦＩ】

   H02M1/08 301A

   H02M9/04 Z

【請求項の数】5

【全頁数】15

(21)【出願番号】特願2016-49353(P2016-49353)

(22)【出願日】2016年3月14日

(65)【公開番号】特開2017-169255(P2017-169255A)

(43)【公開日】2017年9月21日

【審査請求日】2018年9月10日

(73)【特許権者】

【識別番号】000004606

【氏名又は名称】ニチコン株式会社

(74)【代理人】

【識別番号】110000475

【氏名又は名称】特許業務法人みのり特許事務所

(72)【発明者】

【氏名】森 均

【審査官】 小林 秀和

(56)【参考文献】

【文献】 特開昭６０−２０８１１８（ＪＰ，Ａ）

【文献】 特開平０２−２８８７２７（ＪＰ，Ａ）

【文献】 実開昭５９−１７３４８１（ＪＰ，Ｕ）

【文献】 特開平０１−１７０３６６（ＪＰ，Ａ）

【文献】 特開２００２−１４１７９２（ＪＰ，Ａ）

【文献】 特開昭５３−０３７３７１（ＪＰ，Ａ）

【文献】 米国特許第０５１２８６０４（ＵＳ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ １／０８

Ｈ０２Ｍ ９／０４

(57)【特許請求の範囲】

【請求項1】

パルストランスを介して、前記パルストランスの２次側に接続されたサイリスタのゲートにゲートパルス電流を供給するゲートパルス発生回路であって、
前記パルストランスに第１電流を出力する第１ゲートドライブ回路と、
前記パルストランスに前記第１電流よりも低い第２電流を出力する第２ゲートドライブ回路と、
前記第１ゲートドライブ回路が前記第１電流を出力するタイミングおよび前記第２ゲートドライブ回路が前記第２電流を出力するタイミングを制御する制御回路と、
を備え、
前記制御回路は、
前記サイリスタが点弧してから前記サイリスタのアノード−カソード間を流れるサイリスタ電流が増加する第１期間に、前記第１ゲートドライブ回路に前記第１電流を出力させることで、前記パルストランスの２次側に第１電圧を発生させ、
前記第１期間終了後の前記サイリスタ電流がサイリスタ保持電流値を下回る前の第２期間に、前記第１ゲートドライブ回路に前記第１電流の出力を停止させることで、前記パルストランスの２次側に前記第１電圧と逆極性の逆電圧を発生させ、
前記第２期間終了後の前記サイリスタ電流が前記サイリスタ保持電流値を下回る期間を含む第３期間に、前記第２ゲートドライブ回路に前記第２電流を出力させることで、前記パルストランスの２次側に前記第１電圧と同極性で前記第１電圧よりも低い第２電圧を発生させる
ことを特徴とするゲートパルス発生回路。

【請求項2】

前記第１ゲートドライブ回路は、
第１コンデンサと、
前記制御回路の制御下でオン状態とオフ状態とが切り替わり、オン状態のときに前記第１コンデンサの放電電流を前記第１電流として出力する第１スイッチ回路と、を備え、
前記第２ゲートドライブ回路は、
第２コンデンサと、
前記制御回路の制御下でオン状態とオフ状態とが切り替わり、オン状態のときに前記第２コンデンサの放電電流を前記第２電流として出力する第２スイッチ回路と、を備え、
前記制御回路は、
前記第１期間に前記第１スイッチ回路をオン状態にさせる第１制御回路と、
前記第３期間に前記第２スイッチ回路をオン状態にさせる第２制御回路と、を備えた
ことを特徴とする請求項１に記載のゲートパルス発生回路。

【請求項3】

サイリスタと、前記サイリスタのアノード側に設けられた主コンデンサと、前記サイリスタのカソード側に設けられた負荷コイルと、前記負荷コイルに並列に設けられたサージ吸収回路とを備え、前記サイリスタがオン状態のときに前記主コンデンサに蓄積された電力を前記負荷コイルに供給する電源回路と、
パルストランスを備え、前記パルストランスの２次巻線の一端が前記サイリスタのゲートに接続されたサイリスタゲート回路と、
前記パルストランスの１次側に接続されたゲートパルス発生回路と、
を含むパルス電源装置であって、
前記ゲートパルス発生回路は、
前記パルストランスに第１電流を出力する第１ゲートドライブ回路と、
前記パルストランスに前記第１電流よりも低い第２電流を出力する第２ゲートドライブ回路と、
前記第１ゲートドライブ回路が前記第１電流を出力するタイミングおよび前記第２ゲートドライブ回路が前記第２電流を出力するタイミングを制御する制御回路と、
を備え、
前記制御回路は、
前記サイリスタが点弧してから前記サイリスタのアノード−カソード間を流れるサイリスタ電流が増加する第１期間に、前記第１ゲートドライブ回路に前記第１電流を出力させることで、前記パルストランスの２次側に第１電圧を発生させ、
前記第１期間終了後の前記サイリスタ電流がサイリスタ保持電流値を下回る前の第２期間に、前記第１ゲートドライブ回路に前記第１電流の出力を停止させることで、前記パルストランスの２次側に前記第１電圧と逆極性の逆電圧を発生させ、
前記第２期間終了後の前記サイリスタ電流が前記サイリスタ保持電流値を下回る期間を含む第３期間に、前記第２ゲートドライブ回路に前記第２電流を出力させることで、前記パルストランスの２次側に前記第１電圧と同極性で前記第１電圧よりも低い第２電圧を発生させる
ことを特徴とするパルス電源装置。

【請求項4】

前記第１ゲートドライブ回路は、
第１コンデンサと、
前記制御回路の制御下でオン状態とオフ状態とが切り替わり、オン状態のときに前記第１コンデンサの放電電流を前記第１電流として出力する第１スイッチ回路と、を備え、
前記第２ゲートドライブ回路は、
第２コンデンサと、
前記制御回路の制御下でオン状態とオフ状態とが切り替わり、オン状態のときに前記第２コンデンサの放電電流を前記第２電流として出力する第２スイッチ回路と、を備え、
前記制御回路は、
前記第１期間に前記第１スイッチ回路をオン状態にさせる第１制御回路と、
前記第３期間に前記第２スイッチ回路をオン状態にさせる第２制御回路と、を備えた
ことを特徴とする請求項３に記載のパルス電源装置。

【請求項5】

前記サイリスタゲート回路は、前記パルストランスの２次巻線の一端と前記サイリスタのゲートとを接続する配線に介装されたダイオードを備え、
前記ダイオードは、アノードが前記パルストランスの２次巻線の一端側に接続され、カソードが前記サイリスタのゲート側に接続されている
ことを特徴とする請求項３または４に記載のパルス電源装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ゲートパルス発生回路および当該ゲートパルス発生回路を含むパルス電源装置に関する。

【背景技術】

【0002】

ゲートパルス発生回路としては、例えば、特許文献１に記載のものが知られている。このゲートパルス発生回路は、定電圧直流電源に、ＲＣ直列回路および抵抗器の並列回路とスイッチ素子とを直列接続したものであり、スイッチ素子がオン状態のときに、パルストランスを介してサイリスタのゲートにゲートパルス電流を供給する。

【0003】

また、別の例として、図５に示すようなゲートパルス発生回路１００’も存在する。このゲートパルス発生回路１００’は、交流電源１０１に、ブレーカ１０２、電磁接触器１０３および摺動電圧調整器１０４を介して接続された第１ゲートドライブ回路および第２ゲートドライブ回路と、制御回路とを備える。ゲートパルス発生回路１００’は、出力端２０１，２０２に接続されたパルストランスを介してサイリスタのゲートにゲートパルス電流を供給する。

【0004】

第１ゲートドライブ回路は、１次側が摺動電圧調整器１０４に接続された第１変圧器１１１と、第１変圧器１１１の２次側に接続された第１整流ブリッジ回路１１２と、第１充電抵抗器１１３と、第１充電抵抗器１１３を介して充電される第１コンデンサ１１４と、第１スイッチ素子２１５とを備える。第１ゲートドライブ回路は、第１スイッチ素子２１５がオン状態のときに、第１コンデンサ１１４の放電電流を出力端２０１，２０２から出力する。

【0005】

第２ゲートドライブ回路は、１次側が摺動電圧調整器１０４に接続された第２変圧器１２１と、第２変圧器１２１の２次側に接続された第２整流ブリッジ回路１２２と、第２充電抵抗器１２３と、第２充電抵抗器１２３を介して充電される第２コンデンサ１２４と、第２スイッチ素子２２５と、逆流防止用のダイオード１２６とを備える。第２ゲートドライブ回路は、第２スイッチ素子２２５がオン状態のときに、第２コンデンサ１２４の放電電流を出力端２０１，２０２から出力する。

【0006】

制御回路は、制御信号を出力するゲートパルス制御回路１３４と、制御信号に基づいて生成したタイミング制御信号を出力するタイミング制御回路１３５と、タイミング制御信号に基づいて第１駆動信号および第２駆動信号を生成するスイッチ素子駆動回路１４３とを備える。スイッチ素子駆動回路１４３は、第１駆動信号を第１スイッチ素子２１５に出力して第１スイッチ素子２１５をオン状態にするとともに、第２駆動信号を第２スイッチ素子２２５に出力して第２スイッチ素子２２５をオン状態にする。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開平１０−５２０３０号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

ところで、ゲートパルス発生回路１００’を含むインパルス電流発生装置やパルス電磁石電源装置等の従来のパルス電源装置は、サイリスタのアノード側に設けられた主コンデンサと、サイリスタのカソード側に設けられた負荷コイルと、負荷コイルに並列に設けられたサージ吸収回路とを備え、サイリスタがオン状態のときに主コンデンサに蓄積された電力を負荷コイルに供給する。

【0009】

図６（Ａ）に、サイリスタのアノード−カソード間を流れるサイリスタ電流ｉｔと、サイリスタ電流ｉｔのうち負荷コイルに供給される負荷コイル電流ｉＬと、サイリスタのオン状態を保持するのに必要なサイリスタ保持電流値ｉｈとの関係を示す。図６（Ａ）において、時間ｔ_１は、サイリスタ電流ｉｔがサイリスタ保持電流値ｉｈを下回る期間の開始時点であり、時間ｔ_２は、上記期間の終了時点である。

【0010】

図６（Ｂ）に、パルストランスの二次側に生じるパルストランス電圧ｖｔ_１，ｖｔ_２と、サイリスタのゲートに供給されるゲートパルス電流ｉｇ_１，ｉｇ_２（初期大電流ｉｇ_１および持続小電流ｉｇ_２）との関係を示す。

【0011】

サイリスタが点弧した直後はサージ吸収回路に立ち上がりの早いサイリスタ電流ｉｔを流す必要があること、およびサイリスタのゲートが加熱により破壊してしまうのを防ぐ必要があることから、電流値の大きいゲートパルス電流（初期大電流ｉｇ_１）をサイリスタのゲートに供給する必要がある。そして、負荷コイルのインダクタンスが大きく、負荷コイルに流れる負荷コイル電流ｉＬの立ち上がりが遅い場合には、負荷コイル電流ｉＬがサイリスタ保持電流値ｉｈに達するまで１［ｍｓ］以上の比較的長い時間を要することから、持続時間の長いゲートパルス電流（持続小電流ｉｇ_２）を必要とする。

【0012】

しかしながら、ゲートパルス発生回路１００’では、初期大電流ｉｇ_１に対応する第１コンデンサ１１４および第２コンデンサ１２４の放電電流と、持続小電流ｉｇ_２に対応する第２コンデンサ１２４の放電電流とが連続してパルストランスに供給されるので、図６（Ｂ）に示すように、初期大電流ｉｇ_１と持続小電流ｉｇ_２とが連続した形になり、パルストランス電圧ｖｔ_１，ｖｔ_２も連続した形になる。これにより、パルストランスが連続的に一方向に励磁され、パルストランスの磁束が一方向にのみ増加するので、パルストランスが比較的短時間で飽和してしまう。

【0013】

パルストランスが飽和すると、２次側のパルストランス電圧が生じなくなり、サイリスタにゲートパルス電流を供給することができなくなる。サイリスタ電流ｉｔがサイリスタ保持電流値ｉｈを下回る期間（時間ｔ_１〜ｔ_２）に、サイリスタへのゲートパルス電流（持続小電流ｉｇ_２）の供給が停止してしまうと、サイリスタの消弧が生じてしまう。一方、パルストランスの鉄心断面積を増やす方法によりパルストランスの飽和を遅らせることができるが、この方法では、パルストランスが大型化してしまう。

【0014】

なお、パルストランスの巻数を増やす方法によりパルストランスの飽和を遅らせることもできるが、パルストランスの巻数を増やすとゲートパルス電流（初期大電流ｉｇ_１）の立ち上がりが遅くなる。サージ吸収回路に立ち上がりの早いサイリスタ電流ｉｔを流す必要があるパルス電源装置においては、ゲートパルス電流（初期大電流ｉｇ_１）の立ち上がりも約２［μｓ］以下にする必要があるので、この方法は適用できない。

【0015】

本発明は上記事情に鑑みてなされたものであって、その課題とするところは、パルストランスを大型化させることなくサイリスタの消弧を防ぐことが可能なゲートパルス発生回路およびパルス電源装置を提供することにある。

【課題を解決するための手段】

【0016】

上記課題を解決するために、本発明に係るゲートパルス発生回路は、
パルストランスを介して、前記パルストランスの２次側に接続されたサイリスタのゲートにゲートパルス電流を供給するゲートパルス発生回路であって、
前記パルストランスに第１電流を出力する第１ゲートドライブ回路と、
前記パルストランスに前記第１電流よりも低い第２電流を出力する第２ゲートドライブ回路と、
前記第１ゲートドライブ回路が前記第１電流を出力するタイミングおよび前記第２ゲートドライブ回路が前記第２電流を出力するタイミングを制御する制御回路と、
を備え、
前記制御回路は、
前記サイリスタが点弧してから前記サイリスタのアノード−カソード間を流れるサイリスタ電流が増加する第１期間に、前記第１ゲートドライブ回路に前記第１電流を出力させることで、前記パルストランスの２次側に第１電圧を発生させ、
前記第１期間終了後の前記サイリスタ電流がサイリスタ保持電流値を下回る前の第２期間に、前記第１ゲートドライブ回路に前記第１電流の出力を停止させることで、前記パルストランスの２次側に前記第１電圧と逆極性の逆電圧を発生させ、
前記第２期間終了後の前記サイリスタ電流が前記サイリスタ保持電流値を下回る期間を含む第３期間に、前記第２ゲートドライブ回路に前記第２電流を出力させることで、前記パルストランスの２次側に前記第１電圧と同極性で前記第１電圧よりも低い第２電圧を発生させる
ことを特徴とする。

【0017】

この構成によれば、第１ゲートドライブ回路に第１電流を出力させる第１期間と第２ゲートドライブ回路に前記第２電流を出力させる第３期間の間において、電流停止期間（第２期間）を設けてパルストランスの２次側に逆電圧を発生させるので、パルストランスが連続的に一方向に励磁されるのを防ぐことができる。その結果、パルストランスを大型化させることなく、パルストランスの飽和を遅らせることができる。

【0018】

上記ゲートパルス発生回路では、例えば、
前記第１ゲートドライブ回路は、
第１コンデンサと、
前記制御回路の制御下でオン状態とオフ状態とが切り替わり、オン状態のときに前記第１コンデンサの放電電流を前記第１電流として出力する第１スイッチ回路と、を備え、
前記第２ゲートドライブ回路は、
第２コンデンサと、
前記制御回路の制御下でオン状態とオフ状態とが切り替わり、オン状態のときに前記第２コンデンサの放電電流を前記第２電流として出力する第２スイッチ回路と、を備え、
前記制御回路は、
前記第１期間に前記第１スイッチ回路をオン状態にさせる第１制御回路と、
前記第３期間に前記第２スイッチ回路をオン状態にさせる第２制御回路と、を備えた構成にすることができる。

【0019】

上記課題を解決するために、本発明に係るパルス電源装置は、
サイリスタと、前記サイリスタのアノード側に設けられた主コンデンサと、前記サイリスタのカソード側に設けられた負荷コイルと、前記負荷コイルに並列に設けられたサージ吸収回路とを備え、前記サイリスタがオン状態のときに前記主コンデンサに蓄積された電力を前記負荷コイルに供給する電源回路と、
パルストランスを備え、前記パルストランスの２次巻線の一端が前記サイリスタのゲートに接続されたサイリスタゲート回路と、
前記パルストランスの１次側に接続されたゲートパルス発生回路と、
を含むパルス電源装置であって、
前記ゲートパルス発生回路は、
前記パルストランスに第１電流を出力する第１ゲートドライブ回路と、
前記パルストランスに前記第１電流よりも低い第２電流を出力する第２ゲートドライブ回路と、
前記第１ゲートドライブ回路が前記第１電流を出力するタイミングおよび前記第２ゲートドライブ回路が前記第２電流を出力するタイミングを制御する制御回路と、
を備え、
前記制御回路は、
前記サイリスタが点弧してから前記サイリスタのアノード−カソード間を流れるサイリスタ電流が増加する第１期間に、前記第１ゲートドライブ回路に前記第１電流を出力させることで、前記パルストランスの２次側に第１電圧を発生させ、
前記第１期間終了後の前記サイリスタ電流がサイリスタ保持電流値を下回る前の第２期間に、前記第１ゲートドライブ回路に前記第１電流の出力を停止させることで、前記パルストランスの２次側に前記第１電圧と逆極性の逆電圧を発生させ、
前記第２期間終了後の前記サイリスタ電流が前記サイリスタ保持電流値を下回る期間を含む第３期間に、前記第２ゲートドライブ回路に前記第２電流を出力させることで、前記パルストランスの２次側に前記第１電圧と同極性で前記第１電圧よりも低い第２電圧を発生させる
ことを特徴とする。

【0020】

この構成によれば、第１ゲートドライブ回路に第１電流を出力させる第１期間と第２ゲートドライブ回路に前記第２電流を出力させる第３期間の間において、電流停止期間（第２期間）を設けてパルストランスの２次側に逆電圧を発生させるので、パルストランスが連続的に一方向に励磁されるのを防ぐことができる。その結果、パルストランスを大型化させることなく、パルストランスの飽和を遅らせることができる。

【0021】

上記パルス電源装置では、例えば、
前記第１ゲートドライブ回路は、
第１コンデンサと、
前記制御回路の制御下でオン状態とオフ状態とが切り替わり、オン状態のときに前記第１コンデンサの放電電流を前記第１電流として出力する第１スイッチ回路と、を備え、
前記第２ゲートドライブ回路は、
第２コンデンサと、
前記制御回路の制御下でオン状態とオフ状態とが切り替わり、オン状態のときに前記第２コンデンサの放電電流を前記第２電流として出力する第２スイッチ回路と、を備え、
前記制御回路は、
前記第１期間に前記第１スイッチ回路をオン状態にさせる第１制御回路と、
前記第３期間に前記第２スイッチ回路をオン状態にさせる第２制御回路と、を備えた構成にすることができる。

【0022】

上記パルス電源装置では、
前記サイリスタゲート回路は、前記パルストランスの２次巻線の一端と前記サイリスタのゲートとを接続する配線に介装されたダイオードを備え、
前記ダイオードは、アノードが前記パルストランスの２次巻線の一端側に接続され、カソードが前記サイリスタのゲート側に接続されている
ことが好ましい。

【発明の効果】

【0023】

本発明によれば、パルストランスを大型化させることなくサイリスタの消弧を防ぐことが可能なゲートパルス発生回路およびパルス電源装置を提供することができる。

【図面の簡単な説明】

【0024】

【図1】本発明の一実施形態に係るゲートパルス発生回路の回路図である。

【図2】本発明の一実施形態に係るパルス電源装置の回路図である。

【図3】（Ａ）は、サイリスタ電流、負荷コイル電流およびサイリスタ保持電流値の関係を示す図である。（Ｂ）は、本発明におけるパルストランス電圧およびゲートパルス電流の波形図である。

【図4】（Ａ）は、本発明の第１タイミング制御回路の回路図である。（Ｂ）は、本発明の第２タイミング制御回路の回路図である。

【図5】従来例に係るゲートパルス発生回路の回路図である。

【図6】（Ａ）は、サイリスタ電流、負荷コイル電流およびサイリスタ保持電流値の関係を示す図である。（Ｂ）は、従来例におけるパルストランス電圧およびゲートパルス電流の波形図である。

【発明を実施するための形態】

【0025】

以下、添付図面を参照して、本発明に係るゲートパルス発生回路、および当該ゲートパルス発生回路を含むパルス電源装置の実施形態について説明する。

【0026】

図１に、本発明の一実施形態に係るゲートパルス発生回路１００を示し、図２に、ゲートパルス発生回路１００を含むパルス電源装置１を示す。なお、図１に示されている各構成のうち、図５と同一の符号を付した構成については従来例で説明したものと同様なので、ここでは説明を一部省略する。

【0027】

図２に示すように、パルス電源装置１は、ゲートパルス発生回路１００と、少なくとも１つ（本実施形態では、２つ）のサイリスタゲート回路２と、サイリスタゲート回路２と同数の電源回路と、を含むインパルス電流発生装置である。

【0028】

ゲートパルス発生回路１００は、サイリスタゲート回路２を介してサイリスタ３のゲートにゲートパルス電流を供給する。なお、ゲートパルス発生回路１００の詳細な構成については、後述する。

【0029】

サイリスタゲート回路２は、パルストランス２１と、ダイオード２２と、抵抗器２３と、コンデンサ２４とを備える。パルストランス２１は、１次側（１次巻線）がゲートパルス発生回路１００の出力端２０１，２０２に接続され、２次側（２次巻線）の一端がダイオード２２を介してサイリスタ３のゲートに接続され、２次側の他端がサイリスタ３のカソードに接続されている。ダイオード２２は、アノードがパルストランス２１の２次巻線の一端側に接続され、カソードがサイリスタ３のゲート側に接続されている。抵抗器２３およびコンデンサ２４は、それぞれ一端がサイリスタ３のゲート側に接続され、他端がサイリスタ３のカソード側に接続されている。図示されていないが、サイリスタ３のゲート電圧−ゲート電流の特性のバラつきによるゲート電流値の増減を抑制するために、サイリスタ３のゲートまたはダイオード２２に直列に抵抗器を設ける例もある。

【0030】

電源回路は、サイリスタ３と、サイリスタ３のアノード側に設けられた主コンデンサ４と、サイリスタ３のカソード側に同軸ケーブル５を介して設けられた負荷コイル６と、負荷コイル６に並列に設けられたサージ吸収回路７（抵抗器７１およびコンデンサ７２の直列回路）と、主コンデンサ４に接続された充電抵抗器８と、充電抵抗器８を介して主コンデンサ４に並列接続された放電抵抗器９および放電器１０の直列回路と、充電抵抗器８および放電抵抗器９の前段に設けられた断路器１１および充電器１２とを備える。電源回路は、サイリスタ３がオン状態のときに主コンデンサ４に蓄積された電力を負荷コイル６に供給する。また、同軸ケーブル５、負荷コイル６、サージ吸収回路７および充電器１２は、各電源回路で共有されている。

【0031】

図１に示すように、ゲートパルス発生回路１００は、交流電源１０１に、ブレーカ１０２、電磁接触器１０３および摺動電圧調整器１０４を介して接続された第１ゲートドライブ回路および第２ゲートドライブ回路と、制御回路とを備える。

【0032】

第１ゲートドライブ回路は、１次側が摺動電圧調整器１０４に接続された第１変圧器１１１と、第１変圧器１１１の２次側に接続された第１整流ブリッジ回路１１２と、第１整流ブリッジ回路１１２の後段に設けられた第１充電抵抗器１１３と、第１充電抵抗器１１３を介して充電される第１コンデンサ１１４と、第１スイッチ回路１１５とを備える。第１ゲートドライブ回路は、第１スイッチ回路１１５がオン状態のときに、第１コンデンサ１１４の放電電流（本発明の「第１電流」に相当）を出力端２０１，２０２から出力する。第１変圧器１１１の２次電圧は、第１コンデンサ１１４の放電電流（第１電流）を供給できるだけの電圧値とする。また第１コンデンサ１１４の静電容量は、第１コンデンサ１１４の放電電流（第１電流）を後述する本発明の「第１期間」の間流したときのパルストランス電圧の低下が大きくなり過ぎないような値とする。

【0033】

第２ゲートドライブ回路は、１次側が摺動電圧調整器１０４に接続された第２変圧器１２１と、第２変圧器１２１の２次側に接続された第２整流ブリッジ回路１２２と、第２整流ブリッジ回路１２２の後段に設けられた第２充電抵抗器１２３と、第２充電抵抗器１２３を介して充電される第２コンデンサ１２４と、第２スイッチ回路１２５と、逆流防止用のダイオード１２６とを備える。第２ゲートドライブ回路は、第２スイッチ回路１２５がオン状態のときに、第２コンデンサ１２４の放電電流（本発明の「第２電流」に相当）を出力端２０１，２０２から出力する。第２変圧器１２１の２次電圧は、第２コンデンサ１２４の放電電流（第２電流）を供給できるだけの電圧値とし、通常は第１変圧器１１１の２次電圧よりも低い値とする。また第２コンデンサの静電容量は、第２コンデンサ１２４の放電電流（第２電流）を後述する本発明の「第３期間」の間流したときのパルストランス電圧の低下が大きくなり過ぎないような値とする。第２コンデンサ１２４の種類は問わないが、比較的大きな静電容量を確保するため、電解コンデンサを用いることが好ましい。

【0034】

制御回路は、制御信号を出力するゲートパルス制御回路１３１と、制御信号に基づいて第１タイミング制御信号を生成する第１タイミング制御回路１３２と、制御信号に基づいて第２タイミング制御信号を生成する第２タイミング制御回路１３３と、第１タイミング制御信号に基づいて第１駆動信号を生成する第１スイッチ素子駆動回路１４１と、第２タイミング制御信号に基づいて第２駆動信号を生成する第２スイッチ素子駆動回路１４２とを備える。

【0035】

制御回路においては、ゲートパルス制御回路１３１、第１タイミング制御回路１３２および第１スイッチ素子駆動回路１４１が本発明の「第１制御回路」に相当し、ゲートパルス制御回路１３１、第２タイミング制御回路１３３および第２スイッチ素子駆動回路１４２が本発明の「第２制御回路」に相当する。第１制御回路は、第１駆動信号を第１スイッチ回路１１５に出力して第１スイッチ回路１１５をオン状態（導通状態）にする。第２制御回路は、第２駆動信号を第２スイッチ回路１２５に出力して第２スイッチ回路１２５をオン状態（導通状態）にする。第１スイッチ回路１１５および第２スイッチ回路１２５のそれぞれは、少なくとも１つのスイッチ素子で構成される。

【0036】

図３（Ａ）に、サイリスタ３のアノード−カソード間を流れるサイリスタ電流ｉｔと、サイリスタ電流ｉｔのうち負荷コイル６に供給される負荷コイル電流ｉＬと、サイリスタ３のオン状態を保持するのに必要なサイリスタ保持電流値ｉｈとの関係を示す。図３（Ａ）において、時間ｔ_１は、サイリスタ電流ｉｔがサイリスタ保持電流値ｉｈを下回る期間の開始時点であり、時間ｔ_２は、上記期間の終了時点である。

【0037】

図３（Ｂ）に、パルストランス２１の二次側に生じるパルストランス電圧ｖｔ_１，ｖｔ_１’，ｖｔ_２と、サイリスタ３のゲートに供給されるゲートパルス電流ｉｇ_１，ｉｇ_２（初期大電流ｉｇ_１および持続小電流ｉｇ_２）との関係を示す。

【0038】

図３（Ｂ）に示すとおり、時間ｔ_０において、第１制御回路（ゲートパルス制御回路１３１、第１タイミング制御回路１３２および第１スイッチ素子駆動回路１４１）の制御下で第１スイッチ回路１１５がターンオンし、第１コンデンサ１１４の放電電流（第１電流）がパルストランス２１に供給され、パルストランス２１からサイリスタ３のゲートにゲートパルス電流が供給されると、サイリスタ３が点弧してサイリスタ電流ｉｔが負荷コイル６およびサージ吸収回路７に供給され始める。このとき、第２制御回路（ゲートパルス制御回路１３１、第２タイミング制御回路１３３および第２スイッチ素子駆動回路１４２）は、第２スイッチ回路１２５をオフ状態に維持している。

【0039】

サイリスタ３が点弧してからサイリスタ電流ｉｔが増加する第１期間において、第１制御回路は、第１スイッチ回路１１５をオン状態に維持し、第２制御回路は、第２スイッチ回路１２５をオフ状態に維持する。これにより、第１コンデンサ１１４の放電電流（第１電流）がパルストランス２１に供給され続け、パルストランス２１からサイリスタ３のゲートに電流値の大きいゲートパルス電流（初期大電流ｉｇ_１）が供給される。その結果、パルストランス２１の２次側に第１電圧ｖｔ_１が発生する。

【0040】

第１期間終了時からサイリスタ電流ｉｔがサイリスタ保持電流値ｉｈを下回る前の第２期間において、第１制御回路は、第１期間終了時（第２期間開始時）に第１スイッチ回路１１５をターンオフした後、第１スイッチ回路１１５をオフ状態に維持し、第２制御回路は、第２スイッチ回路１２５をオフ状態に維持する。これにより、パルストランス２１に流れる第１コンデンサ１１４の放電電流は遮断されるが、パルストランス２１は、上記放電電流を流し続けようとして電圧を発生させる。具体的には、パルストランス２１の２次側の一端とサイリスタ３のゲートとを接続する配線にダイオード２２が介装されていることから、パルストランス２１の２次側には、第１電圧ｖｔ_１と逆極性の逆電圧ｖｔ_１’が発生する。

【0041】

第２期間終了後のサイリスタ電流ｉｔがサイリスタ保持電流値ｉｈを下回る期間（時間ｔ_１〜ｔ_２の期間）を含む第３期間において、第２制御回路は、第２期間終了時（第３期間開始時）に第２スイッチ回路１２５をターンオンした後、第２スイッチ回路１２５をオン状態に維持し、第１制御回路は、第１スイッチ回路１１５をオフ状態に維持する。これにより、第２コンデンサ１２４の放電電流（第２電流）がパルストランス２１に供給され、パルストランス２１の二次側には第１電圧ｖｔ_１よりも電圧値の低い第２電圧ｖｔ_２が発生し、サイリスタ３のゲートに初期大電流ｉｇ_１よりも電流値の小さいゲートパルス電流（持続小電流ｉｇ_２）が供給される。この持続小電流ｉｇ_２の値としては初期大電流ｉｇ_１の１／２〜１／１０程度とするのが好適である。

【0042】

本実施形態では、第２期間においてパルストランス２１の２次側に逆電圧ｖｔ_１’を発生させるので、パルストランス２１が連続的に一方向に励磁されるのを防ぐことができ、パルストランス２１の磁束が一方向にのみ増加するのを防ぐことができる。これにより、パルストランス２１が早期に飽和してしまうのを防ぐことができ、少なくともサイリスタ電流ｉｔがサイリスタ保持電流値ｉｈを下回る期間（時間ｔ_１〜ｔ_２の期間）において、サイリスタ３のゲートにゲートパルス電流（持続小電流ｉｇ_２）を供給し続けることができる。したがって、本実施形態では、パルストランス２１を大型化させることなくサイリスタ３の消弧を防ぐことができる。

【0043】

図４（Ａ）に、第１タイミング制御回路１３２の回路図を示す。第１タイミング制御回路１３２は、ゲートパルス制御回路１３１側の入力端３０１，３０２と、第１スイッチ素子駆動回路１４１側の出力端３０３，３０４とを備える。入力端３０１は、抵抗器３０５を介してＮＰＮ型のトランジスタ３０６のベースに接続されている。トランジスタ３０６のエミッタは、グランドに接続されている。トランジスタ３０６のコレクタは、抵抗器３０７およびコンデンサ３０８からなる並列回路と当該並列回路に直列に接続された抵抗器３０９とを介して、ＰＮＰ型のトランジスタ３１０のベースに接続されている。トランジスタ３１０のベースは、抵抗器３１１を介して電源Ｖｃｃに接続され、トランジスタ３１０のエミッタは電源Ｖｃｃに直接接続されている。トランジスタ３１０のコレクタは、抵抗器３１２を介して出力端３０３に接続されるとともに、抵抗器３１３を介してグランドに接続されている。

【0044】

第１タイミング制御回路１３２は、制御信号が入力されるとトランジスタ３０６がオンし、抵抗器３０９を介してコンデンサ３０８を充電している期間だけトランジスタ３１０がオンして、出力端３０３，３０４から第１タイミング制御信号を出力するので、抵抗器３０９およびコンデンサ３０８の時定数を調整することで、第１期間すなわちサイリスタ３のゲートに初期大電流ｉｇ_１が供給される期間を調整することができる。なお、抵抗器３０７は制御信号が入力されない時にコンデンサ３０８の電荷を放電するためのもので、通常は抵抗器３０９に比べて十分に大きい抵抗値とする。

【0045】

図４（Ｂ）に、第２タイミング制御回路１３３の回路図を示す。第２タイミング制御回路１３３は、ゲートパルス制御回路１３１側の入力端４０１，４０２と、第２スイッチ素子駆動回路１４２側の出力端４０３，４０４とを備える。入力端４０１は、抵抗器４０５を介してＮＰＮ型のトランジスタ４０６のベースに接続されている。トランジスタ４０６のエミッタは、グランドに接続されている。トランジスタ４０６のベース−エミッタ間にはコンデンサ４０７および抵抗器４０８が接続されている。トランジスタ４０６のコレクタは、抵抗器４０９を介してＰＮＰ型のトランジスタ４１０のベースに接続されている。トランジスタ４１０のベースは、抵抗器４１１を介して電源Ｖｃｃに接続され、トランジスタ４１０のエミッタは電源Ｖｃｃに直接接続されている。トランジスタ４１０のコレクタは、抵抗器４１２を介して出力端４０３に接続されるとともに、抵抗器４１３を介してグランドに接続されている。

【0046】

第２タイミング制御回路１３３は、制御信号が入力されると抵抗器４０５、コンデンサ４０７および抵抗器４０８からなる回路の時定数に応じた遅延時間を経てトランジスタ４０６がオンし、抵抗器４０９を介してトランジスタ４１０がオンして、出力端４０３，４０４から第２タイミング制御信号を出力するので、上記時定数を調整することで、第２期間すなわちパルストランス２１の２次側に逆電圧ｖｔ_１’を発生させる期間、言い換えれば第３期間の開始時点を調整することができる。

【0047】

以上、本発明に係るゲートパルス発生回路、および当該ゲートパルス発生回路を含むパルス電源装置の実施形態について説明したが、本発明は上記実施形態に限定されるものではない。

【0048】

例えば、第１ゲートドライブ回路および第２ゲートドライブ回路の構成は、第１ゲートドライブ回路が制御回路の制御下でパルストランス２１に第１電流を出力し、第２ゲートドライブ回路が制御回路の制御下でパルストランス２１に第１電流よりも低い第２電流を出力するのであれば、適宜変更することができる。

【0049】

制御回路の構成は、第１ゲートドライブ回路に第１電流を出力させる第１期間と、第１ゲートドライブ回路に第１電流の出力を停止させる第２期間と、第２ゲートドライブ回路に第２電流を出力させる第３期間とを、この順に確保することができ、かつ第３期間にサイリスタ電流ｉｔがサイリスタ保持電流値ｉｈを下回る期間（図３の時間ｔ_１〜ｔ_２の期間）を含ませることができるのであれば、適宜変更することができる。

【0050】

第１タイミング制御回路１３２の構成は、時定数を調整する方法等により、第１期間すなわちサイリスタ３のゲートに初期大電流ｉｇ_１が供給される期間を調整することができるのであれば、適宜変更することができる。

【0051】

第２タイミング制御回路１３３の構成は、時定数を調整する方法等により、第２期間すなわちパルストランス２１の２次側に逆電圧ｖｔ_１’を発生させる期間を調整することができるのであれば、適宜変更することができる。

【0052】

本発明に係るパルス電源装置は、ゲートパルス発生回路１００と、３つ以上のサイリスタゲート回路２と、サイリスタゲート回路２と同数の電源回路とを含んでもよい。ゲートパルス発生回路１００によりパルストランス２１の小型化が可能になるので、例えば、数十個以上のサイリスタゲート回路２および電源回路を並列駆動する大型のインパルス電流発生装置においては、装置全体におけるサイリスタゲート回路２の占有体積を縮小することができ、装置全体を小型化することができる。

【0053】

本発明に係るゲートパルス発生回路は、インパルス電流発生装置以外のパルス電源装置にも適用可能である。

【符号の説明】

【0054】

１ パルス電源装置
２ サイリスタゲート回路
３ サイリスタ
４ 主コンデンサ
５ 同軸ケーブル
６ 負荷コイル
７ サージ吸収回路
８ 充電抵抗器
９ 放電抵抗器
１０ 放電器
１１ 断路器
１２ 充電器
２１ パルストランス
２２ ダイオード
２３ 抵抗器
２４ コンデンサ
１００ ゲートパルス発生回路
１０１ 交流電源
１０２ ブレーカ
１０３ 電磁接触器
１０４ 摺動電圧調整器
１１１ 第１変圧器
１１２ 第１整流ブリッジ回路
１１３ 第１充電抵抗器
１１４ 第１コンデンサ
１１５ 第１スイッチ回路
１２１ 第２変圧器
１２２ 第２整流ブリッジ回路
１２３ 第２充電抵抗器
１２４ 第２コンデンサ
１２５ 第２スイッチ回路
１２６ ダイオード
１３１ ゲートパルス制御回路
１３２ 第１タイミング制御回路
１３３ 第２タイミング制御回路
１３５ タイミング制御回路
１４１ 第１スイッチ素子駆動回路
１４２ 第２スイッチ素子駆動回路
１４３ スイッチ素子駆動回路
２０１,２０２ 第１および第２ゲートドライブ回路出力端
２１５ 第１スイッチ素子
２２５ 第２スイッチ素子
３０１,３０２ 第１タイミング制御回路入力端
３０３,３０４ 第１タイミング制御回路出力端
３０５,３０７，３０９，３１１，３１２，３１３ 抵抗器
３０６ ＮＰＮトランジスタ
３０８ コンデンサ
３１０ ＰＮＰトランジスタ
４０１,４０２ 第２タイミング制御回路入力端
４０３,４０４ 第２タイミング制御回路出力端
４０５,４０８，４０９，４１１，４１２，４１３ 抵抗器
４０６ ＮＰＮトランジスタ
４０７ コンデンサ
４１０ ＰＮＰトランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】