特許 6571805 オプトエレクトロニクス半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6571805

(24)【登録日】2019年8月16日

(45)【発行日】2019年9月4日

(54)【発明の名称】オプトエレクトロニクス半導体装置

(51)【国際特許分類】

   H01L 33/48 20100101AFI20190826BHJP

   H01L 33/36 20100101ALI20190826BHJP

【ＦＩ】

   H01L33/48

   H01L33/36

【請求項の数】12

【全頁数】10

(21)【出願番号】特願2017-568302(P2017-568302)

(86)(22)【出願日】2016年7月4日

(65)【公表番号】特表2018-519669(P2018-519669A)

(43)【公表日】2018年7月19日

(86)【国際出願番号】EP2016065714

(87)【国際公開番号】WO2017009085

(87)【国際公開日】20170119

【審査請求日】2018年2月2日

(31)【優先権主張番号】102015111485.2

(32)【優先日】2015年7月15日

(33)【優先権主張国】DE

(73)【特許権者】

【識別番号】599133716

【氏名又は名称】オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング

【氏名又は名称原語表記】Ｏｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ

(74)【代理人】

【識別番号】110002952

【氏名又は名称】特許業務法人鷲田国際特許事務所

(72)【発明者】

【氏名】ライラー クリスティアン

(72)【発明者】

【氏名】ペルツルマイヤー コルビニアン

【審査官】 高椋 健司

(56)【参考文献】

【文献】 特開２０１３−１２２９５１（ＪＰ，Ａ）

【文献】 国際公開第２０１３／１８７３１８（ＷＯ，Ａ１）

【文献】 特開２０１２−１３８４９９（ＪＰ，Ａ）

【文献】 国際公開第２０１３／１２１７８７（ＷＯ，Ａ１）

【文献】 特開２００１−２０３４２８（ＪＰ，Ａ）

【文献】 特開昭５８−０７９７４６（ＪＰ，Ａ）

【文献】 特開平０５−１１００７３（ＪＰ，Ａ）

【文献】 特開２０１５−０９２５４７（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１３／００２０５９８（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ３３／００−３３／６４

Ｈ０５Ｋ １／００−１／０２，３／４６

(57)【特許請求の範囲】

【請求項1】

オプトエレクトロニクス半導体装置であって、
− ｐ型半導体領域（３）と、ｎ型半導体領域（５）と、前記ｐ型半導体領域（３）と前記ｎ型半導体領域（５）との間に配置されている活性層（４）と、を有する半導体積層体（２）、を備えた半導体ボディ（１）と、
− プラスチック材料を含み、かつ第１の貫通ビア（１１）および第２の貫通ビア（１２）を備えている、キャリア（１０）と、
− 少なくとも部分的に前記キャリア（１０）と前記半導体ボディ（１）との間に配置されているｐ型接続層（７）およびｎ型接続層（８，８Ａ）であって、前記ｐ型接続層（７）が前記第１の貫通ビア（１１）を前記ｐ型半導体領域（３）に接続しており、かつ前記ｎ型接続層（８，８Ａ）が前記第２の貫通ビア（１２）を前記ｎ型半導体領域（５）に接続している、前記ｐ型接続層（７）および前記ｎ型接続層（８）と、
− 前記キャリア（１０）と前記半導体ボディ（１）との間に配置されているＥＳＤ保護素子（１５）であって、前記ＥＳＤ保護素子（１５）が前記第１の貫通ビア（１１）と前記第２の貫通ビア（１２）とに導電接続されており、前記ＥＳＤ保護素子（１５）の導通方向が前記半導体積層体（２）の導通方向と逆並列であり、前記ＥＳＤ保護素子（１５）が前記第１の貫通ビア（１１）及び前記第２の貫通ビア（１２）と直接隣接する、前記ＥＳＤ保護素子（１５）と、
を備えている、オプトエレクトロニクス半導体装置。

【請求項2】

前記ＥＳＤ保護素子（１５）が、平坦な層の形をとる、
請求項１に記載のオプトエレクトロニクス半導体装置。

【請求項3】

前記ＥＳＤ保護素子（１５）が、ダイオード、ショットキー接触、またはバリスタの形をとる、
請求項１または請求項２のいずれか１項に記載のオプトエレクトロニクス半導体装置。

【請求項4】

前記ＥＳＤ保護素子（１５）が、材料ＺｎＯ、Ｓｉ、ＴｉＯ、ＩＴＯ、ＳｎＯ、Ｇｅ、Ｓｅ、Ｔｅ、ＡｌＮ、またはグラフェンのうちの少なくとも１種類を含む、
請求項１から請求項３のいずれか１項に記載のオプトエレクトロニクス半導体装置。

【請求項5】

前記ＥＳＤ保護素子（１５）が、前記半導体ボディ（１）の側の前記キャリア（１０）の境界面に配置されている、
請求項１から請求項４のいずれか１項に記載のオプトエレクトロニクス半導体装置。

【請求項6】

前記ＥＳＤ保護素子（１５）が、前記第１の貫通ビア（１１）と前記第２の貫通ビア（１２）とに直接隣接している、
請求項１から請求項５のいずれか１項に記載のオプトエレクトロニクス半導体装置。

【請求項7】

前記ＥＳＤ保護素子（１５）が、ｐ型導電領域（１３）およびｎ型導電領域（１４）を備えたダイオードであり、前記ｎ型導電領域（１４）が前記第１の貫通ビア（１１）に導電接続されており、かつ、前記ｐ型導電領域（１３）が前記第２の貫通ビア（１２）に導電接続されている、
請求項１から請求項６のいずれか１項に記載のオプトエレクトロニクス半導体装置。

【請求項8】

前記ｐ型導電領域（１３）および前記ｎ型導電領域（１４）が、前記第１の貫通ビア（１１）と前記第２の貫通ビア（１２）の間に直線状の接続部を形成している、
請求項７に記載のオプトエレクトロニクス半導体装置。

【請求項9】

前記ｐ型導電領域（１３）および前記ｎ型導電領域（１４）が、それぞれ環状構造である、
請求項７に記載のオプトエレクトロニクス半導体装置。

【請求項10】

前記ｐ型導電領域（１３）および前記ｎ型導電領域（１４）が、前記ｐ型接続層（７）または前記ｎ型接続層（８，８Ａ）の周囲に環状に延在している、
請求項９に記載のオプトエレクトロニクス半導体装置。

【請求項11】

前記キャリア（１０）が、エポキシ樹脂またはシリコーンを含む、
請求項１から請求項１０のいずれか１項に記載のオプトエレクトロニクス半導体装置。

【請求項12】

前記ｎ型接続層（８，８Ａ）が、前記ｐ型半導体領域（３）および前記活性層（４）における開口部を通じて前記ｎ型半導体領域（５）の中に達している、
請求項１から請求項１１のいずれか１項に記載のオプトエレクトロニクス半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、半導体ボディと、プラスチック材料のキャリアとを備えたオプトエレクトロニクス半導体装置に関する。

【関連出願】

【0002】

本特許出願は、独国特許出願第１０２０１５１１１４８５．２号の優先権を主張し、この文書の開示内容は参照により本明細書に組み込まれている。

【背景技術】

【0003】

オプトエレクトロニクス半導体装置は、特に、半導体ボディと、半導体ボディに電気的に接触するための貫通ビアが設けられた、成形法を使用して作製されるプラスチックキャリアと、を備えていることができる。

【発明の概要】

【発明が解決しようとする課題】

【0004】

達成するべき１つの目的は、短絡および／または静電放電（ＥＳＤ）の影響を受けにくいことを特徴とし、かつ比較的簡単に製造される、改良されたオプトエレクトロニクス半導体装置を提供することである。

【課題を解決するための手段】

【0005】

この目的は、独立請求項１に記載のオプトエレクトロニクス半導体装置によって達成される。本発明の有利な構造およびさらなる発展形態は、従属請求項の主題である。

【0006】

一実施形態によると、本オプトエレクトロニクス半導体装置は、ｐ型半導体領域と、ｎ型半導体領域と、これらｐ型半導体領域とｎ型半導体領域との間に配置されている活性層と、を有する半導体積層体、を備えた半導体ボディ、を具備する。活性層は、特に、放射を放出する活性層とすることができる。ｐ型半導体領域、ｎ型半導体領域、および活性層は、それぞれ、１層または複数層の半導体層を備えていることができる。ｐ型半導体領域は、１層または複数層のｐ型ドープ半導体層を含み、ｎ型ドープ半導体領域は、１層または複数層のｎ型ドープ半導体層を含む。ｐ型半導体領域および／またはｎ型半導体領域が、１層または複数層のアンドープ半導体層を含むことも可能である。

【0007】

活性層は、例えば、ダブルヘテロ構造のｐｎ接合部、単一量子井戸構造のｐｎ接合部、または多重量子井戸構造のｐｎ接合部の形をとることができる。用語「量子井戸構造」は、本明細書においては、封入（「閉じ込め」）によって電荷キャリアにおいてエネルギ状態の量子化が起こる任意の構造を含む。特に、量子井戸構造という用語は、量子化の次元について何らかの指定を行うものではない。したがって、量子井戸構造には、特に、量子井戸、量子細線、および量子ドットと、これらの構造の任意の組合せが含まれる。

【0008】

さらに、本オプトエレクトロニクス半導体装置は、プラスチック材料を含むキャリアを備えている。キャリアは、特に、成形法を使用して作製することができる。言い換えれば、キャリアは「成形体」である。成形法という用語は、本明細書においては、成形材料を所定の金型の中に導入し、特にその後に硬化させるあらゆる製造方法を対象とする。成形法という用語は、特に、鋳造（ポッティング）、射出成形、トランスファ成形、および圧縮成形を包含する。キャリアは、圧縮成形によって、または膜支援トランスファ成形（film assisted transfer molding）によって、形成されることが好ましい。

【0009】

キャリアのプラスチック材料は、成形用樹脂（例えばエポキシ樹脂など）またはシリコーンを含むことが好ましい。プラスチック材料は、混合材料として１種類または複数種類の添加物を含むことができる。例えば、キャリアは、熱膨張係数を調整するためのＳｉＯ_２粒子を含むことができる。キャリアは、例えば、５０μｍ〜５００μｍの範囲内の厚さ、好ましくは１００μｍ〜２００μｍの範囲内の厚さ、一般には約１５０μｍの厚さを有することができる。

【0010】

少なくとも一実施形態によると、キャリアは、第１の貫通ビアおよび第２の貫通ビアを備えており、これらの貫通ビアそれぞれは、半導体ボディの側のキャリアの第１の主面から、半導体ボディとは反対側のキャリアの第２の主面まで延びている。

【0011】

貫通ビアがキャリアの第１の主面から、キャリアの反対側の第２の主面まで延びているため、本オプトエレクトロニクス装置には、キャリアの第２の主面に電気接続部を設けることができ、これは有利である。特に、本オプトエレクトロニクス装置を、キャリアの第２の主面においてプリント基板の導体トラックに接続することができ、これは例えば、第１の貫通ビアをはんだ層によってプリント基板の第１の導体トラックに接続し、第２の貫通ビアを第２のはんだ層によってプリント基板の第２の導体トラックに接続することによる。したがって、本オプトエレクトロニクス装置は表面実装可能であり、これは有利である。

【0012】

さらに、本オプトエレクトロニクス半導体装置は、少なくとも部分的にキャリアと半導体ボディとの間に配置されているｐ型接続層およびｎ型接続層を備えていることが有利であり、この場合、ｐ型接続層が第１の貫通ビアをｐ型半導体領域に接続しており、ｎ型接続層が第２の貫通ビアをｎ型半導体領域に接続している。第１の電気接触層と第２の電気接触層は、電気絶縁層によって互いに絶縁されている。本オプトエレクトロニクス半導体チップの場合、ｐ型半導体領域およびｎ型半導体領域の両方にキャリア側から接触され、これは有利である。この利点として、キャリアとは反対側の半導体ボディの放射出口面に、接続層を存在させなくてよい。これによって放射効率（radiant yield）が高まり、これは有利である。

【0013】

好ましい一実施形態においては、ｎ型接続層は、ｐ型半導体領域および活性層における開口部を通ってｎ型半導体領域の中に達している。開口部の領域においては、ｎ型接続層は、電気絶縁層によって活性層およびｐ型半導体領域から絶縁されている。

【0014】

キャリアの方向に放出された放射を放射出口面の方に反射する目的で、ｎ型接続層および／またはｐ型接続層が、活性層によって放出される放射に対して反射性であることが、さらに有利である。ｎ型接続層および／またはｐ型接続層は、特に、反射性の金属層を備えていることができ、好ましくは銀またはアルミニウムを含む。ｎ型接続層および／またはｐ型接続層が複数の副層、特に、金属層と、透明導電性酸化物（例えばＩＴＯまたはドープされたＺｎＯ（ドーパントは例えばＡｌまたはＧａ）など）の層、を備えていることが可能である。

【0015】

さらに、本オプトエレクトロニクス半導体装置は、キャリアと半導体ボディとの間に配置されているＥＳＤ保護素子を含み、これは有利である。

【0016】

ＥＳＤ保護素子は、第１の貫通ビアおよび第２の貫通ビアに導電接続されており、この場合、ＥＳＤ保護素子の導通方向は、半導体積層体の導通方向に逆並列である。ＥＳＤ保護素子は、方向によって決まる導電率を示し、この場合、導通方向は、導電率が高い方の方向である。言い換えれば、ＥＳＤ保護素子は、半導体積層体の逆方向においてより高い導電率を有し、半導体積層体の順方向においてより低い導電率を有する、または好ましくは非導電性である。このようにしてＥＳＤ保護素子は、特に静電放電の結果として発生してオプトエレクトロニクス半導体装置の損傷につながりうる、半導体積層体の非導通方向における高電圧から、半導体積層体を保護し、これは有利である。

【0017】

ＥＳＤ保護素子は、本オプトエレクトロニクス半導体装置に組み込まれた好ましくは平坦な層である。言い換えればＥＳＤ保護素子は、特に、個別に製造される構成要素ではなく、パッケージ（ｐａｃｋａｇｅ）を有さない。ＥＳＤ保護素子は、例えば、ダイオード、ショットキー接触、またはバリスタの形をとることができる。ＥＳＤ保護素子は、例えば、材料ＺｎＯ、Ｓｉ、ＴｉＯ、ＩＴＯ、ＳｎＯ、Ｇｅ、Ｓｅ、Ｔｅ、ＡｌＮ、またはグラフェンのうちの少なくとも１種類を含む、または少なくとも１種類からなることができる。ＥＳＤ保護素子の材料に少なくとも部分的にｎ型ドーパントまたはｐ型ドーパントを含めて、例えばダイオードを形成することができる。

【0018】

１つの好ましい構造においては、ＥＳＤ保護素子は、半導体ボディの側のキャリアの境界面に配置されている。半導体ボディとキャリアとの間に配置されている結果として、ＥＳＤ保護素子は、キャリアのプラスチック材料によって外部の影響から保護され、これは有利であり、かつ外側から見えず、これは好ましい。

【0019】

ＥＳＤ保護素子は、特に、キャリアの第１の貫通ビアおよび第２の貫通ビアに直接隣接していることができる。ＥＳＤ保護素子は、例えば、貫通ビアおよびキャリアを作製する前に、キャリアに面しているオプトエレクトロニクス半導体装置の面に形成することができる。例えば、ＥＳＤ保護素子を最初に作製し、次いで例えば電気めっきによって貫通ビアを作製し、さらなるステップにおいて成形法によってキャリアを作製する。

【0020】

１つの好ましい構造においては、ＥＳＤ保護素子は、ｎ型導電領域およびｐ型導電領域を備えたダイオードである。この場合、ｎ型導電領域が第１の貫通ビアに導電接続されており、ｐ型導電領域が第２の貫通ビアに導電接続されている。好ましくは、ｎ型導電領域が第１の貫通ビアに直接隣接しており、ｐ型導電領域が第２の貫通ビアに直接隣接している。

【0021】

１つの好ましい構造においては、ｎ型導電領域およびｐ型導電領域は、それぞれ環状構造である。ｎ型導電領域を例えば第１の貫通ビアの周囲に環状に配置することができ、この場合、ｎ型導電領域の周囲にｐ型導電領域が環状に配置される。この構造においては、ｐ型導電領域をｎ型接続層または第２の貫通ビアが環状に囲むことができる。

【0022】

これに代えて、ｐ型導電領域を第２の貫通ビアの周囲に環状に配置することも可能であり、この場合、ｐ型導電領域をｎ型導電領域が環状に囲む。この構造においては、ｎ型導電領域の周囲をｎ型接続層または第１の貫通ビアが環状に囲むことができる。

【0023】

ＥＳＤ保護素子のｐ型導電領域およびｎ型導電領域の環状構造の利点として、ｐｎ接合部が比較的大きい面積を有する。このようにすることで、半導体積層体の非導通方向における電圧パルスの場合に、高い通電容量、したがって特に良好なＥＳＤ保護が達成される。

【0024】

以下では、本発明について、図１〜図４に関連して例示的な実施形態を参照しながらさらに詳しく説明する。

【図面の簡単な説明】

【0025】

【図1】第１の例示的な実施形態によるオプトエレクトロニクス半導体装置の断面の概略図である。

【図2】第１の例示的な実施形態における、第１の貫通ビアと第２の貫通ビアの間のＥＳＤ保護素子の配置構造の、上からの概略平面図である。

【図3】第２の例示的な実施形態によるオプトエレクトロニクス半導体装置の断面の概略図である。

【図4】第２の例示的な実施形態における、第１の貫通ビアと第２の貫通ビアの間のＥＳＤ保護素子の配置構造の、上からの概略平面図である。

【発明を実施するための形態】

【0026】

図面に示した構成要素と、構成要素の互いの大きさの比率は、正しい縮尺ではないものとみなされたい。

【0027】

図１に示したオプトエレクトロニクス半導体装置の例示的な実施形態は、ＬＥＤを備えている。このＬＥＤは、放射を放出するのに適する活性層４を有する半導体積層体２を備えた半導体ボディ１、を具備する。活性層４は、例えば、放射を生成するｐｎ接合部、あるいは単一量子井戸構造または多重量子井戸構造を備えている。活性層４は、ｐ型半導体領域３とｎ型半導体領域５との間に配置されている。

【0028】

半導体積層体２は、ＩＩＩ−Ｖ族化合物半導体材料系、特に、ヒ化物化合物半導体材料系、窒化物化合物半導体材料系、またはリン化物化合物半導体材料系であることが好ましい。半導体積層体２は、例えば、Ｉｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎ、Ｉｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｐ、またはＩｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ａｓ（各場合において０≦ｘ≦１、０≦ｙ≦１、かつｘ＋ｙ≦１）を含むことができる。この場合、ＩＩＩ−Ｖ族化合物半導体材料は、必ずしも上の化学式の１つに従った数学的に正確な組成を絶対的に有する必要はない。そうではなく、この材料は、１種類または複数種類のドーパントと、材料の物理特性を実質的に変化させることのない追加の構成成分を含むことができる。しかしながら説明を簡潔にする目的で、上の化学式は、結晶格子の基本的な構成成分のみを含んでおり、これらの構成成分は、その一部分を少量のさらなる物質によって置き換えることができる。

【0029】

この例示的な実施形態によるＬＥＤは、薄膜ＬＥＤを備えており、半導体積層体２を成長させるために使用された成長基板が、その後に半導体積層体２から切り離されている。元の成長基板（例えばサファイア基板、シリコン基板、またはＧａＡｓ基板）は、この図の時点で放射出口面１６が位置している半導体ボディ１の面から切り離されている。半導体ボディ１からの放射取り出しを改善する目的で、半導体ボディ１をその放射出口面１６において粗面化する、またはパターニングを施すことができる。放射出口面１６における半導体ボディ１のパターニングまたは粗面化は、特に、エッチング工程を使用して行うことができる。

【0030】

半導体ボディ１は、放射出口面１６とは反対側の面においてキャリア１０に接続されている。キャリア１０はプラスチック材料から形成されている。キャリア１０は、特に、圧縮成形、トランスファ成形、または別の成形法によって作製することができる。キャリア１０のプラスチック材料は、例えば、エポキシ樹脂またはシリコーンを含むことができる。

【0031】

キャリア１０は、半導体ボディ１の側の第１の主面１７と、半導体ボディとは反対側の第２の主面１８とを備えている。キャリア１０は、第１の貫通ビア１１および第２の貫通ビア１２を備えており、各貫通ビアは、キャリア１０の第１の主面１７から第２の主面１８まで延びている。貫通ビア１１，１２は、金属または金属合金を含むことが有利であり、特に、電気めっきによって作製することができる。貫通ビア１１，１２は、例えば、Ｃｕ、Ｎｉ、またははんだを含むことができる。

【0032】

２つの貫通ビア１１，１２は、半導体ボディ１に電気的に接触する役割を果たす。例えば、第１の貫通ビア１１は、半導体積層体２のｐ型半導体領域３に導電接続されており、第２の貫通ビア１２は、ｎ型半導体領域５に導電接続されている。

【0033】

第１の貫通ビア１１とｐ型半導体領域３との間の導電接続は、特に、半導体ボディ１とキャリア１０との間に配置されているｐ型接続層７によって達成される。この例示的な実施形態では、ｐ型接続層７は、ｐ型半導体領域３に直接隣接していない。そうではなく、ｐ型半導体領域３とｐ型接続層７との間に導電性のミラー層６が配置されており、ミラー層６は、活性層４によってキャリア１０の方向に放出された放射を放射出口面１６の方に向きを変える。ミラー層６は、複数の副層、特に、金属層と、透明導電性酸化物（例えばＩＴＯまたはＺｎＯなど）の層、を備えていることもできる。

【0034】

第２の貫通ビア１２は、ｎ型接続層８，８Ａによって、ｎ型半導体領域５に導電接続されている。この導電接続は、例えば、ｎ型接続層８の一部分が、半導体積層体２の中の開口部を通じてｎ型半導体領域５の中に達し、このようにして貫通接触部８Ａを形成するように、行うことができる。ｎ型接続層８，８Ａは、１つまたは複数の電気絶縁層９によって、ｐ型半導体領域３、活性層４、ｐ型接続層７、および第１の貫通ビア１１から、電気的に絶縁されている。少なくとも１つの電気絶縁層９は、例えばシリコン酸化物または酸化アルミニウムを含むことができる。

【0035】

活性ゾーン４を貫通するｎ型接続層８，８Ａによってオプトエレクトロニクス装置との接触を形成する利点として、ｎ型半導体領域５およびｐ型半導体領域３の両方への接触が、キャリア１０の側の半導体ボディ１の面から行われる。したがって、本オプトエレクトロニクス装置の放射出口面１６には、電気接触要素（例えばボンディングパッド、接触メタライゼーション（contact metallization）、接続ワイヤなど）が存在せず、これは有利である。これにより、放射出口面１６における接触要素によって放射が吸収されることが防止される。

【0036】

半導体ボディ１とは反対側のキャリア１０の第２の主面１８において、貫通ビア１１，１２に外部から接続することができ、これは有利である。特に、キャリア１０の第２の主面１８において、導電性の貫通ビア１１，１２を例えば導体トラックに接続することができる。したがって、本オプトエレクトロニクス半導体装置は表面実装可能であり、これは有利である。

【0037】

本オプトエレクトロニクス半導体装置においては、キャリア１０と半導体積層体２との間にＥＳＤ保護素子１５が配置されており、これは有利である。ＥＳＤ保護素子１５は、方向によって決まる導電率を示し、半導体積層体２の導通方向に逆並列に接続されている。特に、ＥＳＤ保護素子１５は、半導体積層体２の逆方向におけるより、半導体積層体２の順方向において低い導電率を有する。

【0038】

この例示的な実施形態においては、ＥＳＤ保護素子１５は、ｐ型導電領域１３およびｎ型導電領域１４を備えたダイオードの形をとる。この場合、ｎ型導電領域１４は第１の貫通ビア１１に隣接しており、第１の貫通ビア１１は、半導体積層体２のｐ型半導体領域３に導電接続されている。ｐ型導電領域１３は第２の貫通ビア１２に隣接しており、第２の貫通ビア１２は、ｎ型半導体領域５に導電接続されている。したがって、ＥＳＤ保護素子１５のｐｎ接合部は、半導体積層体２に逆並列に接続されている。したがって、半導体積層体２の非導通方向におけるＥＳＤ電圧パルスの場合、結果としての電流を、ＥＳＤ保護素子１５のｐｎ接合部を通じて放電させることができる。このようにすることで、静電放電による半導体積層体２の損傷が防止され、これは有利である。

【0039】

ダイオードとしての構成の代替形態として、ＥＳＤ保護素子１５を、ショットキー接触として、またはバリスタとして構成することもできる。

【0040】

ＥＳＤ保護素子１５は、半導体積層体２の側のキャリア１０の第１の主面１７に配置されていることが有利である。特に、ＥＳＤ保護素子１５はキャリア１０に直接隣接していることができ、この場合、ｐ型導電領域１３が第２の貫通ビア１２に直接隣接しており、ｎ型導電領域１４が第１の貫通ビア１１に直接隣接している。ＥＳＤ保護素子は、少なくとも部分的に、キャリア１０のプラスチック材料に直接隣接していることができる。したがってＥＳＤ保護素子１５は、オプトエレクトロニクス半導体装置の内側に配置されており、このようにすることで外部の影響から保護されている。

【0041】

ＥＳＤ保護素子１５を上から概略的に描いた平面図における図２から明らかであるように、図１の例示的な実施形態においては、ＥＳＤ保護素子１５は、第１の貫通ビア１１と第２の貫通ビア１２の間に直線状の接続部を形成している。平面図の下に概略的に描いた回路図は、ＥＳＤ保護素子が発光半導体積層体に逆並列に接続されていることを明らかに示している。

【0042】

図３および図４は、さらなる例示的な実施形態を、断面図と、ＥＳＤ保護素子１５を上から概略的に描いた平面図で示している。第１の例示的な実施形態の場合と同様に、このＥＳＤ保護素子１５は、ｎ型導電領域１４およびｐ型導電領域１３を備えたダイオードである。第１の例示的な実施形態の場合とは異なり、このＥＳＤ保護素子１５は、キャリア１０との境界面に直接形成されているのではなく、ｐ型接続層７とｎ型接続層８の間の領域に形成されている。

【0043】

図４の平面図から明らかであるように、ｎ型導電領域１４およびｐ型導電領域１３は、それぞれ環状構造である。ｎ型導電領域１４は、ｐ型接続層７に導電接続されており、特に、ｐ型接続層７に直接隣接していることができる。このようにすることで、ｎ型導電領域１４は、第１の貫通ビア１１と、半導体積層体２のｐ型半導体領域３とに間接的に導電接続されている。ｎ型導電領域１４は、特に、ｐ型接続層７の周囲を環状に延在している。

【0044】

ｐ型導電領域１３は、ｎ型導電領域１４の周囲を環状に延在しており、かつｎ型接続層８に導電接続されており、特に、ｎ型接続層８に直接隣接している。このようにすることで、ｐ型導電領域１３は、第２の貫通ビア１２と、半導体積層体２のｎ型半導体領域５とに間接的に導電接続されている。平面図の下に概略的に描いた回路図は、ＥＳＤ保護素子１５が発光半導体積層体２の導通方向に逆並列に接続されていることを明らかに示している。

【0045】

ｐ型導電領域１３およびｎ型導電領域１４が環状構造である利点として、ｐ型導電領域１３およびｎ型導電領域１４が直線状に配置される場合と比べて、ＥＳＤ保護素子１５のｐｎ接合部が比較的大きい面積を有する。結果として、オプトエレクトロニクス半導体装置１の非導通方向におけるかなり大きい通電容量、したがって特に良好なＥＳＤ保護につながる。

【0046】

ここまで、本発明について例示的な実施形態を参照しながら説明してきたが、本発明はこれらの説明に限定されない。むしろ本発明は、任意の新規の特徴および特徴の任意の組合せを包含しており、特に、請求項における特徴の任意の組合せを含む。これらの特徴または特徴の組合せは、それ自体が請求項あるいは例示的な実施形態に明示的に記載されていない場合であっても、本発明に含まれる。

【符号の説明】

【0047】

１ 半導体ボディ
２ 半導体積層体
３ ｐ型ドープ半導体領域
４ 活性層
５ ｎ型ドープ半導体領域
６ ミラー層
７ ｐ型接続層
８ ｎ型接続層
９ 電気絶縁層
１０ キャリア
１１ 第１の貫通ビア
１２ 第２の貫通ビア
１３ ｐ型導電領域
１４ ｎ型導電領域
１５ ＥＳＤ保護素子
１６ 放射出口面
１７ 第１の主面
１８ 第２の主面

【図1】

【図2】

【図3】

【図4】