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特許6572388ＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法及びＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6572388
(24)【登録日】2019年8月16日
(45)【発行日】2019年9月11日
(54)【発明の名称】ＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法及びＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板
(51)【国際特許分類】
G02F 1/1368 20060101AFI20190902BHJP
【ＦＩ】
G02F1/1368
【請求項の数】11
【全頁数】17
(21)【出願番号】特願2018-519435(P2018-519435)
(86)(22)【出願日】2016年2月25日
(65)【公表番号】特表2018-532159(P2018-532159A)
(43)【公表日】2018年11月1日
(86)【国際出願番号】CN2016074503
(87)【国際公開番号】WO2017121009
(87)【国際公開日】20170720
【審査請求日】2018年4月13日
(31)【優先権主張番号】201610016787.X
(32)【優先日】2016年1月11日
(33)【優先権主張国】CN
(73)【特許権者】
【識別番号】515203228
【氏名又は名称】深▲せん▼市華星光電技術有限公司
(74)【代理人】
【識別番号】100143720
【弁理士】
【氏名又は名称】米田 耕一郎
(74)【代理人】
【識別番号】100080252
【弁理士】
【氏名又は名称】鈴木 征四郎
(72)【発明者】
【氏名】徐向陽
【審査官】
佐藤 洋允
(56)【参考文献】
【文献】
韓国公開特許第１０−２０１１−００７７６４５（ＫＲ，Ａ）
【文献】
特開平１０−２１３８１５（ＪＰ，Ａ）
【文献】
特開２０００−３４７２１６（ＪＰ，Ａ）
【文献】
特開２０００−３４７１７１（ＪＰ，Ａ）
【文献】
米国特許出願公開第２００４／０１９６４２５（ＵＳ，Ａ１）
【文献】
中国特許出願公開第１５３８２１７（ＣＮ，Ａ）
【文献】
特開２００４−１０９２４８（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｇ０２Ｆ １／１３６−１／１３６８
(57)【特許請求の範囲】
【請求項1】
ＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法であって、
その製造方法は、
基板を提供し、前記基板上にゲート電極金属層を堆積するとともに、前記ゲート電極金属層にパターニング処理を施し、ゲート電極及びゲート電極走査線を取得する手順１と、
ゲート電極金属層上にゲート電極絶縁層を堆積し、前記ゲート電極絶縁層上に一層のアモルファスシリコン層を堆積するとともに、アモルファスシリコン層にｎ型ドーピングを行った後、前記アモルファスシリコン層にパターニング処理を施し、前記ゲート電極の上方に対応する半導体層を取得する手順２と、
前記半導体層及びゲート電極絶縁層上にソース・ドレイン電極金属層を堆積するとともに、前記ソース・ドレイン電極の金属層にパターニング処理を施し、ソース電極、ドレイン電極、及びデータ線を取得し、前記ソース電極とドレイン電極を、それぞれ前記半導体層の両端と互いに接触させ、そのうち、データ線とゲート電極走査線が囲むことにより、複数の画素領域を形成する手順３と、
前記ソース・ドレイン電極金属層上に絶縁保護層を形成するとともに、絶縁保護層にパターニング処理を施し、前記絶縁保護層上に前記ドレイン電極の上方に対応するビアホールと画素領域内に位置する複数の互いに平行した棒状のチャネルを形成し、隣り合う前記チャネルの間に前記絶縁保護層からなる棒状の突起が残るようにする手順４と、
前記絶縁保護層上に一層の透明導電層を堆積するとともに、前記透明導電層にパターニング処理を施し、画素電極及び共通電極を取得し、前記画素電極をビアホールによってドレイン電極と互いに接触させ、前記画素電極と共通電極を、各画素領域内に、間隔を置いて設置し、前記画素電極と共通電極を、チャネルの両側の突起に沿って交互に分布させるとともにチャネルの側壁にまで延在させる手順５と、からなり、
前記手順４において、前記チャネルのそれぞれは前記データ線に平行であって、各前記画素領域内において前記ゲート電極走査線の方向に沿って４本の前記チャネルが並ぶように形成され、
前記４本のチャネルを第１チャネル、第２チャネル、第３チャネル、第４チャネル、とし、前記第１チャネルと前記第２チャネルとの間の前記突起を第１棒状突起とし、前記第２チャネルと前記第３チャネルとの間の前記突起を第２棒状突起とし、前記第３チャネルと前記第４チャネルとの間の前記突起を第３棒状突起とし、
前記手順５において、前記画素電極は、平面視でコ字状であって、前記第１棒状突起と前記第３棒状突起との上に前記コ字の互いに向かい合う二本の辺に相当する部分を有し、前記コ字の残りの辺は平面視したときに前記ドレイン電極に重なる位置にあって、この画素電極の周囲をエッチングすることによって孤立した当該画素電極を形成するとともに、前記透明電極のうちの当該画素電極以外の領域を共通電極とする
ことを特徴とするＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
その製造方法は、
基板を提供し、前記基板上にゲート電極金属層を堆積するとともに、前記ゲート電極金属層にパターニング処理を施し、ゲート電極及びゲート電極走査線を取得する手順１と、
ゲート電極金属層上にゲート電極絶縁層を堆積し、前記ゲート電極絶縁層上に一層のアモルファスシリコン層を堆積するとともに、アモルファスシリコン層にｎ型ドーピングを行った後、前記アモルファスシリコン層にパターニング処理を施し、前記ゲート電極の上方に対応する半導体層を取得する手順２と、
前記半導体層及びゲート電極絶縁層上にソース・ドレイン電極金属層を堆積するとともに、前記ソース・ドレイン電極の金属層にパターニング処理を施し、ソース電極、ドレイン電極、及びデータ線を取得し、前記ソース電極とドレイン電極を、それぞれ前記半導体層の両端と互いに接触させ、そのうち、データ線とゲート電極走査線が囲むことにより、複数の画素領域を形成する手順３と、
前記ソース・ドレイン電極金属層上に絶縁保護層を形成するとともに、絶縁保護層にパターニング処理を施し、前記絶縁保護層上に前記ドレイン電極の上方に対応するビアホールと画素領域内に位置する複数の互いに平行した棒状のチャネルを形成し、隣り合う前記チャネルの間に前記絶縁保護層からなる棒状の突起が残るようにする手順４と、
前記絶縁保護層上に一層の透明導電層を堆積するとともに、前記透明導電層にパターニング処理を施し、画素電極及び共通電極を取得し、前記画素電極をビアホールによってドレイン電極と互いに接触させ、前記画素電極と共通電極を、各画素領域内に、間隔を置いて設置し、前記画素電極と共通電極を、チャネルの両側の突起に沿って交互に分布させるとともにチャネルの側壁にまで延在させる手順５と、からなり、
前記手順４において、前記チャネルのそれぞれは前記データ線に平行であって、各前記画素領域内において前記ゲート電極走査線の方向に沿って４本の前記チャネルが並ぶように形成され、
前記４本のチャネルを第１チャネル、第２チャネル、第３チャネル、第４チャネル、とし、前記第１チャネルと前記第２チャネルとの間の前記突起を第１棒状突起とし、前記第２チャネルと前記第３チャネルとの間の前記突起を第２棒状突起とし、前記第３チャネルと前記第４チャネルとの間の前記突起を第３棒状突起とし、
前記手順５において、前記画素電極は、平面視でコ字状であって、前記第１棒状突起と前記第３棒状突起との上に前記コ字の互いに向かい合う二本の辺に相当する部分を有し、前記コ字の残りの辺は平面視したときに前記ドレイン電極に重なる位置にあって、この画素電極の周囲をエッチングすることによって孤立した当該画素電極を形成するとともに、前記透明電極のうちの当該画素電極以外の領域を共通電極とする
ことを特徴とするＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項2】
請求項１に記載のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法において、
前記手順１では、物理蒸着法によりゲート電極金属層を堆積し、
堆積されたゲート電極金属層の膜厚は３０００〜６０００Åであり、
前記ゲート電極金属層の材料は、モリブデン、チタン、アルミニウム、銅のうちの１つまたは複数を組み合わせて積み重ねたものであり、
前記ゲート電極金属層にパターニング処理を施す手順には、順番にフォトレジスト塗布、露光、現像、ウェットエッチング、及びフォトレジスト剥離が含まれる
ことを特徴とするＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
前記手順１では、物理蒸着法によりゲート電極金属層を堆積し、
堆積されたゲート電極金属層の膜厚は３０００〜６０００Åであり、
前記ゲート電極金属層の材料は、モリブデン、チタン、アルミニウム、銅のうちの１つまたは複数を組み合わせて積み重ねたものであり、
前記ゲート電極金属層にパターニング処理を施す手順には、順番にフォトレジスト塗布、露光、現像、ウェットエッチング、及びフォトレジスト剥離が含まれる
ことを特徴とするＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項3】
請求項１に記載のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法において、
前記手順２では、化学蒸着法によってゲート電極絶縁層とアモルファスシリコン層を堆積し、
堆積されたゲート電極絶縁層の膜厚は２０００〜５０００Åであり、
堆積されたアモルファスシリコン層の膜厚は１５００〜３０００Åであり、
前記ゲート電極絶縁層は窒化シリコン層であり、
前記アモルファスシリコン層にパターニング処理を施す手順には、順番にフォトレジスト塗布、露光、現像、ドライエッチング、及びフォトレジスト剥離が含まれる
ことを特徴とするＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
前記手順２では、化学蒸着法によってゲート電極絶縁層とアモルファスシリコン層を堆積し、
堆積されたゲート電極絶縁層の膜厚は２０００〜５０００Åであり、
堆積されたアモルファスシリコン層の膜厚は１５００〜３０００Åであり、
前記ゲート電極絶縁層は窒化シリコン層であり、
前記アモルファスシリコン層にパターニング処理を施す手順には、順番にフォトレジスト塗布、露光、現像、ドライエッチング、及びフォトレジスト剥離が含まれる
ことを特徴とするＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項4】
請求項１に記載のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法において、
前記手順３では、物理蒸着法によりソース・ドレイン電極金属層を堆積し、
堆積されたソース・ドレイン電極金属層の膜厚は３０００〜６０００Åであり、
前記ソース・ドレイン電極金属層の材料は、モリブデン、チタン、アルミニウム、銅のうちの１つまたは複数を組み合わせて積み重ねたものであり、
前記ソース・ドレイン電極金属層にパターニング処理を施す手順には、順番にフォトレジスト塗布、露光、現像、ウェットエッチング、及びフォトレジスト剥離が含まれる
ことを特徴とするＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
前記手順３では、物理蒸着法によりソース・ドレイン電極金属層を堆積し、
堆積されたソース・ドレイン電極金属層の膜厚は３０００〜６０００Åであり、
前記ソース・ドレイン電極金属層の材料は、モリブデン、チタン、アルミニウム、銅のうちの１つまたは複数を組み合わせて積み重ねたものであり、
前記ソース・ドレイン電極金属層にパターニング処理を施す手順には、順番にフォトレジスト塗布、露光、現像、ウェットエッチング、及びフォトレジスト剥離が含まれる
ことを特徴とするＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項5】
請求項１に記載のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法において、
前記手順４において形成された絶縁保護層は、窒化シリコン層と、窒化シリコン層上に設けられる有機膜層を備え、
前記絶縁保護層の窒化シリコン層の膜厚は２０００〜５０００Åであり、化学蒸着法によって形成され、前記絶縁保護層の有機膜層の膜厚は０．２〜０．４μｍであり、コーティングプロセスによって形成され、
前記絶縁保護層にパターニング処理を施す手順には、順番にフォトレジスト塗布、露光、現像、ドライエッチング、及びフォトレジスト剥離が含まれる
ことを特徴とするＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
前記手順４において形成された絶縁保護層は、窒化シリコン層と、窒化シリコン層上に設けられる有機膜層を備え、
前記絶縁保護層の窒化シリコン層の膜厚は２０００〜５０００Åであり、化学蒸着法によって形成され、前記絶縁保護層の有機膜層の膜厚は０．２〜０．４μｍであり、コーティングプロセスによって形成され、
前記絶縁保護層にパターニング処理を施す手順には、順番にフォトレジスト塗布、露光、現像、ドライエッチング、及びフォトレジスト剥離が含まれる
ことを特徴とするＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項6】
請求項１に記載のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法において、
前記手順５では、物理蒸着法により透明導電層を堆積し、
堆積された透明導電層の膜厚は４００〜１０００Åであり、前記透明導電層の材料は、インジウム錫酸化物、インジウム亜鉛酸化物、アルミニウム錫酸化物、アルミニウム酸化亜鉛、インジウムゲルマニウム亜鉛酸化物のうちの１つまたは複数であり、
前記透明導電層にパターニング処理を施す手順には、順番にフォトレジスト塗布、露光、現像、ウェットエッチング、及びフォトレジスト剥離が含まれる
ことを特徴とするＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
前記手順５では、物理蒸着法により透明導電層を堆積し、
堆積された透明導電層の膜厚は４００〜１０００Åであり、前記透明導電層の材料は、インジウム錫酸化物、インジウム亜鉛酸化物、アルミニウム錫酸化物、アルミニウム酸化亜鉛、インジウムゲルマニウム亜鉛酸化物のうちの１つまたは複数であり、
前記透明導電層にパターニング処理を施す手順には、順番にフォトレジスト塗布、露光、現像、ウェットエッチング、及びフォトレジスト剥離が含まれる
ことを特徴とするＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項7】
基板と、前記基板上に設けられる複数のゲート電極走査線と、複数のデータ線と、複数のゲート電極走査線と複数のデータ線が互いに絶縁し且つ交差して画定されてなる複数のアレイ状に配置された画素単位と、からなるＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板であって、
各画素単位は、基板上に形成されるゲート電極と、ゲート電極及び基板上に形成されるゲート電極絶縁層と、ゲート電極上方に対応するとともにゲート電極絶縁層上に形成される半導体層と、半導体層とゲート電極絶縁層上に形成されるソース電極とドレイン電極と、前記ソース電極、ドレイン電極、半導体層、及びゲート電極絶縁層上に形成される絶縁保護層と、前記絶縁保護層上に形成される画素電極と共通電極を備え、
前記ソース電極とドレイン電極は、それぞれ前記半導体層の両端と互いに接触し、
前記絶縁保護層上の前記ドレイン電極に対応する上方にはビアホールが設けられ、前記画素電極は、ビアホールによって前記ドレイン電極と互いに接触し、
前記絶縁保護層上には、画素単位範囲内に位置する複数の互いに平行した棒状のチャネルが設けられ、
前記チャネルのそれぞれは前記データ線に平行であって、各前記画素領域内において前記ゲート電極走査線の方向に沿って４本の前記チャネルが並ぶように形成され、
前記４本のチャネルを第１チャネル、第２チャネル、第３チャネル、第４チャネル、とし、前記第１チャネルと前記第２チャネルとの間の前記突起を第１棒状突起とし、前記第２チャネルと前記第３チャネルとの間の前記突起を第２棒状突起とし、前記第３チャネルと前記第４チャネルとの間の前記突起を第３棒状突起とし、
前記画素電極と共通電極は、同じ透明導電層によってパターニングされることによって取得され、前記画素電極と共通電極は、各画素単位の範囲内に、間隔を置いて設置され、前記画素電極と共通電極は、チャネルの両側の突起に沿って交互に分布するとともにチャネルの側壁にまで延在しており、
前記画素電極は、平面視でコ字状であって、前記第１棒状突起と前記第３棒状突起との上に前記コ字の互いに向かい合う二本の辺に相当する部分を有し、前記コ字の残りの辺は平面視したときに前記ドレイン電極に重なる位置にあって、この画素電極の周囲がエッチングされることによって孤立した当該画素電極が形成されているとともに、前記透明電極のうちの当該画素電極以外の領域が共通電極となっている
ことを特徴とするＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板。
各画素単位は、基板上に形成されるゲート電極と、ゲート電極及び基板上に形成されるゲート電極絶縁層と、ゲート電極上方に対応するとともにゲート電極絶縁層上に形成される半導体層と、半導体層とゲート電極絶縁層上に形成されるソース電極とドレイン電極と、前記ソース電極、ドレイン電極、半導体層、及びゲート電極絶縁層上に形成される絶縁保護層と、前記絶縁保護層上に形成される画素電極と共通電極を備え、
前記ソース電極とドレイン電極は、それぞれ前記半導体層の両端と互いに接触し、
前記絶縁保護層上の前記ドレイン電極に対応する上方にはビアホールが設けられ、前記画素電極は、ビアホールによって前記ドレイン電極と互いに接触し、
前記絶縁保護層上には、画素単位範囲内に位置する複数の互いに平行した棒状のチャネルが設けられ、
前記チャネルのそれぞれは前記データ線に平行であって、各前記画素領域内において前記ゲート電極走査線の方向に沿って４本の前記チャネルが並ぶように形成され、
前記４本のチャネルを第１チャネル、第２チャネル、第３チャネル、第４チャネル、とし、前記第１チャネルと前記第２チャネルとの間の前記突起を第１棒状突起とし、前記第２チャネルと前記第３チャネルとの間の前記突起を第２棒状突起とし、前記第３チャネルと前記第４チャネルとの間の前記突起を第３棒状突起とし、
前記画素電極と共通電極は、同じ透明導電層によってパターニングされることによって取得され、前記画素電極と共通電極は、各画素単位の範囲内に、間隔を置いて設置され、前記画素電極と共通電極は、チャネルの両側の突起に沿って交互に分布するとともにチャネルの側壁にまで延在しており、
前記画素電極は、平面視でコ字状であって、前記第１棒状突起と前記第３棒状突起との上に前記コ字の互いに向かい合う二本の辺に相当する部分を有し、前記コ字の残りの辺は平面視したときに前記ドレイン電極に重なる位置にあって、この画素電極の周囲がエッチングされることによって孤立した当該画素電極が形成されているとともに、前記透明電極のうちの当該画素電極以外の領域が共通電極となっている
ことを特徴とするＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板。
【請求項8】
請求項７に記載のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板において、
前記画素電極と共通電極の材料は透明導電材料であり、前記透明導電材料は、インジウム錫酸化物、インジウム亜鉛酸化物、アルミニウム錫酸化物、アルミニウム酸化亜鉛、インジウムゲルマニウム亜鉛酸化物のうちの１つまたは複数であり、前記画素電極と共通電極の膜厚は４００〜１０００Åである
ことを特徴とするＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板。
前記画素電極と共通電極の材料は透明導電材料であり、前記透明導電材料は、インジウム錫酸化物、インジウム亜鉛酸化物、アルミニウム錫酸化物、アルミニウム酸化亜鉛、インジウムゲルマニウム亜鉛酸化物のうちの１つまたは複数であり、前記画素電極と共通電極の膜厚は４００〜１０００Åである
ことを特徴とするＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板。
【請求項9】
請求項７に記載のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板において、
前記ソース・ドレイン電極金属層の材料は、モリブデン、チタン、アルミニウム、銅のうちの１つまたは複数を組み合わせて積み重ねたものであり、前記ソース・ドレイン電極金属層の膜厚は３０００〜６０００Åである
ことを特徴とするＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板。
前記ソース・ドレイン電極金属層の材料は、モリブデン、チタン、アルミニウム、銅のうちの１つまたは複数を組み合わせて積み重ねたものであり、前記ソース・ドレイン電極金属層の膜厚は３０００〜６０００Åである
ことを特徴とするＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板。
【請求項10】
請求項７に記載のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板において、
前記絶縁保護層は、窒化シリコン層と、窒化シリコン層上に設けられる有機膜層を備え、前記絶縁保護層の窒化シリコン層の膜厚は２０００〜５０００Åであり、前記絶縁保護層の有機膜層の膜厚は０．２〜０．４μｍである
ことを特徴とするＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板。
前記絶縁保護層は、窒化シリコン層と、窒化シリコン層上に設けられる有機膜層を備え、前記絶縁保護層の窒化シリコン層の膜厚は２０００〜５０００Åであり、前記絶縁保護層の有機膜層の膜厚は０．２〜０．４μｍである
ことを特徴とするＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板。
【請求項11】
基板と、前記基板上に設けられる複数のゲート電極走査線と、複数のデータ線と、複数のゲート電極走査線と複数のデータ線が互いに絶縁し且つ交差して画定されてなる複数のアレイ状に配置された画素単位と、からなるＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板であって、
各画素単位は、基板上に形成されるゲート電極と、ゲート電極及び基板上に形成されるゲート電極絶縁層と、ゲート電極上方に対応するとともにゲート電極絶縁層上に形成される半導体層と、半導体層とゲート電極絶縁層上に形成されるソース電極とドレイン電極と、前記ソース電極、ドレイン電極、半導体層、及びゲート電極絶縁層上に形成される絶縁保護層と、前記絶縁保護層上に形成される画素電極と共通電極を備え、
前記ソース電極とドレイン電極は、それぞれ前記半導体層の両端と互いに接触し、
前記絶縁保護層上の前記ドレイン電極に対応する上方にはビアホールが設けられ、前記画素電極は、ビアホールによって前記ドレイン電極と互いに接触し、
前記絶縁保護層上には、画素単位範囲内に位置する複数の互いに平行した棒状のチャネルが設けられ、
前記チャネルのそれぞれは前記データ線に平行であって、各前記画素領域内において前記ゲート電極走査線の方向に沿って４本の前記チャネルが並ぶように形成され、
前記４本のチャネルを第１チャネル、第２チャネル、第３チャネル、第４チャネル、とし、前記第１チャネルと前記第２チャネルとの間の前記突起を第１棒状突起とし、前記第２チャネルと前記第３チャネルとの間の前記突起を第２棒状突起とし、前記第３チャネルと前記第４チャネルとの間の前記突起を第３棒状突起とし、
前記画素電極と共通電極は、同じ透明導電層によってパターニングされることによって取得され、前記画素電極と共通電極は、各画素単位の範囲内に、間隔を置いて設置され、前記画素電極と共通電極は、チャネルの両側の突起に沿って交互に分布するとともにチャネルの側壁にまで延在しており、
前記画素電極は、平面視でコ字状であって、前記第１棒状突起と前記第３棒状突起との上に前記コ字の互いに向かい合う二本の辺に相当する部分を有し、前記コ字の残りの辺は平面視したときに前記ドレイン電極に重なる位置にあって、この画素電極の周囲がエッチングされることによって孤立した当該画素電極が形成されているとともに、前記透明電極のうちの当該画素電極以外の領域が共通電極となっていて、
そのうち、前記画素電極と共通電極の材料は透明導電材料であり、前記透明導電材料は、インジウム錫酸化物、インジウム亜鉛酸化物、アルミニウム錫酸化物、アルミニウム酸化亜鉛、インジウムゲルマニウム亜鉛酸化物のうちの１つまたは複数であり、前記画素電極と共通電極の膜厚は４００〜１０００Åであり、
そのうち、前記ソース・ドレイン電極金属層の材料は、モリブデン、チタン、アルミニウム、銅のうちの１つまたは複数を組み合わせて積み重ねたものであり、前記ソース・ドレイン電極金属層の膜厚は３０００〜６０００Åであり、
そのうち、前記絶縁保護層は、窒化シリコン層と、窒化シリコン層上に設けられる有機膜層を備え、前記絶縁保護層の窒化シリコン層の膜厚は２０００〜５０００Åであり、前記絶縁保護層の有機膜層の膜厚は０．２〜０．４μｍである
ことを特徴とするＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板。
各画素単位は、基板上に形成されるゲート電極と、ゲート電極及び基板上に形成されるゲート電極絶縁層と、ゲート電極上方に対応するとともにゲート電極絶縁層上に形成される半導体層と、半導体層とゲート電極絶縁層上に形成されるソース電極とドレイン電極と、前記ソース電極、ドレイン電極、半導体層、及びゲート電極絶縁層上に形成される絶縁保護層と、前記絶縁保護層上に形成される画素電極と共通電極を備え、
前記ソース電極とドレイン電極は、それぞれ前記半導体層の両端と互いに接触し、
前記絶縁保護層上の前記ドレイン電極に対応する上方にはビアホールが設けられ、前記画素電極は、ビアホールによって前記ドレイン電極と互いに接触し、
前記絶縁保護層上には、画素単位範囲内に位置する複数の互いに平行した棒状のチャネルが設けられ、
前記チャネルのそれぞれは前記データ線に平行であって、各前記画素領域内において前記ゲート電極走査線の方向に沿って４本の前記チャネルが並ぶように形成され、
前記４本のチャネルを第１チャネル、第２チャネル、第３チャネル、第４チャネル、とし、前記第１チャネルと前記第２チャネルとの間の前記突起を第１棒状突起とし、前記第２チャネルと前記第３チャネルとの間の前記突起を第２棒状突起とし、前記第３チャネルと前記第４チャネルとの間の前記突起を第３棒状突起とし、
前記画素電極と共通電極は、同じ透明導電層によってパターニングされることによって取得され、前記画素電極と共通電極は、各画素単位の範囲内に、間隔を置いて設置され、前記画素電極と共通電極は、チャネルの両側の突起に沿って交互に分布するとともにチャネルの側壁にまで延在しており、
前記画素電極は、平面視でコ字状であって、前記第１棒状突起と前記第３棒状突起との上に前記コ字の互いに向かい合う二本の辺に相当する部分を有し、前記コ字の残りの辺は平面視したときに前記ドレイン電極に重なる位置にあって、この画素電極の周囲がエッチングされることによって孤立した当該画素電極が形成されているとともに、前記透明電極のうちの当該画素電極以外の領域が共通電極となっていて、
そのうち、前記画素電極と共通電極の材料は透明導電材料であり、前記透明導電材料は、インジウム錫酸化物、インジウム亜鉛酸化物、アルミニウム錫酸化物、アルミニウム酸化亜鉛、インジウムゲルマニウム亜鉛酸化物のうちの１つまたは複数であり、前記画素電極と共通電極の膜厚は４００〜１０００Åであり、
そのうち、前記ソース・ドレイン電極金属層の材料は、モリブデン、チタン、アルミニウム、銅のうちの１つまたは複数を組み合わせて積み重ねたものであり、前記ソース・ドレイン電極金属層の膜厚は３０００〜６０００Åであり、
そのうち、前記絶縁保護層は、窒化シリコン層と、窒化シリコン層上に設けられる有機膜層を備え、前記絶縁保護層の窒化シリコン層の膜厚は２０００〜５０００Åであり、前記絶縁保護層の有機膜層の膜厚は０．２〜０．４μｍである
ことを特徴とするＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、表示技術の分野に関し、特に、ＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法及びＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板に関する。
【背景技術】
【0002】
表示技術の発展に伴い、薄膜トランジスタ液晶表示装置（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＴＦＴ−ＬＣＤ）等の平面型表示裝置は、高画質、省電力、薄型及び適用範囲が広い等の長所を備えるため、携帯電話、テレビ、携帯情報端末、デジタルカメラ、ノートパソコン、デスクトップパソコン等の各種消費者向け電子製品に幅広く適用されており、表示裝置における主流となっている。
【0003】
従来の市場におけるほとんどの液晶表示装置は、バックライト型液晶表示装置であって、それには液晶表示パネル及びバックライトモジュール（ｂａｃｋｌｉｇｈｔ ｍｏｄｕｌｅ）が含まれる。液晶表示パネルの動作原理は、２枚の平行したガラス基板の間に液晶分子を置き、２枚のガラス基板の間には垂直の極細電線と水平した極細電線が多くあり、通電の有無によって液晶分子が変化する方向を制御し、バックライトモジュールの光線を屈折させることによって画面が現れる。通常液晶表示パネルは、カラーフィルタ（ＣＦ、Ｃｏｌｏｒ Ｆｉｌｔｅｒ）基板と、アレイ基板と、カラーフィルタ基板とアレイ基板の間に挟まれた液晶（ＬＣ、Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）と、シール剤の枠（Ｓｅａｌａｎｔ）とからなり、一般にその成形プロセスには、初期段階であるアレイ（Ａｒｒａｙ）製造工程（薄膜、フォトリソグラフィ、エッチング及びフィルムの剥離）、中盤段階であるセル（Ｃｅｌｌ）製造工程（アレイ基板とＣＦ基板を貼り合わせる）、及び終盤段階であるモジュール組立工程（ＩＣ駆動とプリント基板の圧接）が含まれる。そのうち、初期段階であるＡｒｒａｙ製造工程では主にアレイ基板を形成することで、液晶分子の動きを制御しやすくする。中盤段階であるＣｅｌｌ製造工程は主にアレイ基板とＣＦ基板の間に液晶を添加する。終盤段階であるモジュール組立工程は主にＩＣ圧接とプリント基板の整合を行い、さらに液晶分子を動かして、画像を表示する。
【0004】
液晶パネルのアレイ基板上には複数の走査線と、複数のデータ線と、複数の共通電極配線が設けられ、前記複数の走査線と複数のデータ線は、複数の画素単位を画定する。各画素単位内には薄膜トランジスタと画素電極が設けられ、薄膜トランジスタのゲート電極と対応するゲート線は互いに接続される。ゲート線上の電圧が作動電圧に達すると、薄膜トランジスタのソース電極とドレイン電極が導通し、それによりデータ線上のデータ電圧が画素電極に入力される。
【0005】
現在市場において主流となっているＴＦＴ−ＬＣＤの液晶の駆動方式は、ねじれネマチック（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ、ＴＮ）または超ねじれネマチック（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ、ＳＴＮ）型、面内スイッチング（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ、ＩＰＳ）型、及び垂直配向（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ、ＶＡ）型の３つのタイプに分けられる。そのうちＩＰＳ型は、基板面とほぼ平行した電界によって液晶分子を駆動し、基板に沿って応答する方式で面内回転する。非常に優れた視角特性を備えるため、各種ＴＶを表示する用途に用いられている。
【0006】
ＩＰＳ型では、画素電極または共通電極の縁部で発生する平行電界及び画素電極と共通電極の間で発生する縦電界によって多次元電界を形成し、液晶ボックス内の画素電極間または共通電極間において、画素電極の真上または共通電極の真上の方向を向いている液晶分子すべてが回転変化できるようにすることにより、平面型志向の液晶の作業効率を向上させることができるとともに、透光率を増加させることができる。図１に示すように、従来のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の構造における各画素単位は、基板１００上に設けられるゲート電極１０１と、ゲート電極１０１及び基板１００上に設けられるゲート電極絶縁層１０２と、ゲート電極絶縁層１０２上に設けられる半導体層１０３と、半導体層１０３及びゲート電極絶縁層１０２上に設けられるソース電極１０４とドレイン電極１０５と、前記ソース電極１０４、ドレイン電極１０５、半導体層１０３及びゲート電極絶縁層１０２に設けられる絶縁保護層１０６と、前記絶縁保護層１０６上に形成される画素電極１０７を備える。さらに前記ＴＦＴアレイ基板上の、共通電極層１２０と、ゲート電極１０１とゲート電極走査線１１０は、同じ金属層で作られ、画素電極１０７は、絶縁保護層１０６上のビアホール構造によってドレイン電極１０５に接続される。
【0007】
しかしながら、技術の進歩に伴い、電子製品の表示效果に対する消費者の要求はさらに高まっているため、さらに優れた表示效果及びさらに高い透過率を備える表示装置が絶え間なく追及されている。
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明は、画素電極と共通電極が同じ透明導電層によって作られるとともに、画素電極と共通電極の下方の絶縁保護層上に互いに平行した複数の棒状のチャネルが設けられ、画素電極と共通電極がチャネルの両側の突起に沿って交互に分布するとともにチャネルの側壁にまで延在することで、画素電極と共通電極における基板方向と垂直な面の面積を大きくし、水平電界を増加させ、保持容量を大きくし、液晶パネルの画質を向上させるIＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法を提供することを目的とする。
【0009】
本発明はさらに、画素電極と共通電極の下方の絶縁保護層上に互いに平行した複数の棒状のチャネルが設けられ、画素電極と共通電極がチャネルの両側の突起に沿って交互に分布するとともにチャネルの側壁にまで延在することで、画素電極と共通電極における基板方向と垂直な面の面積を大きくし、水平電界を増加させ、保持容量大きくし、さらに液晶パネルの画質を向上させるＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板を提供することを目的とする。
【課題を解決するための手段】
【0010】
上述の目的を達成するため、本発明が提供するＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法は、以下の手順からなる。
【0011】
手順１は、基板を提供し、前記基板上にゲート電極金属層を堆積するとともに、前記ゲート電極金属層にパターニング処理を施し、ゲート電極及びゲート電極走査線を取得する。
【0012】
手順２は、ゲート電極金属層上にゲート電極絶縁層を堆積し、前記ゲート電極絶縁層上に一層のアモルファスシリコン層を堆積するとともに、アモルファスシリコン層にｎ型ドーピングを行った後、前記アモルファスシリコン層にパターニング処理を施し、前記ゲート電極上方に対応する半導体層を取得する。
【0013】
手順３は、前記半導体層及びゲート電極絶縁層上にソース・ドレイン電極金属層を堆積するとともに、前記ソース・ドレイン電極の金属層にパターニング処理を施し、ソース電極、ドレイン電極、及びデータ線を取得し、前記ソース電極とドレイン電極は、それぞれ前記半導体層の両端と互いに接触する。そのうち、データ線とゲート電極走査線は、複数の画素領域を囲む。
【0014】
手順４は、前記ソース・ドレイン電極金属層上に絶縁保護層を形成するとともに、絶縁保護層にパターニング処理を施し、前記絶縁保護層上に前記ドレイン電極上方に対応するビアホールと画素領域内に位置する複数の互いに平行した棒状のチャネルを形成する。
【0015】
手順５は、前記絶縁保護層上に一層の透明導電層を堆積するとともに、前記透明導電層にパターニング処理を施し、画素電極及び共通電極を取得し、前記画素電極はビアホールによってドレイン電極と互いに接触し、前記画素電極と共通電極は、各画素領域内に、間隔を置いて設置され、前記画素電極と共通電極は、チャネルの両側の突起に沿って交互に分布するとともにチャネルの側壁にまで延在する。
【0016】
前記手順１では、物理蒸着法によりゲート電極金属層を堆積する。堆積されたゲート電極金属層の膜厚は、３０００〜６０００Åであり、前記ゲート電極金属層の材料は、モリブデン、チタン、アルミニウム、銅のうちの１つまたは複数を組み合わせて積み重ねたものである。前記ゲート電極金属層にパターニング処理を施す手順には、順番にフォトレジスト塗布、露光、現像、ウェットエッチング、及びフォトレジスト剥離が含まれる。
【0017】
前記手順２では、プラズマ化学気相成長法によってゲート電極絶縁層とアモルファスシリコン層を堆積する。堆積されたゲート電極絶縁層の膜厚は、２０００〜５０００Åであり、堆積されたアモルファスシリコン層の膜厚は、１５００〜３０００Åである。前記ゲート電極絶縁層は窒化シリコン層であり、前記アモルファスシリコン層にパターニング処理を施す手順には、順番にフォトレジスト塗布、露光、現像、ドライエッチング、及びフォトレジスト剥離が含まれる。
【0018】
前記手順３では、物理蒸着法によりソース・ドレイン電極金属層を堆積する。堆積されたソース・ドレイン電極金属層の膜厚は、３０００〜６０００Åであり、前記ソース・ドレイン電極金属層の材料は、モリブデン、チタン、アルミニウム、銅のうちの１つまたは複数を組み合わせて積み重ねたものである。前記ソース・ドレイン電極金属層にパターニング処理を施す手順には、順番にフォトレジスト塗布、露光、現像、ウェットエッチング、及びフォトレジスト剥離が含まれる。
【0019】
前記手順４において形成された絶縁保護層１６は、窒化シリコン層と、窒化シリコン層上に設けられる有機膜層を備える。前記絶縁保護層１６の窒化シリコン層の膜厚は２０００〜５０００Åであり、化学蒸着法によって形成される。前記絶縁保護層１６の有機膜層の膜厚は０．２〜０．４μｍであり、コーティングプロセスによって形成される。前記絶縁保護層にパターニング処理を施す手順には、順番にフォトレジスト塗布、露光、現像、ドライエッチング、及びフォトレジスト剥離が含まれる。
【0020】
前記手順５では、物理蒸着法により透明導電層を堆積する。堆積された透明導電層の膜厚は４００〜１０００Åであり、前記透明導電層の材料は、インジウム錫酸化物、インジウム亜鉛酸化物、アルミニウム錫酸化物、アルミニウム酸化亜鉛、インジウムゲルマニウム亜鉛酸化物のうちの１つまたは複数である。前記透明導電層にパターニング処理を施す手順には、順番にフォトレジスト塗布、露光、現像、ウェットエッチング、及びフォトレジスト剥離が含まれる。
【0021】
本発明はさらに、基板と、前記基板上に設けられる複数のゲート電極走査線と、複数のデータ線と、複数のゲート電極走査線と複数のデータ線が互いに絶縁し且つ交差して画定されてなる複数のアレイ状に配置された画素単位と、からなるＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板を提供する。
【0022】
各画素単位はすべて、基板上に形成されるゲート電極と、ゲート電極及び基板上に形成されるゲート電極絶縁層と、ゲート電極上方に対応するとともにゲート電極絶縁層上に形成される半導体層と、半導体層とゲート電極絶縁層上に形成されるソース電極とドレイン電極と、前記ソース電極、ドレイン電極、半導体層、及びゲート電極絶縁層上に形成される絶縁保護層と、前記絶縁保護層上に形成される画素電極と共通電極を備える。
【0023】
前記ソース電極とドレイン電極は、それぞれ前記半導体層の両端と互いに接触する。
【0024】
前記絶縁保護層上の前記ドレイン電極に対応する上方にはビアホールが設けられ、前記画素電極は、ビアホールによって前記ドレイン電極と互いに接触する。
【0025】
前記絶縁保護層上には、画素単位範圍内に位置する複数の互いに平行した棒状のチャネルが設けられる。
【0026】
前記画素電極と共通電極は、同じ透明導電層がパターニングされることによって取得され、前記画素電極と共通電極は、各画素単位の範囲内に、間隔を置いて設置され、前記画素電極と共通電極は、チャネルの両側の突起に沿って交互に分布するとともにチャネルの側壁にまで延在する。
【0027】
前記画素電極と共通電極の材料は透明導電材料であり、前記透明導電材料は、インジウム錫酸化物、インジウム亜鉛酸化物、アルミニウム錫酸化物、アルミニウム酸化亜鉛、インジウムゲルマニウム亜鉛酸化物のうちの１つまたは複数である。前記画素電極と共通電極の膜厚は４００〜１０００Åである。
【0028】
前記ソース・ドレイン電極金属層の材料は、モリブデン、チタン、アルミニウム、銅のうちの１つまたは複数を組み合わせて積み重ねたものであり、前記ソース・ドレイン電極金属層の膜厚は３０００〜６０００Åである。
【0029】
前記絶縁保護層は、窒化シリコン層と、窒化シリコン層上に設けられる有機膜層を備え、前記絶縁保護層の窒化シリコン層の膜厚は２０００〜５０００Åであり、前記絶縁保護層の有機膜層の膜厚は０．２〜０．４μｍである。
【0030】
本発明はさらに、基板と、前記基板上に設けられる複数のゲート電極走査線と、複数のデータ線と、複数のゲート電極走査線と複数のデータ線が互いに絶縁し且つ交差して画定されてなる複数のアレイ状に配置された画素単位と、からなるＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板を提供する。
【0031】
各画素単位は、基板上に形成されるゲート電極と、ゲート電極及び基板上に形成されるゲート電極絶縁層と、ゲート電極上方に対応するとともにゲート電極絶縁層上に形成される半導体層と、半導体層とゲート電極絶縁層上に形成されるソース電極とドレイン電極と、前記ソース電極、ドレイン電極、半導体層、及びゲート電極絶縁層上に形成される絶縁保護層と、前記絶縁保護層上に形成される画素電極と共通電極を備える。
【0032】
前記ソース電極とドレイン電極は、それぞれ前記半導体層の両端と互いに接触する。
【0033】
前記絶縁保護層上の前記ドレイン電極に対応する上方にはビアホールが設けられ、前記画素電極は、ビアホールによって前記ドレイン電極と互いに接触する。
【0034】
前記絶縁保護層上には、画素単位範囲内に位置する複数の互いに平行した棒状のチャネルが設けられる。
【0035】
前記画素電極と共通電極は、同じ透明導電層によってパターニングされることによって取得され、前記画素電極と共通電極は、各画素単位の範囲内に、間隔を置いて設置され、前記画素電極と共通電極は、チャネルの両側の突起に沿って交互に分布するとともにチャネルの側壁にまで延在する。
【0036】
そのうち、前記画素電極と共通電極の材料は透明導電材料であり、前記透明導電材料は、インジウム錫酸化物、インジウム亜鉛酸化物、アルミニウム錫酸化物、アルミニウム酸化亜鉛、インジウムゲルマニウム亜鉛酸化物のうちの１つまたは複数である。前記画素電極と共通電極の膜厚は４００〜１０００Åである。
【0037】
そのうち、前記ソース・ドレイン電極金属層の材料は、モリブデン、チタン、アルミニウム、銅のうちの１つまたは複数を組み合わせて積み重ねたものであり、前記ソース・ドレイン電極金属層の膜厚は３０００〜６０００Åである。
【0038】
そのうち、前記絶縁保護層は、窒化シリコン層と、窒化シリコン層上に設けられる有機膜層を備え、前記絶縁保護層の窒化シリコン層の膜厚は２０００〜５０００Åであり、前記絶縁保護層の有機膜層の膜厚は０．２〜０．４μｍである。
【発明の効果】
【0039】
本発明のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法は、画素電極と共通電極が同じ透明導電層によって作られるとともに、画素電極と共通電極の下方の絶縁保護層上には、互いに平行した複数の棒状のチャネルが設けられ、画素電極と共通電極がチャネルの両側の突起に沿って交互に分布するとともにチャネルの側壁にまで延在することで、画素電極と共通電極における基板方向と垂直な面の面積を大きくし、水平電界を増加させると同時に、保持容量を大きくし、さらに液晶パネルの画質を向上させる。本発明のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板において、画素電極と共通電極は同じ層を採用する設計であり、画素電極と共通電極の下方の絶縁保護層上には、互いに平行した複数の棒状のチャネルが設けられ、画素電極と共通電極がチャネルの両側の突起に沿って交互に分布するとともにチャネルの側壁にまで延在することで、画素電極と共通電極における基板方向と垂直な面の面積を大きくし、水平電界を増加させると同時に、保持容量を大きくし、さらに液晶パネルの画質を向上させる。
【図面の簡単な説明】
【0040】
本発明の特徴及び技術内容をさらに分かりやすくするため、以下に本発明に関する詳しい説明と図を参照する。しかしながら、図は参考と説明のためにのみ提供するものであって、本発明に制限を加えないものとする。【図1】従来のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の構造を示した図である。
【図2】本発明におけるＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法を示したフローチャートである。
【図3】本発明のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法における手順１を示した図である。
【図4】本発明のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法における手順１を示した図である。
【図5】本発明のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法における手順２を示した図である。
【図6】本発明のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法における手順２を示した図である。
【図7】本発明のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法における手順３を示した図である。
【図8】本発明のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法における手順３を示した図である。
【図9】本発明のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法における手順４を示した図である。
【図10】本発明のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法における手順４を示した図である。
【図11】本発明のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法における手順５を示した図である。
【図12】本発明のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法における手順５の画素領域内で形成された画素電極と共通電極を示した図である。
【図13】本発明のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法における手順５を示した図及び本発明のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の構造を示した図である。
【発明を実施するための形態】
【0041】
本発明が採用した技術手段及びその効果をさらに詳しく説明するため、以下に本発明の好ましい実施例及び図を添えて詳細する。
【0042】
図２を参照する。本発明が提供するＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法は、以下の手順からなる。
【0043】
図３〜４に示すように、手順１は、基板１０を提供し、前記基板１０上にゲート電極金属層を堆積するとともに、前記ゲート電極金属層にパターニング処理を施すことで、ゲート電極１１及びゲート電極走査線２０を取得する。
【0044】
具体的には、前記手順１では物理蒸着法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＰＶＤ）によりゲート電極金属層を堆積する。堆積されたゲート電極金属層の膜厚は３０００〜６０００Åであり、前記ゲート電極金属層の材料は、モリブデン、チタン、アルミニウム、銅のうちの１つまたは複数を組み合わせて積み重ねたものである。前記ゲート電極金属層にパターニング処理を施す手順には、順番にフォトレジスト塗布、露光、現像、ウェットエッチング、及びフォトレジスト剥離が含まれる。
【0045】
図５〜６に示すように、手順２は、ゲート電極金属層上にゲート電極絶縁層１２を堆積し、前記ゲート電極絶縁層１２上に一層のアモルファスシリコン層を堆積するとともに、アモルファスシリコン層にｎ型ドーピングを行った後、前記アモルファスシリコン層にパターニング処理を施すことで、ゲート電極上方に対応する半導体層１３を取得する。
【0046】
具体的には、前記手順２では化学蒸着法（ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）によってゲート電極絶縁層１２とアモルファスシリコン層を堆積する。堆積されたゲート電極絶縁層１２の膜厚は２０００〜５０００Åであり、堆積されたアモルファスシリコン層の膜厚は１５００〜３０００Åである。前記アモルファスシリコン層にパターニング処理を施す手順には、順番にフォトレジスト塗布、露光、現像、ドライエッチング、及びフォトレジスト剥離が含まれる。
【0047】
前記ゲート電極絶縁層１２は、窒化シリコン層であることが好ましい。
【0048】
図７〜８に示すように、手順３は、前記半導体層１３及びゲート電極絶縁層１２上にソース・ドレイン電極金属層を堆積するとともに、前記ソース・ドレイン電極金属層にパターニング処理を施すことで、ソース電極１４と、ドレイン電極１５と、データ線３０を取得する。前記ソース電極１４とドレイン電極１５は、それぞれ前記半導体層１３の両端と互いに接触する。そのうち、データ線３０とゲート電極走査線２０は、複数の画素領域を囲む。
【0049】
具体的には、前記手順３では物理蒸着法によりソース・ドレイン電極金属層を堆積し、堆積されたソース・ドレイン電極金属層の膜厚は３０００〜６０００Åである。前記ソース・ドレイン電極金属層の材料は、モリブデン、チタン、アルミニウム、銅のうちの１つまたは複数を組み合わせて積み重ねたものである。前記ソース・ドレイン電極金属層にパターニング処理を施す手順には、順番にフォトレジスト塗布、露光、現像、ウェットエッチング、及びフォトレジスト剥離が含まれる。
【0050】
図９〜１０に示すように、手順４は、前記ソース・ドレイン電極金属層上に絶縁保護層１６を形成するとともに、絶縁保護層１６にパターニング処理を施し、前記絶縁保護層１６上に前記ドレイン電極１５上方に対応するビアホール１６１と、画素領域内に位置する複数の互いに平行した棒状のチャネル１６２を形成する。
【0051】
具体的には、前記手順４において形成される絶縁保護層１６は、窒化シリコン層と、窒化シリコン層上に設けられる有機膜層を備える。前記絶縁保護層１６の窒化シリコン層の膜厚は２０００〜５０００Åであり、化学蒸着法によって形成される。前記絶縁保護層１６の有機膜層の膜厚は０．２〜０．４μｍであり、コーティングプロセスによって形成される。そのうち、前記絶縁保護層１６の有機膜層は、絶縁保護層１６の厚みを増大させ、さらに形成されたチャネル１６２の深さを増大させることで、後に続く手順５において形成される画素電極１７と共通電極１８がチャネル１６２の側壁において延在する長さを増大させ、さらに画素電極１７と共通電極１８における基板方向に垂直な面の面積を増大させるのに用いられる。
【0052】
具体的には、前記絶縁保護層１６にパターニング処理を施す手順には、順番にフォトレジスト塗布、露光、現像、ドライエッチング、及びフォトレジスト剥離が含まれる。
【0053】
図１１〜１３に示すように、手順５は、前記絶縁保護層１６上に一層の透明導電層を堆積するとともに、前記透明導電層にパターニング処理を施すことで、画素電極１７及び共通電極１８を取得する。前記画素電極１７は、ビアホール１６１によってドレイン電極１５と互いに接触し、前記画素電極１７と共通電極１８は、各画素領域内に、間隔を置いて設置され、前記画素電極１７と共通電極１８は、チャネル１６２の両側の突起に沿って交互に分布するとともにチャネル１６２の側壁にまで延在する。
【0054】
具体的には、前記手順５では、物理蒸着法により透明導電層を堆積する。堆積された透明導電層の膜厚は４００〜１０００Åであり、前記透明導電層の材料は、インジウム錫酸化物、インジウム亜鉛酸化物、アルミニウム錫酸化物、アルミニウム酸化亜鉛、インジウムゲルマニウム亜鉛酸化物のうちの１つまたは複数である。前記透明導電層にパターニング処理を施す手順には、順番にフォトレジスト塗布、露光、現像、ウェットエッチング、及びフォトレジスト剥離が含まれる。
【0055】
堆積された透明導電層の材料は、インジウムスズ酸化物（ＩＴＯ）であることが好ましい。
【0056】
図１３を参照する。上述のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法に基づいて、本発明はさらに、基板１０と、基板１０上に設けられる複数のゲート電極走査線２０と、複数のデータ線３０と、複数のゲート電極走査線２０と複数のデータ線３０が互いに絶縁し且つ交差して画定されてなる複数のアレイ状に配置された画素単位と、からなるＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板を提供する。
【0057】
各画素単位はすべて、基板１０上に形成されるゲート電極１１と、ゲート電極１１及び基板１０上に形成されるゲート電極絶縁層１２と、ゲート電極１１上方に対応するとともにゲート電極絶縁層１２上に形成される半導体層１３と、半導体層１３とゲート電極絶縁層１２上に形成されるソース電極１４とドレイン電極１５と、前記ソース電極１４、ドレイン電極１５、半導体層１３、及びゲート電極絶縁層１２上に形成される絶縁保護層１６と、前記絶縁保護層１６上に形成される画素電極１７と共通電極１８を備える。
【0058】
前記ソース電極１４とドレイン電極１５は、それぞれ前記半導体層１３の両端と互いに接触する。
【0059】
前記絶縁保護層１６上の前記ドレイン電極１５に対応する上方にはビアホール１６１が設けられ、前記画素電極１７は、ビアホール１６１によって前記ドレイン電極１５と互いに接触する。
【0060】
前記絶縁保護層１６上には、画素単位範囲内に位置する複数の互いに平行した棒状のチャネル１６２が設けられる。
【0061】
前記画素電極１７と共通電極１８は、同じ透明導電層がパターニングされることによって取得され、前記画素電極１７と共通電極１８は、各画素単位範囲内に、間隔を置いて設置され、前記画素電極１７と共通電極１８は、チャネル１６２の両側の突起に沿って交互に分布するとともにチャネル１６２の側壁にまで延在する。
【0062】
具体的には、前記画素電極１７と共通電極１８の材料は透明導電材料であり、前記透明導電材料は、インジウム錫酸化物、インジウム亜鉛酸化物、アルミニウム錫酸化物、アルミニウム酸化亜鉛、インジウムゲルマニウム亜鉛酸化物のうちの１つまたは複数である。前記画素電極１７と共通電極１８の膜厚は４００〜１０００Åである。
【0063】
前記画素電極１７と共通電極１８の材料は、インジウムスズ酸化物であることが好ましい。
【0064】
具体的には、前記ソース・ドレイン電極金属層の材料は、モリブデン、チタン、アルミニウム、銅のうちの１つまたは複数を組み合わせて積み重ねたものであり、前記ソース・ドレイン電極金属層の膜厚は３０００〜６０００Åである。
【0065】
具体的には、前記絶縁保護層１６は、窒化シリコン層と、窒化シリコン層上に設けられる有機膜層を備え、前記絶縁保護層１６における窒化シリコン層の膜厚は２０００〜５０００Åであり、前記絶縁保護層１６における有機膜層の膜厚は０．２〜０．４μｍである。そのうち、前記絶縁保護層１６の有機膜層は、絶縁保護層１６の厚みを増大させ、さらに形成されたチャネル１６２の深さを増大させることで、後に続く手順５において形成される画素電極１７と共通電極１８がチャネル１６２の側壁において延在する長さを増大させ、さらに画素電極１７と共通電極１８における基板方向に垂直な面の面積を増大させるのに用いられる。
【0066】
要約すると、本発明のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法は、画素電極と共通電極が同じ透明導電層によって作られるとともに、画素電極と共通電極の下方の絶縁保護層上には、互いに平行した複数の棒状のチャネルが設けられ、画素電極と共通電極がチャネルの両側の突起に沿って交互に分布するとともにチャネルの側壁にまで延在することで、画素電極と共通電極における基板方向と垂直な面の面積を大きくし、水平電界を増加させると同時に、保持容量を大きくし、さらに液晶パネルの画質を向上させる。本発明のＩＰＳ型ＴＦＴ−ＬＣＤアレイ基板は、画素電極と共通電極が同じ層を採用する設計であり、画素電極と共通電極の下方の絶縁保護層上には、互いに平行した複数の棒状のチャネルが設けられ、画素電極と共通電極がチャネルの両側の突起に沿って交互に分布するとともにチャネルの側壁にまで延在することで、画素電極と共通電極における基板方向と垂直な面の面積を大きくし、水平電界を増加させると同時に、保持容量を大きくし、さらに液晶パネルの画質を向上させる。
【0067】
上述は、本領域の一般の技術者からすると、本発明の技術案と技術構想に基づいてその他の各種対応する変化や変形を作り出すことができるため、変化や変形はすべて本発明の特許請求範囲に属するものとする。
【符号の説明】
【0068】
１００、１０ 基板１０１、１１ ゲート電極
１０２、１２ ゲート電極絶縁層
１０３、１３ 半導体層
１０４、１４ ソース電極
１０５、１５ ドレイン電極
１０６、１６ 絶縁保護層
１０７、１７ 画素電極
１１０、２０ ゲート電極走査線
１２０ 共通電極層
１６１ ビアホール
１６２ チャネル
１８ 共通電極
３０ データ線