特許 6575312 ＬＣ複合デバイスおよびプロセッサ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6575312

(24)【登録日】2019年8月30日

(45)【発行日】2019年9月18日

(54)【発明の名称】ＬＣ複合デバイスおよびプロセッサ

(51)【国際特許分類】

   H01L 21/822 20060101AFI20190909BHJP

   H01L 27/04 20060101ALI20190909BHJP

   H01G 4/40 20060101ALI20190909BHJP

【ＦＩ】

   H01L27/04 L

   H01G4/40 321A

   H01L27/04 C

   H01L27/04 A

【請求項の数】7

【全頁数】13

(21)【出願番号】特願2015-221823(P2015-221823)

(22)【出願日】2015年11月12日

(65)【公開番号】特開2017-92292(P2017-92292A)

(43)【公開日】2017年5月25日

【審査請求日】2018年8月6日

(73)【特許権者】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】110000970

【氏名又は名称】特許業務法人 楓国際特許事務所

(72)【発明者】

【氏名】矢▲崎▼ 浩和

(72)【発明者】

【氏名】深堀 奏子

【審査官】 市川 武宜

(56)【参考文献】

【文献】 米国特許出願公開第２０１４／０１７７１８９（ＵＳ，Ａ１）

【文献】 国際公開第２０１５／１４８２９１（ＷＯ，Ａ１）

【文献】 特開２００８−３０６１５０（ＪＰ，Ａ）

【文献】 特表２０１３−５０７７７４（ＪＰ，Ａ）

【文献】 特開２００６−２２９１７３（ＪＰ，Ａ）

【文献】 特開平０７−２７２９３２（ＪＰ，Ａ）

【文献】 特開平０８−３３０５１７（ＪＰ，Ａ）

【文献】 特開平０６−２７５７８０（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｇ ４／４０

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

再配線層が形成された半導体基板と、
前記半導体基板または前記再配線層に形成された薄膜インダクタおよび薄膜キャパシタと、
を備えるＬＣ複合デバイスであって、
前記薄膜キャパシタは、互いに対向する第１キャパシタ電極および第２キャパシタ電極を備え、
前記薄膜インダクタは、前記薄膜キャパシタの平面視での形成範囲外に形成され、前記再配線層の側面方向から視てミアンダ状をなし、
前記再配線層の外面に第１端子、第２端子および第３端子がそれぞれ形成され、
前記薄膜インダクタの第１端は前記第１端子に接続され、前記薄膜インダクタの第２端は前記第２端子に接続され、
前記第１キャパシタ電極は前記薄膜インダクタの第２端に接続され、
前記第３端子は、平面視で前記第２キャパシタ電極に重なる位置に配置され、前記第２キャパシタ電極は前記第３端子に接続される、
ＬＣ複合デバイス。

【請求項2】

再配線層が形成された半導体基板と、
前記半導体基板または前記再配線層に形成された薄膜インダクタおよび薄膜キャパシタと、
を備えるＬＣ複合デバイスであって、
前記薄膜キャパシタは、互いに対向する第１キャパシタ電極および第２キャパシタ電極を備え、
前記薄膜インダクタは、前記薄膜キャパシタの平面視での形成範囲外に形成され、前記再配線層の側面方向から視てミアンダ状をなし、
前記薄膜インダクタは、前記再配線層の法線方向から視て、前記第１キャパシタ電極および前記第２キャパシタ電極の周囲を周回するループ状をなす、
ＬＣ複合デバイス。

【請求項3】

前記薄膜インダクタは、複数の第１インダクタ導体、前記第１インダクタ導体より上層に形成される複数の第２インダクタ導体およびこれらを順次接続する層間接続導体とで構成される、請求項１または２に記載のＬＣ複合デバイス。

【請求項4】

前記第１インダクタ導体と前記第１キャパシタ電極とは同一層に設けられ、前記第２インダクタ導体と前記第２キャパシタ電極とは同一層に設けられる、請求項３に記載のＬＣ複合デバイス。

【請求項5】

前記層間接続導体の総延長は、前記薄膜インダクタの総延長の１／３以上である、請求項３または４に記載のＬＣ複合デバイス。

【請求項6】

スイッチング電源回路のスイッチング回路を含むプロセッサ集積回路と、前記スイッチング回路に接続されたＬＣ複合デバイスとを備えるプロセッサであり、
前記ＬＣ複合デバイスは、
再配線層が形成された半導体基板と、
前記半導体基板または前記再配線層に形成される薄膜インダクタおよび薄膜キャパシタと、
を備えるＬＣ複合デバイスであって、
前記薄膜キャパシタは、互いに対向する第１キャパシタ電極および第２キャパシタ電極を備え、
前記薄膜インダクタは、前記薄膜キャパシタの平面視での形成範囲外に形成され、前記再配線層の側面方向から視てミアンダ状をなし、
前記再配線層の外面に第１端子、第２端子および第３端子がそれぞれ形成され、
前記薄膜インダクタの第１端は前記第１端子に接続され、前記薄膜インダクタの第２端は前記第２端子に接続され、
前記第１キャパシタ電極は前記薄膜インダクタの第２端に接続され、
前記第３端子は、平面視で前記第２キャパシタ電極に重なる位置に配置され、前記第２キャパシタ電極は前記第３端子に接続される、
プロセッサ。

【請求項7】

スイッチング電源回路のスイッチング回路を含むプロセッサ集積回路と、前記スイッチング回路に接続されたＬＣ複合デバイスとを備えるプロセッサであり、
前記ＬＣ複合デバイスは、
再配線層が形成された半導体基板と、
前記半導体基板または前記再配線層に形成された薄膜インダクタおよび薄膜キャパシタと、
を備えるＬＣ複合デバイスであって、
前記薄膜キャパシタは、互いに対向する第１キャパシタ電極および第２キャパシタ電極を備え、
前記薄膜インダクタは、前記薄膜キャパシタの平面視での形成範囲外に形成され、前記再配線層の側面方向から視てミアンダ状をなし、
前記薄膜インダクタは、前記再配線層の法線方向から視て、前記第１キャパシタ電極および前記第２キャパシタ電極の周囲を周回するループ状をなす、
プロセッサ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、薄膜インダクタおよび薄膜キャパシタを備えるＬＣ複合デバイスに関し、更にそれを備えるプロセッサに関する。

【背景技術】

【0002】

半導体基板に薄膜プロセスによって薄膜インダクタと薄膜キャパシタとを一体的に形成したIPD（Integrated Passive Device）は、小型かつ薄型であることから、特にモバイル端末用の複合受動部品として有用である（例えば、特許文献１，２）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平６−５３４０６号公報

【特許文献2】特開２００１−４４７７８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかし、特許文献１に示されるように、半導体基板上に薄膜キャパシタと薄膜インダクタとを横に並べて配置すると、これらの薄膜素子を形成するのに必要なスペースが大きくなってしまう。また、特許文献２に示されるように、薄膜キャパシタの上部側に薄膜インダクタを配置する構造では、入出力端子から薄膜キャパシタまでの距離が大きくなってしまい、この間の寄生インダクタ成分が高周波特性に影響を及ぼしてしまう。さらに、いずれの構造においても、薄膜インダクタの磁界がキャパシタ電極や半導体基板によって妨げられてしまうため、Ｑ値の高いインダクタを構成することは難しい。

【0005】

本発明の目的は、上述の問題を解消して、寄生インダクタンスが抑えられたキャパシタおよび、Ｑ値の高いインダクタを備えるＬＣ複合デバイス、ならびにそれを備えるプロセッサを提供することにある。

【課題を解決するための手段】

【0006】

（１）本発明のＬＣ複合デバイスは、
再配線層が形成された半導体基板と、前記半導体基板または前記再配線層に形成された薄膜インダクタおよび薄膜キャパシタと、を備え、
前記薄膜キャパシタは、互いに対向する第１キャパシタ電極および第２キャパシタ電極を備え、
前記薄膜インダクタは、前記薄膜キャパシタの平面視での形成範囲外に形成され、前記再配線層の側面方向から視てミアンダ状をなす、ことを特徴とする。

【0007】

上記構成により、薄膜インダクタは、再配線層において側面方向から視てミアンダ状をなすため、薄膜インダクタの磁界がキャパシタ電極や半導体基板によって妨げられ難く、Ｑ値の高いインダクタが構成される。また、再配線層の外面に形成される入出力端子から薄膜キャパシタまでの距離が短くなるので、寄生インダクタンスの小さな薄膜キャパシタが得られる。

【0008】

（２）前記薄膜インダクタは、複数の第１インダクタ導体、前記第１インダクタ導体より上層に形成される複数の第２インダクタ導体およびこれらを順次接続する層間接続導体とで構成されることが好ましい。これにより、３種の導体で構成される簡素なパターンでありながら、積層方向にミアンダ状である薄膜インダクタが構成される。

【0009】

（３）上記（２）において、前記第１インダクタ導体と前記第１キャパシタ電極とは同一層に設けられ、前記第２インダクタ導体と前記第２キャパシタ電極とは同一層に設けられることが好ましい。これにより、少ない層数で薄膜インダクタおよび薄膜キャパシタが構成でき、製造プロセスが簡素化され、低コスト化が図れる。

【0010】

（４）上記（２）または（３）において、前記層間接続導体の総延長は、前記薄膜インダクタの総延長の１／３以上であることが好ましい。このように、第１、第２インダクタ導体に比べて、線長あたりの抵抗値が小さい層間接続導体の占める割合が大きいと、Ｑ値の高い薄膜インダクタが得られる。

【0011】

（５）上記（１）から（４）のいずれかにおいて、前記再配線層の外面に第１端子、第２端子および第３端子がそれぞれ形成され、前記薄膜インダクタの第１端は前記第１端子に接続され、前記薄膜インダクタの第２端は前記第２端子に接続され、前記第１キャパシタ電極は前記薄膜インダクタの第２端に接続され、前記第３端子は、平面視で前記第２キャパシタ電極に重なる位置に配置され、前記第２キャパシタ電極は前記第３端子に接続されることが好ましい。これにより、第３端子から薄膜キャパシタまでの距離が最短化されて、寄生インダクタンスのより小さな薄膜キャパシタが得られる。

【0012】

（６）上記（１）から（５）のいずれかにおいて、前記薄膜インダクタは、前記再配線層の法線方向から視て、前記第１キャパシタ電極および前記第２キャパシタ電極の周囲を周回するループ状をなすことが好ましい。これにより、薄膜インダクタの占有面積当たりの経路長を長くでき、所定インダクタンスの薄膜インダクタを有する小型のＬＣ複合デバイスが得られる。

【0013】

（７）本発明のプロセッサは、スイッチング電源回路のスイッチング回路を含むプロセッサ集積回路と、前記スイッチング回路に接続されたＬＣ複合デバイスとを備え、
前記ＬＣ複合デバイスは、
再配線層が形成された半導体基板と、
前記半導体基板または前記再配線層に形成される薄膜インダクタおよび薄膜キャパシタと、
を備えるＬＣ複合デバイスであって、
前記薄膜キャパシタは、互いに対向する第１キャパシタ電極および第２キャパシタ電極を備え、
前記薄膜インダクタは、前記再配線層の側面方向から視てミアンダ状をなす、ことを特徴とする。

【0014】

上記構成により、小型のＬＣ複合デバイスをプロセッサ集積回路に接続することで、スイッチング電源回路を備える小型化されたプロセッサとして利用できる。

【発明の効果】

【0015】

本発明によれば、Ｑ値の高い薄膜インダクタを備えるＬＣ複合デバイスが構成される。また、スイッチング電源回路を備える小型化されたプロセッサが構成される。

【図面の簡単な説明】

【0016】

【図1】図１は第１の実施形態に係るＬＣ複合デバイスの斜視図である。

【図2】図２（Ａ）は、図１における第１端子３１および第２端子３２を通る面での断面図であり、図２（Ｂ）は、図１における第３端子３３を通る面での断面図である。

【図3】図３は第２の実施形態に係るＬＣ複合デバイス１０２の平面図である。

【図4】図４（Ａ）は、図３に示した薄膜インダクタＴＦＬにおける複数の層間接続導体の位置関係を示す図であり、図４（Ｂ）は各層間接続導体に流れる電流の向きの例を示す図である。

【図5】図５（Ａ）（Ｂ）は図４（Ａ）（Ｂ）に対する比較例として示す図である。

【図6】図６は第３の実施形態に係るＬＣ複合デバイス１０３の部分平面図である。

【図7】図７は本実施形態のＬＣ複合デバイスの回路図である。

【図8】図８はプロセッサに対する平滑回路の接続構造を示す概念図である。

【図9】図９は、ＬＣ複合デバイス１０１の実装構造およびプロセッサチップ２０１の実装構造を示す図である。

【図10】図１０（Ａ）（Ｂ）（Ｃ）は、電源回路へのＬＣ複合デバイスの複数の適用例について示す回路図である。

【発明を実施するための形態】

【0017】

《第１の実施形態》
図１は第１の実施形態に係るＬＣ複合デバイスの斜視図である。但し、再配線層３は導体部および電極部を透視して図示している。

【0018】

ＬＣ複合デバイス１０１は、表面にSiO₂ 等の絶縁体層１Ｓを有するSi等の半導体基板１と絶縁体層１Ｓの表面に形成された再配線層３とを備える。そして、ＬＣ複合デバイス１０１は、半導体基板１と、絶縁体層１Ｓまたは再配線層３に形成される薄膜インダクタＴＦＬおよび薄膜キャパシタＴＦＣと、を備える。

【0019】

薄膜キャパシタＴＦＣは、互いに対向する第１キャパシタ電極１１および第２キャパシタ電極１２を備える。

【0020】

薄膜インダクタＴＦＬは、再配線層３の側面方向から視てミアンダ状をなす。

【0021】

具体的には、薄膜インダクタＴＦＬは、複数の第１インダクタ導体２１、第１インダクタ導体２１より上層に形成される複数の第２インダクタ導体２２およびこれらを順次接続する層間接続導体２３とで構成される。これにより、３種の導体（第１インダクタ導体２１、第２インダクタ導体２２および層間接続導体２３）で構成される簡素なパターンでありながら、積層方向にミアンダ状である薄膜インダクタが構成される。

【0022】

再配線層３の外面（図１における上面）には、第１端子３１、第２端子３２および第３端子３３がそれぞれ形成されている。薄膜インダクタＴＦＬの第１端は第１端子３１に接続されていて、薄膜インダクタＴＦＬの第２端は第２端子３２に接続されている。第１キャパシタ電極１１は薄膜インダクタＴＦＬの第２端（第２端子３２）に接続されている。

【0023】

図２（Ａ）は、図１における第１端子３１および第２端子３２を通る面での断面図であり、図２（Ｂ）は、図１における第３端子３３を通る面での断面図である。

【0024】

第１インダクタ導体２１と第１キャパシタ電極１１とは同一層に設けられ、第２インダクタ導体２２と第２キャパシタ電極１２とは同一層に設けられる。これにより、少ない層数で薄膜インダクタＴＦＬおよび薄膜キャパシタＴＦＣが構成でき、製造プロセスが簡素化され、低コスト化が図れる。

【0025】

上記薄膜インダクタＴＦＬにおいて、層間接続導体２３の総延長は、薄膜インダクタＴＦＬの総延長（第１インダクタ導体２１、第２インダクタ導体２２および層間接続導体２３の総延長）の１／３以上であることが好ましい。さらには、１／２以上であることが好ましい。層間接続導体２３は、第１インダクタ導体２１、第２インダクタ導体２２に比べて、線長あたりの抵抗値が小さいので、このように、層間接続導体２３の占める割合が大きいと、薄膜インダクタＴＦＬの直流抵抗ＤＣＲが小さく、Ｑ値の高い薄膜インダクタが得られる。

【0026】

図２（Ｂ）に表れているように、第２キャパシタ電極１２は層間接続導体１３を介して第３端子３３に接続されている。第２キャパシタ電極１２と第３端子３３との間隔は極めて短くできる。すなわち、第３端子３３から薄膜キャパシタＴＦＣまでの距離を短くできるので、寄生インダクタンスの小さな薄膜キャパシタＴＦＣが得られる。

【0027】

薄膜インダクタＴＦＬは、再配線層３の法線方向から視て（すなわち平面視で）、第１キャパシタ電極１１および第２キャパシタ電極１２の周囲を周回するループ状をなす。本実施形態では平面視で１ターン分のループを形成している。これにより、薄膜インダクタＴＦＬの占有面積当たりの経路長を長くでき、所定インダクタンスの薄膜インダクタＴＦＬを有する小型のＬＣ複合デバイス１０１が得られる。特に、薄膜キャパシタＴＦＣの周囲は、薄膜キャパシタＴＦＣにとってはデッドスペースであるので、薄膜インダクタＴＦＬと薄膜キャパシタＴＦＣとを並置する場合に比べて、基板上でのそれぞれの占有面積は縮小化される。

【0028】

《第２の実施形態》
第２の実施形態では、平面視で複数ターンのループ状をなす薄膜インダクタを備えるＬＣ複合デバイスについて示す。

【0029】

図３は第２の実施形態に係るＬＣ複合デバイス１０２の平面図である。ＬＣ複合デバイス１０２は、表面に絶縁体層を有する半導体基板１と絶縁体層の表面に形成された再配線層とを備える。そして、ＬＣ複合デバイス１０２は、再配線層３に形成される薄膜インダクタＴＦＬおよび薄膜キャパシタＴＦＣと、を備える。

【0030】

薄膜キャパシタＴＦＣは、互いに対向する第１キャパシタ電極１１および第２キャパシタ電極１２を備える。

【0031】

薄膜インダクタＴＦＬは、再配線層３の側面方向から視てミアンダ状をなし、且つ平面視で複数ターンのループ状をなす。

【0032】

具体的には、薄膜インダクタＴＦＬは、複数の第１インダクタ導体２１、第１インダクタ導体２１より上層に形成される複数の第２インダクタ導体２２およびこれらを順次接続する層間接続導体２３とで構成される。第１の実施形態で示したＬＣ複合デバイス１０１と異なり、第１インダクタ導体２１、第２インダクタ導体２２および層間接続導体２３は、平面視で複数ターンの矩形スパイラル状に配置されている。

【0033】

再配線層の外面には、第１端子３１、第２端子３２および第３端子３３がそれぞれ形成されている。薄膜インダクタＴＦＬの第１端は第１端子３１に接続されていて、薄膜インダクタＴＦＬの第２端は第２端子３２に接続されている。第１キャパシタ電極１１は薄膜インダクタＴＦＬの第２端（第２端子３２）に接続されている。

【0034】

このように、平面視で複数ターンの薄膜インダクタＴＦＬを構成する場合に、或る周回における複数の層間接続導体２３は、その外周または内周に隣接する周回内における複数の層間接続導体２３とそれぞれ隣接配置される。この周回の異なる層間接続導体間の位置関係によって、自己インダクタンスが変化する。

【0035】

図４（Ａ）は、図３に示した薄膜インダクタＴＦＬにおける複数の層間接続導体の位置関係を示す図であり、図４（Ｂ）は各層間接続導体に流れる電流の向きの例を示す図である。また、図５（Ａ）（Ｂ）は図４（Ａ）（Ｂ）に対する比較例として示す図である。この比較例では、平面視で、第１インダクタ導体２１と第２インダクタ導体２２とが互いに隣接する。

【0036】

図４（Ｂ）から明らかなように、互いに隣接する層間接続導体の対、２３ａ−２３ｅ，２３ｂ−２３ｆ，２３ｃ−２３ｇ，２３ｄ−２３ｈそれぞれについて、電流の方向が同方向であるので、自己インダクタンスが大きくなる。これに対し、比較例では、図５（Ｂ）から明らかなように、互いに隣接する層間接続導体の対、２３ａ−２３ｆ，２３ｂ−２３ｇ，２３ｃ−２３ｈ，２３ｄ−２３ｉそれぞれについて、電流の方向が逆方向であるので、自己インダクタンスは小さい。

【0037】

図４（Ａ）（Ｂ）、図５（Ａ）（Ｂ）では、層間接続導体２３ａ−２３ｄと層間接続導体２３ｅ−２３ｈとが、または層間接続導体２３ａ−２３ｄと層間接続導体２３ｆ−２３ｉとが、同一ピッチ同位相で並置される例を示したが。このピッチは異なっていてもよいし、ピッチの位相が異なっていてもよい。そして、このピッチの位相によって自己インダクタンスを定めるようにしてもよい。

【0038】

このように、周回の異なる層間接続導体間の位置関係によって、自己インダクタンスを適宜定めることができる。

【0039】

《第３の実施形態》
第３の実施形態では、薄膜インダクタおよび薄膜キャパシタをそれら以外の導体パターンと共に設けた例を示す。

【0040】

図６は第３の実施形態に係るＬＣ複合デバイス１０３の部分平面図である。ＬＣ複合デバイス１０３は、所定の集積回路が設けられた半導体基板１と、この半導体基板１の表面に形成された再配線層とを備える。そして、ＬＣ複合デバイス１０３は、半導体基板１または再配線層３に形成される薄膜インダクタおよび薄膜キャパシタと、を備える。

【0041】

薄膜キャパシタは、互いに対向する第１キャパシタ電極１１および第２キャパシタ電極１２を備える。

【0042】

薄膜インダクタは、複数の第１インダクタ導体２１、第１インダクタ導体２１より上層に形成される複数の第２インダクタ導体２２およびこれらを順次接続する層間接続導体２３で構成される。第２の実施形態で示したＬＣ複合デバイス１０２と異なり、第１インダクタ導体２１、第２インダクタ導体２２および層間接続導体２３は、平面視でミアンダ状に配置されている。再配線層には、薄膜キャパシタおよび薄膜インダクタ以外の導体パターン１４，１５等が形成されている。薄膜インダクタは、これら導体パターン１４，１５等および薄膜キャパシタを避けるように（これら導体パターン１４，１５等および薄膜キャパシタの残余部分に）配置されている。

【0043】

再配線層の外面には、第１端子３１、第２端子３２および第３端子３３がそれぞれ形成されている。薄膜インダクタの第１端は第１端子３１に接続されていて、薄膜インダクタの第２端は第２端子３２に接続されている。第１キャパシタ電極１１は薄膜インダクタの第２端（第２端子３２）に接続されている。

【0044】

図７は本実施形態のＬＣ複合デバイスの回路図である。本実施形態では、第１キャパシタ電極１１が薄膜インダクタの途中に接続されているので、図７に示すようにＬＣＬのＴ型回路が構成される。

【0045】

本実施形態によれば、半導体基板の再配線層に形成されている第１インダクタ導体２１、第２インダクタ導体２２および層間接続導体２３は、熱伝導体としても作用する。すなわち、薄膜インダクタは半導体基板の放熱性を高める。

【0046】

以上に示した実施形態では、半導体基板１表面の絶縁体層１Ｓ上に形成された再配線層３に薄膜インダクタＴＦＬおよび薄膜キャパシタＴＦＣを構成した例を示したが、第１インダクタ導体２１および第１キャパシタ電極１１の一方または両方が半導体基板に形成されてもよい。また、第１インダクタ導体２１および第１キャパシタ電極１１の一方または両方が半導体基板の拡散層で形成されてもよい。

【0047】

《第４の実施形態》
第４の実施形態では、本発明に係るプロセッサの例を示す。

【0048】

図８はプロセッサに対する平滑回路の接続構造を示す概念図である。プロセッサチップ２０１は例えばアプリケーションプロセッサのチップであり、スイッチング電源回路のスイッチング回路２０１Ｄを備えている。スイッチング回路２０１Ｄは、ＤＣ／ＤＣコンバータのスイッチング素子およびそのスイッチング制御回路を含む。ＬＣ複合デバイス１０１はプロセッサチップ２０１の外部に設けられ、配線パターンを介してスイッチング回路２０１Ｄに接続される。

【0049】

ＬＣ複合デバイス１０１の構成は第１の実施形態で示したとおりである。図８における端子Ｐ１，Ｐ２，Ｐ３は上記第１端子３１、第２端子３２、第３端子３３にそれぞれ対応する。

【0050】

図９は、ＬＣ複合デバイス１０１の実装構造およびプロセッサチップ２０１の実装構造を示す図である。プロセッサチップ２０１はベアチップ状態の集積回路であり、外部接続用の複数のパッドにはんだボールＳＢが取り付けられる。また、上記電源回路に接続されるパッドにＬＣ複合デバイス１０１が取り付けられる。

【0051】

はんだボールおよびＬＣ複合デバイス１０１が取り付けられたプロセッサチップ２０１はプリント配線板３０１に実装される。

【0052】

図９に示した、ＬＣ複合デバイス１０１付きプロセッサチップ２０１は、例えば次の方法によって得る。

【0053】

（１）プロセッサチップに分離する前のウエハー状態で、そのウエハー上の、ＬＣ複合デバイス１０１のマウント位置以外の位置にはんだボールＳＢをマウントする。

【0054】

（２）ＬＣ複合デバイス１０１の第１端子３１、第２端子３２、第３端子３３にはんだボールをマウントし、そのはんだボールにフラックスを付けるか、ウエハー側にフラックスを付けて、ＬＣ複合デバイス１０１をウエハーにマウントする。

【0055】

（３）リフロープロセスによりウエハーにＬＣ複合デバイス１０１を実装する。

【0056】

（４）ダイシングプロセスによってウエハーをダイシングし、ＬＣ複合デバイス１０１付きプロセッサチップを構成する。

【0057】

上記ＬＣ複合デバイス１０１付きプロセッサチップ２０１をプリント配線板３０１に表面実装することによって、ＬＣ複合デバイス１０１は、プロセッサチップ２０１とプリント配線板３０１との間隙に配置される。

【0058】

なお、ＬＣ複合デバイス１０１はプリント配線板３０１側に実装し、プリント配線板３０１に形成された配線パターンを介してＬＣ複合デバイス１０１がプロセッサチップ２０１の電源回路に接続されるようにしてもよい。

【0059】

《第５の実施形態》
第５の実施形態では、電源回路へのＬＣ複合デバイスの複数の適用例について示す。

【0060】

図１０（Ａ）は降圧チョッパの基本的な回路図である。降圧チョッパは、スイッチング素子Ｑ１、ダイオードＤ１、インダクタＬ１およびキャパシタＣ１で構成され、入力電源Ｅ１の電圧を降圧して負荷ＲＬに所定の電源電圧を供給する。

【0061】

このタイプの電源回路に適用する場合、インダクタＬ１およびキャパシタＣ１をＬＣ複合デバイス１０１で構成する。

【0062】

図１０（Ｂ）は昇圧チョッパの基本的な回路図である。昇圧チョッパは、スイッチング素子Ｑ１、ダイオードＤ１、インダクタＬ１およびキャパシタＣ１，Ｃ２で構成され、入力電源Ｅ１の電圧を昇圧して負荷ＲＬに所定の電源電圧を供給する。

【0063】

このタイプの電源回路に適用する場合、インダクタＬ１および入力側のキャパシタＣ１をＬＣ複合デバイス１０１で構成する。

【0064】

図１０（Ｃ）は昇降圧チョッパの基本的な回路図である。昇降圧チョッパは、スイッチング素子Ｑ１、ダイオードＤ１、インダクタＬ１およびキャパシタＣ１で構成され、入力電源Ｅ１の電圧を昇圧または降圧して負荷ＲＬに所定の電源電圧を供給する。

【0065】

このタイプの電源回路に適用する場合、インダクタＬ１およびキャパシタＣ１をＬＣ複合デバイス１０１で構成する。

【0066】

以上に示した例は、ＬＣ複合デバイスをスイッチング電源回路に適用するものであったが、本発明のＬＣ複合デバイスは、電源回路以外に、フィルタ、移相器等の各種信号処理回路に適用することもできる。

【0067】

最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【符号の説明】

【0068】

Ｃ１，Ｃ２…キャパシタ
Ｄ１…ダイオード
Ｅ１…入力電源
Ｌ１…インダクタ
Ｐ１，Ｐ２，Ｐ３…端子
Ｑ１…スイッチング素子
ＲＬ…負荷
ＳＢ…はんだボール
ＴＦＣ…薄膜キャパシタ
ＴＦＬ…薄膜インダクタ
１…半導体基板
１Ｓ…絶縁体層
３…再配線層
１１…第１キャパシタ電極
１２…第２キャパシタ電極
１３…層間接続導体
１４，１５…導体パターン
２１…第１インダクタ導体
２２…第２インダクタ導体
２３…層間接続導体
２３ａ〜２３ｉ…層間接続導体
３１…第１端子
３２…第２端子
３３…第３端子
１０１，１０２，１０３…ＬＣ複合デバイス
２０１…プロセッサチップ
２０１Ｄ…スイッチング回路
３０１…プリント配線板

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】