特許 6593257 半導体デバイスおよびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6593257

(24)【登録日】2019年10月4日

(45)【発行日】2019年10月23日

(54)【発明の名称】半導体デバイスおよびその製造方法

(51)【国際特許分類】

   H01L 29/786 20060101AFI20191010BHJP

【ＦＩ】

   H01L29/78 618B

   H01L29/78 618E

   H01L29/78 618F

   H01L29/78 617T

【請求項の数】13

【全頁数】27

(21)【出願番号】特願2016-117125(P2016-117125)

(22)【出願日】2016年6月13日

(65)【公開番号】特開2017-224650(P2017-224650A)

(43)【公開日】2017年12月21日

【審査請求日】2018年4月23日

(73)【特許権者】

【識別番号】000002130

【氏名又は名称】住友電気工業株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】特許業務法人深見特許事務所

(72)【発明者】

【氏名】宮永 美紀

(72)【発明者】

【氏名】綿谷 研一

(72)【発明者】

【氏名】粟田 英章

【審査官】 岩本 勉

(56)【参考文献】

【文献】 特開２０１６−１１１１２５（ＪＰ，Ａ）

【文献】 国際公開第２０１６／０２４４４２（ＷＯ，Ａ１）

【文献】 国際公開第２０１５／１４６７４５（ＷＯ，Ａ１）

【文献】 国際公開第２０１４／０５８０１９（ＷＯ，Ａ１）

【文献】 国際公開第２０１６／１２１１５２（ＷＯ，Ａ１）

【文献】 国際公開第２０１７／００２３８４（ＷＯ，Ａ１）

【文献】 特開２０１６−０８２１９８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８６

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

ゲート絶縁層と、該ゲート絶縁層に接して配置されるチャネル層と、を含み、
前記チャネル層は、インジウム、タングステンおよび亜鉛を含有する酸化物半導体を含み、
前記チャネル層におけるインジウム、タングステンおよび亜鉛の合計に対するタングステンの含有率が０．０１原子％より大きく８．０原子％以下であり、
前記チャネル層におけるインジウム、タングステンおよび亜鉛の合計に対する亜鉛の含有率が１．２原子％以上４０原子％未満であり、
前記チャネル層における亜鉛とタングステンとの原子数比（亜鉛／タングステン）が１．０より大きく６０より小さく、
前記チャネル層は、前記ゲート絶縁層に接する第１表面を含む第１領域と、第２領域と、前記第１表面に対向する第２表面を含む第３領域と、をこの順に含み、
前記第３領域におけるインジウム、タングステンおよび亜鉛の合計に対するタングステンの含有率Ｗ３（原子％）は、前記第２領域におけるインジウム、タングステンおよび亜鉛の合計に対するタングステンの含有率Ｗ２（原子％）より大きい、半導体デバイス。

【請求項2】

前記Ｗ３と前記Ｗ２との比（Ｗ３／Ｗ２）が１．０より大きく４．０以下である、請求項１に記載の半導体デバイス。

【請求項3】

前記第１領域におけるインジウム、タングステンおよび亜鉛の合計に対するタングステンの含有率Ｗ１（原子％）は、前記Ｗ２（原子％）より大きい、請求項１または請求項２に記載の半導体デバイス。

【請求項4】

前記第１領域におけるインジウム、タングステンおよび亜鉛の合計に対するタングステンの含有率Ｗ１（原子％）は、前記Ｗ２（原子％）と同じか、またはこれより小さい、請求項１または請求項２に記載の半導体デバイス。

【請求項5】

前記チャネル層は、電気抵抗率が１０^−１Ωｃｍ以上である、請求項１から請求項４のいずれか１項に記載の半導体デバイス。

【請求項6】

前記チャネル層は、電子キャリア濃度が１×１０^１３／ｃｍ^３以上９×１０^１８／ｃｍ^３以下である、請求項１から請求項５のいずれか１項に記載の半導体デバイス。

【請求項7】

前記チャネル層は、ジルコニウムをさらに含有し、
前記ジルコニウムの含有量が１×１０^１７ａｔｍｓ／ｃｍ^３以上１×１０^２０ａｔｍｓ／ｃｍ^３以下である、請求項１から請求項６のいずれか１項に記載の半導体デバイス。

【請求項8】

前記チャネル層は、ナノ結晶酸化物またはアモルファス酸化物で構成される、請求項１から請求項７のいずれか１項に記載の半導体デバイス。

【請求項9】

前記第３領域は、酸素原子含有率が１０原子％以上８０原子％以下である層と接している、請求項１から請求項８のいずれか１項に記載の半導体デバイス。

【請求項10】

前記ゲート絶縁層は、酸素原子含有率が１０原子％以上８０原子％以下である、請求項１から請求項９のいずれか１項に記載の半導体デバイス。

【請求項11】

前記ゲート絶縁層は、酸素原子含有率が０原子％以上１０原子％未満である、請求項１から請求項９のいずれか１項に記載の半導体デバイス。

【請求項12】

請求項１から請求項１１のいずれか１項に記載の半導体デバイスの製造方法であって、
前記ゲート絶縁層に接するように、前記酸化物半導体を含む層を形成する工程と、
前記酸化物半導体を含む層を３００℃以上の温度で熱処理する工程と、
を含む、半導体デバイスの製造方法。

【請求項13】

前記熱処理の温度が５００℃以下である、請求項１２に記載の半導体デバイスの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体デバイスおよびその製造方法に関する。

【背景技術】

【0002】

従来、液晶表示装置、薄膜ＥＬ（エレクトロルミネッセンス）表示装置、有機ＥＬ表示装置等において、半導体デバイスであるＴＦＴ（薄膜トランジスタ）のチャネル層として機能する半導体膜として、アモルファスシリコン（ａ−Ｓｉ）膜が主に使用されてきた。

【0003】

近年では、ａ−Ｓｉに代わる材料として、インジウム（Ｉｎ）、ガリウム（Ｇａ）および亜鉛（Ｚｎ）を含有する複合酸化物、すなわちＩｎ−Ｇａ−Ｚｎ系複合酸化物（「ＩＧＺＯ」とも呼ばれる。）が注目されている〔たとえば、特開２００８−１９９００５号公報（特許文献１）〕。

【0004】

国際公開第２００９／０８１８８５号（特許文献２）には、Ｉｎ元素およびＺｎ元素と、Ｚｒ、Ｈｆ、Ｇｅ、Ｓｉ、Ｔｉ、Ｍｎ、Ｗ、Ｍｏ、Ｖ、Ｃｕ、Ｎｉ、Ｃｏ、Ｆｅ、Ｃｒ、Ｎｂ、Ａｌ、Ｂ、Ｓｃ、Ｙおよびランタノイド類からなる群より選択される１以上の元素Ｘを、下記（１）〜（３）：
Ｉｎ／（Ｉｎ＋Ｚｎ）＝０．２〜０．８ （１）
Ｉｎ／（Ｉｎ＋Ｘ）＝０．２９〜０．９９ （２）
Ｚｎ／（Ｘ＋Ｚｎ）＝０．２９〜０．９９ （３）
の原子比で含む複合酸化物からなる半導体層を有する電界効果型トランジスタが開示されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００８−１９９００５号公報

【特許文献2】国際公開第２００９／０８１８８５号

【発明の概要】

【発明が解決しようとする課題】

【0006】

酸化物半導体からなるチャネル層を含む従来のＴＦＴは、電界効果移動度などの点でなお改善の余地がある。そこで、酸化物半導体層を含む半導体デバイスであって、高い電界効果移動度と高い信頼性とが両立された半導体デバイスを提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明の一態様に係る半導体デバイスは、ゲート絶縁層と、該ゲート絶縁層に接して配置されるチャネル層と、を含み、チャネル層は、インジウム、タングステンおよび亜鉛を含有する酸化物半導体を含む半導体デバイスに関する。当該半導体デバイスにおいて、チャネル層におけるインジウム、タングステンおよび亜鉛の合計に対するタングステンの含有率は、０．０１原子％より大きく８．０原子％以下であり、チャネル層は、ゲート絶縁層に接する第１表面を含む第１領域と、第２領域と、第１表面に対向する第２表面を含む第３領域と、をこの順に含み、第３領域におけるインジウム、タングステンおよび亜鉛の合計に対するタングステンの含有率Ｗ３（原子％）は、第２領域におけるインジウム、タングステンおよび亜鉛の合計に対するタングステンの含有率Ｗ２（原子％）より大きい。

【0008】

本発明の別の態様に係る半導体デバイスの製造方法は、上記態様に係る半導体デバイスの製造方法であって、ゲート絶縁層に接するように、上記酸化物半導体を含む層を形成する工程と、酸化物半導体を含む層を３００℃以上の温度で熱処理する工程と、を含む。

【発明の効果】

【0009】

上記によれば、高い電界効果移動度と高い信頼性とが両立された半導体デバイスを提供することができる。

【図面の簡単な説明】

【0010】

【図1】本発明の一態様に係る半導体デバイスにおけるチャネル層、ソース電極およびドレイン電極の配置例を示す概略平面図である。

【図2】本発明の一態様に係る半導体デバイスの一例を示す概略断面図である。

【図3】本発明の一態様に係る半導体デバイスの他の一例を示す概略断面図である。

【図4】本発明の一態様に係る半導体デバイスが有するチャネル層の一例を示す概略断面図である。

【図5】図２に示される半導体デバイスの製造方法の一例を示す概略断面図である。

【図6】図２に示される半導体デバイスの製造方法の一例を示す概略断面図である。

【図7】図２に示される半導体デバイスの製造方法の一例を示す概略断面図である。

【図8】図２に示される半導体デバイスの製造方法の一例を示す概略断面図である。

【図9】図２に示される半導体デバイスの製造方法の一例を示す概略断面図である。

【図10】図２に示される半導体デバイスの製造方法の一例を示す概略断面図である。

【図11】図２に示される半導体デバイスの製造方法の一例を示す概略断面図である。

【発明を実施するための形態】

【0011】

＜本発明の実施形態の説明＞
まず、本発明の実施形態を列記して説明する。

【0012】

［１］ 本発明の一形態に係る半導体デバイスは、ゲート絶縁層と、該ゲート絶縁層に接して配置されるチャネル層と、を含み、チャネル層は、インジウム（Ｉｎ）、タングステン（Ｗ）および亜鉛（Ｚｎ）を含有する酸化物半導体を含む。本発明の一形態に係る半導体デバイスにおいて、チャネル層におけるＩｎ、ＷおよびＺｎの合計に対するＷの含有率（原子％、以下、「チャネル層のＷ含有率」ともいう。）は、０．０１原子％より大きく８．０原子％以下であり、チャネル層は、ゲート絶縁層に接する第１表面を含む第１領域と、第２領域と、前記第１表面に対向する第２表面を含む第３領域と、をこの順に含み、第３領域におけるＩｎ、ＷおよびＺｎの合計に対するＷの含有率Ｗ３（原子％）は、第２領域におけるＩｎ、ＷおよびＺｎの合計に対するＷの含有率Ｗ２（原子％）より大きい。

【0013】

本実施形態の半導体デバイスによれば、高い電界効果移動度と高い信頼性とを両立させることができる。半導体デバイスは、具体的にはＴＦＴ（薄膜トランジスタ）である。

【0014】

［２］ 本実施形態の半導体デバイスにおいて、Ｗの含有率Ｗ３とＷ２との比（Ｗ３／Ｗ２）は、好ましくは１．０より大きく４．０以下である。このことは、高い電界効果移動度と高い信頼性とを両立させるうえで有利である。

【0015】

［３］ 本実施形態の半導体デバイスにおいて、第１領域におけるＩｎ、ＷおよびＺｎの合計に対するＷの含有率Ｗ１（原子％）は、Ｗ２（原子％）より大きくてもよい。このことは、半導体デバイスの信頼性をさらに向上させるうえで有利である。

【0016】

［４］ 本実施形態の半導体デバイスにおいて、本実施形態の半導体デバイスにおいて、第１領域におけるＩｎ、ＷおよびＺｎの合計に対するＷの含有率Ｗ１（原子％）は、Ｗ２（原子％）と同じか、またはこれより小さくてもよい。このことは、半導体デバイスの電界効果移動度をさらに向上させるうえで有利である。

【0017】

［５］ 本実施形態の半導体デバイスにおいて、チャネル層におけるＩｎ、ＷおよびＺｎの合計に対するＺｎの含有率（原子％、以下、「チャネル層のＺｎ含有率」ともいう。）は、好ましくは１．２原子％以上４０原子％未満であり、チャネル層におけるＺｎとＷとの原子数比（以下、「チャネル層のＺｎ／Ｗ比」ともいう。）は、好ましくは１．０より大きく６０より小さい。このことは、半導体デバイスの電界効果移動度および信頼性をさらに向上させるうえで有利である。

【0018】

［６］ 本実施形態の半導体デバイスにおいて、チャネル層は、電気抵抗率が好ましくは１０^-1Ωｃｍ以上である。このことは、ＯＦＦ電流が小さく、かつＯＮ電圧が−３Ｖ以上３Ｖ以下である半導体デバイスを実現するうえで有利である。

【0019】

［７］ 本実施形態の半導体デバイスにおいて、チャネル層は、電子キャリア濃度が好ましくは１×１０^１３／ｃｍ^３以上９×１０^１８／ｃｍ^３以下である。このことは、ＯＦＦ電流が小さく、かつＯＮ電圧が−３Ｖ以上３Ｖ以下である半導体デバイスを実現するうえで有利である。

【0020】

［８］ 本実施形態の半導体デバイスにおいて、チャネル層は、ジルコニウム（Ｚｒ）をさらに含有することができる。Ｚｒの含有量は、好ましくは１×１０^１７ａｔｍｓ／ｃｍ^３以上１×１０^２０ａｔｍｓ／ｃｍ^３以下である。当該含有量でジルコニウムを含有させることにより、半導体デバイスの信頼性をさらに高めることができる。

【0021】

［９］ 本実施形態の半導体デバイスにおいて、チャネル層は、ナノ結晶酸化物またはアモルファス酸化物で構成することができる。このことは、半導体デバイスの電界効果移動度および信頼性をさらに高めるうえで有利である。

【0022】

［１０］ 本実施形態の半導体デバイスにおいて、第３領域は、好ましくは、酸素原子含有率が１０原子％以上８０原子％以下である層と接している。このことは、Ｗ３がＷ２より大きく、高い電界効果移動度と高い信頼性とが両立された半導体デバイスを実現するうえで有利である。

【0023】

［１１］ 本実施形態の半導体デバイスにおいて、ゲート絶縁層は、好ましくは、酸素原子含有率が１０原子％以上８０原子％以下である。このことは、Ｗ１がＷ２より大きく、高い電界効果移動度と高い信頼性とが両立された半導体デバイスを実現するうえで有利であり、とりわけ、半導体デバイスの信頼性向上に有利である。

【0024】

［１２］ 本実施形態の半導体デバイスにおいて、ゲート絶縁層は、酸素原子含有率が０原子％以上１０原子％未満であってもよい。このことは、Ｗ１がＷ２より小さく、高い電界効果移動度と高い信頼性とが両立された半導体デバイスを実現するうえで有利であり、とりわけ、半導体デバイスの移動度向上に有利である。

【0025】

［１３］ 本発明の別の実施形態である半導体デバイスの製造方法は、上記実施形態に係る半導体デバイスの製造方法であって、ゲート絶縁層に接するように、上記酸化物半導体を含む層を形成する工程と、酸化物半導体を含む層を３００℃以上の温度で熱処理する工程と、を含む。本実施形態の半導体デバイスの製造方法によれば、高い電界効果移動度と高い信頼性とが両立された半導体デバイスを製造することができる。

【0026】

［１４］ 本実施形態の半導体デバイスの製造方法において、上記熱処理の温度は、好ましくは５００℃以下である。このことは、ナノ結晶酸化物またはアモルファス酸化物で構成されたチャネル層を形成し、半導体デバイスの電界効果移動度および信頼性をさらに高めるうえで有利である。

【0027】

＜本発明の実施形態の詳細＞
［実施形態１：半導体デバイス］
本実施形態に係る半導体デバイスは、ゲート絶縁層と、該ゲート絶縁層に接して配置されるチャネル層と、を含み、チャネル層は、Ｉｎ、ＷおよびＺｎを含有する酸化物半導体を含む。本実施形態の半導体デバイスにおいて、チャネル層のＷ含有率（チャネル層におけるＩｎ、ＷおよびＺｎの合計に対するＷの含有率）は、０．０１原子％より大きく８．０原子％以下である。チャネル層は、ゲート絶縁層に接する第１表面を含む第１領域と、第２領域と、前記第１表面に対向する第２表面を含む第３領域と、をこの順に含み、第３領域におけるＷの含有率（第３領域におけるＩｎ、ＷおよびＺｎの合計に対するＷの含有率）Ｗ３は、第２領域におけるＷの含有率（第２領域におけるＩｎ、ＷおよびＺｎの合計に対するＷの含有率）Ｗ２より大きい。

【0028】

本実施形態の半導体デバイスによれば、高い電界効果移動度と高い信頼性とを両立させることができる。半導体デバイスは、具体的にはＴＦＴ（薄膜トランジスタ）である。

【0029】

ここで半導体デバイスの信頼性について説明する。半導体デバイスの信頼性が高いとは、半導体デバイスの特性が使用とともに劣化しにくいことを意味する。一般的に、酸化物半導体層を含む半導体デバイスの信頼性は、半導体デバイスの製造時における加熱処理の温度によって変化する。加熱処理の温度を高くすることで信頼性を向上させることができる。しかし、加熱処理温度を高くすると電界効果移動度が低下する傾向にある。このため、高い加熱処理温度でも電界効果移動度が低下しにくいことが望まれていた。本明細書において、高い電界効果移動度と高い信頼性とが両立されているとは、高い加熱処理温度でも電界効果移動度が低下しにくく、かつ高い加熱処理の温度により高い信頼性が得られることを意味している。

【0030】

図１は、本発明の一態様に係る半導体デバイス（ＴＦＴ）におけるチャネル層、ソース電極およびドレイン電極の配置例を示す概略平面図である。なお、本発明の一態様に係る半導体デバイスは、好ましくは、チャネル層の第３領域に接して配置される、後述する「隣接層」をさらに備えるが、図１においては隣接層を割愛して半導体デバイスを示している。図１に示される半導体デバイス１０は、基板１１；基板１１上に配置されるゲート電極１２（図１において図示せず）；ゲート電極１２上に配置されるゲート絶縁層１３；ゲート絶縁層１３に接して配置されるチャネル層１４；チャネル層１４上に互いに接触しないように配置されるソース電極１５およびドレイン電極１６を含む。なお、チャネル層１４は、直上にソース電極１５およびドレイン電極１６がそれぞれ積層されるソース電極形成用部およびドレイン電極形成部、ならびに、ソース電極形成用部とドレイン電極形成部との間に配置されるチャネル部で構成される。

【0031】

図２は、本発明の一態様に係る半導体デバイス（ＴＦＴ）の一例を示す概略断面図である。図２に示される半導体デバイス２０は、基板１１；基板１１上に配置されるゲート電極１２；ゲート電極１２上に配置されるゲート絶縁層１３；ゲート絶縁層１３に接して配置されるチャネル層１４；チャネル層１４上に互いに接触しないように配置されるソース電極１５およびドレイン電極１６；ゲート絶縁層１３およびチャネル層１４上に配置され、コンタクトホールを有するエッチストッパ層１７；エッチストッパ層１７、ソース電極１５およびドレイン電極１６上に配置されるパシベーション層１８を含む。図２に示される半導体デバイス２０において、パシベーション層１８を省略することもできる。

【0032】

図３は、本発明の一態様に係る半導体デバイス（ＴＦＴ）の他の一例を示す概略断面図である。図３に示される半導体デバイス３０は、ゲート絶縁層１３、ソース電極１５およびドレイン電極１６上に配置されるパシベーション層１８をさらに含む。図２に示される半導体デバイス２０との相違点は、エッチストッパ層１７を有しないことである。

【0033】

以下、図面を参照しながら、本発明の一態様に係る半導体デバイスについて詳細に説明する。

【0034】

（１）チャネル層
チャネル層１４は、Ｉｎ、ＷおよびＺｎを含有する酸化物半導体を含み、ゲート絶縁層１３に接して配置される層である。チャネル層１４は、たとえば、Ｉｎ、ＷおよびＺｎを含有する酸化物焼結体をスパッタターゲットとして用いたスパッタリング法によりゲート絶縁層１３上に形成することができる。スパッタリング法によるチャネル層１４（酸化物半導体層）の形成方法は、得られる半導体デバイスにおいて、高い電界効果移動度と高い信頼性とを両立させるうえで有利である。チャネル層１４の膜厚は、たとえば２ｎｍ以上１００ｎｍ以下であり、１０ｎｍ以上が好ましく、より好ましくは２０ｎｍ以上である。またチャネル層１４の膜厚は、８０ｎｍ以下であることが好ましく、より好ましくは４０ｎｍ以下である。

【0035】

（１−１）チャネル層の第１〜第３領域
図４に示されるように、チャネル層１４は、ゲート絶縁層１３に接する第１表面を含む第１領域１と、第２領域２と、第１表面に対向する第２表面を含む第３領域３とをこの順に含む。第２領域２は、第１領域１と第３領域３との間に存在する領域である。

【0036】

本発明の一態様に係る半導体デバイスにおいて、第３領域３におけるＷの含有率Ｗ３（原子％）は、第２領域２におけるＷの含有率Ｗ２（原子％）より大きい。これにより、ＯＦＦ電流が小さく、かつＯＮ電圧が正である（すなわちノーマリーオフ）の半導体デバイスを実現できることに加えて、当該半導体デバイスにおいて、高い電界効果移動度と高い信頼性とを両立させることができる。

【0037】

第３領域３は、一般的にバックチャネルといわれる領域であり、エッチストッパ層、パシベーション層、保護層等と接している場合が多い。第３領域３の厚さは、例えば０ｎｍより大きく１０ｎｍ以下であり、好ましくは０．５ｎｍ以上、また好ましくは５ｎｍ以下である。

【0038】

第２領域２は、第１領域１と第３領域３との間に存在する領域であり、そのＷの含有率Ｗ２（原子％）は、第３領域３におけるＷの含有率Ｗ３（原子％）より小さい。高い電界効果移動度と高い信頼性とを両立させる観点から、Ｗ３とＷ２との比（Ｗ３／Ｗ２）は、１．０より大きく４．０以下であることが好ましく、１．２以上４．０以下であることがより好ましい。

【0039】

第１領域１は、一般的にフロントチャネルといわれる領域である。第１領域１の厚さは、例えば０ｎｍより大きく１０ｎｍ以下であり、好ましくは０．５ｎｍ以上、また好ましくは５ｎｍ以下である。

【0040】

第１領域１におけるＷの含有率（第１領域１におけるＩｎ、ＷおよびＺｎの合計に対するＷの含有率）Ｗ１（原子％）は、Ｗ２（原子％）より大きくてもよい。このことは、半導体デバイスの信頼性をさらに向上させるうえで有利である。半導体デバイスの信頼性の観点から、Ｗ１とＷ２との比（Ｗ１／Ｗ２）は、１．２以上４．０以下であることが好ましい。

【0041】

あるいは、Ｗ１は、Ｗ２と同じか、またはこれより小さくてもよい。このことは、半導体デバイスの電界効果移動度をさらに向上させるうえで有利である。半導体デバイスの電界効果移動度の観点から、Ｗ１とＷ２との比（Ｗ１／Ｗ２）は、０．２５以上１．０以下であることが好ましい。

【0042】

チャネル層１４が第２領域２および第３領域３を含むことの確認、ならびにＷ３／Ｗ２値の測定は、二次イオン質量分析計（ＳＩＭＳ）を用いて行うことができる。すなわち、ＳＩＭＳを用いて、チャネル層１４のＷ濃度を深さ方向に分析する。上記Ｗ濃度は、１ｃｍ^３あたりのＷ由来の二次イオンのカウント数として得られる。チャネル層１４の外側表面（第２表面）を含む領域においてより大きいカウント数が得られ、かつ当該領域よりも深い領域のカウント数がこれより小さいことをもって、第２領域２および第３領域３の存在を確認することができる。カウント数のより大きい領域が第３領域３に相当し、カウント数のより小さい領域が第２領域２に相当する。Ｗ３／Ｗ２値は、（より大きいカウント数を示す領域のカウント数）／（より小さいカウント数を示す領域のカウント数）として求められる。なお、ＳＩＭＳを用いた測定において、ある特定の深さにおけるＷ由来の二次イオンのカウント数としては、その深さでの面内における任意の３点で測定されたカウント数の平均値を採用する。

【0043】

Ｗ１／Ｗ２値も、ＳＩＭＳを用いて上記と同様にして、Ｗ由来の二次イオンの深さ方向のカウント数から求めることができる。上述のように、Ｗ１は、Ｗ２より大きくてもよいし、小さくてもよいし、同じであってもよい。Ｗ１／Ｗ２値は、Ｗ３／Ｗ２値と同様、カウント数の比として求められる。第２領域２からチャネル層１４の第１表面（ゲート絶縁層１３側表面）にわたって、深さ方向にＷ由来の二次イオンのカウント数を測定し、第１表面を含む領域において、そのカウント数が第２領域２のカウント数よりも高いか、または低い場合には、その領域を第１領域１とみなすことができる。一方、第２領域２からチャネル層１４の第１表面にわたって、深さ方向にＷ由来の二次イオンのカウント数を測定したとき、カウント数が実質的に変化しない場合には、Ｗ２と同じ値のＷ１を有する第１領域１が存在するとみなすことができる。

【0044】

また、チャネル層１４が第２領域２および第３領域３を含むことの確認、ならびにＷ３／Ｗ２値の測定は、エネルギー分散型Ｘ線分光器（ＥＤS）付帯の走査透過電子顕微鏡を用いて行うこともできる。すなわち、当該顕微鏡を用いて半導体デバイスの断面を観察し、チャネル層１４の外側表面（第２表面）を含む領域においてより大きいＷ含有率が得られ、かつ当該領域よりも深い領域のＷ含有率がこれより小さいことをもって、第２領域２および第３領域３の存在を確認することができる。Ｗ含有率のより大きい領域が第３領域３に相当し、Ｗ含有率のより小さい領域が第２領域２に相当する。Ｗ３／Ｗ２値は、（より大きいＷ含有率を示す領域のＷ含有率）／（より小さいＷ含有率を示す領域のＷ含有率）として求められる。なお、エネルギー分散型Ｘ線分光器（ＥＤS）付帯の走査透過電子顕微鏡を用いた測定において、ある特定の深さにおけるＷ含有率としては、その深さでの面内における任意の３点で測定されたＷ含有率の平均値を採用する。

【0045】

Ｗ１／Ｗ２値も、エネルギー分散型Ｘ線分光器（ＥＤS）付帯の走査透過電子顕微鏡を用いて上記と同様にして求めることができる。上述のように、Ｗ１は、Ｗ２より大きくてもよいし、小さくてもよいし、同じであってもよい。Ｗ１／Ｗ２値は、Ｗ３／Ｗ２値と同様、上記顕微鏡を用いて得られるＷ含有率の比として求められる。第２領域２からチャネル層１４の第１表面（ゲート絶縁層１３側表面）にわたって、深さ方向にＷ含有率を測定し、第１表面を含む領域において、そのＷ含有率が第２領域２のＷ含有率よりも高いか、または低い場合には、その領域を第１領域１とみなすことができる。一方、第２領域２からチャネル層１４の第１表面にわたって深さ方向にＷ含有率を測定したとき、Ｗ含有率が実質的に変化しない場合には、Ｗ２と同じ値のＷ１を有する第１領域１が存在するとみなすことができる。

【0046】

走査透過電子顕微鏡測定用のサンプルは、イオンミリング法による薄片化により作製する。ＥＤＳ分析の条件は、加速電圧２００ｋＶ、ビーム径φ０．１ｎｍ、エネルギー分解能約１４０ｅＶ、Ｘ線取り出し角２１．９°、取り込み時間３０秒とする。

【0047】

チャネル層１４が第２領域２および第３領域３を含むことの確認、Ｗ３／Ｗ２値の測定、ならびにＷ１／Ｗ２値の測定は、通常、ＳＩＭＳを用いて行う。ただし、ＳＩＭＳによる分析が何らかの事情で不可能な場合には、ＥＤS付帯の走査透過電子顕微鏡を用いて行う。

【0048】

（１−２）チャネル層のタングステン含有率
チャネル層１４は、高い電界効果移動度と高い信頼性とを両立させる観点から、Ｉｎ、ＷおよびＺｎの合計に対するＷの含有率（チャネル層１４のＷ含有率）が、０．０１原子％より大きく８．０原子％以下であり、好ましくは０．６原子％以上であり、好ましくは５原子％以下であり、より好ましくは３原子％以下である。チャネル層１４のＷ含有率が０．０１原子％以下の場合、半導体デバイスの信頼性が低下する。チャネル層１４のＷ含有率が８原子％を超える場合、半導体デバイスの電界効果移動度が低下する。

【0049】

ここでいうチャネル層１４のＷ含有率は、第１領域１、第２領域２および第３領域３を含むチャネル層１４全体のＷ含有率の平均値である。チャネル層１４のＷ含有率は、ＲＢＳ（ラザフォード後方散乱分析）により測定される。第１領域１のＷ含有率Ｗ１、第２領域２のＷ含有率Ｗ２、第３領域３のＷ含有率Ｗ３を用いて、チャネル層１４のＷ含有率は、下記式：
チャネル層１４のＷ含有率＝（Ｗ１×第１領域１の膜厚＋Ｗ２×第２領域２の膜厚＋Ｗ３×第３領域３の膜厚）／（第１領域１の膜厚＋第２領域２の膜厚＋第３領域３の膜厚）
で表される。上記式の右辺に記載の各物性値（各領域のＷ含有率および膜厚）は、ＲＢＳにより測定される。各領域の膜厚によっては、各領域の分離が困難で同一の層とした測定結果が得られることもあるが、この場合、本測定結果をチャネル層１４のＷ含有率とする。

【0050】

（１−３）チャネル層のＺｎ含有率およびＺｎ／Ｗ比
チャネル層１４におけるＩｎ、ＷおよびＺｎの合計に対するＺｎの含有率（チャネル層１４のＺｎ含有率）は、好ましくは１．２原子％以上４０原子％未満であり、チャネル層１４におけるＺｎとＷとの原子数比（チャネル層１４のＺｎ／Ｗ比）は、好ましくは１．０より大きく６０より小さい。このことは、半導体デバイスの電界効果移動度および信頼性をさらに向上させるうえで有利である。

【0051】

チャネル層１４のＺｎ含有率が１．２原子％より小さい場合、半導体デバイスの信頼性が低下し得る。チャネル層１４のＺｎ含有率が４０原子％以上である場合、半導体デバイスの電界効果移動度が低下し得る。

【0052】

半導体デバイスの電界効果移動度および信頼性をさらに向上させる観点から、チャネル層１４のＺｎ含有率は、より好ましくは３原子％以上、さらに好ましくは１１原子％以上であり、また、より好ましくは３０原子％以下、さらに好ましくは２０原子％より小さい。

【0053】

チャネル層１４のＺｎ／Ｗ比が１．０以下の場合または６０以上の場合、半導体デバイスの信頼性が低下し得る。チャネル層１４のＺｎ／Ｗ比は、より好ましくは３．０以上、さらに好ましくは５．０以上であり、また、より好ましくは３５以下である。

【0054】

また半導体デバイスの信頼性向上の観点から、チャネル層１４におけるＩｎおよびＺｎの合計に対するＩｎの原子数比（Ｉｎ／（Ｉｎ＋Ｚｎ）原子数比）は、０．８より大きいことが好ましい。

【0055】

（１−４）チャネル層の電気抵抗率
チャネル層１４は、電気抵抗率が好ましくは１０^−１Ωｃｍ以上である。このことは、ＯＦＦ電流が小さく、かつＯＮ電圧が−３Ｖ以上３Ｖ以下である半導体デバイスを実現するうえで有利である。インジウムを含む酸化物は、透明導電膜として知られているが、たとえば特開２００２−２５６４２４号公報に記載されるように、透明導電膜に使用される膜としては電気抵抗率が１０^−１Ωｃｍより低いものが一般的である。一方、本実施形態の半導体デバイスのチャネル層１４においては、その電気抵抗率は１０^-1Ωｃｍ以上であることが望ましい。当該電気抵抗率を実現するために、チャネル層１４のＷ含有率、Ｚｎ含有率、Ｚｎ／Ｗ比を総合的に検討することが好ましい。

【0056】

（１−５）チャネル層の電子キャリア濃度
チャネル層１４は、電子キャリア濃度が好ましくは１×１０^１３／ｃｍ^３以上９×１０^１８／ｃｍ^３以下である。このことは、ＯＦＦ電流が小さく、かつＯＮ電圧が−３Ｖ以上３Ｖ以下である半導体デバイスを実現するうえで有利である。電子キャリア濃度が１×１０^１３／ｃｍ^３より小さい場合、電界効果移動度が小さくなり過ぎてチャネル層として機能することが困難となりやすい。電子キャリア濃度が９×１０^１８／ｃｍ^３を超える場合、ＯＦＦ電流が高くなり過ぎてチャネル層として機能することが困難となりやすい。

【0057】

（１−６）チャネル層に含まれ得るその他の元素
チャネル層１４は、ジルコニウム（Ｚｒ）をさらに含有することができる。この場合、Ｚｒの含有量は、１×１０^１７ａｔｍｓ／ｃｍ^３以上１×１０^２０ａｔｍｓ／ｃｍ^３以下であることが好ましい。これにより、半導体デバイスの信頼性をさらに高めることができる。一般的にＺｒは、熱安定性、耐熱性、耐薬品性を向上させる目的、またはＳ値やＯＦＦ電流を低減させる目的で酸化物半導体層に適用されている例が多いが、本発明においては、ＷおよびＺｎと併用することで、信頼性向上を図ることができることを新たに見出したものである。チャネル層１４中のＺｒ含有量は、二次イオン質量分析計（ＳＩＭＳ）を用いてチャネル層１４を深さ方向に分析し、１ｃｍ³あたりの原子数を求めることによって測定される。チャネル層１４中のＺｒ含有量は、チャネル層１４全体における平均値であり、すなわち、膜厚方向に任意に３点測定したときのこれらの平均値である。

【0058】

Ｚｒの含有量が１×１０^１７ａｔｍｓ／ｃｍ^３より小さい場合には信頼性向上はみられず、１×１０^２０ａｔｍｓ／ｃｍ^３より大きい場合には信頼性が低下する傾向にある。信頼性向上の観点から、Ｚｒの含有量は１×１０^１８ａｔｍｓ／ｃｍ^３以上であることがより好ましく、１×１０^１９ａｔｍｓ／ｃｍ^３以下であることがより好ましい。

【0059】

なお、チャネル層１４におけるＩｎ、ＷおよびＺｎの合計に対する、Ｉｎ、Ｗ、Ｚｎ、Ｚｒ以外の不可避の金属の含有率は、１原子％以下であることが好ましい。

【0060】

（１−７）チャネル層の結晶構造
半導体デバイスの電界効果移動度および信頼性を高める観点から、チャネル層１４を構成する酸化物半導体は、ナノ結晶酸化物またはアモルファス酸化物で構成されることが好ましい。

【0061】

本明細書において「ナノ結晶酸化物」とは、以下の条件に従うＸ線回折測定によっても、結晶に起因するピークが観測されずにハローと呼ばれる低角度側に現れるブロードなピークのみが観測され、かつ、透過電子顕微鏡を用い、以下の条件に従って微細領域の透過電子線回折測定を実施した場合、リング状のパターンが観察される酸化物をいう。リング状のパターンとは、スポットが集合してリング状のパターンを形成している場合を含む。

【0062】

また、本明細書において「アモルファス酸化物」とは、以下の条件に従うＸ線回折測定によっても、結晶に起因するピークが観測されずにハローと呼ばれる低角度側に現れるブロードなピークのみが観測され、かつ、透過電子顕微鏡を用い、以下の条件に従って微細領域の透過電子線回折測定を実施しても、やはりハローと呼ばれる不明瞭なパターンが観察される酸化物をいう。

【0063】

（Ｘ線回折測定条件）
測定方法：Ｉｎ−ｐｌａｎｅ法（スリットコリメーション法）、
Ｘ線発生部：対陰極Ｃｕ、出力５０ｋＶ ３００ｍＡ、
検出部：シンチレーションカウンタ、
入射部：スリットコリメーション、
ソーラースリット：入射側 縦発散角０．４８°
受光側 縦発散角０．４１°、
スリット：入射側 Ｓ１＝１ｍｍ＊１０ｍｍ
受光側 Ｓ２＝０．２ｍｍ＊１０ｍｍ、
走査条件：走査軸 ２θχ／φ、
走査モード：ステップ測定、走査範囲 １０〜８０°、ステップ幅０．１°、
ステップ時間 ８ｓｅｃ．。

【0064】

（透過電子線回折測定条件）
測定方法：極微電子線回折法、
加速電圧：２００ｋＶ、
ビーム径：測定対象であるチャネル層の膜厚と同じか、または同等。

【0065】

チャネル層１４がナノ結晶酸化物で構成される場合、上記の条件に従って微細領域の透過電子線回折測定を行うと、上述のようにリング状のパターンが観察され、スポット状のパターンは観察されない。これに対して、たとえば特許第５１７２９１８号に開示されるような酸化物半導体膜は、当該膜の表面に対して垂直な方向に沿うようにｃ軸配向した結晶を含んでおり、このように微細領域中のナノ結晶がある方向に配向している場合には、スポット状のパターンが観察される。チャネル層１４がナノ結晶酸化物で構成される場合、当該ナノ結晶は、少なくとも膜面内に垂直な面（膜断面）の観察を行った際に、当該膜の表面に対して結晶が配向していない無配向であってランダムな配向性を有している。つまり、膜厚方向に対して結晶軸が配向していない。

【0066】

電界効果移動度を高める観点からは、チャネル層１４は、より好ましくはアモルファス酸化物で構成される。たとえば、前述のチャネル層１４のＺｎ含有率が１０原子％より大きい場合、Ｗ含有率が０．４原子％以上の場合、Ｚｒの含有量が１×１０^１７ａｔｍｓ／ｃｍ^３以上の場合、チャネル層１４はアモルファス酸化物となりやすく、より高い加熱処理の温度までアモルファス酸化物が安定である。

【0067】

（２）隣接層
半導体デバイスは、チャネル層１４の第３領域３に接して配置される層をさらに含むことができる。本明細書において、当該層を「隣接層」ともいう。隣接層は、好ましくは、チャネル層１４の第２表面（ゲート絶縁層１３側とは反対側の表面）の少なくとも一部に接している。半導体デバイスは、隣接層を２以上有していてもよい。

【0068】

隣接層は、好ましくは、酸素原子含有率が１０原子％以上８０原子％以下である酸素原子含有層である。これにより、後で詳述するように、第３領域３および第２領域２を含み、Ｗ３がＷ２より大きいチャネル層１４の形成が容易となり、ひいては、高い電界効果移動度と高い信頼性とが両立された半導体デバイスの実現が容易となる。隣接層としては、エッチストッパ層、パシベーション層、保護層等の絶縁層を挙げることができる。エッチストッパ層、パシベーション層、保護層等の絶縁層は、高い電界効果移動度と高い信頼性とを両立させる観点から、化学的蒸着法、物理的蒸着法等によって形成されるＳｉＯｘ層、ＳｉＯｘＮｙ層、ＡｌｘＯｙ層であることが好ましい。これらの絶縁層は、水素原子を含んでいてもよい。

【0069】

酸素原子の含有率は、ＲＢＳ、Ｘ線光電子分光法、ＷＤＳ型ケイ光Ｘ線分析により定量することができる。隣接層中に含まれる、ケイ素、金属原子、酸素原子および窒素原子の合計原子数に対する酸素原子の原子数（＝酸素原子数／（ケイ素原子数＋金属原子数＋酸素原子数＋窒素原子数））により酸素原子の含有率を算出する。酸素原子の含有率の測定において、水素原子については考慮しない。

【0070】

隣接層の具体例の１つは、図２に示される半導体デバイス２０が有するエッチストッパ層１７である。隣接層の他の例は、図３に示される半導体デバイス３０が有するパシベーション層１８である。

【0071】

酸素原子含有率が１０原子％以上８０原子％以下であるエッチストッパ層１７としては、酸化シリコン（ＳｉＯｘ）、酸窒化シリコン（ＳｉＯｘＮｙ）、酸化アルミニウム（ＡｌｘＯｙ）等からなる層を挙げることができ、好ましくは酸化シリコン（ＳｉＯｘ）、酸窒化シリコン（ＳｉＯｘＮｙ）である。エッチストッパ層１７は、異なる材質からなる層の組み合わせであってもよい。

【0072】

酸素原子含有率が１０原子％以上８０原子％以下であるパシベーション層１８としては、酸化シリコン（ＳｉＯｘ）、酸窒化シリコン（ＳｉＯｘＮｙ）、酸化アルミニウム（ＡｌｘＯｙ）等からなる層を挙げることができ、好ましくは酸化シリコン（ＳｉＯｘ）、酸窒化シリコン（ＳｉＯｘＮｙ）である。たとえば、図２に示される半導体デバイス２０が有するパシベーション層１８のように、隣接層ではないパシベーション層１８は、上記のほか、窒化シリコン（ＳｉＮｘ）等であってもよい。パシベーション層１８は、異なる材質からなる層の組み合わせであってもよい。

【0073】

隣接層は、シリコンおよびアルミニウムの少なくともいずれか１つを含む酸化物層または酸窒化物層であることが好ましい。中でも、エッチストッパ層、パシベーション層、保護層などと呼ばれる層がシリコンを含む酸化物層または酸窒化物層であることは、チャネル層１４の第３領域３のＷ含有率Ｗ３を第２領域２のＷ含有率Ｗ２より大きくするうえで有利であり、ひいては、半導体デバイスの電界効果移動度および信頼性を高くするうえで有利である。

【0074】

チャネル層１４の第３領域３に含有されるＷの少なくとも一部は、第３領域３に接する隣接層に含まれるシリコンおよび／またはアルミニウムの少なくとも１つと結合していることが好ましい。これにより、半導体デバイスの電界効果移動度および信頼性をさらに高め得る。第３領域３に含有されるＷのすべてがシリコンおよび／またはアルミニウムと結合している必要はなく、Ｗの一部が、シリコンおよび／またはアルミニウムと結合していてもよい。

【0075】

隣接層は、ナノ結晶層およびアモルファス層の少なくともいずれか１つであることが好ましい。これにより、それと接して形成されるチャネル層１４が、隣接層の結晶性の影響を受けて、ナノ結晶酸化物またはアモルファス酸化物で構成される層となりやすくなり、これに伴って、半導体デバイスの電界効果移動度および信頼性をさらに高め得る。

【0076】

隣接層は、その全体がナノ結晶およびアモルファスの少なくともいずれか１つであってもよいし、チャネル層１４と接する部分がナノ結晶およびアモルファスの少なくともいずれか１つであってもよい。後者の場合において、ナノ結晶およびアモルファスの少なくともいずれか１つである部分は、隣接層における膜面方向にわたって全体であってもよいし、チャネル層１４と接する表面の一部でもよい。

【0077】

（３）ゲート絶縁層
ゲート絶縁層１３の材質は、特に制限されないが、絶縁性の観点からは、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸窒化シリコン（ＳｉＯｘＮｙ）等であることが好ましい。ゲート絶縁層１３は、酸素原子含有率が１０原子％以上８０原子％以下である酸素原子含有層であってもよい。これにより、後で詳述するように、Ｗ１がＷ２より大きいチャネル層１４の形成が容易となる。Ｗ１／Ｗ２＞１．０であることは、半導体デバイスの信頼性をさらに向上させるうえで有利である。酸素原子の含有率は、ＲＢＳ、Ｘ線光電子分光法、ＷＤＳ型ケイ光Ｘ線分析により定量することができる。

【0078】

あるいは、ゲート絶縁層１３は、酸素原子含有率が１０原子％未満である層であってもよい。これにより、後で詳述するように、Ｗ１がＷ２と同じか、またはこれより小さいチャネル層１４の形成が容易となる。Ｗ１／Ｗ２≦１．０であることは、半導体デバイスの電界効果移動度をさらに向上させるうえで有利である。

【0079】

（４）ソース電極およびドレイン電極
ソース電極１５およびドレイン電極１６は、特に制限はないが、耐酸化性が高く、電気抵抗が低く、かつチャネル層１４との接触電気抵抗が低いことから、Ｍｏ電極、Ｔｉ電極、Ｗ電極、Ａｌ電極、Ｃｕ電極等であることが好ましい。ソース電極１５およびドレイン電極１６は、たとえば、Ｍｏ／Ａｌ／Ｍｏの積層構造のように、複数の金属を含んでいてもよく、積層構造であってもよい。

【0080】

（５）基板およびゲート電極
基板１１は、特に制限されないが、透明性、価格安定性の観点、および表面平滑性を高くする観点から、石英ガラス基板、無アルカリガラス基板、アルカリガラス基板等であることが好ましい。ゲート電極１２は、特に制限されないが、耐酸化性が高くかつ電気抵抗が低いことから、Ｍｏ電極、Ｔｉ電極、Ｗ電極、Ａｌ電極、Ｃｕ電極等であることが好ましい。ゲート電極１２は、例えば、Ｍｏ／Ａｌ／Ｍｏ積層構造等の積層構造であってもよい。

【0081】

［実施形態２：半導体デバイスの製造方法］
本実施形態に係る半導体デバイスの製造方法は、上記実施形態１に係る半導体デバイスを製造するための方法である。本実施形態に係る半導体デバイスの製造方法は、高い電界効果移動度と高い信頼性とが両立された半導体デバイスを効率良く製造する観点から、下記の工程：
ゲート絶縁層に接するように、上記酸化物半導体を含む層を形成する工程、および
酸化物半導体を含む層を３００℃以上の温度で熱処理する工程
を含むことが好ましい。上記熱処理の温度は、より好ましくは４００℃以上であり、さらに好ましくは４５０℃以上であり、また、好ましくは５００℃以下である。

【0082】

酸化物半導体を含む層を３００℃以上の温度で熱処理することにより、Ｉｎ、ＷおよびＺｎを含有する酸化物半導体を含む層において、Ｗ元素の拡散を生じさせることができ、これによって、チャネル層１４に、第２領域２よりもＷ含有率の高い第３領域３が形成される。なお、このＷ元素の拡散の前後で酸化物半導体を含む層全体としてのＷ含有率は変化せず、Ｗ元素が第２領域２となる領域から第３領域３へ移動することによって、Ｗ３＞Ｗ２を充足するＷ含有率の分布が発生する。後で詳述するように、上記の熱処理は、第２領域２よりもＷ含有率の高い第３領域３を形成するために、隣接層を形成した後に実施することが好ましい。

【0083】

第３領域３の形成は、得られる半導体デバイス（たとえばＴＦＴ）に、高い電界効果移動度と高い信頼性とを与える。熱処理の温度が３００℃よりも低いと、Ｗ元素が拡散されにくく、Ｗ３＞Ｗ２を充足する第３領域３を形成することが困難となる。

【0084】

熱処理によってＷ元素の拡散を生じさせるために、熱処理は、ゲート絶縁層１３の上に形成された酸化物半導体を含む層の外側表面（第２表面＝ゲート絶縁層１３側とは反対側の表面）に接するように上述の隣接層を形成した後に実施することが好ましく、当該隣接層は、酸素原子含有率が１０原子％以上８０原子％以下である酸素原子含有層であることがより好ましい。これにより、第３領域３および第２領域２を含み、Ｗ３がＷ２より大きいチャネル層１４の形成が容易となり、ひいては、高い電界効果移動度と高い信頼性とが両立された半導体デバイスの実現が容易となる。隣接層の具体例は、上述のとおり、たとえば、エッチストッパ層、パシベーション層、保護層等の絶縁層である。

【0085】

隣接層を利用してＷ元素の拡散を生じさせるために、隣接層は、酸素原子含有率が１０原子％以上８０原子％以下であることが特に好ましい。これにより、酸化物半導体を含む層内のＷ元素を、隣接層の方向（酸化物半導体を含む層の第２表面）に向かって拡散させることができ、Ｗ３＞Ｗ２を充足するＷ含有率の分布を生じさせることができる。隣接層の酸素原子含有率が１０原子％未満であると、Ｗ元素の拡散が生じにくい。

【0086】

一方、上記熱処理によって、酸化物半導体を含む層内のＷ元素のゲート絶縁層１３方向への拡散も生じ得る。ゲート絶縁層１３方向へのＷ元素の拡散を生じさせるためには、ゲート絶縁層１３は、酸素原子含有率が１０原子％以上８０原子％以下である酸素原子含有層であることが好ましい。これにより、Ｗ１＞Ｗ２を充足する第１領域１の形成が容易となる。Ｗ１／Ｗ２＞１．０であることは、半導体デバイスの信頼性をさらに向上させるうえで有利である。

【0087】

これに対して、ゲート絶縁層１３の酸素原子含有率が１０原子％未満である場合には、ゲート絶縁層１３方向へのＷ元素の拡散が生じにくくなり、Ｗ１はＷ２と同じか、またはこれより低くなる傾向にある。Ｗ１／Ｗ２≦１．０であることは、半導体デバイスの電界効果移動度をさらに向上させるうえで有利である。

【0088】

隣接層、ゲート絶縁層１３を利用してＷ元素の拡散を生じさせるための熱処理の温度は、上述のように、好ましくは３００℃以上であり、また好ましくは５００℃以下である。熱処理温度を５００℃以下とすることにより、ナノ結晶酸化物またはアモルファス酸化物で構成されるチャネル層１４が得られやすくなる。このことは、半導体デバイスの電界効果移動度および信頼性を高めるうえで有利である。熱処理温度が５００℃を超える場合、電極の電気抵抗が高くなり過ぎて半導体デバイスが駆動しなくなることがある。

【0089】

隣接層、ゲート絶縁層１３を利用してＷ元素の拡散を生じさせるための熱処理の雰囲気は特に制限されず、大気中、窒素ガス中、窒素ガス−酸素ガス中、アルゴンガス中、アルゴン−酸素ガス中、水蒸気含有大気中、水蒸気含有窒素中など、各種雰囲気であってよい。好ましくは、窒素ガス中である。Ｗ元素の拡散を効果的に生じさせるために、上記熱処理は、好ましくは、大気圧大気雰囲気中で実施する第１熱処理工程と、引き続いて実施される大気圧窒素ガス中での第２熱処理工程とを含む。

【0090】

熱処理における雰囲気圧力は、大気圧のほか、減圧条件下（たとえば０．１Ｐａ未満）、加圧条件下（たとえば０．１Ｐａ〜９ＭＰａ）であることができるが、好ましくは大気圧である。加熱処理の時間（第１および第２熱処理工程を含む場合はこれらの合計）は、たとえば３分〜２時間程度であることができ、好ましくは１０分〜９０分程度である。

【0091】

酸素原子含有率が１０原子％以上８０原子％以下である隣接層やゲート絶縁層１３を形成した後に加熱処理することは、チャネル層１４の電気抵抗率および電子キャリア濃度等を、上述の好ましい範囲内に制御するうえでも有効である。

【0092】

次に、本実施形態に係る半導体デバイスの製造方法についてより具体的に説明する。まず、図２に示される半導体デバイス２０の製造方法について説明すると、この製造方法は、図５〜図１１を参照して、下記の工程：
基板１１上にゲート電極１２を形成する工程（図５）、
ゲート電極１２上にゲート絶縁層１３を形成する工程（図６）、
ゲート絶縁層１３上に、ゲート絶縁層１３に接するように、酸化物半導体を含む層２０を形成する工程（図７）、
酸化物半導体を含む層２０上にエッチストッパ層１７を形成する工程（図８）、
エッチストッパ層１７にコンタクトホール１７ａを形成する工程（図９）、
酸化物半導体を含む層２０およびエッチストッパ層１７上にソース電極１５およびドレイン電極１６を互いに接触しないように形成する工程（図１０）、
エッチストッパ層１７、ソース電極１５およびドレイン電極１６上にパシベーション層１８を形成する工程（図１１）、および
酸化物半導体を含む層２０を３００℃以上の温度で熱処理して、チャネル層１４を備える半導体デバイス２０を得る工程（図２）
を含むことが好ましい。

【0093】

（１−１）ゲート電極を形成する工程
図５を参照して、本工程は、基板１１上にゲート電極１２を形成する工程である。基板１１およびゲート電極１２の具体例は上述のとおりである。ゲート電極１２の形成方法は、特に制限されないが、基板１１の主面上に大面積で均一に形成できる点から、真空蒸着法、スパッタリング法等であることが好ましい。

【0094】

（１−２）ゲート絶縁層を形成する工程
図６を参照して、本工程は、ゲート電極１２上にゲート絶縁層１３を形成する工程である。ゲート絶縁層１３の構成材料などは上述のとおりである。ゲート絶縁層１３の形成方法は、特に制限はないが、大面積で均一に形成できる点および絶縁性を確保する点から、プラズマＣＶＤ（化学気相堆積）法等であることが好ましい。

【0095】

（１−３）酸化物半導体を含む層を形成する工程
図７を参照して、本工程は、ゲート絶縁層１３上に、ゲート絶縁層１３に接するように、酸化物半導体を含む層２０を形成する工程である。酸化物半導体を含む層２０は、Ｉｎ、ＷおよびＺｎを含有する酸化物焼結体をターゲットとするスパッタリング法により成膜する工程を含んで形成されることが好ましい。このことは、高い電界効果移動度と高い信頼性とが両立された半導体デバイスを得るうえで有利である。

【0096】

スパッタリング法とは、成膜室内に、ターゲットと基板とを対向させて配置し、ターゲットに電圧を印加して、希ガスイオンでターゲットの表面をスパッタリングすることにより、ターゲットからターゲットを構成する原子を放出させて基板上に堆積させることによりターゲットを構成する原子で構成される膜を形成する方法をいう。

【0097】

酸化物半導体層を形成する方法としては、スパッタリング法のほか、パルスレーザー蒸着（ＰＬＤ）法、加熱蒸着法などが従来提案されているが、スパッタリング法を用いることが上記の理由から好ましい。

【0098】

スパッタリング法としては、マグネトロンスパッタリング法、対向ターゲット型スパッタリング法などを用いることができる。スパッタリング時の雰囲気ガスとして、Ａｒガス、Ｋｒガス、Ｘｅガスを用いることができ、これらのガスとともに酸素ガスを混合して用いることもできる。

【0099】

スパッタリング法により成膜を行いながら熱処理してもよい。これにより、ナノ結晶酸化物またはアモルファス酸化物で構成される酸化物半導体層が得られやすくなる。また上記熱処理は、電界効果移動度および信頼性の高い半導体デバイスを実現するうえでも有利である。

【0100】

スパッタリング法による成膜を行いながら実施する熱処理は、当該成膜中に基板を加熱することによって実施できる。基板温度は、好ましくは１００℃以上２５０℃以下である。熱処理の時間は成膜時間に相当し、成膜時間は形成するチャネル層１４の膜厚に依存するが、たとえば１０秒〜１０分程度であることができる。

【0101】

スパッタリング法の原料ターゲットとしては、Ｉｎ、ＷおよびＺｎを含有する酸化物焼結体を好ましく用いることができる。酸化物焼結体は、Ｚｒをさらに含有することが好ましい。酸化物焼結体は、インジウム酸化物粉末、タングステン酸化物粉末および亜鉛酸化物粉末、さらに必要に応じて添加されるジルコニウム酸化物粉末の混合物を焼結することによって得ることができる。一部の原料粉末の１次混合物を仮焼して仮焼粉末を得た後、これに残りの原料粉末を加えて２次混合物とし、これを焼結する方法など、多段階の焼結処理（熱処理）を行って酸化物焼結体を得てもよい。

【0102】

酸化物焼結体は、ビックスバイト型結晶相であるＩｎ_２Ｏ_３結晶相を含むことが好ましい。このことは、電界効果移動度および信頼性の高い半導体デバイスを実現するうえで有利である。「ビックスバイト型結晶相」とは、ビックスバイト結晶相、ならびにビックスバイト結晶相の少なくとも一部にＩｎ以外の金属元素の少なくとも１つが含まれる相であって、ビックスバイト結晶相と同じ結晶構造を有するものの総称をいう。ビックスバイト結晶相は、インジウム酸化物（Ｉｎ_２Ｏ_３）の結晶相の１つであり、ＪＣＰＤＳカードの６−０４１６に規定される結晶構造をいい、希土類酸化物Ｃ型相（またはＣ−希土構造相）とも呼ぶ。当該結晶系を示す限り、酸素が欠損していたり、金属が固溶していたりしていて、格子定数が変化していても構わない。

【0103】

酸化物焼結体は、ＺｎＷＯ_４型結晶相を含むことが好ましい。このこともまた、電界効果移動度および信頼性の高い半導体デバイスを実現するうえで有利である。「ＺｎＷＯ₄型結晶相」とは、ＺｎＷＯ_４結晶相、ならびにＺｎＷＯ_４結晶相の少なくとも一部にＺｎおよびＷ以外の元素の少なくとも一つが含まれる相であって、ＺｎＷＯ_４結晶相と同じ結晶構造を有するものの総称をいう。ＺｎＷＯ_４結晶相は、空間群Ｐ１２／ｃ１（１３）にて表される結晶構造を有し、ＪＣＰＤＳカードの０１−０８８−０２５１に規定される結晶構造を有するタングステン酸亜鉛化合物結晶相である。当該結晶系を示す限り、酸素が欠損していたり、金属が固溶していたりしていて、格子定数が変化していても構わない。

【0104】

（１−４）エッチストッパ層１７を形成する工程
図８を参照して、本工程は、酸化物半導体を含む層２０上にエッチストッパ層１７を形成する工程である。エッチストッパ層１７の構成材料については上述のとおりである。エッチストッパ層１７は、酸化物半導体を含む層２０における第２表面（ゲート絶縁層１３側とは反対側の表面）の少なくとも一部と接するように形成される。したがって、酸素原子含有率が１０原子％以上８０原子％以下であるエッチストッパ層１７を形成することにより、後工程の熱処理によって、酸化物半導体を含む層２０内のＷ元素を、エッチストッパ層１７の方向（酸化物半導体を含む層２０の第２表面）に向かって拡散させることができ、Ｗ３＞Ｗ２を充足する第３領域３および第２領域２を形成することができる。

【0105】

エッチストッパ層１７の形成方法は、特に制限はないが、大面積で均一に形成できる点および絶縁性を確保する点から、プラズマＣＶＤ（化学気相堆積）法、スパッタリング法、真空蒸着法等であることが好ましい。

【0106】

（１−５）コンタクトホール１７ａを形成する工程
ソース電極１５、ドレイン電極１６は、チャネル層１４に接触させる必要があることから、エッチストッパ層１７を酸化物半導体を含む層２０上に形成した後、エッチストッパ層１７にコンタクトホール１７ａを形成する（図９）。コンタクトホール１７ａの形成方法としては、ドライエッチングまたはウェットエッチングを挙げることができる。当該方法によりエッチストッパ層１７をエッチングしてコンタクトホール１７ａを形成することで、エッチング部において酸化物半導体を含む層２０の表面を露出させる。

【0107】

（１−６）ソース電極およびドレイン電極を形成する工程
図１０を参照して、本工程は、酸化物半導体を含む層２０およびエッチストッパ層１７上にソース電極１５およびドレイン電極１６を互いに接触しないように形成する工程である。ソース電極１５およびドレイン電極１６の具体例は上述のとおりである。ソース電極１５およびドレイン電極１６を形成する方法は、特に制限はないが、酸化物半導体を含む層２０が形成された基板１１の主面上に大面積で均一に形成できる点から、真空蒸着法、スパッタリング法等であることが好ましい。ソース電極１５およびドレイン電極１６を互いに接触しないように形成する方法は、特に制限はないが、大面積で均一なソース電極１５とドレイン電極１６のパターンを形成できる点から、フォトレジストを使ったエッチング法による形成であることが好ましい。

【0108】

（１−７）パシベーション層１８を形成する工程
図２に示される半導体デバイス２０の製造方法においては、酸化物半導体を含む層２０およびエッチストッパ層１７上にソース電極１５およびドレイン電極１６を互いに接触しないように形成した後（図１０）、エッチストッパ層１７、ソース電極１５およびドレイン電極１６上にパシベーション層１８を形成する（図１１）。パシベーション層１８の構成材料については上述のとおりである。

【0109】

パシベーション層１８の形成方法は、特に制限はないが、大面積で均一に形成できる点および絶縁性を確保する点から、プラズマＣＶＤ（化学気相堆積）法、スパッタリング法、真空蒸着法等であることが好ましい。

【0110】

（１−８）熱処理する工程
本工程は、酸化物半導体を含む層２０を３００℃以上、好ましくは５００℃以下の温度で熱処理して、図２に示されるチャネル層１４を備える半導体デバイス２０を得る工程である。この熱処理は、酸化物半導体を含む層２０を形成し、さらにエッチストッパ層１７を形成した後に実施されることが好ましく、ソース電極１５およびドレイン電極１６を形成する工程の前であってもよいし、ソース電極１５およびドレイン電極１６を形成する工程の後であってもよいし、パシベーション層１８を形成する工程の後であってもよい。熱処理は、基板を加熱することによって実施することができる。その他の熱処理条件は上述のとおりである。

【0111】

また上述のように、ゲート絶縁層１３が酸素原子含有率が１０原子％以上８０原子％以下である酸素原子含有層である場合には、この熱処理により、Ｗ１／Ｗ２＞１．０を充足する第１領域１の形成が容易となる。ゲート絶縁層１３の酸素原子含有率が１０原子％未満である場合には、Ｗ１／Ｗ２≦１．０を充足する第１領域１の形成が容易となる。

【0112】

上述のように、酸化物半導体を含む層２０またはチャネル層１４の第３領域３に含有されるＷの少なくとも一部は、第３領域３に接する隣接層に含まれるシリコンおよび／またはアルミニウムの少なくとも１つと結合していることが好ましい。これにより、半導体デバイスの電界効果移動度および信頼性をさらに高め得る。第３領域３に含有されるＷのすべてがシリコンおよび／またはアルミニウムと結合している必要はなく、Ｗの一部が、シリコンおよび／またはアルミニウムと結合していてもよい。

【0113】

次に、図３に示される半導体デバイス３０の製造方法について説明する。半導体デバイス３０のように、エッチストッパ層１７を形成することなくバックチャネルエッチ（ＢＣＥ）構造を採用し、酸化物半導体を含む層２０、ソース電極１５およびドレイン電極１６の上に、パシベーション膜１８を直接形成してもよい。この場合におけるパシベーション層１８については、図２に示される半導体デバイス２０が有するパシベーション層１８についての上の記述が引用される。

【0114】

図３に示される半導体デバイス３０を製造する場合においては、パシベーション層１８を形成した後に、酸化物半導体を含む層２０を３００℃以上、好ましくは５００℃以下の温度で熱処理を行うことが好ましい。熱処理は、基板を加熱することによって実施することができる。酸素原子含有率が１０原子％以上８０原子％以下であるパシベーション層１８を形成することにより、当該熱処理によって、酸化物半導体を含む層２０内のＷ元素を、エッチストッパ層１７の方向（酸化物半導体を含む層２０の第２表面）に向かって拡散させることができ、Ｗ３＞Ｗ２を充足する第３領域３および第２領域２を形成することができる。

【0115】

また上述のように、ゲート絶縁層１３が酸素原子含有率が１０原子％以上８０原子％以下である酸素原子含有層である場合には、この熱処理により、Ｗ１／Ｗ２＞１．０を充足する第１領域１の形成が容易となる。ゲート絶縁層１３の酸素原子含有率が１０原子％未満である場合には、Ｗ１／Ｗ２≦１．０を充足する第１領域１の形成が容易となる。

【実施例】

【0116】

＜実施例１〜実施例２５、比較例１〜３、参考例１＞
（１）半導体デバイス（ＴＦＴ）の作製
次の手順で図３に示される半導体デバイス３０と類似の構成を有するＴＦＴを作製した。図５を参照して、まず、基板１１として７５ｍｍ×７５ｍｍ×厚み０．６ｍｍの合成石英ガラス基板を準備し、その基板１１上にスパッタリング法によりゲート電極１２として厚み１００ｎｍのＭｏ電極を形成した。

【0117】

次に、図６を参照して、ゲート電極１２上にプラズマＣＶＤ法によりゲート絶縁層１３として、アモルファス酸化物層である厚み２００ｎｍのＳｉＯｘ層またはＳｉＮｙ層を形成した。下記の表１における「ＧＩ層」「種類」の欄に、各例で用いたゲート絶縁層１３の材質を記載している。また、同表における「ＧＩ層」「酸素原子含有率」の欄に、ＲＢＳにて測定したゲート絶縁層１３の酸素原子含有率を記載した。

【0118】

ゲート絶縁層１３がＳｉＯｘ層である場合、酸素原子含有率は５５原子％〜７５原子％である。この場合、後の工程の熱処理によって、酸化物半導体を含む層２０において、ゲート絶縁層１３側に向かるＷ元素の拡散が起こるため、半導体デバイスが有するチャネル層１４において、第１領域１のＷ含有率Ｗ１が、第２領域２のＷ含有率Ｗ２よりも大きくなった。一方、ゲート絶縁層１３がＳｉＮｙ層である場合、酸素原子含有率は０原子％である。この場合、上記のようなＷ元素の拡散が生じず、Ｗ１はＷ２よりも小さくなった（Ｗ１／Ｗ２＜１．０）。

【0119】

次に、図７を参照して、ゲート絶縁層１３上に、ＤＣ（直流）マグネトロンスパッタリング法により、厚み３０ｎｍの酸化物半導体を含む層２０を形成した。ターゲットの直径４インチ（１０１．６ｍｍ）の平面がスパッタ面であった。ターゲットとして、Ｉｎ、ＷおよびＺｎを含有する酸化物焼結体を使用した。この酸化物焼結体は、インジウム酸化物粉末、タングステン酸化物粉末、亜鉛酸化物粉末、およびジルコニウム酸化物粉末（実施例１９以外）を原料として調製した焼結体である。酸化物焼結体は、ビックスバイト結晶相（Ｉｎ_２Ｏ_３結晶相）およびＺｎＷＯ_４結晶相を含むものであった。

【0120】

酸化物半導体を含む層２０の形成についてより具体的に説明すると、スパッタリング装置（図示せず）の成膜室内の水冷されている基板ホルダ上に、上記ゲート電極１２およびゲート絶縁層１３が形成された基板１１をゲート絶縁層１３が露出されるように配置した。上記ターゲットをゲート絶縁層１３に対向するように６０ｍｍの距離で配置した。成膜室内を６×１０^-5Ｐａ程度の真空度として、ターゲットを次のようにしてスパッタリングした。

【0121】

まず、ゲート絶縁層１３とターゲットとの間にシャッターを入れた状態で、成膜室内へＡｒ（アルゴン）ガスとＯ₂（酸素）ガスとの混合ガスを０．５Ｐａの圧力まで導入した。混合ガス中のＯ₂ガス含有率は１０体積％であった。ターゲットに２００ＷのＤＣ電力を印加してスパッタリング放電を起こし、これによってターゲット表面のクリーニング（プレスパッタ）を５分間行った。

【0122】

次いで、同じターゲットに２００ＷのＤＣ電力を印加して、成膜室内の雰囲気をそのまま維持した状態で、上記シャッターを外すことにより、ゲート絶縁層１３上に酸化物半導体を含む層２０を成膜した。なお、基板ホルダに対しては、特にバイアス電圧は印加しなかった。また、基板ホルダを水冷または加熱し、成膜時の基板１１の温度を調整した。下記の表１における「成膜時熱処理」の欄に温度が記載されている例では、記載の温度で基板ホルダを加熱して成膜と同時に熱処理を実施した。この場合において熱処理の時間は、成膜時間に相当する。いずれの例においても、成膜時間は、酸化物半導体を含む層２０の膜厚が３０ｎｍになるように調整した。また、下記の表１における「成膜時熱処理」の欄に「なし」と記載されている場合は、成膜時においては熱処理を実施しなかった。この場合において、成膜時における基板温度は２０℃程度とした。

【0123】

以上のようにして、酸化物焼結体ターゲットを用いたＤＣ（直流）マグネトロンスパッタリング法により酸化物半導体を含む層２０を形成した。酸化物半導体を含む層２０は、ＴＦＴにおいてチャネル層１４として機能する。

【0124】

次に、形成された酸化物半導体を含む層２０の一部をエッチングすることにより、ソース電極形成部、ドレイン電極形成部、およびチャネル部に相当する領域が形成されるようにパターニングを行った。半導体デバイスにおいて、ソース電極形成部およびドレイン電極形成部の主面の大きさは６０μｍ×６０μｍ、チャネル長さＣ_Ｌ（図１を参照して、チャネル長さＣ_Ｌとは、ソース電極１５とドレイン電極１６との間のチャネル部の距離をいう。）は３５μｍ、チャネル幅Ｃ_Ｗ（図１を参照して、チャネル幅Ｃ_Ｗとは、チャネル部の幅をいう。）は５０μｍとした。チャネル部は、ＴＦＴが７５ｍｍ×７５ｍｍの基板主面内に３００μｍ間隔で縦２５０個×横２５０個配置されるように、７５ｍｍ×７５ｍｍの基板主面内に３００μｍ間隔で縦２５０個×横２５０個配置した。

【0125】

酸化物半導体を含む層２０の一部のエッチングは、体積比でシュウ酸：水＝５：９５であるエッチング水溶液を調製し、ゲート電極１２、ゲート絶縁層１３および酸化物半導体を含む層２０がこの順に形成された基板１１を、そのエッチング水溶液に４０℃で浸漬することにより行った。

【0126】

次に、酸化物半導体を含む層２０上にソース電極１５およびドレイン電極１６を互いに分離して形成した。

【0127】

具体的にはまず、酸化物半導体を含む層２０のソース電極形成部およびドレイン電極形成部に相当する領域の主面のみが露出するように、酸化物半導体を含む層２０上にレジスト（図示せず）を塗布、露光および現像した。次いでスパッタリング法により、酸化物半導体を含む層２０のソース電極形成部およびドレイン電極形成部に相当する領域の主面上に、それぞれソース電極１５、ドレイン電極１６である厚み１００ｎｍのＭｏ電極を形成した。その後、酸化物半導体を含む層２０上のレジストを剥離した。ソース電極１５としてのＭｏ電極およびドレイン電極１６としてのＭｏ電極はそれぞれ、ＴＦＴが７５ｍｍ×７５ｍｍの基板主面内に３ｍｍ間隔で縦２５個×横２５個配置されるように、一つのチャネル部に対して１つずつ配置した。

【0128】

次に、図３を参照して、酸化物半導体を含む層２０（チャネル層１４）、ソース電極１５およびドレイン電極１６の上にパシベーション層１８を形成した。パシベーション層１８は、アモルファス酸化物層である厚み１００ｎｍのＳｉＯｘ層をプラズマＣＶＤ法により形成した後、その上に厚み２００ｎｍのＳｉＮｙ層をプラズマＣＶＤ法により形成した構成、アモルファス酸化物層である厚み１００ｎｍのＡｌｘＯｙ層をスパッタリング法により形成した後、その上に厚み２００ｎｍのＳｉＮｘ層をプラズマＣＶＤ法により形成した構成、またはアモルファス酸化物層である厚み１００ｎｍのＳｉｘＯｙＮｚ層をスパッタリング法により形成した後、その上に厚み２００ｎｍのＳｉＮｘ層をプラズマＣＶＤ法により形成した構成とした。アモルファス酸化物層がＳｉＯｘ層である場合、下記の表１における「ＰＶ層」「種類」の欄に「ＳｉＯｘ」と記載し、アモルファス酸化物層がＡｌｘＯｙ層である場合、「ＰＶ層」「種類」の欄に「ＡｌｘＯｙ」と記載し、アモルファス酸化物層がＳｉｘＯｙＮｚ層である場合、「ＰＶ層」「種類」の欄に「ＳｉｘＯｙＮｚ」と記載した。また、同表における「ＰＶ層」「酸素原子含有率」の欄に、ＲＢＳにて測定したパシベーション層１８（アモルファス酸化物層）の酸素原子含有率を記載した。

【0129】

次に、ソース電極１５、ドレイン電極１６上のパシベーション層１８を反応性イオンエッチングによりエッチングしてコンタクトホールを形成することによって、ソース電極１５およびドレイン電極１６の表面の一部を露出させた。

【0130】

最後に、すべての例において熱処理を行った。熱処理は、
１）窒素雰囲気中、３５０℃、３０分〜１２０分の熱処理、または
２）大気圧、大気雰囲気中、３００℃、６０分〜１２０分の熱処理（１段階目）を行った後、窒素雰囲気中、３５０℃、３０分〜１２０分の熱処理（２段階目）
とした。ただし、比較例３では２段階目の熱処理の温度を１５０℃とし、参考例１では２段階目の熱処理の温度を５２０℃とした。

【0131】

２）の熱処理を行った場合には、下記の表１における「成膜後熱処理」「１段階目 処理時間」の欄に、１段階目の熱処理の処理時間を記載した。２段階目の処理時間は、下記の表１における「成膜後熱処理」「２段階目 処理時間」の欄に記載した。１）の熱処理を行った場合には、「成膜後熱処理」「２段階目 処理時間」の欄に処理時間を記載し、「１段階目」の欄に「なし」と記載した。以上により、Ｉｎ、ＷおよびＺｎを含有する酸化物半導体を含むチャネル層１４を備えるＴＦＴを得た。

【0132】

（２）チャネル層のＩｎ含有率、Ｗ含有率、Ｚｎ含有率、Ｚｎ／Ｗ比、Ｗ３／Ｗ２、Ｗ１／Ｗ２、Ｚｒ含有量、および結晶構造の測定
チャネル層のＩｎ含有率（Ｉｎ、ＷおよびＺｎの合計に対するＩｎの含有率、原子％）、Ｗ含有率、Ｚｎ含有率、Ｚｎ／Ｗ比、Ｗ３／Ｗ２、Ｗ１／Ｗ２、Ｚｒ含有量、および結晶構造を上述した測定方法および定義に従って測定した結果を表２に示す。

【0133】

Ｉｎ含有率、Ｗ含有率、Ｚｎ含有率、Ｚｎ／Ｗ比は、ＲＢＳ（ラザフォード後方散乱分析）により測定した。Ｗ３／Ｗ２、Ｗ１／Ｗ２およびＺｒ含有量は、二次イオン質量分析計（ＳＩＭＳ）を用い、Ｗ元素に由来する二次イオンのカウント数を経計測して算出した。表２における「結晶構造」の欄において、「Ｎ」は、チャネル層１４がナノ結晶酸化物で構成されていることを、「Ａ」は、アモルファス酸化物で構成されていることを意味する。

【0134】

（３）チャネル層の電気抵抗率の測定
ソース電極１５とドレイン電極１３に測定針を接触させた。次に、ソース−ドレイン電極間に電圧を１Ｖから２０Ｖに変化させて印加しながら、ソース−ドレイン間電流Ｉ_ｄｓを測定した。Ｉ_ｄｓ−Ｖ_ｇｓのグラフを描いたときの傾きが抵抗Ｒである。この抵抗Ｒと、チャネル長さＣ_Ｌ（３５μｍ）、チャネル幅Ｃ_Ｗ（５０μｍ）、膜厚ｔから、チャネル層１４の電気抵抗率は、Ｒ×Ｃ_Ｗ×ｔ／Ｃ_Ｌとして求めることができる。本実施例のチャネル層１４は全て１０^−１Ωｃｍ以上であることを確認した。

【0135】

（４）チャネル層の電子キャリア濃度の測定
電子キャリア濃度の測定のためにホール効果測定を実施した。次の手順で測定試料を作製した。まず、１ｃｍ×１ｃｍ×厚さ０．５ｍｍの正方形ガラス基板上に前述のゲート絶縁層（各例と同じ材質のもの）を形成し、続いて酸化物半導体を含む層（各例と同じ材質のもの）を形成した。酸化物半導体を含む層の膜厚は１００ｎｍとした。続いて、パシベーション層（各例と同じ材質のもの）を形成し、基板の四隅にコンタクトホールを形成した後、コンタクトホール上に１ｍｍ×１ｍｍの正方形サイズのＭｏ電極を膜厚１００ｎｍにて形成した。最後に前述の熱処理（各例と同じ熱処理）を行って、測定試料を得た。この測定試料を用いてホール効果測定を実施し、電子キャリア濃度を測定した。

【0136】

（５）半導体デバイスの特性評価
まず、ゲート電極１２、ソース電極１５およびドレイン電極１６に測定針を接触させた。ソース電極１５とドレイン電極１６との間に０．２Ｖのソース−ドレイン間電圧Ｖ_ｄｓを印加し、ソース電極１５とゲート電極１２との間に印加するソース−ゲート間電圧Ｖ_ｇｓを−３０Ｖから２０Ｖに変化させて、そのときのソース−ドレイン間電流Ｉ_ｄｓを測定した。そして、ソース−ゲート間電圧Ｖ_ｇｓとソース−ドレイン間電流Ｉ_ｄｓの平方根〔（Ｉ_ｄｓ）^１／２〕との関係をグラフ化した（以下、このグラフを「Ｖ_ｇｓ−（Ｉ_ｄｓ）^１／２曲線」ともいう。）。Ｖ_ｇｓ−（Ｉ_ｄｓ）^１／２曲線に接線を引き、その接線の傾きが最大となる点を接点とする接線がｘ軸（Ｖ_ｇｓ）と交わる点（ｘ切片）を閾値電圧Ｖ_thとした。閾値電圧Ｖ_thの測定結果を表３に示す。

【0137】

また下記式〔ａ〕：
ｇ_ｍ＝ｄＩ_ｄｓ／ｄＶ_ｇｓ 〔ａ〕
に従って、ソース−ドレイン間電流Ｉ_ｄｓをソース−ゲート間電圧Ｖ_ｇｓについて微分することによりｇ_ｍを導出した。そしてＶ_ｇｓ＝１０．０Ｖにおけるｇ_ｍの値を用いて、下記式〔ｂ〕：
μ_ｆｅ＝ｇ_ｍ・Ｃ_Ｌ／（Ｃ_Ｗ・Ｃ_ｉ・Ｖ_ｄｓ） 〔ｂ〕
に基づいて、電界効果移動度μ_ｆｅを算出した。上記式〔ｂ〕におけるチャネル長さＣ_Lは３５μｍであり、チャネル幅Ｃ_Wは５０μｍである。また、ゲート絶縁層１３のキャパシタンスＣ_ｉは３．４×１０^−８Ｆ／ｃｍ^２とし、ソース−ドレイン間電圧Ｖ_ｄｓは０．２Ｖとした。電界効果移動度μ_ｆｅの測定結果を表３に示す。

【0138】

また、ソース−ドレイン間電圧Ｖ_ｄｓを５．１Ｖとし、ソース−ゲート間電圧Ｖ_ｇｓを−２．０Ｖから０Ｖの間で０．１Ｖステップで変化させたときに得られる２１点のＩ_ｄｓの平均値として、ＯＦＦ電流を得た。結果を表３に示す。

【0139】

さらに、次の信頼性評価試験を行った。ソース電極１５とゲート電極１２との間に印加するソース−ゲート間電圧Ｖ_ｇｓを−３２Ｖに固定して、これを１時間印加し続けた。印加開始から１ｓ、１０ｓ、１００ｓ、３００ｓ、５０００ｓ後に前述の方法により閾値電圧Ｖ_ｔｈを求め、その最大閾値電圧Ｖ_ｔｈと最小閾値電圧Ｖ_ｔｈとの差ΔＶ_ｔｈを求めた。結果を表３に示す。ΔＶ_ｔｈが小さい程、信頼性が高いと判断される。

【0140】

【表1】

【0141】

【表2】

【0142】

【表3】

【0143】

今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。

【符号の説明】

【0144】

１ チャネル層の第１領域
２ チャネル層の第２領域
３ チャネル層の第３領域
１０，２０，３０ 半導体デバイス（ＴＦＴ）
１１ 基板
１２ ゲート電極
１３ ゲート絶縁層
１４ チャネル層
１５ ソース電極
１６ ドレイン電極
１７ エッチストッパ層
１７ａ コンタクトホール
１８ パシベーション層
２０ 酸化物半導体を含む層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】