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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6593898
(24)【登録日】2019年10月4日
(45)【発行日】2019年10月23日
(54)【発明の名称】ＯＬＥＤゲート電極駆動回路の構造
(51)【国際特許分類】
G09G 3/3266 20160101AFI20191010BHJP
G09G 3/20 20060101ALI20191010BHJP
H01L 51/50 20060101ALI20191010BHJP
【ＦＩ】
G09G3/3266
G09G3/20 622D
G09G3/20 622G
H05B33/14 A
【請求項の数】16
【全頁数】20
(21)【出願番号】特願2018-515773(P2018-515773)
(86)(22)【出願日】2015年10月26日
(65)【公表番号】特表2018-534611(P2018-534611A)
(43)【公表日】2018年11月22日
(86)【国際出願番号】CN2015092796
(87)【国際公開番号】WO2017063225
(87)【国際公開日】20170420
【審査請求日】2018年3月26日
(31)【優先権主張番号】201510658752.1
(32)【優先日】2015年10月12日
(33)【優先権主張国】CN
(73)【特許権者】
【識別番号】515203228
【氏名又は名称】深▲せん▼市華星光電技術有限公司
(74)【代理人】
【識別番号】100143720
【弁理士】
【氏名又は名称】米田 耕一郎
(74)【代理人】
【識別番号】100080252
【弁理士】
【氏名又は名称】鈴木 征四郎
(72)【発明者】
【氏名】▲コウ▼継木
(72)【発明者】
【氏名】▲呉▼智豪
(72)【発明者】
【氏名】胡厚亮
【審査官】
斎藤 厚志
(56)【参考文献】
【文献】
中国特許出願公開第１０３７４５６８５（ＣＮ，Ａ）
【文献】
中国特許出願公開第１０４８５１３９１（ＣＮ，Ａ）
【文献】
特開２００７−０４１５７８（ＪＰ，Ａ）
【文献】
米国特許出願公開第２０１４／０１５２６４３（ＵＳ，Ａ１）
【文献】
米国特許出願公開第２０１４／０１０４２５８（ＵＳ，Ａ１）
【文献】
中国特許出願公開第１０４２６９１３４（ＣＮ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｇ０９Ｇ ３／３２６６
Ｇ０９Ｇ ３／２０
Ｈ０１Ｌ ５１／５０
(57)【特許請求の範囲】
【請求項1】
ゲート電極充放電駆動回路と論理処理ユニットとを備えるＯＬＥＤゲート電極駆動回路の構造であって、
前記ゲート電極充放電駆動回路は、ＯＬＥＤパネルの片側に設けられ、
前記ゲート電極充放電駆動回路には、複数の出力端が設けられ、各出力端は、一つの信号線によって、前記論理処理ユニットに電気的に接続され、
前記論理処理ユニットは、前記ＯＬＥＤパネル内に設けられ、前記論理処理ユニットは、信号線によって、前記ゲート電極充放電駆動回路から伝送される走査信号を受信するとともに、前記走査信号を放電走査信号及び充電走査信号に変換して、前記ＯＬＥＤパネルに提供し、
さらに、
前記論理処理ユニットは、第一入力バッファと、グローバルバッファと、第二入力バッファと、第一ルックアップテーブルと、第三入力バッファと、第一Ｄフリップフロップと、第二ルックアップテーブルと、第二Ｄフリップフロップと、第三ルックアップテーブルと、第一出力バッファと、第四ルックアップテーブルと、第二出力バッファと、からなり、
前記第一入力バッファについては、前記第一入力バッファの入力端には、クロック信号が入力され、出力端は、グローバルバッファの入力端に電気的に接続され、
前記グローバルバッファについては、前記グローバルバッファの出力端は、第一ＤフリップフロップのＣ端及び第二ＤフリップフロップのＣ端に電気的に接続され、
前記第二入力バッファについては、前記第二入力バッファの入力端には、リセット信号が入力され、出力端は、第一ルックアップテーブルの入力端に電気的に接続され、
前記第一ルックアップテーブルについては、前記第一ルックアップテーブルの出力端は、第一ＤフリップフロップのＣＬＲ端及び第二ＤフリップフロップのＣＬＲ端に電気的に接続され、
前記第三入力バッファについては、前記第三入力バッファの入力端には、走査信号が入力され、出力端は、第一ＤフリップフロップのＤ端と、第二ルックアップテーブルの第一入力端と、第三ルックアップテーブルの第一入力端と、第四ルックアップテーブルの第二入力端と、に電気的に接続され、
前記第一Ｄフリップフロップについては、前記第一ＤフリップフロップのＣＥ端は、一つの定圧高電位に電気的に接続され、Ｑ端は、第二ルックアップテーブルの第二入力端に電気的に接続され、
前記第二ルックアップテーブルについては、前記第二ルックアップテーブルの第三入力端は、第三ルックアップテーブルの第二入力端及び第四ルックアップテーブルの第一入力端に電気的に接続され、出力端は、第二ＤフリップフロップのＤ端に電気的に接続され、
前記第二Ｄフリップフロップについては、前記第二ＤフリップフロップのＣＥ端は、一つの定圧高電位に電気的に接続され、Ｑ端は、第二ルックアップテーブルの第三入力端と、第三ルックアップテーブルの第二入力端と、第四ルックアップテーブルの第一入力端と、に電気的に接続され、
前記第三ルックアップテーブルについては、前記第三ルックアップテーブルの出力端は、第一出力バッファの入力端に電気的に接続され、
前記第一出力バッファについては、前記第一出力バッファの出力端は、第一出力信号を出力させ、
前記第四ルックアップテーブルについては、前記第四ルックアップテーブルの出力端は、第二出力バッファの入力端に電気的に接続され、
前記第二出力バッファについては、前記第二出力バッファの出力端は、第二出力信号を出力させる
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
前記ゲート電極充放電駆動回路は、ＯＬＥＤパネルの片側に設けられ、
前記ゲート電極充放電駆動回路には、複数の出力端が設けられ、各出力端は、一つの信号線によって、前記論理処理ユニットに電気的に接続され、
前記論理処理ユニットは、前記ＯＬＥＤパネル内に設けられ、前記論理処理ユニットは、信号線によって、前記ゲート電極充放電駆動回路から伝送される走査信号を受信するとともに、前記走査信号を放電走査信号及び充電走査信号に変換して、前記ＯＬＥＤパネルに提供し、
さらに、
前記論理処理ユニットは、第一入力バッファと、グローバルバッファと、第二入力バッファと、第一ルックアップテーブルと、第三入力バッファと、第一Ｄフリップフロップと、第二ルックアップテーブルと、第二Ｄフリップフロップと、第三ルックアップテーブルと、第一出力バッファと、第四ルックアップテーブルと、第二出力バッファと、からなり、
前記第一入力バッファについては、前記第一入力バッファの入力端には、クロック信号が入力され、出力端は、グローバルバッファの入力端に電気的に接続され、
前記グローバルバッファについては、前記グローバルバッファの出力端は、第一ＤフリップフロップのＣ端及び第二ＤフリップフロップのＣ端に電気的に接続され、
前記第二入力バッファについては、前記第二入力バッファの入力端には、リセット信号が入力され、出力端は、第一ルックアップテーブルの入力端に電気的に接続され、
前記第一ルックアップテーブルについては、前記第一ルックアップテーブルの出力端は、第一ＤフリップフロップのＣＬＲ端及び第二ＤフリップフロップのＣＬＲ端に電気的に接続され、
前記第三入力バッファについては、前記第三入力バッファの入力端には、走査信号が入力され、出力端は、第一ＤフリップフロップのＤ端と、第二ルックアップテーブルの第一入力端と、第三ルックアップテーブルの第一入力端と、第四ルックアップテーブルの第二入力端と、に電気的に接続され、
前記第一Ｄフリップフロップについては、前記第一ＤフリップフロップのＣＥ端は、一つの定圧高電位に電気的に接続され、Ｑ端は、第二ルックアップテーブルの第二入力端に電気的に接続され、
前記第二ルックアップテーブルについては、前記第二ルックアップテーブルの第三入力端は、第三ルックアップテーブルの第二入力端及び第四ルックアップテーブルの第一入力端に電気的に接続され、出力端は、第二ＤフリップフロップのＤ端に電気的に接続され、
前記第二Ｄフリップフロップについては、前記第二ＤフリップフロップのＣＥ端は、一つの定圧高電位に電気的に接続され、Ｑ端は、第二ルックアップテーブルの第三入力端と、第三ルックアップテーブルの第二入力端と、第四ルックアップテーブルの第一入力端と、に電気的に接続され、
前記第三ルックアップテーブルについては、前記第三ルックアップテーブルの出力端は、第一出力バッファの入力端に電気的に接続され、
前記第一出力バッファについては、前記第一出力バッファの出力端は、第一出力信号を出力させ、
前記第四ルックアップテーブルについては、前記第四ルックアップテーブルの出力端は、第二出力バッファの入力端に電気的に接続され、
前記第二出力バッファについては、前記第二出力バッファの出力端は、第二出力信号を出力させる
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
【請求項2】
請求項１に記載の前記ＯＬＥＤゲート電極駆動回路の構造において、
前記第一出力信号及び第二出力信号の周期は、走査信号周期の二倍であり、デューティ比は１／４であり、且つパルスの位置は、対応する走査信号のパルスと同期し、前記第二出力信号及び第一出力信号のパルスの位置は、互いに重ならない
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
前記第一出力信号及び第二出力信号の周期は、走査信号周期の二倍であり、デューティ比は１／４であり、且つパルスの位置は、対応する走査信号のパルスと同期し、前記第二出力信号及び第一出力信号のパルスの位置は、互いに重ならない
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
【請求項3】
請求項１に記載の前記ＯＬＥＤゲート電極駆動回路の構造において、
前記第一出力信号及び第二出力信号の内、一つを充電走査信号とし、もう一つを放電走査信号とする
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
前記第一出力信号及び第二出力信号の内、一つを充電走査信号とし、もう一つを放電走査信号とする
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
【請求項4】
請求項１に記載の前記ＯＬＥＤゲート電極駆動回路の構造において、
前記第一入力バッファと、第二入力バッファと、第三入力バッファと、グローバルバッファと、第一出力バッファと、第二出力バッファとは、すべて、第一トライオードから第六トライオードと、第一ダイオードから第三ダイオードと、第一電気抵抗から第五電気抵抗と、からなり、
前記第一トライオードのベース電極は、第一電気抵抗の一端に電気的に接続され、エミッタ電極は、第一ダイオードのカソードに電気的に接続され、コレクタ電極は、第二トライオードのベース電極に電気的に接続され、
前記第二トライオードのエミッタ電極は、第三電気抵抗の一端及び第三トライオードのベース電極に電気的に接続され、コレクタ電極は、第二電気抵抗の一端及び第二ダイオードのアノードに電気的に接続され、
前記第三トライオードのエミッタ電極は、第三電気抵抗の他端及び第五電気抵抗の一端に電気的に接続され、コレクタ電極は、第二ダイオードのカソード及び第四トライオードのベース電極に電気的に接続され、
前記第四トライオードのエミッタ電極は、第五電気抵抗の他端及び第六トライオードのベース電極に電気的に接続され、コレクタ電極は、第四電気抵抗の一端及び第五トライオードのベース電極に電気的に接続され、
前記第五トライオードのエミッタ電極は、第三ダイオードのアノードに電気的に接続され、コレクタ電極は、第四電気抵抗の他端に電気的に接続され、
前記第六トライオードのエミッタ電極は、第五電気抵抗の一端に電気的に接続され、コレクタ電極は、第三ダイオードのカソードに電気的に接続され、
前記第一電気抵抗と、第二電気抵抗と、第四電気抵抗の他端は、電源電圧に電気的に接続され、
前記第一ダイオードのアノードは、前記第三電気抵抗の他端に電気的に接続され、
前記第一ダイオードのカソード及び前記第一トライオードのエミッタ電極は、入力端であり、
前記第三ダイオードのカソード及び第六トライオードのコレクタ電極は、出力端であり、
前記入力端の入力信号の電位と、前記出力端の出力信号の電位は同じである
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
前記第一入力バッファと、第二入力バッファと、第三入力バッファと、グローバルバッファと、第一出力バッファと、第二出力バッファとは、すべて、第一トライオードから第六トライオードと、第一ダイオードから第三ダイオードと、第一電気抵抗から第五電気抵抗と、からなり、
前記第一トライオードのベース電極は、第一電気抵抗の一端に電気的に接続され、エミッタ電極は、第一ダイオードのカソードに電気的に接続され、コレクタ電極は、第二トライオードのベース電極に電気的に接続され、
前記第二トライオードのエミッタ電極は、第三電気抵抗の一端及び第三トライオードのベース電極に電気的に接続され、コレクタ電極は、第二電気抵抗の一端及び第二ダイオードのアノードに電気的に接続され、
前記第三トライオードのエミッタ電極は、第三電気抵抗の他端及び第五電気抵抗の一端に電気的に接続され、コレクタ電極は、第二ダイオードのカソード及び第四トライオードのベース電極に電気的に接続され、
前記第四トライオードのエミッタ電極は、第五電気抵抗の他端及び第六トライオードのベース電極に電気的に接続され、コレクタ電極は、第四電気抵抗の一端及び第五トライオードのベース電極に電気的に接続され、
前記第五トライオードのエミッタ電極は、第三ダイオードのアノードに電気的に接続され、コレクタ電極は、第四電気抵抗の他端に電気的に接続され、
前記第六トライオードのエミッタ電極は、第五電気抵抗の一端に電気的に接続され、コレクタ電極は、第三ダイオードのカソードに電気的に接続され、
前記第一電気抵抗と、第二電気抵抗と、第四電気抵抗の他端は、電源電圧に電気的に接続され、
前記第一ダイオードのアノードは、前記第三電気抵抗の他端に電気的に接続され、
前記第一ダイオードのカソード及び前記第一トライオードのエミッタ電極は、入力端であり、
前記第三ダイオードのカソード及び第六トライオードのコレクタ電極は、出力端であり、
前記入力端の入力信号の電位と、前記出力端の出力信号の電位は同じである
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
【請求項5】
請求項１に記載の前記ＯＬＥＤゲート電極駆動回路の構造において、
前記第一Ｄフリップフロップ及び第二Ｄフリップフロップは、いずれも、第一ＮＡＮＤゲートから第六ＮＡＮＤゲートからなり、
前記第一ＮＡＮＤゲートの第一入力端を、ＤフリップフロップのＣＬＲ端とし、第二入力端は、第三ＮＡＮＤゲートの第一入力端に電気的に接続され、出力端は、第二ＮＡＮＤゲートの第一入力端に電気的に接続され、
また、前記第二ＮＡＮＤゲートの第二入力端及び第三ＮＡＮＤゲートの第二入力端は、電気的に接続され、共にＤフリップフロップのＣ端とし、第三入力端は、第四ＮＡＮＤゲートの第一入力端に電気的に接続され、出力端は、第五ＮＡＮＤゲートの第一入力端に電気的に接続され、
さらに、前記第三ＮＡＮＤゲートの第三入力端は、第四ＮＡＮＤゲートの出力端に電気的に接続され、出力端は、第六ＮＡＮＤゲートの第二入力端に電気的に接続され、
前記第四ＮＡＮＤゲートの第二入力端を、ＤフリップフロップのＤ端とし、
前記第五ＮＡＮＤゲートの第二入力端は、第六ＮＡＮＤゲートの出力端に電気的に接続され、
前記第六ＮＡＮＤゲートの第一入力端は、第五ＮＡＮＤゲートの出力端に電気的に接続されるとともに、ＤフリップフロップのＱ端とする
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
前記第一Ｄフリップフロップ及び第二Ｄフリップフロップは、いずれも、第一ＮＡＮＤゲートから第六ＮＡＮＤゲートからなり、
前記第一ＮＡＮＤゲートの第一入力端を、ＤフリップフロップのＣＬＲ端とし、第二入力端は、第三ＮＡＮＤゲートの第一入力端に電気的に接続され、出力端は、第二ＮＡＮＤゲートの第一入力端に電気的に接続され、
また、前記第二ＮＡＮＤゲートの第二入力端及び第三ＮＡＮＤゲートの第二入力端は、電気的に接続され、共にＤフリップフロップのＣ端とし、第三入力端は、第四ＮＡＮＤゲートの第一入力端に電気的に接続され、出力端は、第五ＮＡＮＤゲートの第一入力端に電気的に接続され、
さらに、前記第三ＮＡＮＤゲートの第三入力端は、第四ＮＡＮＤゲートの出力端に電気的に接続され、出力端は、第六ＮＡＮＤゲートの第二入力端に電気的に接続され、
前記第四ＮＡＮＤゲートの第二入力端を、ＤフリップフロップのＤ端とし、
前記第五ＮＡＮＤゲートの第二入力端は、第六ＮＡＮＤゲートの出力端に電気的に接続され、
前記第六ＮＡＮＤゲートの第一入力端は、第五ＮＡＮＤゲートの出力端に電気的に接続されるとともに、ＤフリップフロップのＱ端とする
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
【請求項6】
請求項１に記載のＯＬＥＤゲート電極駆動回路の構造において、
前記第二ルックアップテーブルは、第一インバータ及び第二インバータと、第一ＡＮＤゲート及び第二ＡＮＤゲートと、からなり、
前記第一インバータの入力端を、第二ルックアップテーブルの第一入力端とし、出力端は、第一ＡＮＤゲートの第一入力端に電気的に接続され、
前記第二インバータの入力端を、第二ルックアップテーブルの第三入力端とし、出力端は、第二ＡＮＤゲートの第二入力端に電気的に接続され、
前記第一ＡＮＤゲートの第二入力端を、第二ルックアップテーブルの第二入力端とし、出力端は、第二ＡＮＤゲートの第一入力端に電気的に接続され、
前記第二ＡＮＤゲート出力端を、第二ルックアップテーブルの出力端とする
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
前記第二ルックアップテーブルは、第一インバータ及び第二インバータと、第一ＡＮＤゲート及び第二ＡＮＤゲートと、からなり、
前記第一インバータの入力端を、第二ルックアップテーブルの第一入力端とし、出力端は、第一ＡＮＤゲートの第一入力端に電気的に接続され、
前記第二インバータの入力端を、第二ルックアップテーブルの第三入力端とし、出力端は、第二ＡＮＤゲートの第二入力端に電気的に接続され、
前記第一ＡＮＤゲートの第二入力端を、第二ルックアップテーブルの第二入力端とし、出力端は、第二ＡＮＤゲートの第一入力端に電気的に接続され、
前記第二ＡＮＤゲート出力端を、第二ルックアップテーブルの出力端とする
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
【請求項7】
請求項１に記載のＯＬＥＤゲート電極駆動回路の構造において、
前記第三ルックアップテーブルは、第三インバータと、第三ＡＮＤゲートと、からなり、
前記第三インバータの入力端を、前記第三ルックアップテーブルの第二入力端とし、出力端は第三ＡＮＤゲートの第二入力端に電気的に接続され、
前記第三ＡＮＤゲートの第一入力端を、前記第三ルックアップテーブルの第一入力端とし、出力端を、前記第三ルックアップテーブルの出力端とする
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
前記第三ルックアップテーブルは、第三インバータと、第三ＡＮＤゲートと、からなり、
前記第三インバータの入力端を、前記第三ルックアップテーブルの第二入力端とし、出力端は第三ＡＮＤゲートの第二入力端に電気的に接続され、
前記第三ＡＮＤゲートの第一入力端を、前記第三ルックアップテーブルの第一入力端とし、出力端を、前記第三ルックアップテーブルの出力端とする
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
【請求項8】
請求項１に記載のＯＬＥＤゲート電極駆動回路の構造において、
前記第四ルックアップテーブルは、第四ＡＮＤゲートからなり、
前記第四ＡＮＤゲートの第一入力端を、前記第四ルックアップテーブルの第一入力端とし、第二入力端を、前記第四ルックアップテーブルの第二入力端とし、出力端を、前記第四ルックアップテーブルの出力端とする
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
前記第四ルックアップテーブルは、第四ＡＮＤゲートからなり、
前記第四ＡＮＤゲートの第一入力端を、前記第四ルックアップテーブルの第一入力端とし、第二入力端を、前記第四ルックアップテーブルの第二入力端とし、出力端を、前記第四ルックアップテーブルの出力端とする
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
【請求項9】
請求項１に記載のＯＬＥＤゲート電極駆動回路と、ＯＬＥＤパネルと、ソース電極駆動回路と、を備えるＯＬＥＤディスプレイであって、
前記ＯＬＥＤパネルは、複数のアレイ式で配列された画素駆動回路からなり、
各画素駆動回路はすべて、一つのキャパシタと、三つの薄膜トランジスタと、からなる
ことを特徴とするＯＬＥＤディスプレイ。
前記ＯＬＥＤパネルは、複数のアレイ式で配列された画素駆動回路からなり、
各画素駆動回路はすべて、一つのキャパシタと、三つの薄膜トランジスタと、からなる
ことを特徴とするＯＬＥＤディスプレイ。
【請求項10】
請求項９に記載のＯＬＥＤディスプレイにおいて、
前記ソース電極駆動回路は、前記ＯＬＥＤパネルと互いに接続されているとともに、前記ＯＬＥＤパネルにデータ信号を提供する
ことを特徴とするＯＬＥＤディスプレイ。
前記ソース電極駆動回路は、前記ＯＬＥＤパネルと互いに接続されているとともに、前記ＯＬＥＤパネルにデータ信号を提供する
ことを特徴とするＯＬＥＤディスプレイ。
【請求項11】
ゲート電極充放電駆動回路と論理処理ユニットとを備えるＯＬＥＤゲート電極駆動回路の構造であって、
前記ゲート電極充放電駆動回路は、ＯＬＥＤパネルの片側に設けられ、前記ゲート電極充放電駆動回路には複数の出力端が設けられ、各出力端は、一つの信号線及び前記論理処理ユニットによって電気的に接続され、
前記論理処理ユニットは、前記ＯＬＥＤパネル内に設けられ、前記論理処理ユニットは、信号線によって、前記ゲート電極充放電駆動回路が送信する走査信号を受信するとともに、前記走査信号を放電走査信及び充電走査信号に変換し、ＯＬＥＤパネルに提供し、前記ＯＬＥＤパネルは、ソース電極駆動回路と互いに接続されるとともに、前記ソース電極駆動回路から前記ＯＬＥＤパネルにデータ信号が提供され、前記ＯＬＥＤパネルは、アレイ式で配列された複数の画素駆動回路からなり、各画素駆動回路はすべて、一つのキャパシタと、三つの薄膜トランジスタと、からなり、
前記論理処理ユニットは、第一入力バッファと、グローバルバッファと、第二入力バッファと、第一ルックアップテーブルと、第三入力バッファと、第一Ｄフリップフロップと、第二ルックアップテーブルと、第二Ｄフリップフロップと、第三ルックアップテーブルと、第一出力バッファと、第四ルックアップテーブルと、第二出力バッファと、からなり、
前記第一入力バッファについては、前記第一入力バッファの入力端には、クロック信号が入力され、出力端はグローバルバッファの入力端に電気的に接続され、
前記グローバルバッファについては、前記グローバルバッファの出力端は、第一ＤフリップフロップのＣ端及び第二ＤフリップフロップのＣ端に電気的に接続され、
前記第二入力バッファについては、前記第二入力バッファの入力端には、リセット信号が入力され、出力端は、第一ルックアップテーブルの入力端に電気的に接続され、
前記第一ルックアップテーブルについては、前記第一ルックアップテーブルの出力端は、第一ＤフリップフロップのＣＬＲ端及び第二ＤフリップフロップのＣＬＲ端に電気的に接続され、
前記第三入力バッファについては、前記第三入力バッファの入力端には、走査信号が入力され、出力端は、第一ＤフリップフロップのＤ端と、第二ルックアップテーブルの第一入力端と、第三ルックアップテーブルの第一入力端と、第四ルックアップテーブルの第二入力端と、に電気的に接続され、
前記第一Ｄフリップフロップについては、前記第一ＤフリップフロップのＣＥ端は、一つの定圧高電位に電気的に接続され、Ｑ端は、第二ルックアップテーブルの第二入力端に電気的に接続され、
前記第二ルックアップテーブルについては、前記第二ルックアップテーブルの第三入力端は、第三ルックアップテーブルの第二入力端及び第四ルックアップテーブルの第一入力端に電気的に接続され、出力端は、第二ＤフリップフロップのＤ端に電気的に接続され、
前記第二Ｄフリップフロップについては、前記第二ＤフリップフロップのＣＥ端は、一つの定圧高電位に電気的に接続され、Ｑ端は、第二ルックアップテーブルの第三入力端と、第三ルックアップテーブルの第二入力端と、第四ルックアップテーブルの第一入力端と、に電気的に接続され、
前記第三ルックアップテーブルについては、前記第三ルックアップテーブルの出力端は、第一出力バッファの入力端に電気的に接続され、
前記第一出力バッファについては、前記第一出力バッファの出力端は、第一出力信号を出力させ、
前記第四ルックアップテーブルについては、前記第四ルックアップテーブルの出力端は、第二出力バッファの入力端に電気的に接続され、
前記第二出力バッファについては、前記第二出力バッファの出力端は、第二出力信号を出力させ、
その内、前記第一出力信号及び第二出力信号の周期は、走査信号周期の二倍であり、デューティ比は１／４であり、且つパルスの位置は、対応する走査信号のパルスと同期し、
前記第二出力信号及び第一出力信号のパルスの位置は、互いに重ならず、
前記第一出力信号及び第二出力信号の内、一つを充電走査信号とし、もう一つを放電走査信号とする
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
前記ゲート電極充放電駆動回路は、ＯＬＥＤパネルの片側に設けられ、前記ゲート電極充放電駆動回路には複数の出力端が設けられ、各出力端は、一つの信号線及び前記論理処理ユニットによって電気的に接続され、
前記論理処理ユニットは、前記ＯＬＥＤパネル内に設けられ、前記論理処理ユニットは、信号線によって、前記ゲート電極充放電駆動回路が送信する走査信号を受信するとともに、前記走査信号を放電走査信及び充電走査信号に変換し、ＯＬＥＤパネルに提供し、前記ＯＬＥＤパネルは、ソース電極駆動回路と互いに接続されるとともに、前記ソース電極駆動回路から前記ＯＬＥＤパネルにデータ信号が提供され、前記ＯＬＥＤパネルは、アレイ式で配列された複数の画素駆動回路からなり、各画素駆動回路はすべて、一つのキャパシタと、三つの薄膜トランジスタと、からなり、
前記論理処理ユニットは、第一入力バッファと、グローバルバッファと、第二入力バッファと、第一ルックアップテーブルと、第三入力バッファと、第一Ｄフリップフロップと、第二ルックアップテーブルと、第二Ｄフリップフロップと、第三ルックアップテーブルと、第一出力バッファと、第四ルックアップテーブルと、第二出力バッファと、からなり、
前記第一入力バッファについては、前記第一入力バッファの入力端には、クロック信号が入力され、出力端はグローバルバッファの入力端に電気的に接続され、
前記グローバルバッファについては、前記グローバルバッファの出力端は、第一ＤフリップフロップのＣ端及び第二ＤフリップフロップのＣ端に電気的に接続され、
前記第二入力バッファについては、前記第二入力バッファの入力端には、リセット信号が入力され、出力端は、第一ルックアップテーブルの入力端に電気的に接続され、
前記第一ルックアップテーブルについては、前記第一ルックアップテーブルの出力端は、第一ＤフリップフロップのＣＬＲ端及び第二ＤフリップフロップのＣＬＲ端に電気的に接続され、
前記第三入力バッファについては、前記第三入力バッファの入力端には、走査信号が入力され、出力端は、第一ＤフリップフロップのＤ端と、第二ルックアップテーブルの第一入力端と、第三ルックアップテーブルの第一入力端と、第四ルックアップテーブルの第二入力端と、に電気的に接続され、
前記第一Ｄフリップフロップについては、前記第一ＤフリップフロップのＣＥ端は、一つの定圧高電位に電気的に接続され、Ｑ端は、第二ルックアップテーブルの第二入力端に電気的に接続され、
前記第二ルックアップテーブルについては、前記第二ルックアップテーブルの第三入力端は、第三ルックアップテーブルの第二入力端及び第四ルックアップテーブルの第一入力端に電気的に接続され、出力端は、第二ＤフリップフロップのＤ端に電気的に接続され、
前記第二Ｄフリップフロップについては、前記第二ＤフリップフロップのＣＥ端は、一つの定圧高電位に電気的に接続され、Ｑ端は、第二ルックアップテーブルの第三入力端と、第三ルックアップテーブルの第二入力端と、第四ルックアップテーブルの第一入力端と、に電気的に接続され、
前記第三ルックアップテーブルについては、前記第三ルックアップテーブルの出力端は、第一出力バッファの入力端に電気的に接続され、
前記第一出力バッファについては、前記第一出力バッファの出力端は、第一出力信号を出力させ、
前記第四ルックアップテーブルについては、前記第四ルックアップテーブルの出力端は、第二出力バッファの入力端に電気的に接続され、
前記第二出力バッファについては、前記第二出力バッファの出力端は、第二出力信号を出力させ、
その内、前記第一出力信号及び第二出力信号の周期は、走査信号周期の二倍であり、デューティ比は１／４であり、且つパルスの位置は、対応する走査信号のパルスと同期し、
前記第二出力信号及び第一出力信号のパルスの位置は、互いに重ならず、
前記第一出力信号及び第二出力信号の内、一つを充電走査信号とし、もう一つを放電走査信号とする
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
【請求項12】
請求項１１に記載のＯＬＥＤゲート電極駆動回路の構造において、
前記第一入力バッファと、第二入力バッファと、第三入力バッファと、グローバルバッファと、第一出力バッファと、第二出力バッファは、すべて、第一トライオードから第六トライオードと、第一ダイオードから第三ダイオードと、第一電気抵抗から第五電気抵抗と、からなり、
前記第一トライオードのベース電極は、第一電気抵抗の一端に電気的に接続され、エミッタ電極は、第一ダイオードのカソードに電気的に接続され、コレクタ電極は、第二トライオードのベース電極に電気的に接続され、
前記第二トライオードのエミッタ電極は、第三電気抵抗の一端及び第三トライオードのベース電極に電気的に接続され、コレクタ電極は、第二電気抵抗の一端及び第二ダイオードのアノードに電気的に接続され、
前記第三トライオードのエミッタ電極は、第三電気抵抗の他端及び第五電気抵抗の一端に電気的に接続され、コレクタ電極は、第二ダイオードのカソード及び第四トライオードのベース電極に電気的に接続され、
前記第四トライオードのエミッタ電極は、第五電気抵抗の他端及び第六トライオードのベース電極に電気的に接続され、コレクタ電極は、第四電気抵抗の一端及び第五トライオードのベース電極に電気的に接続され、
前記第五トライオードのエミッタ電極は、第三ダイオードのアノードに電気的に接続され、コレクタ電極は、第四電気抵抗の他端に電気的に接続され、
前記第六トライオードのエミッタ電極は、第五電気抵抗の一端に電気的に接続され、コレクタ電極は、第三ダイオードのカソードに電気的に接続され、
前記第一電気抵抗と、第二電気抵抗と、第四電気抵抗の他端は、電源電圧に電気的に接続され、
前記第一ダイオードのアノードは、前記第三電気抵抗の他端に電気的に接続され、
前記第一ダイオードのカソード及び前記第一トライオードのエミッタ電極は、入力端であり、
前記第三ダイオードのカソード及び第六トライオードのコレクタ電極は、出力端であり、
前記入力端の入力信号の電位と、前記出力端の出力信号の電位は同じである
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
前記第一入力バッファと、第二入力バッファと、第三入力バッファと、グローバルバッファと、第一出力バッファと、第二出力バッファは、すべて、第一トライオードから第六トライオードと、第一ダイオードから第三ダイオードと、第一電気抵抗から第五電気抵抗と、からなり、
前記第一トライオードのベース電極は、第一電気抵抗の一端に電気的に接続され、エミッタ電極は、第一ダイオードのカソードに電気的に接続され、コレクタ電極は、第二トライオードのベース電極に電気的に接続され、
前記第二トライオードのエミッタ電極は、第三電気抵抗の一端及び第三トライオードのベース電極に電気的に接続され、コレクタ電極は、第二電気抵抗の一端及び第二ダイオードのアノードに電気的に接続され、
前記第三トライオードのエミッタ電極は、第三電気抵抗の他端及び第五電気抵抗の一端に電気的に接続され、コレクタ電極は、第二ダイオードのカソード及び第四トライオードのベース電極に電気的に接続され、
前記第四トライオードのエミッタ電極は、第五電気抵抗の他端及び第六トライオードのベース電極に電気的に接続され、コレクタ電極は、第四電気抵抗の一端及び第五トライオードのベース電極に電気的に接続され、
前記第五トライオードのエミッタ電極は、第三ダイオードのアノードに電気的に接続され、コレクタ電極は、第四電気抵抗の他端に電気的に接続され、
前記第六トライオードのエミッタ電極は、第五電気抵抗の一端に電気的に接続され、コレクタ電極は、第三ダイオードのカソードに電気的に接続され、
前記第一電気抵抗と、第二電気抵抗と、第四電気抵抗の他端は、電源電圧に電気的に接続され、
前記第一ダイオードのアノードは、前記第三電気抵抗の他端に電気的に接続され、
前記第一ダイオードのカソード及び前記第一トライオードのエミッタ電極は、入力端であり、
前記第三ダイオードのカソード及び第六トライオードのコレクタ電極は、出力端であり、
前記入力端の入力信号の電位と、前記出力端の出力信号の電位は同じである
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
【請求項13】
請求項１１に記載のＯＬＥＤゲート電極駆動回路の構造において、
前記第一Ｄフリップフロップ及び第二Ｄフリップフロップは、いずれも、第一ＮＡＮＤゲートから第六ＮＡＮＤゲートからなり、
前記第一ＮＡＮＤゲートの第一入力端を、ＤフリップフロップのＣＬＲ端とし、第二入力端は、第三ＮＡＮＤゲートの第一入力端に電気的に接続され、出力端は、第二ＮＡＮＤゲートの第一入力端に電気的に接続され、
前記第二ＮＡＮＤゲートの第二入力端及び第三ＮＡＮＤゲートの第二入力端は、電気的に接続され、共にＤフリップフロップのＣ端とし、第三入力端は、第四ＮＡＮＤゲートの第一入力端に電気的に接続され、出力端は、第五ＮＡＮＤゲートの第一入力端に電気的に接続され、
前記第三ＮＡＮＤゲートの第三入力端は、第四ＮＡＮＤゲートの出力端に電気的に接続され、出力端は、第六ＮＡＮＤゲートの第二入力端に電気的に接続され、前記第四ＮＡＮＤゲートの第二入力端を、ＤフリップフロップのＤ端とし、
前記第五ＮＡＮＤゲートの第二入力端は、第六ＮＡＮＤゲートの出力端に電気的に接続され、
前記第六ＮＡＮＤゲートの第一入力端は、第五ＮＡＮＤゲートの出力端に電気的に接続されるとともに、ＤフリップフロップのＱ端とする
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
前記第一Ｄフリップフロップ及び第二Ｄフリップフロップは、いずれも、第一ＮＡＮＤゲートから第六ＮＡＮＤゲートからなり、
前記第一ＮＡＮＤゲートの第一入力端を、ＤフリップフロップのＣＬＲ端とし、第二入力端は、第三ＮＡＮＤゲートの第一入力端に電気的に接続され、出力端は、第二ＮＡＮＤゲートの第一入力端に電気的に接続され、
前記第二ＮＡＮＤゲートの第二入力端及び第三ＮＡＮＤゲートの第二入力端は、電気的に接続され、共にＤフリップフロップのＣ端とし、第三入力端は、第四ＮＡＮＤゲートの第一入力端に電気的に接続され、出力端は、第五ＮＡＮＤゲートの第一入力端に電気的に接続され、
前記第三ＮＡＮＤゲートの第三入力端は、第四ＮＡＮＤゲートの出力端に電気的に接続され、出力端は、第六ＮＡＮＤゲートの第二入力端に電気的に接続され、前記第四ＮＡＮＤゲートの第二入力端を、ＤフリップフロップのＤ端とし、
前記第五ＮＡＮＤゲートの第二入力端は、第六ＮＡＮＤゲートの出力端に電気的に接続され、
前記第六ＮＡＮＤゲートの第一入力端は、第五ＮＡＮＤゲートの出力端に電気的に接続されるとともに、ＤフリップフロップのＱ端とする
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
【請求項14】
請求項１１に記載のＯＬＥＤゲート電極駆動回路の構造において、
前記第二ルックアップテーブルは、第一インバータ及び第二インバータと、第一ＡＮＤゲート及び第二ＡＮＤゲートと、からなり、
前記第一インバータの入力端を、第二ルックアップテーブルの第一入力端とし、出力端は、第一ＡＮＤゲートの第一入力端に電気的に接続され、
前記第二インバータの入力端を、第二ルックアップテーブルの第三入力端とし、出力端は、第二ＡＮＤゲートの第二入力端に電気的に接続され、
前記第一ＡＮＤゲートの第二入力端を、第二ルックアップテーブルの第二入力端とし、出力端は、第二ＡＮＤゲートの第一入力端に電気的に接続され、
前記第二ＡＮＤゲート出力端を、第二ルックアップテーブルの出力端とする
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
前記第二ルックアップテーブルは、第一インバータ及び第二インバータと、第一ＡＮＤゲート及び第二ＡＮＤゲートと、からなり、
前記第一インバータの入力端を、第二ルックアップテーブルの第一入力端とし、出力端は、第一ＡＮＤゲートの第一入力端に電気的に接続され、
前記第二インバータの入力端を、第二ルックアップテーブルの第三入力端とし、出力端は、第二ＡＮＤゲートの第二入力端に電気的に接続され、
前記第一ＡＮＤゲートの第二入力端を、第二ルックアップテーブルの第二入力端とし、出力端は、第二ＡＮＤゲートの第一入力端に電気的に接続され、
前記第二ＡＮＤゲート出力端を、第二ルックアップテーブルの出力端とする
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
【請求項15】
請求項１１に記載のＯＬＥＤゲート電極駆動回路の構造において、
前記第三ルックアップテーブルは、第三インバータと、第三ＡＮＤゲートと、からなり、
前記第三インバータの入力端を、前記第三ルックアップテーブルの第二入力端とし、出力端は、第三ＡＮＤゲートの第二入力端に電気的に接続され、
前記第三ＡＮＤゲートの第一入力端を、前記第三ルックアップテーブルの第一入力端とし、出力端を、前記第三ルックアップテーブルの出力端とする
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
前記第三ルックアップテーブルは、第三インバータと、第三ＡＮＤゲートと、からなり、
前記第三インバータの入力端を、前記第三ルックアップテーブルの第二入力端とし、出力端は、第三ＡＮＤゲートの第二入力端に電気的に接続され、
前記第三ＡＮＤゲートの第一入力端を、前記第三ルックアップテーブルの第一入力端とし、出力端を、前記第三ルックアップテーブルの出力端とする
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
【請求項16】
請求項１１に記載のＯＬＥＤゲート電極駆動回路の構造において、
前記第四ルックアップテーブルは、第四ＡＮＤゲートからなり、
前記第四ＡＮＤゲートの第一入力端を、前記第四ルックアップテーブルの第一入力端とし、第二入力端を、前記第四ルックアップテーブルの第二入力端とし、出力端を、前記第四ルックアップテーブルの出力端とする
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
前記第四ルックアップテーブルは、第四ＡＮＤゲートからなり、
前記第四ＡＮＤゲートの第一入力端を、前記第四ルックアップテーブルの第一入力端とし、第二入力端を、前記第四ルックアップテーブルの第二入力端とし、出力端を、前記第四ルックアップテーブルの出力端とする
ことを特徴とするＯＬＥＤゲート電極駆動回路の構造。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ディスプレイの技術分野に関し、特にＯＬＥＤゲート電極駆動回路の構造に関する。
【背景技術】
【0002】
有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ、ＯＬＥＤ）ディスプレイは、自ら発光し、駆動電圧が低く、発光効率が高く、反応時間が短く、鮮明度及びコントラストが高く、１８０°に近い視角であり、使用温度の範囲が広く、フレキシブルディスプレイ且つ大画面フルカラーディスプレイを実現できる等の多くのメリットを備え、業界では最も発展の見込みがあるディスプレイとみなされている。
【0003】
ＯＬＥＤディスプレイは、駆動方式によって、単純マトリックス型ＯＬＥＤ（Ｐａｓｓｉｖｅ Ｍａｔｒｉｘ ＯＬＥＤ、ＰＭＯＬＥＤ）と、アクティブマトリックス型ＯＬＥＤ（Ａｃｔｉｖｅ Ｍａｔｒｉｘ ＯＬＥＤ、ＡＭＯＬＥＤ）の二つの大きな種類に分類することができ、即ちダイレクトアドレッシングと、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）マトリックスによるアドレッシングの二種類がある。その内、ＡＭＯＬＥＤディスプレイは、アレイ式で配列された画素を備え、アクティブディスプレイのタイプに属し、発光効率が高く、通常は高解像度のインチの大きなディスプレイ装置に用いられる。
【0004】
従来のＯＬＥＤに用いられる３Ｔ１Ｃ画素駆動回路は、一つの第一薄膜トランジスタと、一つの第二薄膜トランジスタと、一つの第三薄膜トランジスタと、からなる。その内、第一薄膜トランジスタはスイッチ薄膜トランジスタであり、有機発光ダイオードＯＬＥＤへの充電を制御するのに用いられる。第二薄膜トランジスタは駆動薄膜トランジスタである。第三薄膜トランジスタは有機発光ダイオードＯＬＥＤへの放電を制御するのに用いられる。第一薄膜トランジスタ及び第三薄膜トランジスタがオンになる時間を制御することによってサブフレーム（Ｓｕｂｆｒａｍｅ）の充電時間の長さを制御するとともに、人の眼の明るさに対する感知の時間的積分原理も利用することで、デジタル電圧（即ち二つのＧａｍｍａ電圧）を用いて異なるグレースケールの明るさの映像を表示することができる。
【0005】
図１を参照する。図１は従来のＯＬＥＤゲート電極駆動回路の構造フレーム構造図である。前記ＯＬＥＤゲート電極駆動回路の構造フレームは、ＯＬＥＤパネルと、ゲート電極充電駆動回路と、ゲート電極放電駆動回路と、ソース電極駆動回路と、からなる。前記ゲート電極充電駆動回路及びゲート電極放電駆動回路は、ＯＬＥＤパネルの左右両側にそれぞれ配置され、前記ゲート電極充電駆動回路及びゲート電極放電駆動回路は、異なるゲート電極駆動集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、ＩＣ）を用いて実現することができる。前記ＯＬＥＤゲート電極駆動回路の構造のメリットは、既成のゲート電極駆動ＩＣを用いて実現することができる。
【0006】
しかしながら、上記のＯＬＥＤゲート電極駆動回路の構造は、二つのゲート電極駆動ＩＣを用いることが必要であり、ハードウェアのコストが高い。さらに、ＯＬＥＤパネルの周辺回路が多くなることで、パネルのフレームの幅が広くなってしまい、技術要求が高くなり、コストがかさむことになる。
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明は、一つのゲート電極駆動集成回路を用いるだけで、ゲート電極駆動回路の充電及び放電の工程を実現することができ、ハードディスクのコストを節約でき、パネル配線回路を簡略化するとともに、パネルのフレームを狭くすることができるＯＬＥＤゲート電極駆動回路の構造を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記の目的を達成するため、本発明は、ＯＬＥＤパネルと、ゲート電極充放電駆動回路と、論理処理ユニットと、ソース電極駆動回路と、からなるＯＬＥＤゲート電極駆動回路の構造を提供する。
【0009】
前記ゲート電極充放電駆動回路は、ＯＬＥＤパネルの片側に設けられ、前記ゲート電極充放電駆動回路には、複数の出力端が設けられ、各出力端は、一つの信号線によって、前記論理処理ユニットに電気的に接続される。
【0010】
前記論理処理ユニットは前記ＯＬＥＤパネル内に設けられ、前記論理処理ユニットは、信号線によって、ゲート電極充放電駆動回路が伝える走査信号を受信するとともに、前記走査信号を放電走査信号和及び充電走査信号に変換し、ＯＬＥＤ表示パネルに提供する。
【0011】
前記ソース電極駆動回路は、前記ＯＬＥＤパネルと互いに接続されているとともに、前記ＯＬＥＤパネルにデータ信号を提供する。
【0012】
前記ＯＬＥＤ表示パネルは、複数のアレイ式で配列された画素駆動回路からなり、各画素駆動回路はすべて、一つのキャパシタと、三つの薄膜トランジスタと、からなる。
【0013】
前記論理処理ユニットは、第一入力バッファと、グローバルバッファと、第二入力バッファと、第一ルックアップテーブルと、第三入力バッファと、第一Ｄフリップフロップと、第二ルックアップテーブルと、第二Ｄフリップフロップと、第三ルックアップテーブルと、第一出力バッファと、第四ルックアップテーブルと、第二出力バッファと、からなる。
【0014】
前記第一入力バッファについては、前記第一入力バッファの入力端には、クロック信号が入力され、出力端は、グローバルバッファの入力端に電気的に接続される。
【0015】
前記グローバルバッファについては、前記グローバルバッファの出力端は、第一ＤフリップフロップのＣ端及び第二ＤフリップフロップのＣ端に電気的に接続される。
【0016】
前記第二入力バッファについては、前記第二入力バッファの入力端には、リセット信号が入力され、出力端は、第一ルックアップテーブルの入力端に電気的に接続される。
【0017】
前記第一ルックアップテーブルについては、前記第一ルックアップテーブルの出力端は、第一ＤフリップフロップのＣＬＲ端及び第二ＤフリップフロップのＣＬＲ端に電気的に接続される。
【0018】
前記第三入力バッファについては、前記第三入力バッファの入力端には、走査信号が入力され、出力端は、第一ＤフリップフロップのＤ端と、第二ルックアップテーブルの第一入力端と、第三ルックアップテーブルの第一入力端と、第四ルックアップテーブルの第二入力端と、に電気的に接続される。
【0019】
前記第一Ｄフリップフロップについては、前記第一ＤフリップフロップのＣＥ端は、一つの定圧高電位に電気的に接続され、Ｑ端は、第二ルックアップテーブルの第二入力端に電気的に接続される。
【0020】
前記第二ルックアップテーブルについては、前記第二ルックアップテーブルの第三入力端は、第三ルックアップテーブルの第二入力端及び第四ルックアップテーブルの第一入力端に電気的に接続され、出力端は、第二ＤフリップフロップのＤ端に電気的に接続される。
【0021】
前記第二Ｄフリップフロップについては、前記第二ＤフリップフロップのＣＥ端は、一つの定圧高電位に電気的に接続され、Ｑ端は、第二ルックアップテーブルの第三入力端と、第三ルックアップテーブルの第二入力端と、第四ルックアップテーブルの第一入力端と、に電気的に接続される。
【0022】
前記第三ルックアップテーブルについては、前記第三ルックアップテーブルの出力端は、第一出力バッファの入力端に電気的に接続される。
【0023】
前記第一出力バッファについては、前記第一出力バッファの出力端は、第一出力信号を出力させる。
【0024】
前記第四ルックアップテーブルについては、前記第四ルックアップテーブルの出力端は、第二出力バッファの入力端に電気的に接続される。
【0025】
前記第二出力バッファについては、前記第二出力バッファの出力端は、第二出力信号を出力させる。
【0026】
前記第一出力信号及び第二出力信号の周期は、走査信号周期の二倍であり、デューティ比は１／４であり、且つパルスの位置は、対応する走査信号のパルスと同期する。
【0027】
前記第二出力信号及び第一出力信号のパルスの位置は、互いに重ならない。
【0028】
前記第一出力信号及び第二出力信号の内、一つを充電走査信号とし、もう一つを放電走査信号とする。
【0029】
前記第一入力バッファと、第二入力バッファと、第三入力バッファと、グローバルバッファと、第一出力バッファと、第二出力バッファは、すべて、第一トライオードから第六トライオードと、第一ダイオードから第三ダイオードと、第一電気抵抗から第五電気抵抗と、からなる。
【0030】
前記第一トライオードのベース電極は、第一電気抵抗の一端に電気的に接続され、エミッタ電極は、第一ダイオードのカソードに電気的に接続され、コレクタ電極は、第二トライオードのベース電極に電気的に接続される。前記第二トライオードのエミッタ電極は、第三電気抵抗の一端及び第三トライオードのベース電極に電気的に接続され、コレクタ電極は、第二電気抵抗の一端及び第二ダイオードのアノードに電気的に接続される。前記第三トライオードのエミッタ電極は、第三電気抵抗の他端及び第五電気抵抗の一端に電気的に接続され、コレクタ電極は、第二ダイオードのカソード及び第四トライオードのベース電極に電気的に接続される。前記第四トライオードのエミッタ電極は、第五電気抵抗の他端及び第六トライオードのベース電極に電気的に接続され、コレクタ電極は、第四電気抵抗の一端及び第五トライオードのベース電極に電気的に接続される。前記第五トライオードのエミッタ電極は、第三ダイオードのアノードに電気的に接続され、コレクタ電極は、第四電気抵抗の他端に電気的に接続される。前記第六トライオードのエミッタ電極は、第五電気抵抗の一端に電気的に接続され、コレクタ電極は、第三ダイオードのカソードに電気的に接続される。前記第一電気抵抗と、第二電気抵抗と、第四電気抵抗の他端は、電源電圧に電気的に接続される。前記第一ダイオードのアノードは、前記第三電気抵抗の他端に電気的に接続される。
【0031】
前記第一ダイオードのカソード及び前記第一トライオードのエミッタ電極は、入力端であり、前記第三ダイオードのカソード及び第六トライオードのコレクタ電極は、出力端である。
【0032】
前記入力端の入力信号の電位と、前記出力端の出力信号の電位は、同じである。
【0033】
前記第一Ｄフリップフロップ及び第二Ｄフリップフロップは、いずれも、第一ＮＡＮＤゲートから第六ＮＡＮＤゲートからなる。
【0034】
前記第一ＮＡＮＤゲートの第一入力端を、ＤフリップフロップのＣＬＲ端とし、第二入力端は、第三ＮＡＮＤゲートの第一入力端に電気的に接続され、出力端は、第二ＮＡＮＤゲートの第一入力端に電気的に接続される。前記第二ＮＡＮＤゲートの第二入力端及び第三ＮＡＮＤゲートの第二入力端は、電気的に接続され、共にＤフリップフロップのＣ端とし、第三入力端は、第四ＮＡＮＤゲートの第一入力端に電気的に接続され、出力端は、第五ＮＡＮＤゲートの第一入力端に電気的に接続される。前記第三ＮＡＮＤゲートの第三入力端は、第四ＮＡＮＤゲートの出力端に電気的に接続され、出力端は、第六ＮＡＮＤゲートの第二入力端に電気的に接続される。前記第四ＮＡＮＤゲートの第二入力端を、ＤフリップフロップのＤ端とする。前記第五ＮＡＮＤゲートの第二入力端は、第六ＮＡＮＤゲートの出力端に電気的に接続される。前記第六ＮＡＮＤゲートの第一入力端は、第五ＮＡＮＤゲートの出力端に電気的に接続されるとともに、ＤフリップフロップのＱ端とする。
【0035】
前記第二ルックアップテーブルは、第一インバータ及び第二インバータと、第一ＡＮＤゲート及び第二ＡＮＤゲートと、からなる。
【0036】
前記第一インバータの入力端を、第二ルックアップテーブルの第一入力端とし、出力端は、第一ＡＮＤゲートの第一入力端に電気的に接続される。前記第二インバータの入力端を、第二ルックアップテーブルの第三入力端とし、出力端は、第二ＡＮＤゲートの第二入力端に電気的に接続される。前記第一ＡＮＤゲートの第二入力端を、第二ルックアップテーブルの第二入力端とし、出力端は、第二ＡＮＤゲートの第一入力端に電気的に接続される。前記第二ＡＮＤゲート出力端を、第二ルックアップテーブルの出力端とする。
【0037】
前記第三ルックアップテーブルは、第三インバータと、第三ＡＮＤゲートと、からなる。
【0038】
前記第三インバータの入力端を、前記第三ルックアップテーブルの第二入力端とし、出力端は、第三ＡＮＤゲートの第二入力端に電気的に接続される。前記第三ＡＮＤゲートの第一入力端を、前記第三ルックアップテーブルの第一入力端とし、出力端を、前記第三ルックアップテーブルの出力端とする。
【0039】
前記第四ルックアップテーブルは、第四ＡＮＤゲートからなる。
【0040】
前記第四ＡＮＤゲートの第一入力端を、前記第四ルックアップテーブルの第一入力端とし、第二入力端を、前記第四ルックアップテーブルの第二入力端とし、出力端を、前記第四ルックアップテーブルの出力端とする。
【0041】
本発明は、さらに、ＯＬＥＤパネルと、ゲート電極充放電駆動回路と、論理処理ユニットと、ソース電極駆動回路と、からなるＯＬＥＤゲート電極駆動回路の構造を提供する。
【0042】
前記ゲート電極充放電駆動回路は、ＯＬＥＤパネルの片側に設けられ、前記ゲート電極充放電駆動回路には、複数の出力端が設けられ、各出力端は、一つの信号線によって、前記論理処理ユニットに電気的に接続される。
【0043】
前記論理処理ユニットは、前記ＯＬＥＤパネル内に設けられ、前記論理処理ユニットは、信号線によって、ゲート電極充放電駆動回路が送信する走査信号を受信するとともに、前記走査信号を放電走査信及び充電走査信号に変換し、ＯＬＥＤ表示パネルに提供する。
【0044】
前記ソース電極駆動回路は、前記ＯＬＥＤパネルと互いに接続されるとともに、前記ＯＬＥＤパネルにデータ信号を提供する。
【0045】
その内、前記ＯＬＥＤ表示パネルは、アレイ式で配列された複数の画素駆動回路からなり、各画素駆動回路はすべて、一つのキャパシタと、三つの薄膜トランジスタと、からなる。
【0046】
その内、前記論理処理ユニットは、第一入力バッファと、グローバルバッファと、第二入力バッファと、第一ルックアップテーブルと、第三入力バッファと、第一Ｄフリップフロップと、第二ルックアップテーブルと、第二Ｄフリップフロップと、第三ルックアップテーブルと、第一出力バッファと、第四ルックアップテーブルと、第二出力バッファと、からなる。
【0047】
前記第一入力バッファについては、前記第一入力バッファの入力端には、クロック信号が入力され、出力端は、グローバルバッファの入力端に電気的に接続される。
【0048】
前記グローバルバッファについては、前記グローバルバッファの出力端は、第一ＤフリップフロップのＣ端及び第二ＤフリップフロップのＣ端に電気的に接続される。
【0049】
前記第二入力バッファについては、前記第二入力バッファの入力端には、リセット信号が入力され、出力端は、第一ルックアップテーブルの入力端に電気的に接続される。
【0050】
前記第一ルックアップテーブルについては、前記第一ルックアップテーブルの出力端は、第一ＤフリップフロップのＣＬＲ端及び第二ＤフリップフロップのＣＬＲ端に電気的に接続される。
【0051】
前記第三入力バッファについては、前記第三入力バッファの入力端には、走査信号が入力され、出力端は、第一ＤフリップフロップのＤ端と、第二ルックアップテーブルの第一入力端と、第三ルックアップテーブルの第一入力端と、第四ルックアップテーブルの第二入力端と、に電気的に接続される。
【0052】
前記第一Ｄフリップフロップについては、前記第一ＤフリップフロップのＣＥ端は、一つの定圧高電位に電気的に接続され、Ｑ端は、第二ルックアップテーブルの第二入力端に電気的に接続される。
【0053】
前記第二ルックアップテーブルについては、前記第二ルックアップテーブルの第三入力端は、第三ルックアップテーブルの第二入力端及び第四ルックアップテーブルの第一入力端に電気的に接続され、出力端は、第二ＤフリップフロップのＤ端に電気的に接続される。
【0054】
前記第二Ｄフリップフロップについては、前記第二ＤフリップフロップのＣＥ端は、一つの定圧高電位に電気的に接続され、Ｑ端は、第二ルックアップテーブルの第三入力端と、第三ルックアップテーブルの第二入力端と、第四ルックアップテーブルの第一入力端と、に電気的に接続される。
【0055】
前記第三ルックアップテーブルについては、前記第三ルックアップテーブルの出力端は、第一出力バッファの入力端に電気的に接続される。
【0056】
前記第一出力バッファについては、前記第一出力バッファの出力端は、第一出力信号を出力させる。
【0057】
前記第四ルックアップテーブルについては、前記第四ルックアップテーブルの出力端は、第二出力バッファの入力端に電気的に接続される。
【0058】
前記第二出力バッファについては、前記第二出力バッファの出力端は、第二出力信号を出力させる。
【0059】
前記第一出力信号及び第二出力信号の周期は、走査信号周期の二倍であり、デューティ比は１／４であり、且つパルスの位置は、対応する走査信号のパルスと同期する。
【0060】
前記第二出力信号及び第一出力信号のパルスの位置は、互いに重ならない。
【0061】
前記第一出力信号及び第二出力信号の内、一つを充電走査信号とし、もう一つを放電走査信号とする。
【発明の効果】
【0062】
本発明が提供するＯＬＥＤゲート電極駆動回路の構造の有益な効果は、ＯＬＥＤパネルの片側に設けられた一つのゲート電極充放電駆動回路によって、前記ゲート電極充放電駆動回路と電気的に接続された論理処理ユニットと連係し、論理処理ユニットによって、前記走査信号を、放電走査信号及び充電走査信号に変換して、ＯＬＥＤ表示パネルに提供し、一つのゲート電極駆動集成回路（即ちゲート電極充放電駆動回路）を用いるだけで、ゲート電極駆動回路の充電及び放電の工程を実現することができ、従来の技術に比べて、ゲート電極駆動集成回路を一つ少なくし、ハードウェアのコストを節約し、パネルの配線回路を簡略化するとともに、パネルのフレームを狭くすることが可能である。
【0063】
本発明の特徴及び技術内容について更に理解できるように、本発明に関係する以下の詳細な説明及び図面を参照する。しかしながら、図面は参考及び説明に用いるために提供するに過ぎず、決して本発明に制限を加えるものではない。
【図面の簡単な説明】
【0064】
以下では図面を参照しつつ、本発明の具体的な実施方式についての詳細な説明によって、本発明の技術的解決策及びその他の有益な効果について明らかにする。
【0065】
【図1】従来の技術によるＯＬＥＤゲート電極駆動回路の構造である。
【図2】本発明によるＯＬＥＤゲート電極駆動回路の構造である。
【図3】本発明によるＯＬＥＤゲート電極駆動回路の構造内の論理処理ユニットの回路図である。
【発明を実施するための形態】
【0066】
本発明が採用する技術手段及びその効果ついて更に詳しく説明するため、以下では本発明の好ましい実施例及びその図面を参照しつつ詳細な説明を行う。
【0067】
図２を参照する。本発明が提供するＯＬＥＤゲート電極駆動回路の構造は、ＯＬＥＤパネルと、ゲート電極充放電駆動回路と、論理処理ユニットと、ソース電極駆動回路と、からなる。前記ゲート電極充放電駆動回路は、ＯＬＥＤパネルの片側に設けられ、前記ゲート電極充放電駆動回路には、複数の出力端が設けられ、各出力端は一つの信号線によって、前記論理処理ユニットに電気的に接続される。前記論理処理ユニットは、前記ＯＬＥＤパネル内に設けられ、前記論理処理ユニットは、信号線によって、ゲート電極充放電駆動回路から伝送される走査信号を受信するとともに、前記走査信号を放電走査信号及び充電走査信号に変換し、ＯＬＥＤ表示パネルに提供する。前記ソース電極駆動回路は、前記ＯＬＥＤパネルと互いに接続されているとともに、前記ＯＬＥＤパネルにデータ信号を提供する。
【0068】
具体的に言うと、前記ゲート電極充放電駆動回路は、一つのゲート電極駆動ＩＣから構成されており、前記ＯＬＥＤ表示パネルは、複数のアレイ式で配列された画素駆動回路からなり、各画素駆動回路はすべて一つのキャパシタと、三つの薄膜トランジスタと、からなる。さらに詳しく言うと、前記画素駆動回路は、一つの第一薄膜トランジスタと、一つの第二薄膜トランジスタと、一つの第三薄膜トランジスタと、一つのキャパシタからなる。その内、第一薄膜トランジスタは充電薄膜トランジスタであり、有機発光ダイオードＯＬＥＤへの充電を制御するのに用いられ、前記論理処理ユニットを経て変換した後の充電走査信号を、第一薄膜トランジスタに提供すると、前記ＯＬＥＤパネルへの充電を制御することができる。第二薄膜トランジスタは駆動薄膜トランジスタである。第三薄膜トランジスタは放電薄膜トランジスタであり、前記論理処理ユニットを経て変換した後の放電走査信号を、第三薄膜トランジスタに提供すると、前記ＯＬＥＤパネルへの放電を制御することができる。
【0069】
図３を参照する。前記論理処理ユニットは、第一入力バッファＩＢＵＦ１と、前記第一入力バッファＩＢＵＦ１の入力端に入力されるクロック信号ＰＷＭ＿ＣＬＫと、出力端に電気的に接続されたグローバルバッファＢＵＦＧの入力端と、からなる。グローバルバッファＢＵＦＧについては、前記グローバルバッファＢＵＦＧの出力端は、第一ＤフリップフロップＦＤＣＥ１のＣ端及び第二ＤフリップフロップＦＤＣＥ２のＣ端に電気的に接続される。第二入力バッファＩＢＵＦ２については、前記第二入力バッファＩＢＵＦ２の入力端には、リセット信号ＲＳＴ＿ｎが入力され、出力端は、第一ルックアップテーブルＬＵＴ１の入力端に電気的に接続される。第一ルックアップテーブルＬＵＴ１については、前記第一ルックアップテーブルＬＵＴ１の出力端は、第一ＤフリップフロップＦＤＣＥ１のＣＬＲ端及び第二ＤフリップフロップＦＤＣＥ２のＣＬＲ端に電気的に接続される。第三入力バッファＩＢＵＦ３については、前記第三入力バッファＩＢＵＦ３の入力端には、走査信号Ｇａｔｅ＿ｉｎが入力され、出力端は、第一ＤフリップフロップＦＤＣＥ１のＤ端と、第二ルックアップテーブルＬＵＴ２の第一入力端と、第三ルックアップテーブルＬＵＴ３の第一入力端と、第四ルックアップテーブルＬＵＴ４の第二入力端とに電気的に接続される。第一ＤフリップフロップＦＤＣＥ１については、前記第一ＤフリップフロップＦＤＣＥ１のＣＥ端は、一つの定圧高電位に電気的に接続され、Ｑ端は、第二ルックアップテーブルＬＵＴ２の第二入力端に電気的に接続される。第二ルックアップテーブルＬＵＴ２については、前記第二ルックアップテーブルＬＵＴ２の第三入力端は、第三ルックアップテーブルＬＵＴ３の第二入力端及び第四ルックアップテーブルＬＵＴ４の第一入力端に電気的に接続され、出力端は、第二ＤフリップフロップＦＤＣＥ２のＤ端に電気的に接続される。第二ＤフリップフロップＦＤＣＥ２については、前記第二ＤフリップフロップＦＤＣＥ２のＣＥ端は、一つの定圧高電位に電気的に接続され、Ｑ端は、第二ルックアップテーブルのＬＵＴ２の第三入力端と、第三ルックアップテーブルＬＵＴ３の第二入力端と、第四ルックアップテーブルＬＵＴ４の第一入力端とに電気的に接続される。第三ルックアップテーブルＬＵＴ３については、前記第三ルックアップテーブルＬＵＴ３の出力端は、第一出力バッファＯＢＵＦ１の入力端に電気的に接続される。第一出力バッファＯＢＵＦ１については、前記第一出力バッファＯＢＵＦ１の出力端は、第一出力信号Ｇａｔｅ＿ｏｕｔ１を出力させる。第四ルックアップテーブルＬＵＴ４については、前記第四ルックアップテーブルＬＵＴ４の出力端は、第二出力バッファＯＢＵＦ２の入力端に電気的に接続される。第二出力バッファＯＢＵＦ２については、前記第二出力バッファＯＢＵＦ２の出力端は、第二出力信号Ｇａｔｅ＿ｏｕｔ２を出力させる。
【0070】
図４を参照する。さらに詳しく説明すると、図４が示す論理処理ユニットには、クロック信号ＰＷＭ＿ＣＬＫと、リセット信号ＲＳＴ＿ｎと、走査信号Ｇａｔｅ＿ｉｎと、が入力され、前記論理処理ユニットは、設定された順序に基づき対応して、第二出力信号Ｇａｔｅ＿ｏｕｔ２と、第一出力信号Ｇａｔｅ＿ｏｕｔ１を出力させる。上記の論理処理モジュールの変換を経た後出力される第一出力信号Ｇａｔｅ＿ｏｕｔ１及び第二出力信号Ｇａｔｅ＿ｏｕｔ２の周期は、走査信号Ｇａｔｅ＿ｉｎ周期の二倍であり、デューティ比は１／４であり、且つパルスの位置は、対応する走査信号Ｇａｔｅ＿ｉｎのパルスと同期する。前記第二出力信号Ｇａｔｅ＿ｏｕｔ２及び第一出力信号Ｇａｔｅ＿ｏｕｔ１のパルスの位置は互いに重ならない。その内、前記第一出力信号Ｇａｔｅ＿ｏｕｔ１及び第二出力信号Ｇａｔｅ＿ｏｕｔ２の内の一つは充電走査信号であり、もう一つは放電走査信号である。
【0071】
具体的に、図５を図３とともに参照する。図３が示す回路内は、第一入力バッファＩＢＵＦ１と、第二入力バッファＩＢＵＦ２と、第三入力バッファＩＢＵＦ３と、グローバルバッファＢＵＦＧと、第一出力バッファＯＢＵＦ１と、第二出力バッファＯＢＵＦ２と、からなる。その内の各バッファは、すべて図５が示す構造である。図５が示すように、前記バッファは、第一から第六のトライオードＱ１からＱ６と、第一から第三のダイオードＤ１からＤ３と、第一から第五の電気抵抗Ｒ１からＲ５と、からなる。
【0072】
前記第一トライオードＱ１のベース電極は、第一電気抵抗Ｒ１の一端に電気的に接続され、エミッタ電極は、第一ダイオードＤ１のカソードに電気的に接続され、コレクタ電極は、第二トライオードＱ２のベース電極に電気的に接続される。前記第二トライオードＱ２のエミッタ電極は、第三電気抵抗Ｒ３の一端及び第三トライオードＱ３のベース電極に電気的に接続され、コレクタ電極は、第二電気抵抗Ｒ２の一端及び第二ダイオードＤ２のアノードに電気的に接続される。前記第三トライオードＱ３のエミッタ電極は、第三電気抵抗Ｒ３の他端及び第五電気抵抗Ｒ５の一端に電気的に接続され、コレクタ電極は、第二ダイオードＤ２のカソード及び第四トライオードＱ４のベース電極に電気的に接続される。前記第四トライオードＱ４のエミッタ電極は、第五電気抵抗Ｒ５の他端及び第六トライオードＱ６のベース電極に電気的に接続され、コレクタ電極は、第四電気抵抗Ｒ４の一端及び第五トライオードＱ５のベース電極に電気的に接続される。前記第五トライオードＱ５のエミッタ電極は、第三ダイオードＤ３のアノードに電気的に接続され、コレクタ電極は、第四電気抵抗Ｒ４の他端に電気的に接続される。前記第六トライオードＱ６のエミッタ電極は、第五電気抵抗Ｒ５の一端に電気的に接続され、コレクタ電極は、第三ダイオードＤ３のカソードに電気的に接続される。前記第一電気抵抗Ｒ１と、第二電気抵抗Ｒ２と、第四電気抵抗Ｒ４の他端とは、電源電圧ＶＣＣに電気的に接続される。前記第一ダイオードＤ１のアノードは前記第三電気抵抗Ｒ３の他端に電気的に接続される。
【0073】
前記第一ダイオードＤ１のカソード及び前記第一トライオードＱ１のエミッタ電極は、入力端ＩＮＰＵＴであり、前記第三ダイオードＤ３のカソード及び第六トライオードＱ６のコレクタ電極は、出力端ＯＵＴＰＵＴである。
【0074】
前記入力端ＩＮＰＵＴの入力信号の電位と、前記出力端ＯＵＴＰＵＴの出力信号の電位は、同じである。
【0075】
特に、ＮＭＯＳ管を採用して、図５が示すバッファ内の第一トライオードＱ１から第六トライオードＱ６にとって換えることができる。前記バッファは、以下のような特性を備える。入力端ＩＮＰＵＴ的の入力信号が高電位である時、出力端ＯＵＴＰＵＴの出力信号は高電位であり、また入力端ＩＮＰＵＴの入力信号が低電位である時、出力端ＯＵＴＰＵＴの出力信号は低電位である。
【0076】
図３とともに図６を参照する。具体的に言うと、図３が示す回路内に含まれる第一ＤフリップフロップＦＤＣＥ１及び第二ＤフリップフロップＦＤＣＥ２の内部の各Ｄフリップフロップは、いずれも、図６が示す構造であるとともに、第一ＮＡＮＤゲートＮＡＤＮ１から第六ＮＡＮＤゲートＮＡＮＤ６からなる。
【0077】
前記第一ＮＡＮＤゲートＮＡＮＤ１の第一入力端を、ＤフリップフロップのＣＬＲ端とし、第二入力端は、第三ＮＡＮＤゲートＮＡＤＮ３の第一入力端に電気的に接続され、出力端は、第二ＮＡＮＤゲートＮＡＮＤ２の第一入力端に電気的に接続される。前記第二ＮＡＮＤゲートＮＡＮＤ２の第二入力端及び第三ＮＡＮＤゲートＮＡＮＤ３の第二入力端は、電気的に接続され、共にＤフリップフロップのＣ端とし、第三入力端は、第四ＮＡＮＤゲートＮＡＮＤ４の第一入力端に電気的に接続され、出力端は、第五ＮＡＮＤゲートＮＡＮＤ５の第一入力端に電気的に接続される。前記第三ＮＡＮＤゲートＮＡＮＤ３の第三入力端は、第四ＮＡＮＤゲートＮＡＮＤ４の出力端に電気的に接続され、出力端は、第六ＮＡＮＤゲートＮＡＮＤ６の第二入力端に電気的に接続される。前記第四ＮＡＮＤゲートＮＡＮＤ４の第二入力端を、ＤフリップフロップのＤ端とする。前記第五ＮＡＮＤゲートＮＡＮＤ５の第二入力端は、第六ＮＡＮＤゲートＮＡＮＤ６の出力端に電気的に接続される。前記第六ＮＡＮＤゲートＮＡＮＤ６の第一入力端は、第五ＮＡＮＤゲートの出力端に電気的に接続されるとともにＤフリップフロップのＱ端とする。
【0078】
図７を参照する。具体的に言うと、前記第二ルックアップテーブルＬＵＴ２は、第一インバータＦ１及び第二インバータＦ２と、第一ＡＮＤゲートＡＮＤ１及び第二ＡＮＤゲートＡＮＤ２と、からなる。前記第一インバータＦ１の入力端を、第二ルックアップテーブルＬＵＴ２の第一入力端（図７が示すＩ０端）とし、出力端は、第一ＡＮＤゲートＡＮＤ１の第一入力端に電気的に接続される。前記第二インバータＦ２の入力端を、第二ルックアップテーブルＬＵＴ２の第三入力端（図７が示すＩ２端）とし、出力端は、第二ＡＮＤゲートＡＮＤ２の第二入力端に電気的に接続される。前記第一ＡＮＤゲートＡＮＤ１の第二入力端を、第二ルックアップテーブルＬＵＴ２の第二入力端（図７の前記Ｉ１端）とし、出力端は第二ＡＮＤゲートＡＮＤ２の第一入力端に電気的に接続される。前記第二ＡＮＤゲートＡＮＤ２の出力端を、第二ルックアップテーブルＬＵＴ２の出力端とする。この時、前記第二ルックアップテーブルＬＵＴ２の入力信号がＩ０＝０であり、Ｉ１＝１であり、Ｉ２＝０である時だけ、出力信号が１であり、その他の状況において出力信号はすべて０である。
【0079】
図８を参照する。前記第三ルックアップテーブルＬＵＴ３は、第三インバータＦ３と、第三ＡＮＤゲートＡＮＤ３と、からなる。前記第三インバータＦ３の入力端を、前記第三ルックアップテーブルＬＵＴ３の第二入力端（図８が示すＩ１端）とし、出力端は、第三ＡＮＤゲートＡＮＤ３の第二入力端に電気的に接続される。前記第三ＡＮＤゲートＡＮＤ３の第一入力端を、前記第三ルックアップテーブルＬＵＴ３の第一入力端（図８が示すＩ０端）とし、出力端を前記第三ルックアップテーブルＬＵＴ３の出力端とする。この時、前記第三ルックアップテーブルＬＵＴ３の入力信号がＩ０＝１であり、Ｉ１＝０である時だけ、出力信号が１であり、そのほかの状況において出力信号はすべて０である。
【0080】
図９を参照する。前記第四ルックアップテーブルＬＵＴ４は、第四ＡＮＤゲートＡＮＤ４からなる。前記第四ＡＮＤゲートＡＮＤ４の第一入力端を前記第四ルックアップテーブルＬＵＴ４の第一入力端（図９内に示すＩ０端）とし、第二入力端を前記第四ルックアップテーブルＬＵＴ４の第二入力端（図９内に示すＩ１端）とし、出力端を前記第四ルックアップテーブルＬＵＴ４の出力端とする。この時、前記第四ルックアップテーブルＬＵＴ４の入力信号がＩ０＝１であり、Ｉ１＝１である時だけ、出力信号が１であり、その他の状況における出力信号はすべて０である。
【0081】
前述したことをまとめると、本発明が提供するＯＬＥＤゲート電極駆動回路の構造は、ＯＬＥＤパネルの片側に設けられた一つのゲート電極充放電駆動回路によって、前記ゲート電極充放電駆動回路に電気的に接続された論理処理ユニットと連動し、論理処理ユニットによって前記走査信号を放電走査信号及び充電走査信号に変換してＯＬＥＤ表示パネルに提供する。一つのゲート電極駆動集成回路（即ちゲート電極充放電駆動回路）を用いるだけでゲート電極駆動回路の充電及び放電の工程を達成することができ、従来の技術に比べて、ゲート電極駆動集成回路を一つ少なくし、ハードウェアのコストを節約し、パネル配線回路を簡略化するとともに、パネルのフレームをさらに狭くすることが可能である。
【0082】
本分野の一般的な技術者は、前述した本発明の技術的解決策及び技術構想に基づき、その他各種対応した変更及び変形をすることができるが、これらの変更及び変形もすべて本発明の権利請求の保護範囲に属するものとする。
【符号の説明】
【0083】
ＩＢＵＦ１ 第一入力バッファＩＢＵＦ２ 第二入力バッファ
ＩＢＵＦ３ 第三入力バッファ
ＢＵＦＧ グローバルバッファ
ＰＷＭ＿ＣＬＫ クロック信号
ＲＳＴ＿ｎ リセット信号
Ｇａｔｅ＿ｉｎ 走査信号
ＦＤＣＥ１ 第一Ｄフリップフロップ
ＦＤＣＥ２ 第二Ｄフリップフロップ
ＬＵＴ１ 第一ルックアップテーブル
ＬＵＴ２ 第二ルックアップテーブル
ＬＵＴ３ 第三ルックアップテーブル
ＬＵＴ４ 第四ルックアップテーブル
Ｇａｔｅ＿ｏｕｔ１ 第一出力信号
Ｇａｔｅ＿ｏｕｔ２ 第二出力信号
ＯＢＵＦ１ 第一出力バッファ
ＯＢＵＦ２ 第二出力バッファ
Ｑ１ 第一トライオード
Ｑ２ 第二トライオード
Ｑ３ 第三トライオード
Ｑ４ 第四トライオード
Ｑ５ 第五トライオード
Ｑ６ 第六トライオード
Ｄ１ 第一ダイオード
Ｄ２ 第二ダイオード
Ｄ３ 第三ダイオード
Ｒ１ 第一電気抵抗
Ｒ２ 第二電気抵抗
Ｒ３ 第三電気抵抗
Ｒ４ 第四電気抵抗
Ｒ５ 第五電気抵抗
ＶＣＣ 電源電圧
ＩＮＰＵＴ 入力端
ＯＵＴＰＵＴ 出力端
ＮＡＤＮ１ 第一ＮＡＮＤゲート
ＮＡＤＮ２ 第二ＮＡＮＤゲート
ＮＡＮＤ３ 第三ＮＡＮＤゲート
ＮＡＤＮ４ 第四ＮＡＮＤゲート
ＮＡＮＤ５ 第五ＮＡＮＤゲート
ＮＡＮＤ６ 第六ＮＡＮＤゲート
Ｆ１ 第一インバータ
Ｆ２ 第二インバータ
Ｆ３ 第三インバータ
ＡＮＤ１ 第一ＡＮＤゲート
ＡＮＤ２ 第二ＡＮＤゲート
ＡＮＤ３ 第三ＡＮＤゲート
ＡＮＤ４ 第四ＡＮＤゲート