特許 6594725 半導体不揮発性メモリ素子およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6594725

(24)【登録日】2019年10月4日

(45)【発行日】2019年10月23日

(54)【発明の名称】半導体不揮発性メモリ素子およびその製造方法

(51)【国際特許分類】

   H01L 27/11521 20170101AFI20191010BHJP

   H01L 27/11558 20170101ALI20191010BHJP

   H01L 21/336 20060101ALI20191010BHJP

   H01L 29/788 20060101ALI20191010BHJP

   H01L 29/792 20060101ALI20191010BHJP

   H01L 27/10 20060101ALI20191010BHJP

【ＦＩ】

   H01L27/11521

   H01L27/11558

   H01L29/78 371

   H01L27/10 461

【請求項の数】22

【全頁数】35

(21)【出願番号】特願2015-194571(P2015-194571)

(22)【出願日】2015年9月30日

(65)【公開番号】特開2016-146463(P2016-146463A)

(43)【公開日】2016年8月12日

【審査請求日】2018年8月7日

(31)【優先権主張番号】特願2015-19469(P2015-19469)

(32)【優先日】2015年2月3日

(33)【優先権主張国】JP

(31)【優先権主張番号】特願2015-20600(P2015-20600)

(32)【優先日】2015年2月4日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】原田 博文

(72)【発明者】

【氏名】加藤 伸二郎

【審査官】 小山 満

(56)【参考文献】

【文献】 特開平１１−１６３１７４（ＪＰ，Ａ）

【文献】 特開平１０−２０９３０６（ＪＰ，Ａ）

【文献】 特開平０６−１５１７８２（ＪＰ，Ａ）

【文献】 特開２００８−２７０３６４（ＪＰ，Ａ）

【文献】 米国特許第０６０３０８６９（ＵＳ，Ａ）

【文献】 欧州特許出願公開第００９０５７９０（ＥＰ，Ａ２）

【文献】 特開２００１−２６７４３５（ＪＰ，Ａ）

【文献】 特開平１１−１７６９５８（ＪＰ，Ａ）

【文献】 特開２００２−３６８１０７（ＪＰ，Ａ）

【文献】 特開平１１−３１７４６５（ＪＰ，Ａ）

【文献】 特開２００２−１９８４４６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／１０

Ｈ０１Ｌ ２７／１１５１７−２７／１１５６

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板内に形成された第１導電型のウェル領域と、
前記ウェル領域内に離間して形成された第２導電型の高濃度不純物を有する高濃度ソース領域及び第１の高濃度ドレイン領域と、
前記高濃度ソース領域及び前記第１の高濃度ドレイン領域の間であって、前記高濃度ソース領域に隣接した前記半導体基板上に形成された第１のゲート絶縁膜と、
前記高濃度ソース領域及び前記第１の高濃度ドレイン領域の間であって、前記第１の高濃度ドレイン領域に隣接した前記半導体基板上に形成された第２のゲート絶縁膜と、
前記高濃度ソース領域から離間し、前記第２のゲート絶縁膜の下の領域を含み、前記第１の高濃度ドレイン領域に重なる領域に形成された第２導電型の第２の高濃度ドレイン領域と
前記高濃度ソース領域から離間し、前記第１のゲート絶縁膜の下及び前記第２のゲート絶縁膜の下の領域を含み、前記第１の高濃度ドレイン領域及び前記第２の高濃度ドレイン領域に重なる領域に形成された第２導電型の第１の低濃度ドレイン領域と
前記第１のゲート絶縁膜の下であって、前記高濃度ソース領域と前記第１の低濃度ドレイン領域の間に形成された第２導電型のチャネル不純物領域と
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜上に形成された、高濃度不純物を含む多結晶シリコンからなるフローティングゲート電極と、
前記フローティングゲート電極上に形成された第３のゲート絶縁膜と、
前記第３のゲート絶縁膜上に形成された、高濃度不純物を含む多結晶シリコンからなるコントロールゲート電極と、
を有し、
前記第２のゲート絶縁膜は前記第１のゲート絶縁膜より厚く一様な膜厚を有し、
前記ウェル領域は、前記高濃度ソース領域、前記第１の高濃度ドレイン領域、前記第２の高濃度ドレイン領域、前記第１の低濃度ドレイン領域、前記チャネル不純物領域を含んでおり、これらの領域より深い位置まで形成されていることを特徴とする半導体不揮発性メモリ素子。

【請求項2】

前記第１の高濃度ドレイン領域及び前記第２の高濃度ドレイン領域及び前記第１の低濃度ドレイン領域の一部を含む領域に、前記第１の低濃度ドレイン領域よりも深い位置まで形成された第２の低濃度ドレイン領域を有することを特徴とする請求項１記載の半導体不揮発性メモリ素子。

【請求項3】

前記第１のゲート絶縁膜と前記第２のゲート絶縁膜の間であって、前記第１の低濃度ドレイン領域の一部を含む領域の上に、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜より厚い膜厚を有する絶縁膜を、さらに有することを特徴とする請求項２記載の半導体不揮発性メモリ素子。

【請求項4】

前記第２の低濃度ドレイン領域は、前記第２の高濃度ドレイン領域及び前記第１の低濃度ドレイン領域を含む領域に配置され、
前記ウェル領域は、前記高濃度ソース領域、前記チャネル不純物領域を含み、前記第２の低濃度ドレイン領域よりも高い不純物濃度を有することを特徴とする請求項３記載の半導体不揮発性メモリ素子。

【請求項5】

前記第２の低濃度ドレイン領域の不純物が、２×１０¹⁶ｃｍ³以上２×１０¹⁷ｃｍ³以下のＡｓあるいはＰであることを特徴とする請求項２乃至４のいずれか１項に記載の半導体不揮発性メモリ素子。

【請求項6】

半導体基板と、
前記半導体基板内に形成された第１導電型のウェル領域と、
前記ウェル領域内に離間して形成された第２導電型の高濃度不純物を有する高濃度ソース領域及び第１の高濃度ドレイン領域と、
前記高濃度ソース領域及び前記第１の高濃度ドレイン領域の間であって、前記高濃度ソース領域に隣接した前記半導体基板上に形成された第１のゲート絶縁膜と、
前記高濃度ソース領域及び前記第１の高濃度ドレイン領域の間であって、前記第１の高濃度ドレイン領域に隣接した前記半導体基板上に形成された第２のゲート絶縁膜と、
前記高濃度ソース領域から離間し、前記第２のゲート絶縁膜の下の領域を含み、前記第１の高濃度ドレイン領域に重なる領域に形成された第２導電型の第２の高濃度ドレイン領域と
前記高濃度ソース領域から離間し、前記第１のゲート絶縁膜の下及び前記第２のゲート絶縁膜の下の領域を含み、前記第１の高濃度ドレイン領域及び前記第２の高濃度ドレイン領域に重なる領域に形成された第２導電型の第１の低濃度ドレイン領域と
前記第１のゲート絶縁膜の下であって、前記高濃度ソース領域と前記第１の低濃度ドレイン領域の間に形成された第２導電型のチャネル不純物領域と
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜上に形成された、高濃度不純物を含む多結晶シリコンからなるフローティングゲート電極と、
前記チャネル不純物領域と離間した位置の前記ウェル領域内に形成された、第２導電型の高濃度不純物を有する拡散領域からなるコントロールゲート電極と、
前記コントロールゲート電極である拡散領域の上まで延伸した前記フローティングゲート電極と前記コントロールゲート電極である拡散領域との間に形成された第３のゲート絶縁膜と、を有し、
前記第２のゲート絶縁膜は前記第１のゲート絶縁膜よりも厚く一様な膜厚を有し、
前記ウェル領域は、前記高濃度ソース領域、前記第１の高濃度ドレイン領域、前記第２の高濃度ドレイン領域、前記第１の低濃度ドレイン領域、前記チャネル不純物領域を含んでおり、これらの領域より深い位置まで形成されていることを特徴とする半導体不揮発性メモリ素子。

【請求項7】

前記第１の高濃度ドレイン領域の不純物が１×１０²⁰ｃｍ³以上の濃度のＡｓもしくはＰであり、
前記第２の高濃度ドレイン領域の不純物が、５×１０¹⁸ｃｍ³以上のＡｓもしくはＰであり、
前記第１の低濃度ドレイン領域の不純物が、１×１０¹⁷ｃｍ³以上１×１０¹⁸ｃｍ³以下のＡｓやＰであり、
前記ウェル領域の不純物が７×１０¹⁵ｃｍ³から７×１０¹⁶ｃｍ³の濃度のホウ素であることを特徴とする請求項１乃至６のいずれか１項に記載の半導体不揮発性メモリ素子。

【請求項8】

前記第１のゲート絶縁膜が１００から２００Åの厚さを有することを特徴とする請求項１乃至７のいずれか１項に記載の半導体不揮発性メモリ素子。

【請求項9】

前記第１のゲート絶縁膜がＳｉＯＮであり、前記第２のゲート絶縁膜がＳｉＯ₂であることを特徴とする請求項１乃至８のいずれか１項に記載の半導体不揮発性メモリ素子。

【請求項10】

前記第１のゲート絶縁膜がＳｉＮであり、前記第２のゲート絶縁膜がＳｉＯ₂であることを特徴とする請求項１乃至９のいずれか１項に記載の半導体不揮発性メモリ素子。

【請求項11】

半導体基板にＰ型不純物からなるＰ型ウェル領域を形成するＰ型ウェル領域形成工程と、
前記Ｐ型ウェル領域の周囲にＬＯＣＯＳ酸化膜を形成する素子分離絶縁膜形成工程と、
ドレイン形成予定領域に、Ｎ型不純物からなるＮ型高濃度領域を形成するＮ型高濃度領域形成工程と、
前記Ｎ型高濃度領域よりもＮ型不純物濃度は低く、深く拡散された、第１のＮ型低濃度不純物領域を形成するＮ型低濃度領域形成工程と、
前記Ｐ型ウェル領域内のチャネル形成予定領域に、Ｎ型不純物領域を形成するチャネル領域形成工程と、
前記ドレイン形成予定領域に、前記Ｎ型高濃度領域と重なるように一様な膜厚の第２のゲート絶縁膜を形成し、前記チャネル形成予定領域に、前記第２のゲート絶縁膜より薄い第１のゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜の上に、不純物を含む多結晶シリコン層からなるフローティングゲート電極を形成し、前記フローティングゲート電極上に第３のゲート絶縁膜を形成し、前記第３のゲート絶縁膜上に、不純物を含む多結晶シリコン層からなるコントロールゲート電極を形成するゲート電極形成工程と、
ソース形成予定領域と前記ドレイン形成予定領域に、Ｎ型不純物領域を形成するソース／ドレイン形成工程と、
を有する半導体不揮発性メモリ素子の製造方法。

【請求項12】

前記Ｐ型ウェル領域形成工程は、前記ドレイン形成予定領域に前記第１のＮ型低濃度不純物領域よりも深く拡散された第２のＮ型低濃度領域を形成する工程を含むことを特徴とする請求項１１記載の半導体不揮発性メモリ素子の製造方法。

【請求項13】

半導体基板にＰ型不純物からなるＰ型ウェル領域を形成するＰ型ウェル領域形成工程と、
前記Ｐ型ウェル領域内に第１のＮ型低濃度不純物領域および前記第１のＮ型低濃度不純物領域よりも不純物濃度が低く、深く拡散された第２のＮ型低濃度不純物領域を形成するＮ型低濃度領域形成工程と、
前記Ｐ型ウェル領域の周囲および前記第１のＮ型低濃度不純物領域上にＬＯＣＯＳ酸化膜を形成する素子分離絶縁膜形成工程と、
ドレイン形成予定領域に、Ｎ型不純物からなるＮ型高濃度領域を形成するＮ型高濃度領域形成工程と、
前記Ｐ型ウェル領域内のチャネル形成予定領域に、Ｎ型不純物領域を形成するチャネル領域形成工程と、
前記Ｎ型高濃度領域上の一部に、前記第１のＮ型低濃度不純物領域上に形成されたＬＯＣＯＳ酸化膜と接して、第２のゲート絶縁膜を形成し、前記チャネル形成予定領域に、前記第２のゲート絶縁膜より薄い第１のゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜の上に、不純物を含む多結晶シリコン層からなるフローティングゲート電極を形成し、前記フローティングゲート電極上に第３のゲート絶縁膜を形成し、前記第３のゲート絶縁膜上に、不純物を含む多結晶シリコン層からなるコントロールゲート電極を形成するゲート電極形成工程と、
ソース形成予定領域と前記ドレイン形成予定領域に、Ｎ型不純物領域を形成するソース／ドレイン形成工程と、
を有する半導体不揮発性メモリ素子の製造方法。

【請求項14】

半導体基板にＰ型低濃度不純物領域と第２のＮ型低濃度不純物領域を一部が重なるように形成する第１の低濃度領域形成工程と、
前記第２のＮ型低濃度不純物領域内に第１のＮ型低濃度不純物領域を形成する第２の低濃度領域形成工程と、
前記Ｐ型低濃度不純物領域と前記第２のＮ型低濃度不純物領域の周囲および前記第１のＮ型低濃度不純物領域上にＬＯＣＯＳ酸化膜を形成する素子分離絶縁膜形成工程と、
ドレイン形成予定領域に、Ｎ型不純物からなるＮ型高濃度領域を形成するＮ型高濃度領域形成工程と、
前記Ｐ型低濃度不純物領域内のチャネル形成予定領域に、Ｎ型不純物領域を形成するチャネル領域形成工程と、
前記Ｎ型高濃度領域上の一部に、前記第１のＮ型低濃度不純物領域上に形成されたＬＯＣＯＳ酸化膜と接して、第２のゲート絶縁膜を形成し、前記チャネル形成予定領域に、前記第２のゲート絶縁膜より薄い第１のゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜の上に、不純物を含む多結晶シリコン層からなるフローティングゲート電極を形成し、前記フローティングゲート電極上に第３のゲート絶縁膜を形成し、前記第３のゲート絶縁膜上に、不純物を含む多結晶シリコン層からなるコントロールゲート電極を形成するゲート電極形成工程と、
ソース形成予定領域と前記ドレイン形成予定領域に、Ｎ型不純物領域を形成するソース／ドレイン形成工程と、
を有する半導体不揮発性メモリ素子の製造方法。

【請求項15】

前記ゲート絶縁膜形成工程は、前記第１のゲート絶縁膜と前記第２のゲート絶縁膜を同時に形成する工程を含む請求項１１から１４のいずれか１項記載の半導体不揮発性メモリ素子の製造方法。

【請求項16】

前記ゲート絶縁膜形成工程は、１００から４００Åの厚さの多結晶シリコン層を形成し、前記チャネル形成予定領域上の前記多結晶シリコン層のみ除去し、除去されずに残った前記多結晶シリコン層を完全にシリコン酸化膜に変換することで前記第２のゲート絶縁膜を形成する工程を含む請求項１１から１４のいずれか１項記載の半導体不揮発性メモリ素子の製造方法。

【請求項17】

前記ゲート絶縁膜形成工程は、
前記半導体不揮発性メモリ素子形成予定領域内に、１０から１００Åの厚さのシリコン酸化膜を熱酸化法で形成し、前記シリコン酸化膜上に１００から２００Åのシリコン窒化膜を堆積することで前記第１のゲート絶縁膜を形成し、
前記チャネル形成予定領域以外の領域上の前記シリコン窒化膜のみ除去し、シリコン酸化膜を熱酸化法で形成することでドレイン形成予定領域に前記第２のゲート絶縁膜を形成する工程を含む請求項１１から１４のいずれか１項記載の半導体不揮発性メモリ素子の製造方法。

【請求項18】

前記ゲート絶縁膜形成工程は、１００から１０００Åの厚さのシリコン酸化膜からなるゲート絶縁膜を熱酸化法で形成し、前記チャネル形成予定領域上の前記ゲート絶縁膜のみ除去することで前記第２のゲート絶縁膜を形成し、
次に、３０から１００Åの厚さのシリコン酸化膜を熱酸化法で形成し、前記３０から１００Åの厚さのシリコン酸化膜の下に１Åから２０Åのシリコン窒化膜を、アンモニア雰囲気中において１０００℃以上で熱処理する熱窒化法で形成することで前記第１のゲート絶縁膜を形成する工程を含む請求項１１から１４のいずれか１項記載の半導体不揮発性メモリ素子の製造方法。

【請求項19】

半導体基板にＰ型不純物からなるＰ型ウェル領域を形成するＰ型ウェル領域形成工程と、
前記Ｐ型ウェル領域の周囲にＬＯＣＯＳ酸化膜を形成する素子分離絶縁膜形成工程と、
ドレイン形成予定領域に、Ｎ型不純物からなるＮ型高濃度領域を形成するＮ型高濃度領域形成工程と、
前記Ｎ型高濃度領域よりもＮ型不純物濃度は低く、深く拡散された、第１のＮ型低濃度不純物領域を形成するＮ型低濃度領域形成工程と、
前記Ｐ型ウェル領域内のチャネル形成予定領域に、Ｎ型不純物領域を形成するチャネル領域形成工程と、
前記ドレイン形成予定領域に、前記Ｎ型高濃度領域と重なるように一様な膜厚の第２のゲート絶縁膜を形成し、前記チャネル形成予定領域に、前記第２のゲート絶縁膜より薄い第１のゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜の上に、不純物を含む多結晶シリコン層からなるフローティングゲート電極を形成するゲート電極形成工程と、
ソース形成予定領域と前記ドレイン形成予定領域に、Ｎ型不純物領域を形成するソース／ドレイン形成工程と、
を有する半導体不揮発性メモリ素子の製造方法。

【請求項20】

前記Ｐ型ウェル領域形成工程は、前記ドレイン形成予定領域に前記第１のＮ型低濃度不純物領域よりも深く拡散された第２のＮ型低濃度領域を形成する工程を含むことを特徴とする請求項１９記載の半導体不揮発性メモリ素子の製造方法。

【請求項21】

半導体基板にＰ型不純物からなるＰ型ウェル領域を形成するＰ型ウェル領域形成工程と、
前記Ｐ型ウェル領域内に第１のＮ型低濃度不純物領域および前記第１のＮ型低濃度不純物領域よりも不純物濃度が低く、深く拡散された第２のＮ型低濃度不純物領域を形成するＮ型低濃度領域形成工程と、
前記Ｐ型ウェル領域の周囲および前記第１のＮ型低濃度不純物領域上にＬＯＣＯＳ酸化膜を形成する素子分離絶縁膜形成工程と、
ドレイン形成予定領域に、Ｎ型不純物からなるＮ型高濃度領域を形成するＮ型高濃度領域形成工程と、
前記Ｐ型ウェル領域内のチャネル形成予定領域に、Ｎ型不純物領域を形成するチャネル領域形成工程と、
前記Ｎ型高濃度領域上の一部に、前記第１のＮ型低濃度不純物領域上に形成されたＬＯＣＯＳ酸化膜と接して、第２のゲート絶縁膜を形成し、前記チャネル形成予定領域に、前記第２のゲート絶縁膜より薄い第１のゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜の上に、不純物を含む多結晶シリコン層からなるフローティングゲート電極を形成するゲート電極形成工程と、
ソース形成予定領域と前記ドレイン形成予定領域に、Ｎ型不純物領域を形成するソース／ドレイン形成工程と、
を有する半導体不揮発性メモリ素子の製造方法。

【請求項22】

半導体基板にＰ型低濃度不純物領域と第２のＮ型低濃度不純物領域を一部が重なるように形成する第１の低濃度領域形成工程と、
前記第２のＮ型低濃度不純物領域内に第１のＮ型低濃度不純物領域を形成する第２の低濃度領域形成工程と、
前記Ｐ型低濃度不純物領域と前記第２のＮ型低濃度不純物領域の周囲および前記第１のＮ型低濃度不純物領域上にＬＯＣＯＳ酸化膜を形成する素子分離絶縁膜形成工程と、
ドレイン形成予定領域に、Ｎ型不純物からなるＮ型高濃度領域を形成するＮ型高濃度領域形成工程と、
前記Ｐ型低濃度不純物領域内のチャネル形成予定領域に、Ｎ型不純物領域を形成するチャネル領域形成工程と、
前記Ｎ型高濃度領域上の一部に、前記第１のＮ型低濃度不純物領域上に形成されたＬＯＣＯＳ酸化膜と接して、第２のゲート絶縁膜を形成し、前記チャネル形成予定領域に、前記第２のゲート絶縁膜より薄い第１のゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜の上に、不純物を含む多結晶シリコン層からなるフローティングゲート電極を形成するゲート電極形成工程と、
ソース形成予定領域と前記ドレイン形成予定領域に、Ｎ型不純物領域を形成するソース／ドレイン形成工程と、
を有する半導体不揮発性メモリ素子の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、閾値電圧を外部からの電気信号印加により可変できる半導体不揮発性メモリ素子およびその製造方法に関する。

【背景技術】

【0002】

電子機器に用いられる電子回路は電池などの電源により駆動されるが、この電源の電圧が変動すると電子回路の誤動作や様々な異常現象を引き起こす可能性があるので、電圧を調整し一定電圧を出力したり、電源の変動をモニタリングしたりするようなパワーマネジメントＩＣを電子回路と電源との間に設置し、安定動作を図るのが一般的である。特に近年低電圧化が進むマイコンやＣＰＵなどの半導体集積回路においては、パワーマネジメントＩＣに対し、出力される一定電圧の定電圧性やモニタリングする電圧値などへの高精度化の要求が厳しくなってきている。

【0003】

電源から一定電圧を電気回路に出力するパワーマネジメントＩＣとして、例えば図３に示す降圧型シリーズレギュレータが挙げられる。
この半導体集積回路においては、グランド端子１０５と電源端子１０６の間に印加される電源電圧をＰＭＯＳ出力素子１０４及び、抵抗素子１０２からなる分圧回路１０３で分圧している。抵抗素子１０２で分圧した電圧をエラーアンプ１０１の一入力端子に入力し、基準電圧回路１００から生成される一定の基準電圧値と比較してその大小に応じてエラーアンプ１０１によりＰＭＯＳ出力素子１０４の入力電圧を制御し、ＰＭＯＳ出力素子１０４のソース／ドレイン抵抗を変化させている。結果として出力端子１０７には、基準電圧回路１００の基準電圧値と、分圧回路１０３の抵抗分圧比に応じた電源電圧依存性のない一定の出力電圧を出力する機能をもつ。この出力電圧は以下の式（１）により計算される。

【0004】

出力電圧＝基準電圧値×分圧回路抵抗分圧比 （１）
この出力電圧の調整には抵抗素子１０２の抵抗値を後に述べる方法で変化させることで分圧回路１０３の分圧比を変化させ、式（１）に基づいて所望の出力電圧値に設定する。そのため、ターゲットとする出力電圧毎に半導体集積回路の分圧回路に加工・修正が必要となる。

【0005】

また図４のような、電源電圧が一定電圧になったときに信号を出力する機能をもつ電圧検出器もパワーマネジメントＩＣの１つである。
この半導体集積回路においては、電源端子１０６から入力される電源電圧を抵抗素子１０２からなる分圧回路１０３で分圧した電圧に変換し、基準電圧回路１００の基準電圧値とコンパレータ１０８によって比較し、その大小によって出力端子１０７から電圧信号を出力するというものである。このような機構により電源電圧を監視し、ある一定の電圧以上もしくは以下になった場合にしかるべき処理を行うために信号を出力するような機能の電圧検出器を実現している。

【0006】

この図４の例でも抵抗素子１０２を変化させることで分圧回路１０３の分圧比を変化させ、（１）式に基づき所望の電圧検出値を設定する。そのため、ターゲットとする出力電圧毎に半導体集積回路の分圧回路に加工・修正が必要となる。

【0007】

半導体集積回路の分圧回路に用いられる抵抗素子には、単結晶シリコン半導体基板に半導体基板と逆導電型の不純物を注入した拡散抵抗や、不純物を注入した多結晶シリコンからなる抵抗などが用いられる。分圧回路の設計においては、抵抗体を複数使用する場合、その長さ・幅・抵抗率は全て同一に設定する。そうする事で形状を決定するエッチング加工プロセス時の形状ばらつきや、不純物注入ばらつきをそれぞれの抵抗素子が等しく受ける事になり、抵抗素子の絶対値はばらついたとしても、抵抗素子同士の抵抗比率を一定に保つ事が出来るためである。

【0008】

図５はこの一定形状・一定抵抗率に基づく一定の抵抗値をもつ抵抗素子を分圧回路内で使用する場合を示している。図５の２０１から２０４の抵抗群のように、単位抵抗素子２００を直列接続や並列接続することで様々な抵抗値を実現している。この単位抵抗素子２００は先に述べたように、同一形状・同一抵抗率の抵抗素子なので、この抵抗比率の高い単位抵抗素子からなる抵抗群の抵抗比も高精度に保つことができる。

【0009】

また２０１から２０４の抵抗群に対しては並列に、例えば多結晶シリコンからなるヒューズ３０１から３０４を設置し、外部からレーザー照射によって切断できるようにしている。そしてこのレーザー照射によるヒューズのカット・未カットに応じ、１０９端子Ａから１１０端子Ｂの間の抵抗値を必要に応じ変えることができるようにしている。そして１１０端子Ｂから１１１端子Ｃの間に形成している固定抵抗との分圧比を１１０端子Ｂから出力している。

【0010】

以上のように高精度な抵抗比をもつ分圧回路において、多結晶シリコンヒューズをレーザーカットすることにより所望の分圧比を高精度に得ることができ、同一の半導体集積回路を用いながら様々なターゲットの出力電圧をもつ製品を生み出すことが可能となっている。

【0011】

一般的な出力電圧の調整方法は図２のようになる。
まず、最初に半導体加工工場で仕上がった製品の出力電圧をそのまま測定する（図２（１））。次にその出力電圧に応じてあらかじめ用意された計算式もしくはデータベースに基づき、分圧回路に設置されている多結晶シリコンヒューズをレーザーで加工し出力電圧のトリミングを行う（図２（２））。最後に加工した製品の出力電圧を再度測定し、所望の仕様規格に入っているかどうかを確認する（図２（３））。ここで仕様規格に入っていない製品は出荷しにこととする。これ以外にも、出力電圧をモニタリングしながら抵抗体を徐々に加工していき、所望の出力電圧に達すると加工をやめるオンライントリミング法もある。図２の方法はオンライントリミング法に対比してオフライントリミング法と呼ぶ。

【0012】

次に図３、４で同様に使用する基準電圧回路について図６（１）、（２）を基に説明する。
基準電圧回路は従来最も基本的な回路では、デプレッション型ＮＭＯＳトランジスタ４０２とエンハンス型ＮＭＯＳトランジスタ４０１から構成される。図６（１）に示すように、それぞれのトランジスタは、半導体基板１内のＰ型ウェル領域５上に形成し、ゲート電極６、ゲート絶縁膜９、Ｎ型ソース／ドレイン領域１２とからなり、それぞれの違いは、ゲート絶縁膜９下に形成する閾値電圧を決定するための不純物領域において、デプレッション型ＮＭＯＳトランジスタ４０２においてはＮ型チャネル不純物領域１０が、エンハンス型ＮＭＯＳトランジスタ４０１においてはＰ型チャネル不純物領域１１が形成されているという部分である。そしてそれぞれトランジスタ動作を制御するためのドレイン端子２、ソース端子３、Ｐ型ウェル領域の電位を固定するためのボディ端子４を有している。

【0013】

このようなデプレッション型ＮＭＯＳトランジスタ４０２とエンハンス型ＮＭＯＳトランジスタ４０１を図６（２）のように、電源端子４０３とグラウンド端子４０４間に直列に接続し、電流源であるデプレッション型ＮＭＯＳトランジスタ４０２から一定電流を出力し、負荷素子となるエンハンス型ＮＭＯＳトランジスタ４０１のドレイン端子２に入力することで、エンハンス型ＮＭＯＳトランジスタ４０１のドレイン端子に発生する電圧を一定電圧として基準電圧出力端子４０５に出力する。（例えば、特許文献１参照）
このときの基準電圧回路から出力される一定電圧は、デプレッション型ＮＭＯＳトランジスタの閾値電圧及びトランスコンダクタンスをＶｔｄ、Ｋｔｄ、エンハンス型ＮＭＯＳトランジスタの閾値電圧及びトランスコンダクタンスをＶｔｅ，Ｋｔｅとすると下式（２）のようになる。

【0014】

基準電圧回路定電圧＝√（Ｋｔｄ／Ｋｔｅ）×｜Ｖｔｄ｜ ＋ Ｖｔｅ （２）
すなわち、式（１）の出力電圧に生ずるばらつきは、基準電圧回路から出力される定電圧を決定する各パラメータがばらつくことに起因している。そして、分圧回路の抵抗分圧比の調整によりこのばらつきを吸収している。

【先行技術文献】

【特許文献】

【0015】

【特許文献1】特開２００８−１９８７７５号公報

【発明の概要】

【発明が解決しようとする課題】

【0016】

半導体集積回路装置の回路特性ばらつきを低減するために、レーザー加工によるトリミング方法に頼らない出力電圧の調整を可能とする高精度に閾値電圧を調整する事が可能な半導体不揮発性メモリ素子およびその製造方法を提供する。

【課題を解決するための手段】

【0017】

本発明は上記課題を解決するために、以下のようにした。
すなわち、半導体基板と、半導体基板内に形成した第１導電型のウェル領域と、離間して形成した第２導電型の第１の高濃度不純物を有する高濃度ソース領域及び第１の高濃度ドレイン領域と、高濃度ソース領域及び第１の高濃度ドレイン領域の間であって、第１の高濃度ソース領域に隣接した半導体基板上に形成する第１のゲート絶縁膜と、高濃度ソース領域及び第１の高濃度ドレイン領域の間であって、第１の高濃度ドレイン領域に隣接した半導体基板上に形成する第２のゲート絶縁膜と、高濃度ソース領域から離間し、第２のゲート絶縁膜の下の領域を含み、第１の高濃度ドレイン領域に重なる領域に形成する第２導電型の第２の高濃度ドレイン領域と、高濃度ソース領域から離間し、第１のゲート絶縁膜の下及び第２のゲート絶縁膜の下の領域を含み、第１の高濃度ドレイン領域及び第２の高濃度ドレイン領域に重なる領域に形成する第２導電型の第１の低濃度ドレイン領域と第１のゲート絶縁膜の下であって、ソース領域と第１の低濃度ドレイン領域の間に形成する第２導電型のチャネル不純物領域と、第１のゲート絶縁膜及び第２のゲート絶縁膜上に形成し高濃度不純物を含む多結晶シリコンからなるフローティングゲート電極と、フローティングゲート電極上に形成する第３のゲート絶縁膜と、第３のゲート絶縁膜上に形成し高濃度不純物を含む多結晶シリコンからなるコントロールゲート電極と、第１導電型のウェル領域は、高濃度ソース領域、第１の高濃度ドレイン領域、第２の高濃度ドレイン領域、第１の低濃度ドレイン領域、チャネル不純物領域を含む領域であってこれらの領域より深い位置まで形成している半導体不揮発性メモリ素子とした。

【0018】

また、本発明は上記課題を解決するために、以下のようにした。
すなわち、半導体基板にＰ型不純物からなるＰ型ウェル領域を形成するＰ型ウェル領域形成工程と、
前記Ｐ型ウェル領域の周囲にＬＯＣＯＳ酸化膜を形成する素子分離絶縁膜形成工程と、
ドレイン形成予定領域に、Ｎ型不純物からなるＮ型高濃度領域を形成するＮ型高濃度領域形成工程と、
前記Ｎ型高濃度領域よりもＮ型不純物濃度は低く、深く拡散された、第１のＮ型低濃度不純物領域を形成するＮ型低濃度領域形成工程と、
前記Ｐ型ウェル領域内のチャネル形成予定領域に、Ｎ型不純物領域を形成するチャネル領域形成工程と、
前記ドレイン形成予定領域に、前記Ｎ型高濃度領域と重なるように第２のゲート絶縁膜を形成し、前記チャネル形成予定領域に、前記第２のゲート絶縁膜より薄い第１のゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜の上に、不純物を含む多結晶シリコン層を形成し、前記多結晶シリコン上に第３のゲート絶縁膜を形成し、前記第３のゲート絶縁膜上に、不純物を含む多結晶シリコン層を形成するゲート電極形成工程と、
ソース形成予定領域と前記ドレイン形成予定領域に、Ｎ型不純物領域を形成するソース／ドレイン形成工程と、
を有する半導体不揮発性メモリ素子の製造方法とした。

【発明の効果】

【0019】

本発明によれば、閾値電圧が外部電気信号により調整可能な半導体不揮発性メモリ素子を提供することができ、半導体集積回路装置の出力電圧の調整を高精度に、しかも容易に行うことができる、

【図面の簡単な説明】

【0020】

【図1】本発明の半導体修正回路装置の出力電圧調整方法を示す工程フロー図である。

【図2】従来の半導体修正回路装置の出力電圧調整方法を示す工程フロー図である。

【図3】従来の半導体集積回路装置による降圧型シリーズレギュレータの構成概要である。

【図4】従来の半導体集積回路装置による電圧検出器の構成概要である。

【図5】従来の抵抗素子を組み合わせた分圧回路の一例である。

【図6】（１）従来の基準電圧回路を構成する模式断面図である。（２）従来の基準電圧回路の一例である。

【図7】（１）本発明の基準電圧回路を構成する模式断面図である。（２）本発明の基準電圧回路の一例である。

【図8】本発明の半導体集積回路装置による降圧型シリーズレギュレータの構成概要である。

【図9】本発明の半導体集積回路装置による電圧検出器の構成概要である。

【図10】本発明の半導体不揮発性メモリ素子の第１の実施例の模式断面図である。

【図11】本発明の半導体不揮発性メモリ素子の第２の実施例の模式断面図である。

【図12】本発明の半導体不揮発性メモリ素子の第３の実施例の模式断面図である。

【図13】本発明の半導体不揮発性メモリ素子の第４の実施例の模式断面図である。

【図14】本発明の半導体不揮発性メモリ素子の第５の実施例の模式断面図である。

【図15】本発明の半導体不揮発性メモリ素子の第６の実施例の模式断面図である。

【図16】本発明の半導体不揮発性メモリ素子の第７の実施例の模式断面図である。

【図17】本発明の半導体不揮発性メモリ素子の第８の実施例の模式断面図である。

【図18】本発明のドレイン端子から見たゲート絶縁膜容量の等価回路図である。

【図19】降圧型シリーズレギュレータに本発明を採用した場合の電気的特性を説明した図である。

【図20】本発明の半導体不揮発性メモリ素子の第１の実施例の製造工程を示す工程フロー図である。

【図21】図２０に続く、本発明の半導体不揮発性メモリ素子の第１の実施例の製造工程を示す工程フロー図である。

【図22】本発明の半導体不揮発性メモリ素子の第２の実施例の製造工程を示す工程フロー図である。

【図23】本発明の半導体不揮発性メモリ素子の第３の実施例の製造工程を示す工程フロー図である。

【図24】図２３に続く、本発明の半導体不揮発性メモリ素子の第３の実施例の製造工程を示す工程フロー図である。

【図25】本発明の半導体不揮発性メモリ素子の第４の実施例の製造工程を示す工程フロー図である。

【図26】本発明の半導体不揮発性メモリ素子の、第１及び第２のゲート絶縁膜の製造工程を示す第２の工程フロー図である。

【図27】本発明の半導体不揮発性メモリ素子の、第１及び第２のゲート絶縁膜の製造工程を示す第３の工程フロー図である。

【図28】本発明の半導体不揮発性メモリ素子の、第１及び第２のゲート絶縁膜の製造工程を示す第４の工程フロー図である。

【図29】本発明の半導体不揮発性メモリ素子の、第１及び第２のゲート絶縁膜の製造工程を示す第５の工程フロー図である。

【発明を実施するための形態】

【0021】

以下にこの発明の実施の形態を図面に基づいて説明する。
まず、図８、図９により、上記図３、図４に示した従来の半導体集積回路に本発明を適用した実施例を示す。図８、図９に示すように、基準電圧回路１００に外部から印加電圧・電流を入力できる調整入力端子１１２を加えた。この基準電圧回路内の特定素子を半導体不揮発性メモリ素子に置き換え、この半導体不揮発性メモリ素子は、調整入力端子１１２への外部からの入力電圧・電流に従い、閾値電圧を変化させることができる。

【0022】

そこで、次に出力電圧を調整する方法を、図１を用いて説明する。
まず半導体加工工場で仕上がった製品の出力電圧をそのまま測定する（図１（１）の工程）。

【0023】

次に基準電圧回路内の半導体不揮発性メモリ素子へ調整入力端子を介して電圧・電流を印加し、半導体不揮発性メモリ素子の閾値電圧を変化させる（図１（２）の工程）。図８、図９のような構成の半導体集積回路では、基準電圧回路から出力する基準電圧値が変化すれば（１）式に従い出力電圧も比例して変化するので、調整入力端子への電圧・電流印加量と出力電圧量は比例する。

【0024】

その後出力電圧を測定し、その出力電圧が製品に求められる公差仕様規格外であれば図１（２）の工程に戻り、半導体不揮発性メモリ素子への電圧・電流印加を再開する。この際、初期の出力電圧値をあらかじめ仕様規格外になるよう基準電圧回路の基準電圧値を設定し、半導体不揮発性メモリ素子へ徐々に電圧・電流を＋あるいは−の一方向へ印加することで仕様規格に近づける方法が調整しやすく好ましい。

【0025】

図１（２）の工程、図１（３）の工程を繰り返し、出力電圧値が仕様規格内に入った時点で、一連の処理を終える（図１（４）の工程）。この図１（２）の工程と（３）の工程は実際には断続的ではなく電気的に連続処理で行えるので、プログラムソフトを作成し自動制御を行えば、仕様規格外の製品を仕様規格内に合わせ込むのは非常に短時間に終えることができる。

【0026】

このような方法を取ることで、従来のような図２（１）の工程から（３）の工程のようなやり直しの効かない３ステップの工程を、一度の電気的処理で終えることができ、出力電圧の調整方法が簡素化し、大幅な工期短縮を実現することが出来る。さらに、出力電圧を確認しながらのオンライントリミング調整なので、仕様規格外の不良発生を抑制し、歩留まりの向上が期待できる。

【0027】

また従来のレーザーを用いた抵抗加工によるオンライントリミングのような高熱の影響（抵抗の温度係数、再結晶化）を排除することが出来るので、出力電圧誤差やその再調整を懸念する必要がなく、安定的な出力電圧を維持できる。

【0028】

また、この調整方法は製品形態（ウェハー、パッケージ）を問わない電気的な処理なので、仮に製品形態が変わってその影響により特性変動があったとしても、端子を通じて電気的に再調整が可能である。例えば、ウェハー状態で調整した出力電圧が、パッケージ実装後に熱履歴や樹脂応力などの影響で変化し仕様規格外に外れた場合に、パッケージ状態で再度調整し仕様規格内に合わせこむことが可能である。または最終形態のときのみ出力電圧調整を行い、ウェハー状態での調査を省く事で、さらなるテスト頻度の短縮及び工程短縮を行うことも可能である。
また、上記のようなテスト頻度の緩和と共に、レーザートリミング工程も必要としないので、測定装置やレーザー装置などの装置投資抑制効果も高い。

【0029】

さらに、図８、９の中の抵抗素子１０２を含む分圧回路１０３はあえて高精度化する必要はなく、精度が悪くてもそれを含めた形で本発明の方法で出力電圧値を合わせこむことができるので、従来例のような、均一化した複数の抵抗素子の用意や、そのパターンレイアウトの工夫も必要がなく、ヒューズ素子も不要となるので、チップサイズの縮小やレイアウト負荷の減少が見込めるという利点がある。

【0030】

次に本発明を実現する基準電圧回路について図７（１）、（２）を元に説明する。図７（２）に示すように基準電圧回路は、入力調整端子４０６とグラウンド端子４０４間に直列にデプレッション型ＮＭＯＳトランジスタ４０２とエンハンス型ＮＭＯＳトランジスタ４０１を接続し、電流源であるデプレッション型ＮＭＯＳトランジスタ４０２から一定電流を出力し、負荷素子となるエンハンス型ＮＭＯＳトランジスタ４０１のドレイン端子に発生する電圧を一定電圧として基準電圧出力端子４０５に出力する。

【0031】

ただここでは図７（１）に示すように、本発明で使用するデプレッション型ＮＭＯＳトランジスタ４０２については多結晶シリコンゲート電極を積層し、上層を電圧制御するコントロールゲート電極８、下層は電荷を注入・蓄積するフローティングゲート電極７という構造をとっている。

【0032】

図７（２）のこの回路構成例で入力端子４０６の電圧を上昇させると、基準電圧出力端子４０５とグラウンド端子４０４の間の電圧は常に一定値に固定されるので、その電圧上昇分は入力調整端子４０６と基準電圧出力端子４０５の間で負担される。そのため入力端子４０６の印加電圧上昇に伴いデプレッション型ＮＭＯＳトランジスタ４０２のドレイン／ソース間電圧が上昇し、後に述べる方法で電荷をもつキャリア、ここではゲート絶縁膜を介してホールを、電位の低いフローティングゲート電極７に注入し、フローティングゲート電極を正側に帯電させることができる。これはコントロールゲート電極側から見ると、このデプレッション型ＮＭＯＳトランジスタの閾値電圧が下がることと同等である。その影響でデプレッション型ＮＭＯＳトランジスタの電流が上昇し、それに合わせて基準電圧出力端子４０５の電位も上昇する。

【0033】

基準電圧回路の基準電圧値が上昇すると、（１）式に従い、図８の降圧型シリーズレギュレータの出力電圧が上昇する。すなわち、基準電圧回路入力端子の電圧をコントロールすることにより、降圧型シリーズレギュレータ回路の出力電圧を任意に変更することができる。なお、この例では調整入力端子１１２は図６の入力調整端子４０６に対応している。

【0034】

この場合、半導体不揮発性メモリ素子の閾値電圧は入力調整端子を介した電圧調整によって、マイナス方向に変化するので、（２）式に従い元々マイナス値であるＶｔｄがさらにマイナス側に変化し、その絶対値である｜Ｖｔｄ｜の値は大きくなり、基準電圧回路から出力する基準電圧は高くなる方向に変化する。そしてそれに応じて降圧型シリーズレギュレータ回路の出力電圧も高くなる方向に変化させることになるので、入力調整端子による調整前に、本発明の降圧型シリーズレギュレータの出力電圧を要求仕様より低い値になるよう設計しておけば、この入力調整端子による出力電圧調整により、広い範囲の出力電圧要求仕様に対応することができる。
また、この方法で所定のターゲット電圧値への合わせこみが、レーザートリミング工程を介すことなく、電気的制御のみで高精度に行うことができる。

【0035】

図１９を基にその具体例を説明する。図１９（１）、（２）で示すグラフにおいて、横軸の値が図７のような基準電圧回路の入力調整端子４０６に入力する電圧、縦軸の値がその基準電圧回路を含む図８のような降圧型シリーズレギュレータの出力端子１０７から出力される電圧であり、図１９（１）は入力調整端子による調整前の出力電圧特性であり、図１９（２）は調整後の出力電圧特性である。

【0036】

まず入力調整前においては、図１９（１）に示すように、基準電圧回路入力電圧を増加させていくと、基準電圧回路が正常に動作する電圧（ａ）点までは、入力電圧の増加に応じて出力電圧が上昇し、出力電圧が（１）式で計算される電圧まで達するとその出力電圧は入力電圧（ｂ）点までは一定値に安定化する。ここまでは従来の降圧型シリーズレギュレータと全く変わらない電気的特性である。

【0037】

その後、入力電圧が半導体不揮発性メモリ素子のフローティングゲート電極にキャリアが注入されるに足る充分に高い入力電圧（ｂ）まで達すると、半導体不揮発性メモリ素子へのキャリアの注入が始まり、同時にその半導体不揮発性メモリ素子の閾値電圧が変化する。そのためキャリアの注入量に従い、出力電圧が再び上昇を始める。そして所望の出力電圧（ｃ）点に達した時点で、それ以上の入力電圧印加を止めると、半導体不揮発性メモリ素子へのキャリア注入が停止し、そのキャリアはフローティングゲート電極へ保存される。そして以上の行為を行ったあとの電気特性は図１９（２）のようになる。

【0038】

すなわち、半導体不揮発性メモリ素子へ注入したキャリアの量に応じて、半導体不揮発性メモリ素子の閾値電圧が変化するので、（２）式に従い｜Ｖｔｄ｜が高くなり、基準電圧回路定電圧及び（１）式に基づく安定化した出力電圧も（ｃ）の高い値に推移している。この出力電圧も、入力調整端子に（ｂ）点以上の電圧を印加すると再び半導体不揮発性メモリ素子へのキャリア注入が始まり、出力電圧はまた上昇を始める。

【0039】

ここで注意すべき点は、第１に図１９（１）のような出力電圧の調整を可能とするために、入力電圧が（ｃ）に達しても半導体不揮発性メモリ素子が破壊しないよう、充分高いドレイン破壊電圧となるよう素子設計をすることである。

【0040】

また、第２に出力電圧を所望の値に調整した後、実際に製品として使用する際の入力電圧最大値を（ｂ）点よりも充分低い電圧にし、製品使用中に出力電圧が再キャリア注入により変化しないようにすることである。つまり本発明を使用する半導体集積回路装置の動作電圧は必ず（ｂ）点以下の製品仕様とすることが必要である。そのため、個々の製品仕様に合わせた特性の半導体不揮発性メモリ素子を予め用意しておく。

【0041】

同じように図４の電圧検出回路における基準電圧回路も同様回路で実現することにより、各々の半導体集積回路装置の出力電圧を、基準電圧回路に付属した入力調整端子の電圧コントロールで同様に制御・設定することが可能である。

【0042】

また基準電圧回路においては、電流源となる素子と、負荷となる素子の、上記のような組み合わせを基本動作とするものであれば、どのような構成の回路であっても本発明を応用し適用することが可能であることはいうまでもない。

【0043】

またここで述べている半導体不揮発性メモリ素子とは、ホットキャリア注入によるフローティングゲート電極への電荷の注入、ゲート絶縁膜を介したＦＮトンネル電流によるキャリアの注入、絶縁膜中に存在する準位にキャリアをトラップさせる方法でなど、キャリアの注入による閾値電圧のシフトが実現できる素子全般を指している。

【0044】

次に本発明に用いる半導体不揮発性メモリ素子の詳細について説明する。
本発明の第１の実施例を示す半導体不揮発性メモリ素子の断面図を図１０に示す。図１０に示された素子は半導体基板１上に形成した７×１０^１５／ｃｍ^３から７×１０^１６／ｃｍ^３程度の不純物濃度のホウ素を含んだＰ型ウェル領域５内に形成する。そして素子分離として使う数１０００Åから２ｕｍまでの厚さのＬＯＣＯＳ酸化膜１３で囲まれる領域にＮ型ソース／ドレイン電極とＮ型チャネル不純物領域とゲート絶縁膜及びゲート電極でデプレッション型ＮＭＯＳトランジスタを構成している。

【0045】

特徴的なのは、ゲート電極を多結晶シリコンからなるフローティングゲート電極７とコントロールゲート電極８の積層構造にしており、コントロールゲート電極は図示しないが金属配線などによりこのデプレッション型ＮＭＯＳトランジスタのソース端子と接続し、フローティングゲート電極は、第１のゲート絶縁膜９と第２のゲート絶縁膜１４、及び第３のゲート絶縁膜１５に囲まれ、電気的な接続を持たない状態になっていることである。

【0046】

このフローティングゲート電極７には、電子やホールなどのキャリアをドレイン端子より第２のゲート絶縁膜１４を介して注入する。フローティングゲート電極７にプラスもしくはマイナスのキャリアが注入されると、通常のＭＯＳＦＥＴにおけるゲート電極／チャネル領域間に存在する固定電荷と同様、その注入量に応じてこのデプレッション型ＮＭＯＳトランジスタの閾値電圧が変化する。

【0047】

そしてその注入したキャリアは通常動作時の熱や電気的ストレスでは逃げないような構造条件の下に保持されることで、このデプレッション型ＮＭＯＳトランジスタの閾値電圧を所望の値に調整し維持することができる。

【0048】

このフローティングゲート電極７にキャリアが注入されてない状態においての閾値電圧はＮ型チャネル不純物領域１０の不純物量に従い、マイナスのある値になるように設定し、ゲート／ソース間電圧が０Ｖでもドレイン／ソース間に電圧が印加されれば電流が流れるノーマリーオンの状態になるようにしておく。

【0049】

Ｎ型ソース／ドレイン領域は１２は、１×１０^２０／ｃｍ^３以上のＡｓやＰのＮ型不純物を注入し低抵抗にすることでソース・ドレイン端子として機能するが、ドレイン端子側は、さらにチャネル不純物領域１０との間に、５×１０^１８／ｃｍ^３以上のＡｓやＰのＮ型不純物を含むＮ型高濃度不純物領域１７と、１×１０^１７／ｃｍ^３以上１×１０^１８／ｃｍ^３以下のＡｓやＰのＮ型不純物からなる第１のＮ型低濃度領域１８とを有している。

【0050】

この第１のＮ型低濃度領域１８は、ドレイン電圧印加時のドレイン側空乏層伸張による電解緩和とそれによる高耐圧化の役割を担い、Ｎ型高濃度不純物領域１７はフローティングゲート電極７にキャリアを注入するときの下部電極として利用する。

【0051】

また、Ｎ型高濃度不純物領域１７の不純物濃度を５×１０^１８／ｃｍ^３にする第１の理由は、フローティングゲート電極へキャリアとしてホールを注入する際、プラスの電圧を印加するＮ型高濃度領域表面が空乏化し、フローティングゲート電極／Ｎ型高濃度領域間の電界が緩和されて注入効率が低下してしまう事を防ぐためである。

【0052】

第２の理由は、同じくフローティングゲート電極へキャリアとしてホールを注入するためにＮ型高濃度不純物領域に高電圧を印加した際に、Ｎ型低濃度領域１８からドレイン側に広がってくるドレイン／ウェル間空乏層の伸張を防ぎ、キャリアの注入効率低下を防ぐことである。

【0053】

ところで、Ｎ型高濃度不純物領域１７とフローティングゲート電極７とは重なり部分１６を有しており、その重なり部分に存在する第２のゲート絶縁膜１４は、Ｎ型チャネル不純物領域１０上のゲート絶縁膜９とは異なる厚さを有している。一般的にゲート絶縁膜は、そのＭＯＳＦＥＴを含む半導体集積回路の動作電圧に応じて長期信頼性の観点から所定の厚さに設定する。ただ本半導体不揮発性メモリ素子における第２のゲート絶縁膜１４はここからフローティングゲート電極にキャリアを注入するのに適した条件で決め、なおかつ動作電圧範囲内において電荷が逃げる事を避けるため、上記の動作電圧における長期信頼性で決まる膜厚以上の厚さを採用する。
そのため、本実施例では、第２のゲート絶縁膜１４は、Ｎ型チャネル不純物領域１０上のゲート絶縁膜９よりも厚さが厚くなっている。

【0054】

また本発明の半導体不揮発性メモリ素子の別の特徴は、半導体不揮発性メモリ素子やそれを含む半導体集積回路装置の特性のアナログ的な調整に特化しており、従来のある一部の素子を置き換えることためのものである。そのため、情報蓄積のためにメモリアレイを構成する事は想定しておらず、メモリアレイ構成時に必要となるアドレスを特定するためのセレクトゲートなどの構造は必要としない。

【0055】

次に本発明の電気的動作の詳細を説明する。
例えば、フローティングゲート電極７の電位は、マイナスの電荷をもつ電子を注入するとマイナス電位に変化する。その場合、このマイナスの電荷に呼応してチャネル領域にプラスの電荷が誘起され、あるいはＮ型チャネル不純物領域１０の電子が減少し、このＮチャネル型ＭＯＳＦＥＴの閾値電圧はプラス側に変化する。

【0056】

一方、フローティング電極７にプラスの電荷をもつホールを注入すると、フローティングゲート電極の電位はプラス側にシフトし、Ｎ型チャネル不純物領域１０の電子濃度がより濃くなるような状態に変化し、結果としてこのＮチャネル型ＭＯＳＦＥＴの閾値電圧はマイナス側に変化する。

【0057】

本発明の構成はＮ型チャネル不純物１０の存在により、キャリアが注入されてない状態で閾値電圧がマイナスの値を取るデプレッション型ＮＭＯＳトランジスタであるので、フローティングゲート電極７にドレイン端子にプラス電位を印加し、Ｎ型高濃度不純物領域１７側からキャリアとしてホールを注入することで、マイナスの閾値電圧をよりマイナスの方向に変化させ、高精度にその閾値電圧を制御する。

【0058】

一般的な半導体不揮発性メモリ素子は、例えば閾値電圧を０Ｖ以上もしくは０Ｖ以下とするような２値で制御し、その素子を複数組み合わせることで、必要な情報をデジタル的に保持するために用いられる。本発明は、１つの素子のみを用い、フローティング内のキャリアの量でアナログ的に情報を決定し、保持し続ける事が従来の利用方法と異なっている。

【0059】

本発明ではこのような閾値電圧変更機能と、不揮発性の特徴を生かし、顧客への出荷前に本半導体不揮発性メモリ素子に予めキャリアを注入して半導体不揮発性メモリ素子の閾値電圧を調整してその半導体不揮発性メモリ素子を含む半導体集積回路装置の回路特性を所望の値に調整するが、以後、以後顧客での使用動作中にキャリアの出し入れをすることはなく、繰り返し書き換えのための高度な信頼性は第２のゲート絶縁膜には必要としない。

【0060】

本発明においてこのフローティングゲート電極へのキャリアの注入は以下のように行う。まず、キャリアを注入してない状態では、閾値電圧はマイナス値だが本来の狙い値よりも高い（プラス側）値となるようＮ型チャネル不純物領域１０の不純物量を設定しておく。

【0061】

次に、半導体製造工程後の半導体集積回路装置のテスト段階において、ソース電位とコントロールゲート電極電位を共通の低電位とし、ドレイン電位をプラス側高電位に変化させる。この状態でフローティングゲート電位は、第１のゲート絶縁膜９、第２のゲート絶縁膜１４、第３のゲート絶縁膜１５の膜厚と、コントロールゲート電極、フローティングゲート電極サイズで決まる容量比によって、ドレイン電位とソース電位及びコントロールゲート電極電位の中間の値となるが、上記サイズ及び膜厚を調整することで、ソース電位及びコントロールゲート電極電位に近い低い値になるよう設定し、第２のゲート絶縁膜１４にそのドレイン／ソース間電圧のほとんどが印加されるように設計しておく。

【0062】

本デプレッション型ＮＭＯＳトランジスタ、はコントロールゲート電極８の電位が０Ｖでも、閾値電圧がマイナス値なのでドレイン電位の上昇に従い、ドレイン電流が流れることになるが、電流特性が非飽和特性領域から飽和特性領域に切り替わった後、ドレイン電位に依存しない一定の飽和電流値に安定化する。そしてＮ型チャネル不純物領域１０内ドレイン側に発生する空乏層端の電位が、ゲート／ソース間電圧と閾値電圧で決まる低い一定値（ピンチオフ電圧）に固定されるので、ドレイン／ソース間電圧とピンチオフ電圧の差分の電圧が第１のＮ型低濃度不純物領域内に発生する空乏層にかかることになる。この空乏層は、充分に高濃度であるＮ型高濃度不純物領域１７内に及ばないので、Ｎ型高濃度不純物領域１７の電位は印加しているドレイン端子２に印加しているドレイン電位がそのまま印加されることになり、Ｎ型高濃度不純物領域１７とコントロールゲート電極８間の電位差を制御することが容易である。

【0063】

この時、第１のＮ型低濃度不純物領域１８の濃度及び平面方向長さを任意に設定することで、Ｎ型低濃度不純物領域内に発生する空乏層の広がり量を制御することができ、アバランシェ破壊による印加ドレイン電圧の上限を高めることができる。それによりＮ型高濃度不純物領域１７に印加する電位を高い値に設定することができるので、第２のゲート絶縁膜を厚く設定してもキャリア注入するための電位を確保することができる。

【0064】

例えば、第１のＮ型低濃度領域１８の不純物濃度を１×１０^１７／ｃｍ^３から１×１０^１８／ｃｍ^３までの間とし、チャネル領域からＮ型高濃度不純物領域１７までの平面方向の長さを１．５ｕｍ以上と設定することで、ドレイン耐圧を２０Ｖ以上とすることができ、２０Ｖ以上のキャリア注入電圧を確保することが可能となる。

【0065】

ここで、例えば第２のゲート絶縁膜１４の膜厚を４００Åとした場合、約２０Ｖ程度以上の印加電圧でトンネル現象を発生させることができるので、上記ドレイン構造でドレイン電圧を２０Ｖ以上にすることにより、Ｎ型高濃度不純物領域１７とフローティングゲート電極７との重なり部分１６においてトンネリング現象に基づくプラス電荷のホール注入を実現する。一方、Ｎ型チャネル不純物領域１０は先に述べたピンチオフ電圧以下となっているので、そのピンチオフ電圧に応じた絶縁膜厚さえ確保していれば、Ｎ型チャネル不純物領域１０とフローティングゲート電極７との間の第１のゲート絶縁膜９においてトンネリング現象がおきることはない。

【0066】

上記のテスト段階において印加するドレイン電圧は、この本半導体不揮発性メモリ素子を含む半導体集積回路装置の動作電圧より充分高い電圧で行うのが好ましいのは先に述べた通りである。これにより、半導体集積回路装置の動作電圧以内の電源電圧の変動中にフローティングゲート電極へキャリアが注入されてしまう事を防止し、半導体不揮発性メモリ素子の閾値電圧の変動とそれによる半導体集積回路装置の回路特性の変化を抑制することができる。例えば、上記の例であれば半導体集積回路装置の動作電圧は１０Ｖ以下であることが望ましい。このように動作電圧とキャリア注入電圧の間に充分な電位差（上記の例では２０Ｖ−１０Ｖ＝１０Ｖ）を施すために、第２のゲート絶縁膜２の厚さ及び第１のＮ型低濃度不純物領域条件を設定する事が必要である。

【0067】

フローティングゲート電極に蓄積すべきキャリアの量は、図１９で示したように、ドレイン電圧を徐々に大きくしていく方法で決定することができるが、フローティングゲート電極７に蓄積するホール電荷量はドレイン電圧値とその印加時間の積でも制御できる。先に述べたようにホール電荷の蓄積量に応じて本デプレッション型ＮＭＯＳトランジスタの閾値電圧がさらにマイナス側にシフトするので、所望の閾値電圧に達するまで高い一定のドレイン電圧を印加し、出力電圧をモニタリングしながらその印加時間で高精度にＮチャネル型ＭＯＳＦＥＴの閾値電圧を調整することも可能である。

【0068】

図１１は本発明の第２の実施例を示す半導体不揮発性メモリ素子の断面図である。図１１では図１０の構造に加え、２×１０^１６／ｃｍ^３から２×１０^１７／ｃｍ^３程度の不純物濃度のＡｓやＰからなる第２のＮ型低濃度不純物領域１９を第１のＮ型低濃度不純物領域１８の下に付加している。図１０の場合はＮ型低濃度不純物領域１８の条件にもよるが、ドレイン耐圧を３０Ｖ程度まで高耐圧する事は容易である。ただ第１のＮ型低濃度不純物領域１８とその下のＰ型ウェル領域５の空乏層において、第１のＮ型低濃度不純物領域側への空乏層の伸びが制約され、３０Ｖ以上の高耐圧化が難しい。そのため、図１１のように第２のＮ型不純物領域１９を付加し、その拡散深さに相当する空乏層の伸びを確保することにより３０Ｖ以上のドレイン耐圧を獲得することができる。このことはより高い動作電圧の半導体集積回路装置への対応や、動作電圧とトンネリング電圧のより大きなマージン確保に有効である。

【0069】

図１２は本発明の第３の実施例を示す半導体不揮発性メモリ素子の断面図である。図１２においては、フローティングゲート電極７と第１のＮ型低濃度不純物領域１８の間に第１のゲート絶縁膜９や第２のゲート絶縁膜１４よりも厚い酸化膜を形成している。このような構成を取る事により、ドレイン電圧を上昇させたときに発生する低電位のフローティングゲート電極７と第１のＮ型低濃度不純物領域１８との間の高電界化を緩和することができ、ドレイン耐圧を６０Ｖ程度まで高耐圧化することができる。

【0070】

この厚い酸化膜１３は必要な電界の緩和の程度によって任意の厚さを設定してよく、３０Ｖを越えるドレイン電圧に耐える場合は１０００Å以上の厚さが好ましい。また素子分離領域のＬＯＣＯＳ酸化膜と同時に形成することにより、工程の増加を免れることができる。

【0071】

図１３は本発明の第４の実施例を示す半導体不揮発性メモリ素子の断面図である。図１３においては、図１２における第２のＮ型低濃度不純物領域１９をソース端子３側方向に、Ｎ型チャネル不純物領域１０に重なる程度まで延伸している。それに加え、ソース端子を囲むように、第２のＮ型低濃度不純物領域１９よりも不純物濃度が高いＰ型低濃度不純物領域２０を形成している。

【0072】

このＰ型低濃度不純物領域２０は第１のゲート絶縁膜近傍の厚い酸化膜１３を越えない領域で、ＢもしくはＢＦ２を２×１０^１６／ｃｍ^３から２×１０^１７／ｃｍ^３程度の不純物濃度で、第２のＮ型低濃度不純物領域１９の濃度よりも高い濃度で形成する。このように第２のＮ型低濃度不純物領域１９よりもＰ型低濃度不純物領域２０を高濃度にする構成により、ドレイン電圧を高めた場合に発生するチャネル側及びドレイン側の空乏層を、よりドレイン側に延伸させることができ、６０Ｖ以上のドレイン耐圧を得る必要がある場合に有効となる。

【0073】

これまでの第１から第４までの実施例においては、図１０から１３のように、フローティングゲート電極とコントロールゲート電極を、多結晶シリコン層を利用して積層する構造としていたが、２層の多結晶シリコン層を用いるこのような方法はゲート電極面積の増大を抑制し低コスト化が容易であるものの、工程が増加し加工も困難になる。その困難性は例えば、フローティングゲート電極とコントロール電極及びその間の第３の酸化膜を一括加工するときのドライエッチング条件の選定や、マスクとなるレジストのエッチング耐性、段差部に生じる多結晶シリコンストリンガー、高アスペクトゲート電極構造による平坦性の悪化などに伴う様々な弊害などである。

【0074】

図１４から１７は、このような困難性を克服するために多結晶シリコン層を１層のみ用いて半導体不揮発性メモリ素子を実現する方法であり、図１０から１３の構造のそれぞれに対応した構造としている。
まず図１４は、図１０の多結晶シリコンの２層ゲート電極構造を１層にした第５の実施例である。

【0075】

図１４（２）及び（３）は平面図１４（１）のＡ−Ａ’及びＢ−Ｂ’の部分に対応した断面図であり、図１０の２層の積層多結晶シリコン構造をフローティングゲート電極７の１層からなる構造にしたものである。図１４（２）に見られるようにフローティングゲート電極７上には、コントロール電極及び第３のゲート絶縁膜を形成していない。その替わりこのフローティングゲート電極７は図１４（１）のようにチャネル領域外に延伸し、半導体基板内の不純物拡散領域を使用したコントロールゲート電極８と重なるように配置される。半導体基板内の不純物拡散領域を使用したコントロールゲート電極８は電位取り出し部分６を有している。コントロールゲート電極８は例えばＮ型高濃度不純物領域１７の不純物と構造・工程とを兼用してもよく、取り出し部分６はソース／ドレイン領域のＮ型高濃度不純物と兼用してもよい。

【0076】

また、図１０で用いていたようなフローティングゲート電極とコントロール電極間の第３のゲート絶縁膜１５は、フローティングゲート電極と半導体基板内の不純物拡散領域であるコントロールゲート電極間に形成される半導体基板表面の酸化膜で構成する事になり、ここではチャネル領域以外に形成される第１のゲート絶縁膜と同時に形成される酸化膜を用いている。

【0077】

図１４の構成は、コントロールゲート電極とフローティングゲート電極の２つの占有面積を半導体集積回路装置内で必要とするので、チップ占有面積の増大とそれによるコストの増加を招くことになる。ただ、本発明は半導体集積回路内に本半導体不揮発性メモリ素子を多数並べるようなメモリアレイのような用途に使用するものではないので占有面積の増加は大きくなく、そのコスト増加は半導体集積回路装置としてはほとんど問題とならない。一方、先に述べたようにプロセスの複雑性・困難性を排除することによる品質の安定化と工程減の効果を享受することができるというメリットがある。

【0078】

また、図１４の構造において、ゲート電位とソース電位及びＰ型ウェル領域の電圧は金属配線で結線するなどして共通の低電位で使用する回路を採用する場合、図１４（３）のコントロール電極８の不純物はＰ型高濃度不純物でもよく、さらにはＰ型ウェル領域５そのままであっても構わない。

【0079】

なぜなら本発明の半導体不揮発性メモリ素子は、Ｎ型チャネル不純物領域１０の存在によりゲート／ソース間電圧が０Ｖでもドレイン電圧に応じて電流が流れるノーマリーオン型としている。そのためＰ型ウェル領域がソース端子と図示しないどこかの金属配線などにより結線されていれば、コントロールゲート電極となる８の不純物拡散がＰ型でも同じ電位関係となるためである。

【0080】

図１５は図１１の多結晶シリコンの２層ゲート電極構造を１層にした第６の実施例であり、その効果は図１４で説明したものと同様である。図１５（２）及び（３）は平面図１５（１）のＡ−Ａ’及びＢ−Ｂ’の部分に対応した断面図である。

【0081】

また、図１６は図１２の多結晶シリコンの２層ゲート電極構造を１層にした第７の実施例であり、その効果は図１４で説明したものと同様である。図１６（２）及び（３）は平面図１６（１）のＡ−Ａ’及びＢ−Ｂ’の部分に対応した断面図である。

【0082】

また、図１７は図１３の多結晶シリコンの２層ゲート電極構造を１層にした第８の実施例であり、その効果は図１４で説明したものと同様である。図１７（２）及び（３）は平面図１７（１）のＡ−Ａ’及びＢ−Ｂ’の部分に対応した断面図である。

【0083】

次に本発明で使用している３種類のゲート絶縁膜について説明する。
まず、発明においてトンネリング現象によりフローティングゲート電極にキャリアを注入する際に用いる第２のゲート絶縁膜については膜厚制御性や膜質安定性が高い熱酸化法によるシリコン酸化膜が望ましい。また半導体製造工程終了後のテスト段階で１回もしくは数回キャリアをフローティングゲートに注入するだけなので、書き換え回数に対する強い耐性を得るための特殊な成膜条件や追加処理は必要としない。一方第２のゲート絶縁膜の膜厚は、半導体製造工程終了後のテスト工程において、半導体集積回路装置に印加される動作電圧より充分高いドレイン電圧印加に対し、所望のトンネル電流値が得られるだけの厚い膜厚に設定する。

【0084】

一方、第１のゲート絶縁膜９及び第３のゲート絶縁膜１５は、容量値が高い方が望ましい。それはテスト工程において、ドレイン電圧を印加しフローティングゲート電極にホールを注入する際、第２のゲート絶縁膜に効率的に電圧を印加するため、容量結合で決まるフローティングゲート電極の電位を充分低くするためである。

【0085】

高電位を印加するドレイン端子２と、低電位に設定するコントロールゲート電極８、Ｐ型ウェル領域及びそのＰ型ウェル領域と同電位であるボディ端子４との間の等価容量結合回路は図１８のようになる。これで分かるように、第１及び第３のゲート絶縁膜を高容量とし、絶縁膜厚が厚い低容量の第２のゲート絶縁膜容量との比を大きくすることで、この容量結合の中間電位であるフローティングゲート電圧７が低下し、ドレイン端子２／フローティングゲート電極７間の第２の絶縁膜１４に高電圧を印加することができ、トンネリング現象を促進することができる。

【0086】

このため、第１及び第３のゲート絶縁膜は平面的な電極サイズが大きい事が求められる。その方が容量値を高める事ができるためであるが、第２のゲート絶縁膜の平面サイズの１０倍以上の面積があれば充分である。

【0087】

また、容量値を高くする目的で、第１及び第３のゲート絶縁膜は極力薄い方が望ましい。フローティングゲート電極、コントロールゲート電極、Ｐ型ウェル領域の電位は回路的に同じ低電圧に固定されるので、半導体集積回路装置の動作電圧による絶縁膜厚の制約は働かない。従って熱酸化膜の場合は、フローティング電極内のキャリアの高温環境によるリークを考えると、１００から２００Å程度の膜厚が望ましい。

【0088】

さらに、高容量の観点から第１及び第３のゲート絶縁膜の比誘電率は高い方が望ましく、シリコン熱酸化膜よりもＳｉＯＮやＳｉＮさらにはＨｆＯ_２などを用いることで実現することができる。シリコン熱酸化膜以外の膜は一般的に、膜界面の特性の不安定性による閾値電圧などの特性変動が大きくなるが、本発明では特性ばらつきが存在しても最終的にはテスト工程での調整で合わせこんでしまうので問題にはならない。

【0089】

また、上記ゲート絶縁膜の薄膜化や高比誘電率膜の採用は、ゲート電極サイズの縮小とそれに伴う低コスト化が実現できる、というメリットがある。さらにこの方法は一般的な下式（３）において、単位面積当たりの容量値Ｃを増大させることにつながるので、フローティングゲート電極内のキャリアのリークなどによるＱの減少に対し、閾値電圧変動量を小さくできるというメリットも併せ持つ。

【0090】

Ｖ＝Ｑ／Ｃ （３）
以上のように本発明の半導体不揮発性メモリ素子を採用することにより、閾値電圧調整が容易で長期安定性が高く、素子特性ばらつきに基づく回路特性ばらつきをテスト工程の電気的調整で吸収できるので高精度の半導体集積回路装置を提供することができる。

【0091】

次に、図１０の第１の実施例の構造の半導体不揮発性メモリ素子を製造するための製造方法を、図２０（１）〜（４）および図２１（５）〜（８）の工程フロー図に基づいて説明する。

【0092】

まず、Ｐ型もしくはＮ型の半導体基板１を用意し、半導体不揮発性メモリ素子の形成領域にＢもしくはＢＦ２のＰ型不純物をイオン注入法で注入後、熱拡散を施しＰ型ウェル領域５を形成する（１）。

【0093】

この半導体基板１の極性は本発明の半導体不揮発性メモリ素子を構成する半導体集積回路の要望に応じて選ぶことになる。すなわちこのＰ型ウェル領域の電位が半導体集積回路上の最低電位にならないためにこのＰ型ウェル領域を電気的に分離したい場合は、Ｎ型の半導体基板を用意することが望ましいが、このＰ型ウェル領域が半導体集積回路上の最低電位である場合は、より安価なＰ型半導体基板を用いることができる。

【0094】

このＰ型ウェル領域５の不純物濃度は７×１０^１５／ｃｍ^３から７×１０^１６／ｃｍ^３の間の値で６μｍから１０μｍの深さになるように不純物注入量及び、熱拡散の条件を選ぶ。より詳細には、不純物注入面積密度を１×１０^１２／ｃｍ^２から１×１０^１３／ｃｍ^２、熱拡散を１１００℃から１２００℃で数時間から１０数時間の熱処理とすることで実現する。

【0095】

次に、素子同士を電気的に分離させるためにＬＯＣＯＳ法などを用い、シリコン酸化膜による素子分離領域１３をＰ型ウェル領域５の周囲に形成すると同時に、その素子分離領域に囲まれた半導体不揮発性メモリ素子領域を規定する（２）。

【0096】

次に、本半導体不揮発性メモリ素子のドレイン領域となる予定の領域にＡｓもしくはＰのＮ型不純物をイオン注入法で注入し、Ｎ型高濃度不純物領域１７及び第１のＮ型低濃度不純物領域１８を形成する（３）。

【0097】

Ｎ型高濃度不純物領域１７は、後に電子やホールなどのキャリアを、シリコン酸化膜を介して上部のフローティングゲート電極へトンネリング注入するための下部電極とするが、そのキャリア注入時にプラス側の高電圧を印加する場合に、Ｎ型高濃度不純物領域表面の空乏化を抑制するため、５×１０^１８／ｃｍ^３以上の不純物濃度でＡｓを注入し形成することが望ましい。このときの注入エネルギーは、半導体基板表面の酸化膜を通過できる程度の大きさとし、例えば１００ｋｅＶ程度とするのがよい。

【0098】

また、第１のＮ型低濃度不純物領域１８は、所望の値以上のドレイン耐圧を得るために、１×１０^１７／ｃｍ^３以上、１×１０^１８／ｃｍ^３以下の不純物濃度でＰを注入し形成することが望ましい。さらに、注入エネルギーを９０ｋｅＶ以上と設定することで、先のＮ型高濃度不純物領域１７よりも深い拡散とすることができ、Ｎ型高濃度不純物領域１７の下のＰ型ウェル領域５とのＰＮ接合耐圧を高く設定することができる。

【0099】

次に、本半導体不揮発性メモリ素子をノーマリーオンタイプのデプレッション型ＭＯＳＦＥＴとするために、閾値電圧がマイナスの所望の値となるよう、ＡｓもしくはＰのＮ型不純物をチャネル形成予定領域にイオン注入法で注入し、Ｎ型チャネル不純物領域１０を形成する（４）。

【0100】

次に、熱酸化法あるいはＣＶＤ法などにより、チャネル形成予定領域に１００から２００Å程度の膜厚の第１のゲート絶縁膜９と、ドレイン形成予定領域に第１のゲート絶縁膜よりも膜厚が厚く、数１００Å程度の第２のゲート絶縁膜１４とを形成する（５）。

【0101】

２つの膜厚のゲート絶縁膜を形成するには、まず厚い方の第２のゲート絶縁膜を、熱酸化法によるシリコン酸化膜として素子領域全面に形成した後、ドレイン形成予定領域以外の領域の第２のゲート絶縁膜をフォトリソグラフィ技術とＨＦなどによるエッチング処理を施して除去し、ついで第１のゲート絶縁膜を熱酸化法によるシリコン酸化膜として形成することで実現する。

【0102】

この方法では第２のゲート絶縁膜は、第１のゲート絶縁膜形成時の熱酸化処理にさらされ、第２のゲート絶縁膜を構成するシリコン酸化膜が再成長することになる。ただ第２のゲート絶縁膜は既に厚い膜厚を有しているので、薄いゲート絶縁膜である第１のゲート絶縁膜形成時の熱酸化処理時には、酸素がシリコンまでに到達するスピードが遅くなり、膜厚成長は非常に遅く成長量も少ない。そのため２度の熱酸化処理後の第２のゲート絶縁膜の膜厚は、１度目の熱酸化処理の影響が支配的であり、膜厚予測もしやすい。

【0103】

次に、第１、第２のゲート絶縁膜上に、多結晶シリコン層を堆積し、１×１０^１９／ｃｍ^３以上となるように高濃度の不純物注入をイオン注入法もしくは熱拡散法で行い、フォトリソグラフィ技術及びドライエッチング処理を施して半導体不揮発性メモリ素子のフローティングゲート電極７を形成する。この時、フローティングゲート電極７と第２のゲート絶縁膜はトンネリングによるキャリア注入を行うための重なり部分を設定しておく（６）。

【0104】

次に、半導体不揮発性メモリ素子のフローティングゲート電極上に、第３のゲート絶縁膜１５を形成するために熱酸化法あるいはＣＶＤ法などにより絶縁膜を堆積する。その後続けて多結晶シリコン層を堆積し、１×１０^１９／ｃｍ^３以上となるように高濃度の不純物注入をイオン注入法もしくは熱拡散法で行い、フォトリソグラフィ技術及びドライエッチング処理を用いてコントロールゲート電極８をパターニング形成する（７）。

【0105】

このとき、上記フローティングゲート電極とコントロールゲート電極とを１つのフォトリソグラフィ及びドライエッチング処理により一括形成してもよい。すなわち、第１、第２のゲート絶縁膜上に、多結晶シリコン層を堆積し、１×１０^１９／ｃｍ^３以上となるように高濃度の不純物注入を、イオン注入法もしくは熱拡散法で行い、続けてそのまま第３のゲート絶縁膜を熱酸化法あるいはＣＶＤ法などにより堆積し、さらに続けて多結晶シリコン層を堆積し、１×１０^１９／ｃｍ^３以上となるように高濃度の不純物注入をイオン注入法もしくは熱拡散法で行い、しかる後にフォトリソグラフィ技術及びドライエッチング処理を用いて、コントロールゲート電極８とフローティングゲート電極７を一括パターニングにより形成する。

【0106】

次に、半導体不揮発性メモリ素子のソース／ドレイン領域１２を形成するために、ＡｓもしくはＰのＮ型不純物を１×１０^２０／ｃｍ^３以上となるようにイオン注入法で注入する（８）。
ここまでが図２０（１）〜（４）および図２１（５）〜（８）の工程フロー図に基づいた説明である。

【0107】

次に、図示はしないが、全体に酸化膜からなる絶縁膜を堆積し、所定の位置にコンタクトホールを形成した後に、半導体不揮発性メモリ素子のゲート・ソース・ドレイン・ボディの電位を与えるために金属配線の形成を、金属膜のスパッタリング及びパターニングにより行う。

【0108】

なお、図１４により説明した、図１０の多結晶シリコンの２層ゲート電極構造を１層にした第５の実施例で示される構造を製造するには、上記製造方法において図２１（６）の第１、第２のゲート絶縁膜上に、フローティングゲート電極７を形成する工程まで共通である。この後、半導体不揮発性メモリ素子のソース／ドレイン領域１２を形成し、同様に製造することができる。コントロールゲート電極８は例えばＮ型高濃度不純物領域１７の不純物と構造・工程とを兼用して製造することが可能である。

【0109】

次に、図１１の第２の実施例の構造の半導体不揮発性メモリ素子を製造するための製造方法を、図２２（１）〜（４）の工程フロー図に基づいて説明する。第２の実施例と第１の実施例の違いは、図１１における第２のＮ型低濃度不純物領域１９の追加なので、図２２もそれに応じて後半の工程を簡略化している。
まず、Ｐ型もしくはＮ型の半導体基板１を用意し、半導体不揮発性メモリ素子の形成領域にＰ型ウェル領域５と、さらにその内部に第２のＮ型低濃度不純物領域１９を形成する（１）。

【0110】

このＰ型ウェル領域５はＢもしくはＢＦ２のＰ型不純物を不純物濃度７×１０^１５／ｃｍ^３から７×１０^１６／ｃｍ^３の間の値で６μｍから１０μｍの深さになるように不純物注入量及び、熱拡散の条件を選ぶ。より詳細には、不純物注入面積密度を１×１０^１２／ｃｍ^２から１×１０^１３／ｃｍ^２、熱拡散を１１００℃から１２００℃で数時間から１０数時間の熱処理とすることで実現する。

【0111】

またＮ型低濃度不純物領域１９は、ＰもしくはＡｓのＮ型不純物を不純物濃度２×１０^１６／ｃｍ^３から２×１０^１７／ｃｍ^３の間で、３μｍから６μｍの深さになるよう不純物注入及び熱拡散条件を選ぶ。この熱拡散は上記Ｐ型ウェル領域形成時の熱処理と兼用してもよいし、その後に追加して行っても構わない。

【0112】

次に、図示しないが、素子同士を電気的に分離させるためにＬＯＣＯＳ法などを用い、シリコン酸化膜による素子分離領域１３を形成すると同時に、その素子分離領域に囲まれた半導体不揮発性メモリ素子領域を規定する。

【0113】

次に、本半導体不揮発性メモリ素子のドレイン領域となる予定の領域にＡｓもしくはＰのＮ型不純物をイオン注入法で注入し、Ｎ型高濃度不純物領域１７及び第１のＮ型低濃度不純物領域１８を形成する（２）。

【0114】

Ｎ型高濃度不純物領域１７は、５×１０^１８／ｃｍ^３以上の不純物濃度でＡｓを注入し形成することが望ましく、注入エネルギーは、半導体基板表面の酸化膜を通過できる１００ｋｅＶ程度とするのがよい。

【0115】

また、第１のＮ型低濃度不純物領域１８は、１×１０^１７／ｃｍ^３以上、１×１０^１８／ｃｍ^３以下の不純物濃度でＰを注入し形成することが望ましい。注入エネルギーを９０ｋｅＶ以上と設定することで、先のＮ型高濃度不純物領域１７よりも深い拡散とすることができ、Ｎ型高濃度不純物領域１７の下のＰ型ウェル領域５とのＰＮ接合耐圧を高く設定することができる。
その後、先に図２０（４）でも説明したＮ型チャネル不純物領域の形成、図２１（５）でも説明した第１ゲート絶縁膜及び第２のゲート絶縁膜の形成を行う。

【0116】

次に、再び図２２に戻り、第１、第２のゲート絶縁膜上に、多結晶シリコン層を堆積し、１×１０^１９／ｃｍ^３以上となるように高濃度の不純物注入をイオン注入法もしくは熱拡散法で行い、フォトリソグラフィ技術及びドライエッチング処理を施して半導体不揮発性メモリ素子のフローティングゲート電極７を形成する（３）。

【0117】

次に、図２１（７）でも説明した第３のゲート絶縁膜及びフローティングゲート電極形成を行う。
次に、半導体不揮発性メモリ素子のソース／ドレイン領域を形成するために、ＡｓもしくはＰのＮ型不純物を１×１０^２０／ｃｍ^３以上となるようにイオン注入法で注入する（４）。

【0118】

次に、図示はしないが、全体に酸化膜からなる絶縁膜を堆積し、所定の位置にコンタクトホールを形成した後に、半導体不揮発性メモリ素子のゲート・ソース・ドレイン・ボディの電位を与えるために金属配線の形成を、金属膜のスパッタリング及びパターニングにより行う。

【0119】

なお、図１５により説明した、図１１の多結晶シリコンの２層ゲート電極構造を１層にした第６の実施例で示される構造を製造するには、上記製造方法において図２２（３）の第１、第２のゲート絶縁膜上に、フローティングゲート電極７を形成する工程まで共通である。この後、半導体不揮発性メモリ素子のソース／ドレイン領域１２を形成し、同様に製造することができる。コントロールゲート電極８は例えばＮ型高濃度不純物領域１７の不純物と構造・工程とを兼用して製造することが可能である。

【0120】

次に、図１２の第３の実施例の構造の半導体不揮発性メモリ素子を製造するための製造方法を、図２３（１）〜（４）および図２４（５）〜（６）の工程フロー図に基づいて説明する。

【0121】

まず、Ｐ型もしくはＮ型の半導体基板１を用意し、半導体不揮発性メモリ素子の形成領域にＰ型ウェル領域５と、さらにその内部に第２のＮ型低濃度不純物領域１９及び第１のＮ型低濃度不純物領域１８を形成する。Ｐ型ウェル領域５及び第２のＮ型低濃度不純物領域１９は、第２の実施例の製造方法で説明した通りの方法で形成し、第１のＮ型低濃度不純物領域１８はＡｓもしくはＰのＮ型不純物を１×１０^１７／ｃｍ^３から１×１０^１８／ｃｍ^３までの不純物濃度となるよう調整して形成する。さらにその位置は後に形成する、Ｎ型チャネル不純物領域近傍に形成する厚い酸化膜の下を覆うようにあらかじめ形成しておく（１）。

【0122】

次に、ＬＯＣＯＳ法により素子同士を電気的に分離させるための素子分離領域１３を形成し、次に第１のＮ型低濃度不純物領域１８上に厚い酸化膜を形成する。この第１のＮ型低濃度不純物領域１８上の厚い酸化膜は１０００Å以上の厚さが好ましいが、図１２で説明したように素子分離領域のＬＯＣＯＳ酸化膜１３と併用し工程増を抑制する方法を取って構わない（２）。

【0123】

次に、本半導体不揮発性メモリ素子のドレイン領域となる予定の領域にＡｓもしくはＰのＮ型不純物をイオン注入法で注入し、Ｎ型高濃度不純物領域１７を形成する。次に本半導体不揮発性メモリ素子をノーマリーオンタイプのデプレッション型ＭＯＳＦＥＴとするために、ＡｓもしくはＰのＮ型不純物をチャネル形成予定領域にイオン注入法で注入し、Ｎ型チャネル不純物領域１０を形成する（３）。

【0124】

次に、熱酸化法あるいはＣＶＤ法などにより、ドレイン形成予定領域の一部に、先に形成したＬＯＣＯＳ酸化膜に接して、第１のゲート絶縁膜よりも膜厚の厚い第２のゲート絶縁膜１４を、Ｎ型高濃度不純物領域１７の上に形成し、次にチャネル形成予定領域上に第１のゲート絶縁膜９を形成する。２つの膜厚のゲート絶縁膜の作り分けは、図２１（５）の説明にあるように、まず厚い第２のゲート絶縁膜を形成した後、ドレイン形成予定領域以外の領域の第２のゲート絶縁膜をフォトリソグラフィ技術とＨＦなどによるエッチング処理を施して除去し、ついで第１のゲート絶縁膜を形成することで実現する（４）。

【0125】

次に、第１、第２のゲート絶縁膜上に多結晶シリコン層を堆積し、１×１０^１９／ｃｍ^３以上となるように高濃度の不純物注入をイオン注入法もしくは熱拡散法で行い、フォトリソグラフィ技術及びドライエッチング処理を施して半導体不揮発性メモリ素子のフローティングゲート電極７を形成する。この時、フローティングゲート電極７と第２のゲート絶縁膜１４はトンネリングによるキャリア注入を行うための重なり部分を設定しておく（５）。

【0126】

次に、図示しないが、図２１（７）で説明したのと同様に、第３のゲート絶縁膜１５及びコントロールゲート電極８の形成を行う。
そして、半導体不揮発性メモリ素子のソース／ドレイン領域を形成するために、ＡｓもしくはＰのＮ型不純物を１×１０^２０／ｃｍ^３以上となるようにイオン注入法で注入する（６）。
ここまでが図２３（１）〜（４）および図２４（５）〜（６）の工程フロー図に基づく説明である。

【0127】

次に、図示はしないが、全体に酸化膜からなる絶縁膜を堆積し、所定の位置にコンタクトホールを形成した後に、半導体不揮発性メモリ素子のゲート・ソース・ドレイン・ボディの電位を与えるために金属配線の形成を、金属膜のスパッタリング及びパターニングにより行う。

【0128】

なお、図１６により説明した、図１２の多結晶シリコンの２層ゲート電極構造を１層にした第７の実施例で示される構造を製造するには、上記製造方法において図２４（５）の第１、第２のゲート絶縁膜上に、フローティングゲート電極７を形成する工程まで共通である。この後、半導体不揮発性メモリ素子のソース／ドレイン領域１２を形成し、同様に製造することができる。コントロールゲート電極８は例えばＮ型高濃度不純物領域１７の不純物と構造・工程とを兼用して製造することが可能である。

【0129】

次に、図１３の第４の実施例の構造の半導体不揮発性メモリ素子を製造するための製造方法を、図２５（１）〜（４）の工程フロー図に基づいて説明する。
まず、Ｐ型もしくはＮ型の半導体基板１を用意し、半導体不揮発性メモリ素子の形成領域にＰ型低濃度不純物領域２０と、第２のＮ型低濃度不純物領域１９を一部が重なるように形成する。Ｎ型低濃度不純物領域１９は、ＰもしくはＡｓのＮ型不純物を用いて不純物濃度２×１０^１６／ｃｍ^３から２×１０^１７／ｃｍ^３の間で、３μｍから６μｍの深さになるよう不純物注入及び熱拡散条件を選び、Ｐ型低濃度不純物領域２０は図１３で説明したようにＢもしくはＢＦ２を２×１０^１６／ｃｍ^３から２×１０^１７／ｃｍ^３程度の不純物濃度で同時にＮ型低濃度不純物領域１９よりも濃く設定することで、ドレイン耐圧の向上を図る（１）。

【0130】

次に、図示しないが、後のドレイン形成予定領域に第１のＮ型低濃度不純物領域１８を、ＡｓもしくはＰのＮ型不純物を用いて１×１０^１７／ｃｍ^３から１×１０^１８／ｃｍ^３までの不純物濃度となるよう調整して形成する。

【0131】

次に、ＬＯＣＯＳ法により素子同士を電気的に分離させるための素子分離領域１３を形成し、次に第１のＮ型低濃度不純物領域１８上に厚い酸化膜を形成する。この第１のＮ型低濃度不純物領域１８上の厚い酸化膜は１０００Å以上の厚さが好ましいが、図１２で説明したように素子分離領域のＬＯＣＯＳ酸化膜１３と併用し工程増を抑制する方法を取って構わない（２）。

【0132】

次に、図示しないが、Ｎ型チャネル不純物領域１０の形成、第１及び第２のゲート絶縁膜９、１４の形成を行う。
次に、第１、第２のゲート絶縁膜上に、多結晶シリコン層を堆積し、１×１０^１９／ｃｍ^３以上となるように高濃度の不純物注入をイオン注入法もしくは熱拡散法で行い、フォトリソグラフィ技術及びドライエッチング処理を施して半導体不揮発性メモリ素子のフローティングゲート電極７を形成する（３）。

【0133】

次に図示しないが、第３のゲート絶縁膜１５及びコントロールゲート電極８の形成を行う。
次に半導体不揮発性メモリ素子のソース／ドレイン領域を形成するために、ＡｓもしくはＰのＮ型不純物を１×１０^２０／ｃｍ^３以上となるようにイオン注入法で注入する（４）。

【0134】

次に図示はしないが、全体に酸化膜からなる絶縁膜を堆積し、所定の位置にコンタクトホールを形成した後に、半導体不揮発性メモリ素子のゲート・ソース・ドレイン・ボディの電位を与えるために金属配線の形成を、金属膜のスパッタリング及びパターニングにより行う。

【0135】

なお、図１７により説明した、図１３の多結晶シリコンの２層ゲート電極構造を１層にした第８の実施例で示される構造を製造するには、上記製造方法において図２５（３）の第１、第２のゲート絶縁膜上に、フローティングゲート電極７を形成する工程まで共通である。この後、半導体不揮発性メモリ素子のソース／ドレイン領域１２を形成し、同様に製造することができる。コントロールゲート電極８は例えばＮ型高濃度不純物領域１７の不純物と構造・工程とを兼用して製造することが可能である。

【0136】

さて、上記第１から第４の実施例の製造方法においては第１の絶縁膜と第２の絶縁膜を形成する方法は共通であった。これを、ゲート絶縁膜を形成する第１の製造方法とすると、性能の向上あるいは低コスト等を目的として下記の第２から第５の方法を採用することが可能である。

【0137】

第２の方法は、第１の方法における、厚い酸化膜の形成・その酸化膜の部分的な除去・薄い酸化膜の形成からなる３段階の工程を用いるのではなく、１度の熱酸化処理により、第１と第２の２つの厚さのゲート絶縁膜を同時に形成する方法である。
具体的な方法は、図２６（１）に示すようにまず先のＮ型高濃度不純物領域１７を、Ａｓを用いて１×１０^１９／ｃｍ^３以上の高い不純物濃度で形成する。

【0138】

次に、水蒸気を用いたウェット酸化もしくは、酸素ガスと水素ガスを炉内に導入し反応させるパイロジェニック酸化法によりゲート絶縁膜を生成することで、Ｎ型高濃度不純物領域１７上のみ増速酸化効果で厚くし、他の領域を薄く形成することで図２６（２）に示す形状を得る。

【0139】

この場合、例えば第１のゲート絶縁膜の膜厚が１５０Åとすると第２のゲート絶縁膜の膜厚を約３００Åにすることができる。この増速酸化効果は、半導体基板の格子の乱れ度合いが大きいほど酸素の進入や反応により顕著になるので、その不純物がＮ型でもＰ型でも半導体基板内の不純物濃度が高ければその格子の乱れに応じて獲得することができる。但し特にゲート絶縁膜として使用する場合は、Ｎ型の不純物上に成長する酸化膜が望ましい。従って、本方法はＮチャネル型の半導体不揮発性メモリ素子に対して有効な方法であるといえる。ここでＰ型不純物が好ましくない理由は、熱酸化処理中にＰ型不純物が酸化膜内に進入するので酸化膜質の低下が顕著となり、本発明への適用は不適当だからである。
上記方法は、３段階の工程を１段階に減らすことができ工程コストの削減と工程時間の短縮が図れるという効果がある。

【0140】

次に、第１及び第２のゲート絶縁膜を形成する第３の方法を図２７（１）〜（３）に基づいて説明する。
第３の方法では、まず、あらかじめ全面に１００から４００Åの膜厚の多結晶シリコン層２１Ａを堆積する（１）。

【0141】

次に、第２のゲート絶縁膜予定領域以外の領域の多結晶シリコン層２１Ａをフォトグリソグラフィ技術及びエッチング技術により除去し、多結晶シリコン層２１Ｂを残す（２）。
次に、その状態で第１のゲート絶縁膜を形成するための熱酸化処理を行い、半導体基板上にシリコン酸化膜（９、１４）を形成する。その際、第２のゲート絶縁膜は第１のゲート絶縁膜生成時の熱酸化処理で多結晶シリコン２１Ｂが完全に酸化してしまう膜厚に設定することにより、第２のゲート絶縁膜を、多結晶シリコンを酸化した酸化膜で構成することができる。ここで多結晶シリコンを利用する理由は、内部に含む格子の乱れにより酸化スピードが通常の単結晶シリコンに比べ、１．５から２倍の速さとすることができるためである（３）。

【0142】

この第３の方法は第１の方法に比べ、厚い第２のゲート絶縁膜を形成するための長時間・高温の熱処理が不要となるので、Ｎ型チャネル不純物や第１、第２のＮ型低濃度不純物などの比較的濃度の低い不純物が高温熱処理によりばらつくのを抑制し、素子特性の高精度化を促進する効果がある。

【0143】

第４の方法を図２８（１）〜（３）に基づいて説明する。まずあらかじめ全面に１０から１００Åの膜厚の下地シリコン酸化膜を熱酸化法で形成したのち、その上全面に１００から２００ÅのＳｉＮ層２２をＬＰＣＶＤなどの方法で堆積する（１）。

【0144】

次に、第１のゲート絶縁膜予定領域以外の領域のＳｉＮ層をフォトグリソグラフィ技術により除去する（２）。
次に、その状態で第２のゲート絶縁膜を形成するための数１００Å程度の膜厚のシリコン酸化膜の形成を熱酸化法で行う。その際、第１のゲート絶縁膜は反応性の低いＳｉＮで覆われているのでその上に酸化膜はほとんど成長しない。これにより、第１のゲート絶縁膜を数１０Åのシリコン酸化膜と１００から２００ÅのＳｉＮの積層膜、第２のゲート絶縁膜を数１００Åのシリコン膜という構成にすることができる（３）。

【0145】

この第４の方法は、厚い第１のゲート絶縁膜を高容量化することができ、ゲート電極サイズの縮小とそれに伴う低コスト化や、フローティングゲート電極内のキャリアのリークなどによる電荷Ｑの減少に対し、閾値電圧変動量を小さくできるというメリットがある。

【0146】

第５の方法を図２９（１）〜（４）に基づいて説明する。まず第１の方法と同様に、全面に１００から１０００Åの第２のゲート絶縁膜を熱酸化法によるシリコン酸化膜として形成する（１）。

【0147】

次に、第１の方法と同様にチャネル形成予定領域の第２のゲート絶縁膜をフォトリソグラフィ技術及びエッチング技術で除去する（２）。
次に、第１のゲート絶縁膜を熱酸化法で形成するが、ここでは第１の方法よりも薄く、３０から１００Åの膜厚とする（３）。

【0148】

次に、アンモニア雰囲気中で１０００℃以上の温度で熱窒化処理を施す。すると、第１のゲート絶縁膜の下の半導体基板との界面まで窒素が拡散し半導体基板と反応し、１Åから２０Å程度の厚さのＳｉＮが形成される。一方、第２のゲート絶縁膜厚は充分厚いので、窒素が半導体基板との界面に拡散で達する量は非常に少なく、キャリアトンネリングを阻害するほど絶縁性の高いＳｉＮが形成されることはない（４）。

【0149】

この第５の方法における第１のゲート絶縁膜を構成するシリコン酸化膜は１００Å以下と薄いため、高温でのリーク電流によるフローティングゲート電極内のキャリアの散逸が懸念される。しかし、その酸化膜の下のＳｉＮにより高い絶縁性を得られているため、このリークが抑制されていると同時に、第１のゲート絶縁膜の高容量化をも合わせて実現できている。

【0150】

ＳｉＮの形成については第４の方法も同様に行っているが、第４の方法のようなＣＶＤによる方法では、１００Å以下の膜厚の制御性が悪くなり、素子特性がばらつくという課題がある。第５の方法のような熱窒化による方法では、より薄いＳｉＮを安定的に形成することが可能であり、素子特性の高精度化に対し効果的である。

【0151】

本発明はこれまで述べたような降圧型シリーズレギュレータや電圧検出器に限らず応用することが可能である。入力調整端子からの入力電気信号によって閾値電圧を可変できるメモリ端子を採用することで、基準電圧回路を含む様々な半導体集積回路装置において、入力電気信号によって出力電圧を可変することが出来る。そのため、パワーマネジメントＩＣ以外への用途へも本発明が適用できることはいうまでもない。

【符号の説明】

【0152】

１ 半導体基板
２ ドレイン端子
３ ソース端子
４ ボディ端子
５ Ｐ型ウェル領域
６ ゲート電極
７ フローティングゲート電極
８ コントロールゲート電極
９ 第１のゲート絶縁膜
１０ Ｎ型チャネル不純物領域
１１ Ｐ型チャネル不純物領域
１２ Ｎ型ソース／ドレイン領域
１３ ＬＯＣＯＳ酸化膜
１４ 第２のゲート絶縁膜
１５ 第３のゲート絶縁膜
１６ キャリア注入領域
１７ Ｎ型高濃度不純物領域
１８ 第１のＮ型低濃度不純物領域
１９ 第２のＮ型低濃度不純物領域
２０ Ｐ型低濃度不純物領域
２１ 多結晶シリコン層
２２ ＳｉＮ層
１００ 基準電圧回路
１０１ エラーアンプ
１０２ 抵抗素子
１０３ 分圧回路
１０４ ＰＭＯＳ出力素子
１０５ グラウンド端子
１０６ 電源端子
１０７ 出力端子
１０８ コンパレータ
１０９ 端子Ａ
１１０ 端子Ｂ
１１１ 端子Ｃ
１１２ 入力調整端子
２００ 単位抵抗素子
２０１ 抵抗群１
２０２ 抵抗群２
２０３ 抵抗群３
２０４ 抵抗群４
３０１ ヒューズ１
３０２ ヒューズ２
３０３ ヒューズ３
３０４ ヒューズ４
４０１ エンハンス型ＮＭＯＳトランジスタ
４０２ デプレッション型ＮＭＯＳトランジスタ
４０３ 電源端子
４０４ グラウンド端子
４０５ 基準電圧出力端子
４０６ 入力調整端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】