特許 6594818 半導体装置およびその半導体装置を用いたアクティブマトリクス基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6594818

(24)【登録日】2019年10月4日

(45)【発行日】2019年10月23日

(54)【発明の名称】半導体装置およびその半導体装置を用いたアクティブマトリクス基板

(51)【国際特許分類】

   H01L 21/336 20060101AFI20191010BHJP

   H01L 29/786 20060101ALI20191010BHJP

   H01L 21/8234 20060101ALI20191010BHJP

   H01L 27/088 20060101ALI20191010BHJP

   H01L 27/06 20060101ALI20191010BHJP

   H01L 21/822 20060101ALI20191010BHJP

   H01L 27/04 20060101ALI20191010BHJP

   G02F 1/1368 20060101ALI20191010BHJP

   G02F 1/1345 20060101ALI20191010BHJP

   H01L 51/50 20060101ALI20191010BHJP

【ＦＩ】

   H01L29/78 626C

   H01L29/78 618B

   H01L27/088 B

   H01L29/78 613Z

   H01L29/78 618F

   H01L27/088 A

   H01L27/06 311C

   H01L27/04 H

   G02F1/1368

   G02F1/1345

   H05B33/14 A

【請求項の数】10

【全頁数】20

(21)【出願番号】特願2016-74368(P2016-74368)

(22)【出願日】2016年4月1日

(65)【公開番号】特開2017-188505(P2017-188505A)

(43)【公開日】2017年10月12日

【審査請求日】2018年6月22日

(73)【特許権者】

【識別番号】514188173

【氏名又は名称】株式会社ＪＯＬＥＤ

(74)【代理人】

【識別番号】110001737

【氏名又は名称】特許業務法人スズエ国際特許事務所

(72)【発明者】

【氏名】廣升 泰信

(72)【発明者】

【氏名】豊田 基博

(72)【発明者】

【氏名】牛倉 信一

【審査官】 棚田 一也

(56)【参考文献】

【文献】 特開２０１５−０６０９９６（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１５／００７６４７１（ＵＳ，Ａ１）

【文献】 特開２０００−０５８８５２（ＪＰ，Ａ）

【文献】 特開２００５−２２２０６８（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００５／０１７３７０９（ＵＳ，Ａ１）

【文献】 特開２０１３−２１４７３１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｇ０２Ｆ １／１３４５

Ｇ０２Ｆ １／１３６８

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２９／７８６

Ｈ０１Ｌ ５１／５０

(57)【特許請求の範囲】

【請求項1】

画素領域と前記画素領域の周辺の周辺回路領域とを含む絶縁基板と、
前記絶縁基板上に設けられた少なくとも窒素を含み、水素を拡散する材料である第１絶縁層と、
少なくとも前記周辺回路領域の前記第１絶縁層上に設けられ、前記水素のバリアとしての第２絶縁層と、
前記画素領域の前記第１絶縁層の上方に設けられ、第１酸化物半導体層を備えた第１薄膜トランジスタと、
前記周辺回路領域の前記第２絶縁層上に設けられ、第２酸化物半導体層を備えた第２薄膜トランジスタと、を具備し、
前記画素領域の前記第２絶縁層の膜厚は、前記周辺回路領域の前記第２絶縁層の膜厚よりも薄い
半導体装置。

【請求項2】

前記第１絶縁層の膜厚は、前記画素領域および前記周辺回路領域において等しい
請求項１に記載の半導体装置。

【請求項3】

画素領域と前記画素領域の周辺の周辺回路領域とを含む絶縁基板と、
前記絶縁基板上に設けられ、少なくとも窒素を含み、水素を拡散する材料である第１絶縁層と、
前記第１絶縁層上に設けられ、前記水素のバリアとしての第２絶縁層と、
前記画素領域の前記第２絶縁層上に設けられ、第１酸化物半導体層を備えた第１薄膜トランジスタと、
前記周辺回路領域の前記第２絶縁層上に設けられ、第２酸化物半導体層を備えた第２薄膜トランジスタと、を具備し、
前記画素領域の前記第１絶縁層の膜厚は、前記周辺回路領域の前記第１絶縁層の膜厚よりも厚い
半導体装置。

【請求項4】

前記第２絶縁層の膜厚は、前記画素領域および前記周辺回路領域において等しい
請求項３に記載の半導体装置。

【請求項5】

前記第１薄膜トランジスタのしきい値電圧は、前記第２薄膜トランジスタのしきい値電圧よりも低い
請求項１乃至４のいずれかに記載の半導体装置。

【請求項6】

前記第１絶縁層は、シリコン窒化膜とシリコン酸窒化膜とのうちの一方である
請求項１乃至５のいずれかに記載の半導体装置。

【請求項7】

前記第１薄膜トランジスタは、前記画素領域に配置される画素を構成する書き込みトランジスタ、駆動トランジスタ、リセットトランジスタのうちのいずれかである
請求項１乃至６のいずれかに記載の半導体装置。

【請求項8】

前記第２薄膜トランジスタは、前記画素領域を静電気放電から保護するための保護トランジスタ、または前記画素領域を検査するための検査トランジスタである
請求項１乃至７のいずれかに記載の半導体装置。

【請求項9】

前記半導体装置は、有機ＥＬ表示装置、液晶表示装置、または撮像装置である
請求項１乃至８のいずれかに記載の半導体装置。

【請求項10】

請求項１乃至９のいずれかに記載の半導体装置を用いたアクティブマトリクス基板。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、概して、半導体装置およびその半導体装置を用いたアクティブマトリクス基板に関する。

【背景技術】

【0002】

例えばテレビ、パーソナルコンピュータ、スマートフォン、タブレット端末等の表示装置において、各画素を構成するための薄膜トランジスタが知られている（例えば、特許文献１参照）。

【0003】

このような表示装置においては、画素領域の画質の向上だけでなく、表示装置に用いられる半導体装置およびアクティブマトリクス基板の消費電力の低減がより重要となってきている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１１−２２８６２２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本実施形態は、消費電力の低減に有利な半導体装置およびその半導体装置を用いたアクティブマトリクス基板を提供する。

【課題を解決するための手段】

【0006】

実施形態に係る半導体装置は、画素領域と前記画素領域の周辺の周辺回路領域とを含む絶縁基板と、前記絶縁基板上に設けられた少なくとも窒素を含み、水素を拡散する材料である第１絶縁層と、少なくとも前記周辺回路領域の前記第１絶縁層上に設けられ、前記水素のバリアとしての第２絶縁層と、前記画素領域の前記第１絶縁層の上方に設けられ、第１酸化物半導体層を備えた第１薄膜トランジスタと、前記周辺回路領域の前記第２絶縁層上に設けられ、第２酸化物半導体層を備えた第２薄膜トランジスタと、を具備し、前記画素領域の前記第２絶縁層の膜厚は、前記周辺回路領域の前記第２絶縁層の膜厚よりも薄い。

【0007】

実施形態に係る半導体装置は、画素領域と前記画素領域の周辺の周辺回路領域とを含む絶縁基板と、前記絶縁基板上に設けられ、少なくとも窒素を含み、水素を拡散する材料である第１絶縁層と、前記第１絶縁層上に設けられ、前記水素のバリアとしての第２絶縁層と、前記画素領域の前記第２絶縁層上に設けられ、第１酸化物半導体層を備えた第１薄膜トランジスタと、前記周辺回路領域の前記第２絶縁層上に設けられ、第２酸化物半導体層を備えた第２薄膜トランジスタと、を具備し、前記画素領域の前記第１絶縁層の膜厚は、前記周辺回路領域の前記第１絶縁層の膜厚よりも厚い。

【図面の簡単な説明】

【0008】

【図1】第１実施形態に係るアクティブマトリクス基板に適用される半導体装置の一例を概略的に示す断面図。

【図2】図１に示す第１、第２薄膜トランジスタのしきい値電圧を説明するための図。

【図3】図１に示す半導体装置の製造方法の一例を示す断面図。

【図4】図３に続く製造工程を示す断面図。

【図5】図４に続く製造工程を示す断面図。

【図6】図５に続く製造工程を示す断面図。

【図7】図６に続く製造工程を示す断面図。

【図8】図７に続く製造工程を示す断面図。

【図9】図８に続く製造工程を示す断面図。

【図10】変形例１に係るアクティブマトリクス基板に適用される半導体装置の製造方法の一例を示す断面図。

【図11】図１０に続く製造工程を示す断面図。

【図12】図１１に続く製造工程を示す断面図。

【図13】変形例２に係るアクティブマトリクス基板に適用される半導体装置の一例を概略的に示す断面図。

【図14】第２実施形態に係るアクティブマトリクス基板に適用される半導体装置を示す断面図。

【図15】図１４に示す半導体装置の製造方法の一例を示す断面図。

【図16】図１５に続く製造工程を示す断面図。

【図17】図１６に続く製造工程を示す断面図。

【図18】第１、第２実施形態および変形例１、２に係る半導体装置を用いたアクティブマトリクス基板が適用される表示装置の一例を概略的に示すブロック図。

【図19】図１８に示す画素領域および周辺回路領域の一例を概略的に示す等価回路図。

【発明を実施するための形態】

【0009】

以下、本実施形態について、図面を参照しながら説明する。尚、図面は、説明をより明確にするために模式的に表されている。このため、実際の態様と各部の幅、厚さ、形状等が異なる場合があるが、本発明の解釈を限定するものではない。また、本明細書と各図において、前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明を適宜省略する場合がある。

【0010】

（第１実施形態）
図１乃至図９を用い、第１実施形態に係るアクティブマトリクス基板に適用される半導体装置について説明する。

【0011】

［１．構成］
１−１．断面構成
図１を用い、第１実施形態に係るアクティブマトリクス基板に適用される半導体装置１Ａについて説明する。図１は、第１実施形態に係るアクティブマトリクス基板に適用される半導体装置１Ａの一例を概略的に示す断面図である。図１において、絶縁基板１０の基板面と平行な水平方向をＸ方向とし、Ｘ方向とほぼ直角に交差する方向をＹ方向として示す。尚、ここでは、半導体装置１Ａは、有機エレクトロルミネッセンス（有機ＥＬ）表示装置を一例に挙げて説明するが、後述するように、これに限定されることはない。

【0012】

図１に示すように、半導体装置１Ａは、絶縁基板１０を含む基板上に設けられた第１、第２薄膜トランジスタＴｒＡ、ＴｒＢを備える。

【0013】

基板は、絶縁基板１０と、絶縁基板１０上に設けられ絶縁基板１０内の不純物の拡散を防止するための下地層（アンダーコート層）１９と、により構成される。

【0014】

絶縁基板１０は、画素領域ＤＡと画素領域ＤＡの周辺の周辺回路領域ＰＡとを含む。絶縁基板１０は、例えばガラス、樹脂等の絶縁材料により形成される。

【0015】

下地層（アンダーコート層）１９は、画素領域ＤＡに設けられる下地層１９Ａと、周辺回路領域ＰＡに設けられる下地層１９Ｂとを含む。画素領域ＤＡの下地層１９Ａは、絶縁基板１０上に設けられる第１絶縁層１１と、第１絶縁層１１上に設けられる第２絶縁層１２Ａとを備える。周辺回路領域ＰＡの下地層１９Ｂは、絶縁基板１０上に設けられる第１絶縁層１１と、第１絶縁層１１上に設けられる第２絶縁層１２Ｂとを備える。

【0016】

第１絶縁層１１は、少なくとも窒素（Ｎ）を含む絶縁材料で形成される。第１絶縁層１１は、例えばシリコン窒化（Ｓｉ_３Ｎ_４）膜またはシリコン酸窒化（ＳｉＯＮ）膜等により形成される。また、第１絶縁層１１の膜厚Ｔ１１は、例えば２００ｎｍ程度であり、画素領域ＤＡおよび周辺回路領域ＰＡにおいて、実質的に等しい（共通の）膜厚となるように設けられる。

【0017】

第２絶縁層１２Ａ，１２Ｂは、少なくとも酸素（Ｏ）を含む絶縁材料で形成される。第２絶縁層１２Ａ，１２Ｂは、例えばシリコン酸化膜（ＳｉＯ_２）等により形成される。画素領域ＤＡの第２絶縁層１２Ａの膜厚Ｔ１２Ａは、例えば５０ｎｍから１００ｎｍ程度である。周辺回路領域ＰＡの第２絶縁層１２Ｂの膜厚Ｔ１２Ｂは、例えば２００ｎｍ程度である。従って、周辺回路領域ＰＡの第２絶縁層１２Ｂの膜厚Ｔ１２Ｂは、画素領域ＤＡの第２絶縁層１２Ａの膜厚Ｔ１２Ａよりも厚くなるように構成（Ｔ１２Ｂ＞Ｔ１２Ａ）される。その結果、周辺回路領域ＰＡの下地層１９Ｂの膜厚ＴＢは、画素領域ＤＡの下地層１９Ａの膜厚ＴＡよりも厚くなるように構成（ＴＢ＞ＴＡ）される。

【0018】

（第１、第２薄膜トランジスタＴｒＡ、ＴｒＢ）
第１、第２薄膜トランジスタＴｒＡ、ＴｒＢは、例えばｎ型のトップゲート型の薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）である。第１薄膜トランジスタＴｒＡは、第２半導体層１２Ａ上に設けられる酸化物半導体層１３Ａを備える。第２薄膜トランジスタＴｒＢは、第２半導体層１２Ｂ上に設けられる酸化物半導体層１３Ｂを備える。

【0019】

酸化物半導体層１３Ａ、１３Ｂは、図示しないソース／ドレイン領域と、ソース領域とドレイン領域との間に設けられたチャネル領域とを含む。酸化物半導体層１３Ａ、１３Ｂは、例えば酸化インジウムガリウム亜鉛（ＩＧＺＯ）等の透明アモルファス半導体（ＴＡＯＳ；Transparent Amorphous Oxide Semiconductor）により形成される。尚、酸化物半導体層１３Ａ、１３Ｂを形成する材料は、例えばインジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）の少なくとも１つを含んでいればよく、例えば酸化インジウムガリウム（ＩＧＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛スズ（ＺｎＳｎＯ）、酸化亜鉛（ＺｎＯ）等でもよい。

【0020】

後述するように、画素領域ＤＡの酸化物半導体層１３Ａは、周辺回路領域ＰＡの酸化物半導体層１３Ｂに比べて、キャリア密度が高く、より低抵抗化されている。そのため、第１薄膜トランジスタＴｒＡのしきい値電圧ＶｔｈＡは、第２薄膜トランジスタＴｒＢのしきい値電圧ＶｔｈＢよりも低くなるように構成（ＶｔｈＡ＜ＶｔｈＢ）される。

【0021】

酸化物半導体層１３Ａ，１３Ｂのチャネル領域上には、例えばシリコン酸化（ＳｉＯ）膜等により形成されたゲート絶縁膜１４が設けられる。

【0022】

ゲート絶縁膜１４上には、例えばチタン、アルミニウム、および窒化モリブデンの層構造等の金属膜により形成される、ゲート電極１５が設けられる。ゲート電極１５は、例えばアルミニウム（Ａｌ）の合金、銅（Ｃｕ）、銅（Ｃｕ）のその他、これらの合金等であってもよい。

【0023】

第１、第２トランジスタＴｒＡ、ＴｒＢ上を覆うように、例えばシリコン酸化膜等により形成された層間絶縁膜１６、１８が設けられる。層間絶縁膜１６、１８中に、酸化物半導体層１３Ａ，１３Ｂの各ソース／ドレイン領域上にソース／ドレインコンタクト配線１７がそれぞれ設けられる。

【0024】

尚、ここでは図示しないが、半導体装置１Ａは、層間絶縁膜１８上に更に対応基板等を備えてもよい。

【0025】

１−２．しきい値電圧
図２を用い、上記構成の第１、第２薄膜トランジスタＴｒＡ、ＴｒＢのしきい値電圧について説明する。図２は、第１、第２薄膜トランジスタＴｒＡ、ＴｒＢのしきい値電圧を説明するための図であって、第１、第２薄膜トランジスタＴｒＡ、ＴｒＢのゲート電圧Ｖｇとドレイン電流Ｉｄとの関係をそれぞれ示している。

【0026】

図２に示すように、第１薄膜トランジスタＴｒＡのしきい値電圧ＶｔｈＡは、第２薄膜トランジスタＴｒＢのしきい値電圧ＶｔｈＢよりも低くなるように構成（ＶｔｈＡ＜ＶｔｈＢ）される。これは、上述の通り、画素領域ＤＡの酸化物半導体層１３Ａは、周辺回路領域ＰＡの酸化物半導体層１３Ｂに比べて、キャリア密度が高く、より低抵抗化されているからである。

【0027】

上記構成によれば、例えば図２に示すように、各ゲート電極にゲート電圧Ｖｇ１が印加された場合、第１薄膜トランジスタＴｒＡでは、ゲート電圧Ｖｇ１がしきい値電圧ＶｔｈＡよりも十分に大きい。そのため、第１薄膜トランジスタＴｒＡの電流経路は導通状態となり、酸化物半導体装置１３Ａのチャネル領域には十分に大きいドレイン電流ＩｄＡが流れる。一方、この場合、第２薄膜トランジスタＴｒＢでは、ゲート電圧Ｖｇ１がしきい値電圧ＶｔｈＢよりも小さい。そのため、第２薄膜トランジスタＴｒＢの電流経路は非導通状態となり、酸化物半導体装置１３Ｂのチャネル領域には十分に小さいドレイン電流ＩｄＢしか流れない。

【0028】

その結果、同じゲート電圧Ｖｇ１を与えた場合であっても、画素領域ＤＡではより大きなドレイン電流ＩｄＡを得ることで画質の向上に寄与でき、周辺領域ＰＡではわずかなドレイン電流ＩｄＢに抑えることでリーク電流を小さく抑えることができ、消費電力を低減することができる。

【0029】

［２．製造方法］
次に、図３乃至図９を用い、第１実施形態に係る半導体装置１Ａの製造方法について説明する。

【0030】

図３に示すように、画素領域ＤＡおよび周辺回路領域ＰＡの絶縁基板１０上に、例えばプラズマ化学的気相成長法（プラズマＣＶＤ法）を用いて、２００ｎｍ程度の膜厚Ｔ１１のシリコン窒化膜を堆積し、第１絶縁層１１を形成する。上記プラズマＣＶＤ法により第１絶縁層１１を形成する際、成膜温度は３００℃から４００℃程度であって、例えばシラン（ＳｉＨ_４），アンモニア（ＮＨ_３）等の水素（Ｈ）を含む反応ガスを用いて発生させたプラズマを利用する。そのため、第１絶縁層１１は、上記反応ガス中の水素（Ｈ）の一部を含んだ状態で形成される。

【0031】

続いて、図４に示すように、画素領域ＤＡおよび周辺回路領域ＰＡの第１絶縁層１１上に、例えばプラズマＣＶＤ法を用いて、２００ｎｍ程度の膜厚Ｔ１２Ｂのシリコン酸化膜を堆積し、第２絶縁層１２を形成する。同様に、プラズマＣＶＤ法により第２絶縁層１２を形成する際、例えばシラン（ＳｉＨ_４）、一酸化二窒素（Ｎ_２Ｏ）等の水素（Ｈ）を含む反応ガスを用いて発生させたプラズマを利用する。そのため、第２絶縁層１２を形成する際でも同様に、第１絶縁層１１は、上記反応ガス中の水素（Ｈ）の一部を含む。

【0032】

続いて、第２絶縁層１２上の全面上にフォトレジスト２０を塗布し、画素領域ＤＡの第２絶縁層１２Ａの表面上が露出するように、フォトレジスト２０をパターニングする。続いて、パターニングされたフォトレジスト２０をマスクとして、例えばＲＩＥ法のドライエッチングや所定のウェットエッチング等のエッチングを行い、画素領域ＤＡの第２絶縁層１２Ａの膜厚Ｔ１２Ａを、Ｙ方向に例えば５０ｎｍから１００ｎｍ程度となるまで薄膜化する。その結果、周辺回路領域ＰＡの第２絶縁層１２Ｂの膜厚Ｔ１２Ｂは、画素領域ＤＡの第２絶縁層１２Ａの膜厚Ｔ１２Ａの膜厚よりも、厚く（Ｔ１２Ｂ＞Ｔ１２Ａ）形成される。

【0033】

続いて、図５に示すように、周辺回路領域ＰＡのフォトレジスト２０を除去し、画素領域ＤＡの第１、第２絶縁層１１、１２Ａにより構成される下地層１９Ａと、周辺回路領域ＰＡの第１、第２絶縁層１１、１２Ｂにより構成される下地層１９Ｂとを形成する。その結果、周辺回路領域ＰＡの下地層１９Ｂの膜厚ＴＢは、画素領域ＤＡの下地層１９Ａの膜厚ＴＡよりも、厚く（ＴＢ＞ＴＡ）形成される。

【0034】

続いて、図６に示すように、第２絶縁層１２Ａ、１２Ｂ上に、例えばスパッタ法を用いてインジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）の少なくとも１つを含み、所望の形状にパターニングされた酸化物半導体層１３Ａ、１３Ｂを形成する。

【0035】

この工程の際の第１絶縁層１１の温度は、成膜温度である３００℃から４００℃程度となる。そのため、第１絶縁層１１に含まれていた水素（Ｈ）が、第１絶縁層１１から周囲に拡散する。ここで、周辺回路領域ＰＡの第２絶縁層１２Ｂの膜厚Ｔ１２Ｂは、画素領域ＤＡの第２絶縁層１２Ａの膜厚Ｔ１２Ａの膜厚よりも、厚く（Ｔ１２Ｂ＞Ｔ１２Ａ）形成されている。そのため、周辺回路領域ＰＡでは、第２絶縁層１２Ｂが拡散された水素のバリアとして働き、拡散された水素が酸化物半導体層１３Ｂへ拡散することを防止する。

【0036】

一方、画素領域ＤＡでは、第１絶縁層１１Ａの膜厚が薄いため、拡散された水素が酸化物半導体層１３Ａに到達する。そのため、酸化物半導体層１３Ａに到達した水素により、酸化物半導体層１３Ａは、酸化物半導体層１３Ｂと比較して、その水素の密度がより増大される。

【0037】

尚、酸化物半導体層１３Ａへの水素拡散は、第１、第２の薄膜トランジスタＴｒＡ、ＴｒＢのしきい値電圧を制御するためであり、水素は、酸化物半導体層１３Ａの下面に限らず、酸化物半導体層１３Ａ内の全体的に拡散し得る。また、上記第１絶縁層１１からの水素の拡散は、酸化物半導体層１３Ａ、１３Ｂの形成工程に限定されるものではない。第１絶縁層１１の温度が成膜温度である３００℃から４００℃程度となる工程であれば、同様に第１絶縁層１１から水素が拡散し得る。例えば、後述するように、第１、第２の薄膜トランジスタＴｒＡ、ＴｒＢを形成した後のアニール処理を利用することにより、第１、第２の薄膜トランジスタＴｒＡ、ＴｒＢのしきい値電圧を制御してもよい。

【0038】

続いて、全面上に、例えばＣＶＤ法を用いて、酸化物半導体層１３Ａ、１３Ｂ上を覆うゲート絶縁膜となるためのシリコン酸化膜を形成する。続いて、形成したシリコン酸化膜上に、例えばスパッタ法を用いて、ゲート電極となるための金属膜を形成する。金属膜は、例えばチタン、アルミニウム、および窒化モリブデンの層構造により形成される。

【0039】

続いて、図７に示すように、金属膜上に、酸化物半導体層１３Ａ、１３Ｂのほぼ中央と対応してパターニングされたフォトレジスト（図示せず）をマスクとして、例えば所定のエッチング処理を行い、各ゲート電極１５を形成する。続いて、所定のドライエッチング等を用い、シリコン酸化膜をエッチングし、各ゲート絶縁膜１４を形成する。このエッチング工程の際、ゲート電極１５およびゲート絶縁膜１４が形成されない領域では、酸化物半導体層１３Ａ、１３Ｂがオーバーエッチされる。酸化物半導体層１３Ａ、１３Ｂのオーバーエッチされた領域では、酸素欠損が生成され、ｎチャネルＭＯＳトランジスタのキャリア密度が高く、低抵抗化されたソース／ドレイン領域が形成される。また、酸化物半導体層１３Ａ、１３Ｂのうちオーバーエッチされない領域、すなわちゲート絶縁膜１４に覆われた領域は、ソース／ドレイン領域よりキャリア密度が低いチャネル領域が形成される。酸化物半導体層１３Ａ、１３Ｂのチャネル領域内のキャリア密度は、前述した水素密度に従って制御され、酸化物半導体層１３Ａのキャリア密度は、酸化物半導体層１３Ｂのキャリア密度より増大している。

【0040】

続いて、図８に示すように、全面上に、例えばＣＶＤ法を用いて、ゲート電極１５上を覆うようにシリコン酸化膜を形成し、層間絶縁膜１６を形成する。続いて、層間絶縁膜１６中に、例えばＲＩＥ法等を用いて、酸化物半導体層１３Ａ、１３Ｂの各ソース／ドレイン領域上まで達するコンタクトホール１６１をそれぞれ形成する。

【0041】

続いて、図９に示すように、各コンタクトホール１６１中に、例えばスパッタ法等を用いて、モリブデン、アルミニウム、および窒化モリブデン等の積層構造からなる金属膜を埋め込み、ソース／ドレイン領域のコンタクト配線１７をそれぞれ形成する。続いて、全面上に、例えば同様の工程により、シリコン酸化膜を形成し、図示しない層間絶縁膜１８を形成する。

【0042】

以上の製造方法により、図１に示す第１、第２薄膜トランジスタＴｒＡ、ＴｒＢを備える半導体装置１Ａを製造する。

【0043】

［作用効果］
以上説明したように、第１実施形態に係る周辺回路領域ＰＡの第２絶縁層１２Ｂの膜厚Ｔ１２Ｂは、画素領域ＤＡの第２絶縁層１２Ａの膜厚Ｔ１２Ａよりも厚くなるように（Ｔ１２Ｂ＞Ｔ１２Ａ）構成される。その結果、周辺回路領域ＰＡの下地層１９Ｂの膜厚ＴＢは、画素領域ＤＡの下地層１９Ａの膜厚ＴＡよりも厚くなるように（ＴＢ＞ＴＡ）構成される。

【0044】

上記構成において、図６に示した酸化物半導体層１３の形成工程の際、周辺回路領域ＰＡでは、第２絶縁層１２Ｂが第１絶縁層１１から拡散された水素のバリアとして働き、酸化物半導体層１３Ｂへ水素が拡散することを防止する。一方、画素領域ＤＡでは、第２絶縁層１２Ａの膜厚が薄いため、第１絶縁層１１から拡散された水素が酸化物半導体層１３Ａに到達する。酸化物半導体層１３Ａに到達した水素により、酸化物半導体層１３Ａのキャリア密度を増大化させ、酸化物半導体層１３Ａをより低抵抗化させる。

【0045】

このようにすることで、画素領域ＤＡおよび周辺回路領域ＰＡにおいて、互いに隣接して配置される第１、第２薄膜トランジスタＴｒＡ、ＴｒＢのしきい値電圧ＶｔｈＡ、ＶｔｈＢを作り分けることができる。例えば、第１薄膜トランジスタＴｒＡのしきい値電圧ＶｔｈＡは、第２薄膜トランジスタＴｒＢのしきい値電圧ＶｔｈＢよりも低くなるように構成（ＶｔｈＡ＜ＶｔｈＢ）される。

【0046】

上記構成によれば、例えば図２に示したように、同じゲート電圧Ｖｇ１を与えた場合であっても、画素領域ＤＡではより大きなドレイン電流ＩｄＡを得ることで画質の向上に寄与できる。一方、周辺回路領域ＰＡではわずかなドレイン電流ＩｄＢに抑えることでリーク電流を小さく抑えることができるので、消費電力を低減することができる点で有利である。

【0047】

しかも、上記しきい値電圧ＶｔｈＡ、ＶｔｈＢを作り分けることに際しては、図４に示したエッチング処理において、例えばエッチング時間等を制御することにより、画素領域ＤＡの第２絶縁層１２Ａの膜厚Ｔ１２Ａの薄膜化を制御するだけでよい。例えば、エッチング時間をより長く制御することにより、膜厚Ｔ１２Ａを５０ｎｍ程度まで薄膜化すれば、しきい値電圧ＶｔｈＡをより低く形成することができる。そのため、製造コストの低減に対しても有利である。

【0048】

（変形例１）
図１０乃至図１２を用いて、第１実施形態に係る半導体装置１Ａの他の製造方法について説明する。構成に関しては、第１実施形態と実質的に同様であるため、その詳細な説明を省略する。

【0049】

［製造方法］
図１０に示すように、画素領域ＤＡおよび周辺回路領域ＰＡの絶縁基板１０上に、例えばプラズマＣＶＤ法を用いて、２００ｎｍ程度の膜厚Ｔ１１のシリコン窒化膜を堆積し、第１絶縁層１１を形成する。

【0050】

続いて、画素領域ＤＡおよび周辺回路領域ＰＡの第１絶縁層１１上に、例えばプラズマＣＶＤ法を用いて、１００ｎｍ程度の膜厚Ｔ１２１のシリコン酸化膜を堆積し、絶縁層１２１を形成する。

【0051】

続いて、図１１に示すように、全面上にフォトレジスト２１を塗布し、画素領域ＤＡの絶縁層１２１の表面上が露出するように、フォトレジスト２１をパターニングする。続いて、パターニングしたフォトレジスト２１をマスクとして、Ｙ方向に例えばＲＩＥ法等のエッチングを第１絶縁層１１の表面上まで行い、画素領域ＤＡの絶縁層１２１を除去する。

【0052】

続いて、図１２に示すように、周辺回路領域ＰＡのフォトレジスト２１を除去し、画素領域ＤＡおよび周辺回路領域ＰＡの全面上に、例えばプラズマＣＶＤ法を用いて、１００ｎｍ程度の膜厚Ｔ１２２のシリコン酸化膜を堆積し、絶縁層１２２を形成する。

【0053】

その結果、画素領域ＤＡでは、第１絶縁層１１と、第２絶縁層１２２（１２Ａ）とにより構成される下地層１９Ａを形成する。周辺回路領域ＰＡでは、第１絶縁層１１と、第２絶縁層１２１，１２２（１２Ｂ）とにより構成される下地層１９Ｂを形成する。そのため、周辺回路領域ＰＡの下地層１９Ｂの膜厚ＴＢは、画素領域ＤＡの下地層１９Ａの膜厚ＴＡよりも、厚く（ＴＢ＞ＴＡ）形成される。

【0054】

その後、上述した第１実施形態の製造方法と同様の製造方法を用い、半導体装置１Ａを製造する。

【0055】

［作用効果］
変形例１の構成およびその製造方法によれば、第１実施形態と同様の効果が得られる。さらに、変形例１では、画素領域ＤＡの絶縁層１２１を除去した後、画素領域ＤＡおよび周辺回路領域ＰＡの全面上に絶縁層１２２を形成する（図１１、図１２）。このように、画素領域ＤＡの絶縁層１２１を除去し、第２絶縁層１２１，１２２を形成することで、より確実に画素領域ＤＡと周辺回路領域ＰＡとの膜厚差（ＴＢ＞ＴＡ）を形成することができる。そのため、より確実にしきい値電圧ＶｔｈＡ、ＶｔｈＢの差（ＶｔｈＢ＞ＶｔｈＡ）を設けることができる点で有利である。

【0056】

（変形例２（画素領域の下地層が第２絶縁層を備えない一例））
図１３を用い、第１実施形態の変形例２に係る半導体装置１Ｂについて説明する。変形例２に係る半導体装置１Ｂは、画素領域ＤＡの下地層１９Ａが第２絶縁層１２を備えない一例に関する。図１３は、変形例２に係るアクティブマトリクス基板に適用される半導体装置１Ｂの一例を概略的に示す断面図である。

【0057】

［構成］
図１３に示すように、変形例２に係る半導体装置１Ｂは、第１実施形態および変形例１と比較し、画素領域ＤＡの下地層１９Ａが第２絶縁層１２Ａを備えておらず、下地層１９Ａが第１絶縁層１１のみで構成される。換言すると、変形例２に係る画素領域ＤＡの下地層１９Ａの第２絶縁層１２Ａの膜厚は、実質的に０である。

【0058】

その他の構成は、第１実施形態および変形例１と実施的に同様であるため、その詳細な説明を省略する。

【0059】

［製造方法］
製造方法に関しては、第１実施形態と比較し、図４に示したエッチング工程において、例えばエッチング時間を第１実施形態よりもより長く制御し、第１絶縁層１１の表面上が露出するまで、画素領域ＤＡの第２絶縁層１２Ａをエッチングする点で相違する。換言すると、このエッチング工程において、第２絶縁層１２Ａの膜厚Ｔ１２Ａが、実質的に０となるまでエッチングを継続する。

【0060】

その他の構成は、第１実施形態および変形例１と実質的に同様であるため、その詳細な説明を省略する。

【0061】

［作用効果］
変形例２に係る半導体装置１Ｂは、画素領域ＤＡの下地層１９Ａが第２絶縁層１２Ａを備えておらず、下地層１９Ａが第１絶縁層１１のみで構成される。

【0062】

そのため、画素領域ＤＡの下地層１９Ａは、第１絶縁層１１から拡散する水素を防止するためのバリアとして働く第２絶縁層１２を備えていない。従って、第１絶縁層１１から拡散した水素は、直接的に酸化物半導体層１３Ａに拡散する。その結果、変形例２に係る酸化物半導体層１３Ａは、第１実施形態および変形例１と比較して、よりキャリア密度が増大され、より低抵抗化される。このように、変形例２では、より直接的かつ確実にしきい値電圧ＶｔｈＡ、ＶｔｈＢの差（ＶｔｈＢ＞ＶｔｈＡ）を設けることができる点で有利である。

【0063】

また、画素領域ＤＡの第２絶縁層を全て除去するため、第１の実施形態に比べて、薄い第２絶縁層１２Ａを残す制御が不要である。したがって、第１の実施形態に比べて製造を容易化することが可能である。

【0064】

（第２実施形態（水素の発生源としての第１絶縁層の膜厚を制御する一例））
図１４乃至図１７を用い、第２実施形態に係る半導体装置１Ｃの構成およびその製造方法について説明する。第２実施形態は、水素（Ｈ）の発生源としての第１絶縁層１１の膜厚を制御する一例に関する。この説明に関し、第１実施形態と実質的に重複する部分の詳細な説明を省略する。

【0065】

［構成］
ここで、第１実施形態では、画素領域ＤＡおよび周辺回路領域ＰＡにおいて、水素の発生源としての第１絶縁層１１の膜厚Ｔ１１は等しい（共通である）一方、水素の拡散を防止するためのバリア層としての第２絶縁層１２の膜厚に差を設けていた。

【0066】

これに対して、図１４に示す第２実施形態では、画素領域ＤＡの第１絶縁層１１Ａの膜厚Ｔ１１Ａは、周辺回路領域ＰＡの第１絶縁層１１Ｂの膜厚Ｔ１１Ｂよりも、厚くなるように構成（Ｔ１１Ａ＞Ｔ１１Ｂ）される。一方、第２絶縁層１２の膜厚Ｔ１２は、画素領域ＤＡおよび周辺回路領域ＰＡにおいて実質的に等しく同一である。その結果、第２実施形態では、周辺回路領域ＰＡの下地層１９Ｂの膜厚ＴＢは、画素領域ＤＡの下地層１９Ａの膜厚ＴＡよりも、薄くなるように構成（ＴＢ＜ＴＡ）される。

【0067】

上記のように下地層１９Ａ，１９Ｂが構成されることで、画素領域ＤＡの第１絶縁層１１Ａから発生する水素（Ｈ）の量は、周辺回路領域ＰＡの第１絶縁層１１Ｂから発生する水素（Ｈ）の量よりも多くなる。一方、当該水素（Ｈ）の拡散を防止するバリア層としての第２絶縁層１２の膜厚Ｔ１２は、画素領域ＤＡおよび周辺回路領域ＰＡで一定である。

【0068】

そのため、画素領域ＤＡの酸化物半導体層１３Ａは、周辺回路領域ＰＡの酸化物半導体層１３Ｂに比べ、キャリア密度が増大し、低抵抗化される。その結果、同様に、第１薄膜トランジスタＴｒＡのしきい値電圧ＶｔｈＡは、第２薄膜トランジスタＴｒＢのしきい値電圧ＶｔｈＢよりも低くなるように構成（ＶｔｈＡ＜ＶｔｈＢ）される。

【0069】

その他の構成については、実質的に第１実施形態と同様であるため、その詳細な説明を省略する。

【0070】

［製造方法］
次に、図１５乃至図１７を用い、第２実施形態に係る半導体装置１Ｃの製造方法について説明する。

【0071】

図１５に示すように、画素領域ＤＡおよび周辺回路領域ＰＡの絶縁基板１０上に、例えばプラズマＣＶＤ法を用いて、２００ｎｍ程度の膜厚Ｔ１１Ａのシリコン窒化（ＳｉＮ）膜を堆積し、第１絶縁層１１を形成する。同様に、第１絶縁層１１を形成する際、成膜温度は３００℃から４００℃程度であって、プラズマＣＶＤの反応ガスとして水素（Ｈ）を用いる。そのため、第１絶縁層１１は、上記水素（Ｈ）を含んだ状態で形成される。

【0072】

続いて、全面上にフォトレジスト２２を塗布し、周辺回路領域ＰＡの第１絶縁層１１の表面上が露出するように、フォトレジスト２２をパターニングする。続いて、パターニングしたフォトレジスト２２をマスクとして、例えばＲＩＥ法等のエッチングを行い、エッチング時間等を制御し、周辺回路領域ＰＡの第１絶縁層１１の膜厚Ｔ１１Ｂを、Ｙ方向に例えば１００ｎｍ程度まで薄膜化する。

【0073】

続いて、図１６に示すように、フォトレジスト２２を除去する。その結果、周辺回路領域ＰＡの第１絶縁層１１Ｂの膜厚Ｔ１１Ｂを、画素領域ＤＡの第１絶縁層１１Ａの膜厚Ｔ１１Ａよりも、薄くなるように（Ｔ１１Ｂ＜Ｔ１１Ａ）形成する。

【0074】

続いて、図１７に示すように、同様に、画素領域ＤＡおよび周辺回路領域ＰＡの第１絶縁層１１Ａ，１１Ｂ上に、例えばプラズマＣＶＤ法を用いて、２００ｎｍ程度の膜厚Ｔ１２のシリコン酸化膜を堆積し、第２絶縁層１２を形成する。その結果、画素領域ＤＡの第１、第２絶縁層１１Ａ、１２により構成される下地層１９Ａと、周辺回路領域ＰＡの第１、第２絶縁層１１Ｂ、１２により構成される下地層１９Ｂとを形成する。従って、周辺回路領域ＰＡの下地層１９Ｂの膜厚ＴＢは、画素領域ＤＡの下地層１９Ａの膜厚ＴＡよりも、薄くなるように（ＴＢ＜ＴＡ）形成される。

【0075】

以後、上記と同様の製造方法を用い、第２実施形態に係る半導体装置１Ｃを製造する。

【0076】

［作用効果］
第２実施形態の構成および製造方法によれば、第１実施形態と同様の効果が得られる。さらに、必要に応じて、第２実施形態を適用することが可能である。

【0077】

（適用例（有機ＥＬ表示装置））
図１８および図１９を用い、第１、第２実施形態および変形例１、２に係る半導体装置１Ａから１Ｃが適用され得る表示装置の一例を説明する。図１８に示す表示装置１は、例えば有機ＥＬ素子を有するアクティブマトリクス型の有機ＥＬ表示装置である。尚、ここで説明する有機ＥＬ表示装置１は、一例であって、これに限定されない。

【0078】

［表示装置の全体構成］
図１８を用い、表示装置１の全体構成について説明する。図１８は、第１、第２実施形態および変形例１に係るアクティブマトリクス基板が適用される表示装置１の一例を概略的に示すブロック図である。図示するように、表示装置１は、画素領域ＤＡと、画素領域ＤＡの周辺の周辺回路領域ＰＡに配置される駆動部とを備える。駆動部は、第１走査線駆動回路３、第２走査線駆動回路４、データ線駆動回路５、制御回路６、電源回路７を含む。

【0079】

第１走査線駆動回路３と第２走査線駆動回路４は、例えば画素領域ＤＡの行方向両側近傍に配置され、データ線駆動回路５、制御回路６、電源回路７は、画素領域ＤＡの列方向の片側近傍に配置されている。第１走査線駆動回路３、第２走査線駆動回路４、データ線駆動回路５は、少なくとも一部が、表示装置１を構成する図示せぬパネル上に形成される。

【0080】

画素領域ＤＡは、マトリクス状（行列状）に配置された複数の画素ＰＸを備える。画素領域ＤＡには、これらの画素ＰＸに対応して、行方向に配置された複数の第１走査線ＷＬおよび複数の第２走査線ＲＬ、行方向と交わる列方向に配置された複数のデータ線ＤＬ等が配置される。

【0081】

第１、第２実施形態および変形例１、２に係る第１薄膜トランジスタＴｒＡは、後述するように、画素領域ＤＡの画素ＰＸに含まれるスイッチング素子に適用される。第２薄膜トランジスタＴｒＢは、周辺回路領域ＰＡにおける保護回路等の周辺回路に配置される周辺トランジスタに適用される。

【0082】

各第１走査線ＷＬは、画素領域ＤＡの外部に延出され、第１走査線駆動回路３と電気的に接続される。各第２走査線ＲＬは、画素領域ＤＡの外部に延出され、第２走査線駆動回路４と電気的に接続される。各データ線ＤＬは、画素領域ＤＡの外部に延出され、データ線駆動回路５と電気的に接続される。

【0083】

第１走査線駆動回路３は、各第１走査線ＷＬに対して、書き込み走査信号ＷＳを順次供給する。これにより、行方向に配置された複数の画素ＰＸが順次選択される。

【0084】

第２走査線駆動回路４は、第１走査線駆動回路３により供給される書き込み走査信号ＷＳと同期して、第２走査線ＲＬに駆動走査信号ＡＺを供給する。これにより、画素ＰＸの発光動作および消光動作が制御される。

【0085】

データ線駆動回路５は、データ線ＤＬに対して、例えば信号電圧Ｖｓｉｇと、基準電圧Ｖｏｆｓとを選択的に供給する。信号電圧Ｖｓｉｇは、映像信号の輝度に応じた信号の電圧である。基準電圧Ｖｏｆｓは、信号電圧の基準となる電圧であり、例えば黒レベルを示す信号の電圧に相当する。基準電圧Ｖｏｆｓは、後述する有機ＥＬ素子を駆動する駆動トランジスタのしきい値電圧のばらつきを補正するためにも用いられる。

【0086】

制御回路６は、外部信号源から供給される外部信号に基づいて、画素領域ＤＡに画像を表示するために必要な各種信号を生成する。制御回路６は、生成した各種信号を、第１走査線駆動回路３、第２走査線駆動回路４、データ線駆動回路５にそれぞれ出力するとともに、第１走査線駆動回路３、第２走査線駆動回路４、データ線駆動回路５が互いに同期して動作するように制御する。

【0087】

［画素領域および周辺回路領域の詳細構成］
次に、図１９を用い、表示装置１の画素領域ＤＡおよび周辺回路領域ＰＡの構成について詳細に説明する。図１９は、画素領域ＤＡの画素ＰＸおよび周辺回路領域ＰＡの構成の一例を概略的に示す等価回路図である。

【0088】

（画素ＰＸ）
図示するように、画素ＰＸは、書き込みトランジスタＴｒ１、駆動トランジスタＴｒ２、リセットトランジスタＴｒ３、容量素子Ｃｓ、発光素子ＥＬを備える。書き込みトランジスタＴｒ１、駆動トランジスタＴｒ２、リセットトランジスタＴｒ３は、第１薄膜トランジスタＴｒＡである。

【0089】

書き込みトランジスタＴｒ１はゲート電極が第１走査線ＷＬに接続され、ソース／ドレイン電極の一方がデータ線ＤＬに接続され、他方が容量素子Ｃｓの第１電極と駆動トランジスタＴｒ２のゲート電極とに接続される。

【0090】

駆動トランジスタＴｒ２のソース／ドレイン電極の一方は電源電圧Ｖｃｃが供給される配線に接続され、他方は発光素子ＥＬのアノード電極、容量素子Ｃｓの第２電極、およびリセットトランジスタＴｒ３のソース／ドレイン電極の一方に接続される。発光素子ＥＬのカソード電極には、カソード電圧Ｖｃａｔｈが供給される。

【0091】

リセットトランジスタＴｒ３のゲート電極は、第２走査線ＲＬに接続され、ソース／ドレイン電極の他方は固定電圧Ｖｉｎｉが供給される配線に接続される。

【0092】

上記構成の画素ＰＸにおいて、書き込みトランジスタＴｒ１は、第１走査線ＷＬに書き込み走査信号ＷＳが供給された場合、導通状態となる。導通状態において、書き込みトランジスタＴｒ１は、データ線ＤＬを介して供給される信号電圧Ｖｓｉｇまたは基準電圧Ｖｏｆｓを、駆動トランジスタＴｒ２のゲート電極に供給する。容量素子Ｃｓは、信号電圧Ｖｓｉｇまたは基準電圧Ｖｏｆｓを保持する。駆動トランジスタＴｒ２は、容量素子Ｃｓに保持された電圧がしきい値電圧を超えると導通し、容量素子Ｃｓに保持された電圧に基づく電流を発光素子ＥＬに供給する。発光素子ＥＬは、駆動トランジスタＴｒ２から供給される電流に対応した輝度で発光する。

【0093】

リセットトランジスタＴｒ３は、第２走査線ＲＬに駆動走査信号ＡＺが供給された場合、導通状態となる。導通状態において、リセットトランジスタＴｒ３は、固定電圧Ｖｉｎｉを、駆動トランジスタＴｒ２のソース電極及び発光素子ＥＬのアノード電極に供給し、これらの電極の電圧を固定電圧Ｖｉｎｉにリセット（初期化）する。ここで、発光素子ＥＬのしきい値電圧をＶｔｈとした場合、しきい値電圧Ｖｔｈとカソード電圧Ｖｃａｔｈ、及び固定電圧Ｖｉｎｉの関係は、次式で表される。

【0094】

Ｖｉｎｉ＜Ｖｔｈ＋Ｖｃａｔｈ
（周辺回路）
次に、周辺回路領域ＰＡに配置される周辺回路について説明する。ここでは、周辺回路の一例として、静電気放電（ＥＳＤ；electro-static discharge）から画素領域ＤＡに配置される画素ＰＸを保護するための保護回路ＥＳＤを説明する。

【0095】

保護回路ＥＳＤは、２つの保護トランジスタＴｒ４、Ｔｒ５を備える。これら２つの保護トランジスタＴｒ４、Ｔｒ５は、第２薄膜トランジスタＴｒＢである。

【0096】

保護トランジスタＴｒ４のゲート電極は第１走査線ＷＬおよび配線Ｌ１を介してソース／ドレイン電極の一方に接続され、ソース／ドレイン電極の他方は配線Ｌ２を介して保護トランジスタＴｒ５のゲート電極およびデータ線ＤＬに接続される。

【0097】

保護トランジスタＴｒ５のゲート電極は配線Ｌ２を介してソース／ドレイン電極の一方に接続され、ソース／ドレイン電極の他方は保護トランジスタＴｒ４のソース／ドレイン電極の一方、配線Ｌ１を介して保護トランジスタＴｒ４のゲート電極および第１走査線ＷＬに接続される。

【0098】

上記保護回路ＥＳＤの構成において、例えば静電気放電等によって第１走査線ＷＬに、保護トランジスタＴｒ４、Ｔｒ５のしきい値電圧ＶｔｈＢよりも高電圧である電圧Ｖｅｓｄが印加された場合を考える。この場合、電圧Ｖｅｓｄがしきい値電圧ＶｔｈＢよりも大きいため、保護トランジスタＴｒ４、Ｔｒ５の電流経路が導通状態となり、ドレイン電流を流せる状態となる。そのため、高電圧であるＶｅｓｄは、導通状態となった保護トランジスタＴｒ４、Ｔｒ５の電流経路および配線Ｌ１、Ｌ２を介して、画素領域ＤＡの画素ＰＸに印加されることなく、データ線ＤＬを介して周辺回路領域ＰＡに印加される。

【0099】

このように、上記保護動作によって、静電気放電による高電圧Ｖｅｓｄから、画素領域ＤＡの画素ＰＸを保護することができる。

【0100】

［作用効果］
上記構成の表示装置１に、第１、第２実施形態および変形例１、２に係るアクティブマトリクス基板および第１、第２薄膜トランジスタＴｒＡ、ＴｒＢを適用することにより、表示装置１の画質および信頼性を向上でき、リーク電流および消費電力を低減できる。

【0101】

（その他の適用例）
表示装置は、上記適用例で説明した有機ＥＬ表示装置１に限らず、例えば液晶層を有する液晶表示装置等のその他の表示装置であってもよい。

【0102】

さらに、半導体装置１Ａから１Ｃは、表示装置に限定されず、例えば撮像装置等にも適用可能である。当該撮像装置では、画素領域ＰＡに配置された複数の画素を構成する各トランジスタに第１薄膜トランジスタＴｒＡを適用し、画素領域ＤＡの周辺の周辺回路領域ＰＡに配置された周辺回路を構成する周辺トランジスタ等に第２薄膜トランジスタＴｒＢを適用することが可能である。

【0103】

また、第２薄膜トランジスタＴｒＢが適用可能な周辺回路は、保護回路ＥＳＤに限定されない。第２薄膜トランジスタＴｒＢは、例えば、周辺回路領域ＰＡに配置された画素ＰＸの画質を検査するための検査トランジスタ等にも適用可能である。当該検査トランジスタのソース／ドレイン電極の一端は、画素領域ＤＡの画素ＰＸに接続されたデータバス線に電気的に接続される。検査トランジスタのオン／オフに応じて電気的に接続された画素ＰＸが正常な輝度にて発行するか否かに基づいて、画素領域ＰＡを検査する。

【0104】

尚、第１、第２実施形態および変形例１、２の開示された内容を組み合わせた構成および製造方法等についても同様に適用可能であることは勿論である。

【0105】

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0106】

１…表示装置、１Ａ，１Ｂ，１Ｃ…半導体装置、３…第１走査線駆動回路、４…第２走査線駆動回路、５…データ線駆動回路、６…制御回路、７…電源回路、１０…絶縁基板、ＤＡ…画素領域、ＰＡ…周辺回路領域、１１，１１Ａ，１１Ｂ…第１絶縁層、１２，１２Ａ，１２Ｂ…第２絶縁層、１３Ａ，１３Ｂ…酸化物半導体層、１４…ゲート絶縁膜、１５…ゲート電極、１６…層間絶縁膜、１７…コンタクト配線、１８…層間絶縁膜、１９Ａ，１９Ｂ…下地層（アンダーコート層）、ＴｒＡ…第１薄膜トランジスタ、ＴｒＢ…第２薄膜トランジスタ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】