特許 6596197 炭化珪素半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6596197

(24)【登録日】2019年10月4日

(45)【発行日】2019年10月23日

(54)【発明の名称】炭化珪素半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20191010BHJP

   H01L 29/78 20060101ALI20191010BHJP

   H01L 29/12 20060101ALI20191010BHJP

   H01L 21/265 20060101ALI20191010BHJP

   H01L 21/316 20060101ALI20191010BHJP

【ＦＩ】

   H01L29/78 658F

   H01L29/78 652K

   H01L29/78 652T

   H01L21/265 Z

   H01L21/265 602A

   H01L21/316 P

   H01L21/316 S

【請求項の数】1

【全頁数】11

(21)【出願番号】特願2014-185718(P2014-185718)

(22)【出願日】2014年9月11日

(65)【公開番号】特開2016-58659(P2016-58659A)

(43)【公開日】2016年4月21日

【審査請求日】2017年5月26日

【審判番号】不服2018-10126(P2018-10126/J1)

【審判請求日】2018年7月24日

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】須ケ原 紀之

(72)【発明者】

【氏名】堤 岳志

(72)【発明者】

【氏名】巻渕 陽一

(72)【発明者】

【氏名】荒岡 幹

(72)【発明者】

【氏名】福田 憲司

(72)【発明者】

【氏名】原田 信介

(72)【発明者】

【氏名】岡本 光央

【合議体】

【審判長】 恩田 春香

【審判官】 鈴木 和樹

【審判官】 飯田 清司

(56)【参考文献】

【文献】 国際公開第２０１１／０７４２３７（ＷＯ，Ａ１）

【文献】 特開２０１０−８０７８７（ＪＰ，Ａ）

【文献】 特開２０１１−１６５９４１（ＪＰ，Ａ）

【文献】 特開２０１４−１５４６６７（ＪＰ，Ａ）

【文献】 特開平１１−３１６９１（ＪＰ，Ａ）

【文献】 特開２００２−７５９８４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

H01L21/336

H01L29/78

H01L29/12

H01L21/265

H01L21/316

(57)【特許請求の範囲】

【請求項1】

第１導電型炭化珪素基板のおもて面上に、前記第１導電型炭化珪素基板よりも不純物濃度の低い第１導電型炭化珪素層を形成する第１工程と、
前記第１導電型炭化珪素層の表面領域の一部に第１の第２導電型領域を形成する第２工程と、
前記第１の第２導電型領域の表面領域に第１導電型ソース領域を形成する第３工程と、
前記第１の第２導電型領域の表面領域に、前記第１の第２導電型領域よりも不純物濃度の高い第２の第２導電型領域を形成する第４工程と、
熱処理炉内を窒素のみの雰囲気中で昇温し、ＮＯのみの雰囲気中で７００℃以上の酸化処理を行い、前記第１の第２導電型領域の、前記第１導電型炭化珪素層と前記第１導電型ソース領域とに挟まれた領域の表面上に、ゲート酸化膜を形成する第５工程と、
水蒸気（Ｈ₂Ｏ）雰囲気によるＰＯＡ処理を行う第６工程と、
窒素の雰囲気で前記熱処理炉を冷却して、２００℃以上４００℃未満の炉出し温度で前記熱処理炉から取り出し、伝導帯エネルギーレベルをＥｃとし、測定されたエネルギーレベルをＥとするとき、炭化珪素半導体と前記炭化珪素半導体上の前記ゲート酸化膜との界面における、０．２ｅＶ≦Ｅｃ−Ｅ≦０．３ｅＶにおける界面準位密度の平均値を、１．８×１０¹¹／ｃｍ²／ｅＶ以下にする第７工程と、
前記ゲート酸化膜の上にゲート電極を形成する第８工程と、
前記第１導電型ソース領域及び前記第２の第２導電型領域に電気的に接続するソース電極を形成する第９工程と、
前記第１導電型炭化珪素基板の裏面上にドレイン電極を形成する第１０工程と、
を含むことを特徴とする炭化珪素半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、炭化珪素半導体装置の製造方法に関する。

【背景技術】

【0002】

炭化珪素（ＳｉＣ）の単結晶基板など、炭化珪素を材料に用いた半導体装置として、ショットキーバリアダイオードやプレーナー型縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲート型電界効果トランジスタ）が製品化されている。従来の炭化珪素ＭＯＳＦＥＴでは、ゲート酸化膜と炭化珪素との界面における界面準位密度が大きいため、チャネル移動度が小さく、素子抵抗が大きい。

【0003】

炭化珪素ＭＯＳＦＥＴを製造する際に、乾燥酸素によるゲート酸化処理の後に、水蒸気によるＰＯＡ（Ｐｏｓｔ Ｏｘｉｄａｔｉｏｎ Ａｎｎｅａｌ）処理を行うことによって、チャネル移動度が改善されることが知られている。例えば、乾燥酸素によるゲート酸化処理の後にＰＯＡ処理を行わない場合のチャネル移動度が６ｃｍ²／Ｖ／ｓであるのに対して、ゲート酸化処理後に水蒸気によるＰＯＡ処理を行った場合のチャネル移動度が２５ｃｍ²／Ｖ／ｓ程度にまで改善することが知られている（例えば、非特許文献１参照）。

【0004】

また、炭化珪素ＭＯＳＦＥＴでは、ゲート酸化膜が厚いため、１１００℃以上の高温でＰＯＡ処理が行われることがある。ＰＯＡ処理に要する時間を短縮するには、熱処理炉にウェハを入れるときの温度や熱処理炉からウェハを出すときの温度を高く設定し、設定温度までの昇温時間及び設定温度からの降温時間を短縮するのが望ましい。そのため、ウェハを出し入れするときの熱処理炉の温度は、例えば７００℃程度であることが多い。一方、炉内温度を室温まで冷却してから熱処理炉からウェハを出す方法が報告されている（例えば、非特許文献２参照）。

【先行技術文献】

【非特許文献】

【0005】

【非特許文献1】荒井和雄、外１名、「ＳｉＣ素子の基礎と応用」、オーム社、２０３年３月２６日

【非特許文献2】矢野裕司、外４名、「時定数の長いトラップに起因した４Ｈ−ＳｉＣ ＭＯＳＦＥＴ 特性の変動」、ＳｉＣ及び関連ワイドギャップ半導体研究会第１８回講演会 神戸国際会議場 Ｐ−９２

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、熱処理炉からウェハを出すときの温度が高いと、炉からウェハを出すときにウェハボート周辺の大気中の乾燥酸素によって意図しない酸化反応が起こることがある。この意図しない酸化反応が起こると、炭化珪素半導体とゲート酸化膜との界面における界面準位密度が高くなるため、チャネル移動度が小さくなってしまうという問題点がある。一方、室温まで冷却してからウェハを出す場合には、降温速度を毎分５℃に設定しても、４００℃程度以下になると毎分３℃程度になり、２００℃程度以下になると毎分１．５℃程度になってしまうため、例えば１１００℃から室温まで冷却するのに、実際には半日以上の時間が必要となる。それによって、ゲート酸化工程の全所要時間が、例えばウェハの炉出し温度が７００℃である場合には６時間程度であったのに対して、室温でウェハを出す場合には１８時間程度に増えてしまうため、生産性が１／３に低下してしまうという問題点がある。

【0007】

この発明は、上述した従来技術による問題点を解消するため、生産性の低下を最小限に抑えつつ、高いチャネル移動度を有する炭化珪素半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

上述した課題を解決し、目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、第１導電型炭化珪素基板のおもて面上に、前記第１導電型炭化珪素基板よりも不純物濃度の低い第１導電型炭化珪素層を形成する第１工程と、前記第１導電型炭化珪素層の表面領域の一部に第１の第２導電型領域を形成する第２工程と、前記第１の第２導電型領域の表面領域に第１導電型ソース領域を形成する第３工程と、前記第１の第２導電型領域の表面領域に、前記第１の第２導電型領域よりも不純物濃度の高い第２の第２導電型領域を形成する第４工程と、熱処理炉内を窒素のみの雰囲気中で昇温し、ＮＯのみの雰囲気中で７００℃以上の酸化処理を行い、前記第１の第２導電型領域の、前記第１導電型炭化珪素層と前記第１導電型ソース領域とに挟まれた領域の表面上に、ゲート酸化膜を形成する第５工程と、水蒸気（Ｈ₂Ｏ）雰囲気によるＰＯＡ処理を行う第６工程と、窒素の雰囲気で前記熱処理炉を冷却して、２００℃以上４００℃未満の炉出し温度で前記熱処理炉から取り出し、伝導帯エネルギーレベルをＥｃとし、測定されたエネルギーレベルをＥとするとき、炭化珪素半導体と前記炭化珪素半導体上の前記ゲート酸化膜との界面における、０．２ｅＶ≦Ｅｃ−Ｅ≦０．３ｅＶにおける界面準位密度の平均値を、１．８×１０¹¹／ｃｍ²／ｅＶ以下にする第７工程と、前記ゲート酸化膜の上にゲート電極を形成する第８工程と、前記第１導電型ソース領域及び前記第２の第２導電型領域に電気的に接続するソース電極を形成する第９工程と、前記第１導電型炭化珪素基板の裏面上にドレイン電極を形成する第１０工程と、を含むことを特徴とする。

【0011】

この発明によれば、界面準位密度が十分に低いため、高いチャネル移動度が実現される。

【0012】

この発明によれば、高いチャネル移動度を有する縦型の炭化珪素ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、金属−酸化膜−半導体）型半導体装置が得られる。

【0013】

この発明によれば、炉出し温度が２００℃以上であることによって、例えば３時間〜４時間程度かかる２００℃から室温までの冷却を行わずに済むため、生産性の低下を抑えることができる。炉出し温度が４００℃未満であることによって、炉から炭化珪素半導体装置を出すときに意図しない酸化が進むのを抑えることができるため、界面準位密度が高くなるのを防ぎ、高いチャネル移動が得られる。

【0015】

この発明によれば、炉出し温度が２００℃以上であることによって、例えば３時間〜４時間程度かかる２００℃から室温までの冷却を行わずに済むため、生産性の低下を抑えることができる。炉出し温度が４００℃未満であることによって、炉から炭化珪素半導体装置を出すときに意図しない酸化が進むのを抑えることができるため、界面準位密度が高くなるのを防ぎ、高いチャネル移動が得られる。

【発明の効果】

【0016】

本発明にかかる炭化珪素半導体装置の製造方法によれば、生産性の低下を最小
限に抑えつつ、高いチャネル移動度を有する炭化珪素半導体装置を得ることができる。

【図面の簡単な説明】

【0017】

【図1】本発明の実施の形態にかかる炭化珪素半導体装置の一例を示す断面図である。

【図2】本発明の実施の形態にかかる炭化珪素半導体装置の製造方法のゲート酸化処理における炉内温度変化の一例を示す温度プロファイル図である。

【図3】本発明の実施の形態にかかる炭化珪素半導体装置の製造方法のＰＯＡ処理における炉内温度変化の一例を示す温度プロファイル図である。

【図4】界面準位密度の測定例を示す特性図である。

【図5】本発明の実施の形態にかかる炭化珪素半導体装置の別の例を示す断面図である。

【発明を実施するための形態】

【0018】

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書及び添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋及び−は、それぞれそれが付されていない層や領域よりも高不純物濃度及び低不純物濃度であることを意味する。なお、以下の実施の形態の説明及び添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0019】

・炭化珪素半導体装置の一例
図１は、本発明の実施の形態にかかる炭化珪素半導体装置の一例を示す断面図である。図１に示すように、炭化珪素半導体装置は、Ｎ型の炭化珪素でできたｎ炭化珪素基板１、及びＮ型の炭化珪素でできたｎ^-炭化珪素層２を備えている。ｎ炭化珪素基板１は、例えば炭化珪素にＮ型不純物がドーピングされた炭化珪素単結晶基板であってもよい。ｎ炭化珪素基板１は、例えばドレイン領域となる。

【0020】

ｎ^-炭化珪素層２は、ｎ炭化珪素基板１のおもて面上に設けられている。ｎ^-炭化珪素層２の不純物濃度は、ｎ炭化珪素基板１よりも低い。ｎ^-炭化珪素層２は、例えば炭化珪素にＮ型不純物がドーピングされた半導体層であってもよい。ｎ^-炭化珪素層２は、例えばＮ型のドリフト層となる。

【0021】

炭化珪素半導体装置は、ｎ炭化珪素基板１のおもて面側に、ＭＯＳ構造として、例えばｐ領域３、ｎソース領域４、ｐ⁺領域５、ゲート酸化膜６、ゲート電極７及びソース電極８を備えている。炭化珪素半導体装置は、ｎ炭化珪素基板１の裏面側に、例えばドレイン電極９を備えている。

【0022】

ｐ領域３は、ｎ^-炭化珪素層２の表面領域の一部に設けられている。ｐ領域３は、ｎ^-炭化珪素層２の表面領域の別の一部を挟むように設けられている。ｐ領域３は、例えば炭化珪素にＰ型不純物がドーピングされた半導体領域であってもよい。ｐ領域３は、第１の第２導電型領域の一例である。

【0023】

ｎソース領域４は、ｐ領域３の表面領域に設けられている。ｎソース領域４は、ｎ^-炭化珪素層２の、隣り合うｐ領域３とｐ領域３とに挟まれる表面領域から離れて設けられている。ｎソース領域４の不純物濃度は、ｎ^-炭化珪素層２よりも高い。

【0024】

ｐ⁺領域５は、ｐ領域３の表面領域において、ｎソース領域４を挟んで、ｎ^-炭化珪素層２の、隣り合うｐ領域３とｐ領域３とに挟まれる表面領域の反対側に設けられている。ｐ⁺領域５は、ｐ領域３及びｎソース領域４に接する。ｐ⁺領域５の不純物濃度は、ｐ領域３よりも高い。ｐ⁺領域５は、第２の第２導電型領域の一例である。

【0025】

ゲート酸化膜６は、ｎ^-炭化珪素層２の、ｐ領域３に挟まれる領域とｎソース領域４とに挟まれたｐ領域３の表面上に設けられている。ここで、伝導体エネルギーレベルをＥｃとし、測定されたエネルギーレベルをＥとする。ｐ領域３とゲート酸化膜６との界面における、０．２ｅＶ≦Ｅｃ−Ｅ≦０．３ｅＶにおける界面準位密度の平均値は、１．８×１０¹¹／ｃｍ²／ｅＶ以下である。

【0026】

ゲート電極７は、ゲート酸化膜６の表面上に設けられている。

【0027】

ソース電極８は、ｎソース領域４及びｐ⁺領域５に接して設けられている。ソース電極８は、ｎソース領域４及びｐ⁺領域５に電気的に接続されている。ソース電極８は、図示しない層間絶縁膜によって、ゲート電極７から絶縁されている。

【0028】

ドレイン電極９は、ｎ炭化珪素基板１の裏面上に設けられている。ドレイン電極９は、ｎ炭化珪素基板１にオーミック接合している。

【0029】

・図１に示す炭化珪素半導体装置の製造手順の一例
まず、Ｎ型の炭化珪素でできたｎ炭化珪素基板１を用意する。このｎ炭化珪素基板１のおもて面上に、例えばＮ型不純物をドーピングしながら炭化珪素でできたｎ^-炭化珪素層２をエピタキシャル成長させる。

【0030】

次いで、フォトリソグラフィ技術及びイオン注入法によって、ｎ^-炭化珪素層２の表面領域の、ｐ領域３となる領域に、Ｐ型不純物をイオン注入する。次いで、フォトリソグラフィ技術及びイオン注入法によって、ｐ領域３となるイオン注入領域の、ｎソース領域４となる領域に、Ｎ型不純物をイオン注入する。

【0031】

次いで、フォトリソグラフィ技術及びイオン注入法によって、ｐ領域３となるイオン注入領域の、ｐ⁺領域５となる領域に、Ｐ型不純物をイオン注入する。なお、ｐ領域３を設けるためのイオン注入、ｎソース領域４を設けるためのイオン注入、及びｐ⁺領域５を設けるためのイオン注入の順序は、上述した順序に限らず、種々変更可能である。

【0032】

次いで、熱処理（アニール）を行って、例えばｐ領域３、ｎソース領域４及びｐ⁺領域５となる各イオン注入領域を活性化させる。それによって、ｐ領域３、ｎソース領域４及びｐ⁺領域５ができる。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。

【0033】

次いで、ｐ領域３、ｎソース領域４及びｐ⁺領域５が設けられた側の面を熱酸化して、この面全体にゲート酸化膜６を設ける。ゲート酸化処理の後に、ＰＯＡ処理を行ってもよい。ＰＯＡ処理行うことによって、ゲート酸化膜６の膜質が改善される。ゲート酸化処理やＰＯＡ処理では、１００〜１５０枚程度のウェハを同時に処理するバッチ式の縦型の拡散炉が用いられることがある。縦型の拡散炉では、ウェハボートと呼ばれる治具に載せられたウェハは、例えば７００℃程度に保たれた拡散炉内をゆっくりと上昇していく。上昇が終わると予め設定されたプログラムに基づいて、温度上昇、ガスバルブの切り替え、ガス流量の変更及び温度下降などが行われる。処理が終わるとウェハボートはゆっくりと下降し、炉から取り出される。ゲート酸化処理やＰＯＡ処理における熱処理炉内の温度変化については、後述する。

【0034】

次いで、ゲート酸化膜６の上にゲート電極７を設ける。次いで、ｎソース領域４及びｐ⁺領域５に接するように、ソース電極８を設ける。次いで、ｎ炭化珪素基板１の裏面上に、ドレイン電極９を設ける。そして、熱処理を行って、ｎ炭化珪素基板１とドレイン電極９とをオーミック接合する。以上のようにして、図１に示す炭化珪素半導体装置が完成する。

【0035】

・ゲート酸化処理における炉内温度変化の一例
図２は、本発明の実施の形態にかかる炭化珪素半導体装置の製造方法のゲート酸化処理における炉内温度変化の一例を示す温度プロファイル図である。図２には、例えば炉入れ温度を７００℃とし、ＮＯガスによるゲート酸化処理の例が示されている。

【0036】

図２に示すように、窒素（Ｎ₂）雰囲気中で例えば７００℃から１３００℃のプロセス温度まで昇温する。続いて、雰囲気をＮＯに切り替えて、例えば１３００℃でゲート酸化処理を行う。続いて、窒素雰囲気に切り替えて２００℃〜４００℃の炉出し温度、例えば３００℃まで、降温速度を例えば毎分５℃に設定して降温していく。本来、１３００℃から３００℃まで−５℃／分で降温できれば、破線で示すように２００分で３００℃に到達する。

【0037】

しかし、炉内温度が下がるに連れて、実線で示すように−５℃／分の降温速度に追従できなくなると考えられる。従って、降温を開始してからの経過時間で管理しないで、炉内温度が所定の炉出し温度、例えば３００℃になっていることを確認して、ウェハボートの下降を始める必要がある。

【0038】

この機能を実現するには、所定の炉出し温度になっていなければ次のステップに進まないというプログラムを組めばよい。このような機能がない場合には、例えば１１００℃〜８００℃の降温速度を−５℃／分とし、８００℃〜６００℃の降温速度を−３℃／分とし、６００℃〜３００℃の降温速度を−１．５℃／分とする、などのように温度帯で降温速度を変えるようにしてもよい。

【0039】

・ＰＯＡ処理における炉内温度変化の一例
図３は、本発明の実施の形態にかかる炭化珪素半導体装置の製造方法のＰＯＡ処理における炉内温度変化の一例を示す温度プロファイル図である。図３には、例えば炉入れ温度を７００℃とし、水蒸気（Ｈ₂Ｏ）によるＰＯＡ処理の例が示されている。

【0040】

図３に示すように、窒素雰囲気中で例えば７００℃から１１００℃のプロセス温度まで昇温する。続いて、雰囲気を水蒸気に切り替えて、例えば１１００℃でＰＯＡ処理を行う。続いて、窒素雰囲気に切り替えて２００℃〜４００℃の炉出し温度、例えば３００℃まで、降温速度を例えば毎分５℃に設定して降温していく。本来、１１００℃から３００℃まで−５℃／分で降温できれば、破線で示すように１６０分で３００℃に到達する。

【0041】

しかし、炉内温度が下がるに連れて、実線で示すように−５℃／分の降温速度に追従できなくなると考えられる。従って、降温を開始してからの経過時間で管理しないで、炉内温度が所定の炉出し温度、例えば３００℃になっていることを確認して、ウェハボートの下降を始める必要がある。

【0042】

この機能を実現するには、所定の炉出し温度になっていなければ次のステップに進まないというプログラムを組めばよい。このような機能がない場合には、例えば１１００℃〜８００℃の降温速度を−５℃／分とし、８００℃〜６００℃の降温速度を−３℃／分とし、６００℃〜３００℃の降温速度を−１．５℃／分とする、などのように温度帯で降温速度を変えるようにしてもよい。

【0043】

・界面準位密度の測定例
図４は、界面準位密度の測定例を示す特性図である。図４において、縦軸は界面準位密度Ｄｉｔであり、単位は／ｃｍ²／ｅＶである。横軸は、伝導体エネルギーレベルＥｃと測定されたエネルギーレベルＥとの差Ｅｃ−Ｅであり、単位はｅＶである。「ドライ酸化のみ」のプロットは、１３００℃のＮ₂Ｏガス雰囲気中でゲート酸化処理を行った後に７００℃で炉出しを行い、ＰＯＡ処理を行わなかったサンプルのものである。「７００℃炉出し」のプロットは、１３００℃のＮ₂Ｏガス雰囲気中でゲート酸化処理を行った後に、１１００℃の水蒸気雰囲気中でＰＯＡ処理を行い、７００℃で炉出しを行ったサンプルのものである。「３００℃炉出し」のプロットは、１３００℃のＮ₂Ｏガス雰囲気中でゲート酸化処理を行った後に、１１００℃の水蒸気雰囲気中でＰＯＡ処理を行い、３００℃で炉出しを行ったサンプルのものである。「３００℃炉出し」のサンプルは、実施の形態にかかるサンプルである。

【0044】

ｐ領域３とゲート酸化膜６との界面における、０．２ｅＶ≦Ｅｃ−Ｅ≦０．３ｅＶにおける界面準位密度の平均値は、「ドライ酸化のみ」のサンプルで８×１０¹²／ｃｍ²／ｅＶ程度であり、「７００℃炉出し」のサンプルで５×１０¹¹／ｃｍ²／ｅＶ程度である。それに対して、「３００℃炉出し」のサンプルの０．２ｅＶ≦Ｅｃ−Ｅ≦０．３ｅＶにおける界面準位密度の平均値は、１．８×１０¹¹／ｃｍ²／ｅＶであり、「７００℃炉出し」のサンプルの値の半分以下である。

【0045】

「ドライ酸化のみ」のサンプルでは、ｐ領域３とゲート酸化膜６との界面にダングリングボンドなどの未結合手が多数存在し、それら未結合手がキャリアの捕獲源となる。従って、チャネル移動度が大きくならない。それに対して、ゲート酸化処理後に水蒸気によるＰＯＡ処理を行うと、ダングリングボンドが水酸基（−ＯＨ）などによって終端されるため、界面準位密度が小さくなり、キャリアを捕獲しにくくなる。従って、チャネル移動度が大きくなる。しかし、炉出し温度が４００℃よりも高いと、炉出し時に意図しない酸化反応が起こり、ＰＯＡ処理によって水酸基で終端された界面が再びダングリングボンド化してしまい、界面準位密度が大きくなってしまうと考えられる。従って、４００℃よりも高い温度で炉出しを行うことは、チャネル移動度が低下する原因の一つであると考えられる。

【0046】

実施の形態によれば、界面準位密度が十分に低いため、高いチャネル移動度を実現することができる。また、炉出し温度から室温までの冷却を行わずに済むため、生産性の低下を抑えることができる。また、炉出し時に意図しない酸化が進むのを抑えることができるため、界面準位密度が高くなるのを防ぐことができる。それによって、高いチャネル移動を実現することができる。従って、生産性の低下を最小限に抑えつつ、高いチャネル移動度を有する炭化珪素半導体装置を得ることができる。

【0047】

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した温度やガス種などは一例であり、本発明はそれらに限定されるものではない。また、各実施の形態では第１導電型をＮ型とし、第２導電型をＰ型としたが、本発明は第１導電型をＰ型とし、第２導電型をＮ型としても同様に成り立つ。また、例えば図５に示すように、炭化珪素基板のおもて面側に炭化珪素基板と異なる導電型のエピタキシャル層を有する炭化珪素半導体装置でも同様である。

【0048】

・炭化珪素半導体装置の別の例
図５は、本発明の実施の形態にかかる炭化珪素半導体装置の別の例を示す断面図である。図５に示すように、炭化珪素半導体装置は、ｎ炭化珪素基板１及びｎ^-炭化珪素層２を備えている。ｎ炭化珪素基板１及びｎ^-炭化珪素層２については、図１に示す例と同様であるため、重複する説明を省略する。

【0049】

炭化珪素半導体装置は、ｎ炭化珪素基板１のおもて面側に、ＭＯＳ構造として、例えばｐ領域３、ｎソース領域４、ｐ⁺領域５、ゲート酸化膜６、ゲート電極７、ソース電極８、ｐベース領域１０、ｐ炭化珪素層１１及びｎ^-領域１２を備えている。炭化珪素半導体装置は、ｎ炭化珪素基板１の裏面側に、例えばドレイン電極９を備えている。

【0050】

ｐベース領域１０は、ｎ^-炭化珪素層２の表面領域の一部に設けられている。ｐベース領域１０は、ｎ^-炭化珪素層２の表面領域の別の一部を挟むように設けられている。ｐベース領域１０は、例えば炭化珪素にＰ型不純物がドーピングされた半導体領域であってもよい。

【0051】

ｐ炭化珪素層１１は、ｎ^-炭化珪素層２の表面上に設けられている。ｐ炭化珪素層１１は、例えば炭化珪素にＰ型不純物がドーピングされた半導体層であってもよい。

【0052】

ｎ^-領域１２は、ｎ^-炭化珪素層２の、隣り合うｐベース領域１０とｐベース領域１０との間の領域の表面上に、設けられている。ｎ^-領域１２は、ｐ炭化珪素層１１を貫通して、ｎ^-炭化珪素層２の、隣り合うｐベース領域１０とｐベース領域１０との間の領域に接する。ｎ^-領域１２の不純物濃度は、ｎ炭化珪素基板１よりも低い。ｎ^-領域１２は、例えばｐ炭化珪素層１１の一部の導電型を、Ｎ型不純物のイオン注入及び熱処理によって反転させた領域であってもよい。ｎ^-領域１２は、例えばｎ^-炭化珪素層２とともにｎ型のドリフト領域となる。

【0053】

ｐ領域３は、ｐ炭化珪素層１１の一部であり、ｐベース領域１０の表面上に設けられている。ｐ領域３は、ｎ^-領域１２を挟むように設けられている。

【0054】

ｎソース領域４は、ｐベース領域１０の上のｐ領域３の表面領域に設けられている。ｎソース領域４は、ｎ^-領域１２から離れて設けられている。ｎソース領域４の不純物濃度は、ｎ^-領域１２よりも高い。

【0055】

ｐ⁺領域５は、ｐ炭化珪素層１１において、ｐ炭化珪素層１１を貫通してｐベース領域１０に接する。ｐ⁺領域５は、ｎ^-領域１２から離れており、ｎソース領域４を挟んでｎ^-領域１２の反対側に設けられている。ｐ⁺領域５は、ｐ領域３及びｎソース領域４に接する。ｐ⁺領域５の不純物濃度は、ｐ炭化珪素層１１よりも高い。

【0056】

ゲート酸化膜６は、ｐ炭化珪素層１１において、ｐ領域３の、ｎ^-領域１２とｎソース領域４とに挟まれた領域の表面上に設けられている。ｐ領域３とゲート酸化膜６との界面における、０．２ｅＶ≦Ｅｃ−Ｅ≦０．３ｅＶにおける界面準位密度の平均値は、１．８×１０¹¹／ｃｍ²／ｅＶ以下である。

【0057】

ゲート電極７、ソース電極８及びドレイン電極９については、図１に示す例と同様であるため、重複する説明を省略する。

【産業上の利用可能性】

【0058】

以上のように、本発明にかかる炭化珪素半導体装置の製造方法は、例えば炭化珪素基板上に形成されたスイッチングデバイスとして用いることができる炭化珪素半導体装置に有用であり、特に、炭化珪素でできた縦型のＭＯＳＦＥＴなどの半導体装置に適している。

【符号の説明】

【0059】

１ ｎ炭化珪素基板
２ ｎ^-炭化珪素層
３ ｐ領域
４ ｎソース領域
５ ｐ⁺領域
６ ゲート酸化膜
７ ゲート電極
８ ソース電極
９ ドレイン電極

【図1】

【図2】

【図3】

【図4】

【図5】