特許 6597917 ３レベル・インバータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6597917

(24)【登録日】2019年10月11日

(45)【発行日】2019年10月30日

(54)【発明の名称】３レベル・インバータ

(51)【国際特許分類】

   H02M 7/487 20070101AFI20191021BHJP

【ＦＩ】

   H02M7/487

【請求項の数】7

【全頁数】12

(21)【出願番号】特願2018-563199(P2018-563199)

(86)(22)【出願日】2017年12月4日

(86)【国際出願番号】JP2017043527

(87)【国際公開番号】WO2018135159

(87)【国際公開日】20180726

【審査請求日】2018年12月28日

(31)【優先権主張番号】特願2017-7128(P2017-7128)

(32)【優先日】2017年1月18日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100112003

【弁理士】

【氏名又は名称】星野 裕司

(72)【発明者】

【氏名】陳 ▲爽▼清

【審査官】 麻生 哲朗

(56)【参考文献】

【文献】 国際公開第２０１６／０３８７２１（ＷＯ，Ａ１）

【文献】 特開２０１５−２５６４（ＪＰ，Ａ）

【文献】 特開２０１３−１６５４９８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ ７／４８７

(57)【特許請求の範囲】

【請求項1】

直流高電位端子と交流出力端子との間に設けられて正電圧出力モード時にオン・オフされる第１の半導体スイッチング素子、並びにこの第１の半導体スイッチング素子に逆並列に設けられた第１の還流ダイオードと、
直流高電位端子と対をなす直流低電位端子と前記交流出力端子との間に設けられて負電圧出力モード時にオン・オフされる第２の半導体スイッチング素子、並びにこの第２の半導体スイッチング素子に逆並列に設けられた第２の還流ダイオードと、
前記直流高電位端子と前記直流低電位端子との間に印加される直流電圧を分圧した直流中間電圧に応じて前記交流出力端子の電位を変化させて前記第１および第２の半導体スイッチング素子のゲート電圧を制御する半導体回路と、
前記第１および第２の還流ダイオードにそれぞれ直列に接続された第１および第２のインダクタンス素子と
を具備したことを特徴とする３レベル・インバータ。

【請求項2】

前記第１および第２の半導体スイッチング素子のそれぞれは絶縁ゲート型半導体素子であって、前記第１および第２の還流ダイオードのそれぞれはユニポーラ型半導体のダイオードである請求項１に記載の３レベル・インバータ。

【請求項3】

前記ユニポーラ型の第１および第２の還流ダイオードのそれぞれは、ワイドバンドギャップ半導体のダイオードである請求項２に記載の３レベル・インバータ。

【請求項4】

前記半導体回路は、第３および第４の半導体スイッチング素子を逆並列に接続して構成され、前記直流中間電圧が印加される直流中間電位端子と前記交流出力端子との間に設けられた双方向スイッチング回路からなる請求項１に記載の３レベル・インバータ。

【請求項5】

前記半導体回路は、通電方向を逆向きにして直列に接続した第３の半導体スイッチング素子と第４の半導体スイッチング素子と、これらの第３および第４の半導体スイッチング素子にそれぞれ逆並列に接続した第３および第４のダイオードとを備えて構成され、前記直流中間電圧が印加される直流中間電位端子と前記交流出力端子との間に設けられた双方向スイッチング回路からなる請求項１に記載の３レベル・インバータ。

【請求項6】

前記半導体回路は、前記第１の半導体スイッチング素子と前記交流出力端子との間に設けられた第５の半導体スイッチング素子、および前記第２の半導体スイッチング素子と前記交流出力端子との間に設けられた第６の半導体スイッチング素子とからなる補助スイッチング回路と、
この補助スイッチング回路の両端間に前記直流中間電圧を選択的に印加するダイオード回路とからなる請求項１に記載の３レベル・インバータ。

【請求項7】

前記直流中間電圧は、前記直流高電位端子と前記直流低電位端子との間に設けられた第１および第２のコンデンサにより容量分圧して前記直流高電位端子と前記直流低電位端子との間に印加される直流電圧の［１／２］倍の直流電圧として生成されるものである請求項１に記載の３レベル・インバータ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、直流電圧を交流電圧に変換する３レベル・インバータに関する。

【背景技術】

【0002】

直流電圧を交流電圧に変換する電力変換装置としてインバータが知られている。特に最近では、直流電圧Ｅdからゼロ点を中心とした±ＥdのＰＷＭパルス電圧を生成して交流出力を得る２レベル・インバータに比較して、ゼロ点を中心とした±Ｅdと±（Ｅd／２）とからなる２種類のＰＷＭパルス電圧を生成して交流出力を得る３レベル・インバータが注目されている。

【0003】

図５は、いわゆるＡＮＰＣ（Advanced Neutral Point Clamped）方式の３レベル・インバータ１の概略構成を示す図である。この３レベル・インバータ１は、直流高電位端子Ｐと直流低電位端子Ｎとの間に印加される直流電圧Ｅdを直流中間電圧（Ｅd／２）でクランプした電圧でスイッチングすることで、交流出力端子ＡＣに上述した２段階の電圧レベルのＰＷＭパルス電圧を生成する。これらのＰＷＭパルス電圧を、例えば図示しないＬＣフィルタで濾波（フィルタリング）することで交流電圧が生成される。この３レベル・インバータ１により生成される交流電圧の波形は、２レベル・インバータにより生成される交流電圧の波形よりも滑らかな正弦波形に近いものとなる。

【0004】

具体的には３レベル・インバータ１は、直流高電位端子Ｐと交流出力端子ＡＣとの間に設けられて正電圧出力モード時にオン・オフされる第１の半導体スイッチング素子Ｔ１と、この第１の半導体スイッチング素子Ｔ１に逆並列に接続された第１の還流ダイオードＤ１とを備える。また３レベル・インバータ１は、直流高電位端子Ｐと対をなす直流低電位端子Ｎと交流出力端子ＡＣとの間に設けられて負電圧出力モード時にオン・オフされる第２の半導体スイッチング素子Ｔ２と、この第２の半導体スイッチング素子Ｔ２に逆並列に接続された第２の還流ダイオードＤ２とを備える。ちなみに第１および第２の半導体スイッチング素子Ｔ１,Ｔ２は、例えば高耐圧のＩＧＢＴ（Insulated Gate Bipolar Transistor）からなる。また第１および第２の還流ダイオードＤ１,Ｄ２は、一般的にはＳiをベースとしたバイポーラ・ダイオードからなる。

【0005】

更に３レベル・インバータ１は、直流中間電位端子Ｍと交流出力端子ＡＣとの間に設けられた双方向スイッチ回路ＢＳＷを備える。この双方向スイッチ回路ＢＳＷは、例えば逆耐圧を有するＩＧＢＴからなる第３および第４の半導体スイッチング素子Ｔ３,Ｔ４を逆並列に接続して構成された、いわゆるＲＢ-ＩＧＢＴ（Reverse Blocking ＩＧＢＴ）からなる。また直流中間電位端子Ｍには、直流高電位端子Ｐと直流低電位端子Ｎとの間に直列に設けられたコンデンサＣ１,Ｃ２により直流電圧Ｅdを分圧した直流中間電圧（Ｅd／２）が印加される。

【0006】

双方向スイッチ回路ＢＳＷは、直流中間電位端子Ｍに与えられる直流中間電圧（Ｅd／２）を交流出力端子ＡＣに選択的に加えることで第１および第２の半導体スイッチング素子Ｔ１,Ｔ２にそれぞれ印加される電圧を、電圧Ｅdまたは電圧（Ｅd／２）としてそれぞれ２段階に変化させる役割を担う。

【0007】

このように構成された３レベル・インバータ１の基本動作については、例えば特許文献１等に詳しく紹介される通りである。ちなみに３相交流出力を得る電力変換装置は、上述した構成の３レベル・インバータ１を並列に３組設け、これらの３レベル・インバータ１を１２０°の位相差を持たせて駆動することでＵ相・Ｖ相・Ｗ相からなる３相の交流電圧を生成するように構成される。

【0008】

ここで特許文献２には、第１および第２の還流ダイオードＤ１,Ｄ２として、従来一般的なシリコン（Ｓi）をベースとしたバイポーラ・ダイオードに代えてワイドバンドギャップ半導体である、例えばシリコン・カーバイト（ＳiＣ）をベースとしたユニポーラ・ダイオードを用いることが提唱されている。このようなユニポーラ・ダイオード（ＳiＣダイオード）を第１および第２の還流ダイオードＤ１,Ｄ２として用いることで、特許文献２に紹介されるように第１および第２の半導体スイッチング素子Ｔ１,Ｔ２の逆回復動作に伴うスイッチング損失、いわゆるリカバリ損失を抑えることが可能となる。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特開２０１２−１３０２２４号公報

【特許文献2】特開２０１４−５７５２０号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

ところで上述した構成の３レベル・インバータにおいて、例えば直流電圧Ｅdが加わった状態で第２の半導体スイッチング素子Ｔ２がターン・オフすると、第２の半導体スイッチング素子Ｔ２の逆回復動作時に伴って本来オフ状態である第１の還流ダイオードＤ１を経由して１μｓ以下の微小時間に亘って逆回復電流が流れることがある。このような現象は直流電圧Ｅdが加わった状態で第１の半導体スイッチング素子Ｔ１がターン・オフした場合にも同様に発生する。この場合には、第１の半導体スイッチング素子Ｔ１の逆回復動作時に伴って本来オフ状態である第２の還流ダイオードＤ２を経由して１μｓ以下の微小時間に亘って逆回復電流が流れる。

【0011】

ちなみに第１の還流ダイオードＤ１を経由して流れる逆回復電流は、第２の半導体スイッチング素子Ｔ２に高いサージ電圧Ｖcepを発生させる要因となる。このサージ電圧Ｖcepは、電流経路の回路インダクタンスをＬとし、ターン・オフ電流を［ｄi／ｄt］としたとき
Ｖcep＝（Ｅd／２）＋Ｌ×｜ｄi／ｄt｜
として示される。

【0012】

またサージ電圧Ｖcepが直流電圧Ｅdよりも大きい場合、本来、双方向スイッチ回路ＢＳＷを経由して直流中間電位端子Ｍ側に流れる第２の半導体スイッチング素子Ｔ２のターン・オフ後の逆回復電流が、ユニポーラ・ダイオードからなる第１の還流ダイオードＤ１を経由して直流高電位端子Ｐ側に流れ易くなる。即ち、直流中間電位端子Ｍと交流出力端子ＡＣとの間の回路インピーダンス（インダクタンス成分）が直流高電位端子Ｐと交流出力端子ＡＣとの間の回路インピーダンス（インダクタンス成分）よりも大きいので、上述したターン・オフ電流が第１の還流ダイオードＤ１を介して流れ易くなる。

【0013】

するとこの電流により第１の還流ダイオードＤ１に急峻な電圧変化が発生し、これによって第１の還流ダイオードＤ１が破壊に至る虞が生じる。しかも第１の還流ダイオードＤ１に発生した急峻な電圧変化により、その周波数成分が第１の半導体スイッチング素子Ｔ１の寄生容量Ｃresを経由して第１の半導体スイッチング素子に加わることでゲート電圧の急峻な変化を招来する恐れもある。このゲート電圧の急峻な変化は、第１の半導体スイッチング素子Ｔ１のゲート破壊の要因ともなる。更には第１の還流ダイオードＤ１を経由して流れる電流は、インバータにおける損失の発生要因ともなる。

【0014】

同様に双方向スイッチ回路ＢＳＷを経由して直流中間電位端子Ｍ側に流れる第１の半導体スイッチング素子Ｔ１のターン・オフ電流が、ユニポーラ・ダイオードからなる第２の還流ダイオードＤ２を経由して直流低電位端子Ｎ側に流れ易くなる。従って第１の半導体スイッチング素子Ｔ１のターン・オフ時にも、上述した第２の半導体スイッチング素子Ｔ２のターン・オフ時と同様な問題が発生する。

【0015】

本発明はこのような事情を考慮してなされたもので、その目的は、半導体スイッチング素子のターン・オフ時における還流電流の還流ダイオードを介する不要な流れを阻止し、その低損失化を図った簡易な構成の３レベル・インバータを提供することにある。

【課題を解決するための手段】

【0016】

上述した目的を達成するべく本発明に係る３レベル・インバータは、
直流高電位端子と交流出力端子との間に設けられて正電圧出力モード時にオン・オフされる第１の半導体スイッチング素子、並びにこの第１の半導体スイッチング素子に逆並列に設けられた第１の還流ダイオードと、
直流高電位端子と対をなす直流低電位端子と前記交流出力端子との間に設けられて負電圧出力モード時にオン・オフされる第２の半導体スイッチング素子、並びにこの第２の半導体スイッチング素子に逆並列に設けられた第２の還流ダイオードと、
前記直流高電位端子と前記直流低電位端子との間に印加される直流電圧を分圧した直流中間電圧に応じて前記交流出力端子の電位を変化させて前記第１および第２の半導体スイッチング素子のゲート電圧を制御する半導体回路と、
前記第１および第２の還流ダイオードにそれぞれ直列に接続された第１および第２のインダクタンス素子と
を備えたことを特徴としている。

【0017】

ちなみに第１および第２のインダクタンス素子のそれぞれは、第１および第２の還流ダイオードを介して流れる還流電流に対する回路インピーダンスを高める役割を担う。

【0018】

上記構成の３レベル・インバータによれば、第１および第２の還流ダイオードに、それぞれ直列に第１および第２のインダクタンス素子が接続される。そしてこれらのインダクタンス素子により第１および第２の還流ダイオードを介して流れる電流に対する回路インピーダンスが高められている。この結果、直流中間電位端子Ｍと交流出力端子ＡＣとの間のインダクタンスが、直流高電位端子Ｐと交流出力端子ＡＣとの間のインダクタンス並びに直流低電位端子Ｎと交流出力端子ＡＣとの間のインダクタンスよりも小さくなる。これによって第１および第２の半導体スイッチング素子のターン・オフ時における電流が第１および第２の還流ダイオードを介して流れ難くなり、主として直流中間電位端子側に流れるようになる。

【0019】

また前記第１および第２の半導体スイッチング素子のそれぞれは、例えばＩＧＢＴ等からなる高耐圧の絶縁ゲート型半導体素子であって、前記第１および第２の還流ダイオードのそれぞれはユニポーラ型半導体素子からなる。具体的には前記ユニポーラ型半導体素子からなる第１および第２の還流ダイオードのそれぞれは、例えばＳiＣダイオードからなる。

【0020】

また前記半導体回路は、例えば第３および第４の半導体スイッチング素子を逆並列に接続して構成され、前記直流中間電圧が印加される直流中間電位端子と前記交流出力端子との間に設けられた双方向スイッチング回路として実現される。或いは前記半導体回路は、通電方向を逆向きにして直列に接続した第３の半導体スイッチング素子と第４の半導体スイッチング素子と、これらの第３および第４の半導体スイッチング素子にそれぞれ逆並列に接続した第３および第４のダイオードとを備えて構成され、前記直流中間電圧が印加される直流中間電位端子と前記交流出力端子との間に設けられた双方向スイッチング回路として実現される。

【0021】

尚、電力変換装置が、前記第１の半導体スイッチング素子と前記交流出力端子との間に設けられた第５の半導体スイッチング素子、および前記第２の半導体スイッチング素子と前記交流出力端子との間に設けられた第６の半導体スイッチング素子とからなる補助スイッチング回路を備えて構成される場合、前記半導体回路は、この補助スイッチング回路の両端間に前記直流中間電圧を選択的には印加するダイオード回路として実現される。

【0022】

ここで前記直流中間電圧は、例えば前記直流高電位端子と前記直流低電位端子との間に設けられた第１および第２のコンデンサにより容量分圧して前記直流高電位端子と前記直流低電位端子との間に印加される直流電圧の［１／２］倍の直流電圧として生成される。

【発明の効果】

【0023】

本発明の３レベル・インバータによれば、半導体スイッチング素子のターン・オフ時に発生する電流の第１および第２の還流ダイオードを介する流れ出しを防ぐことができる。これ故、構成の徒な複雑化を招来することなしに低損失化を図ることが可能となる等の効果が奏せられる。

【図面の簡単な説明】

【0024】

【図1】本発明の第１の実施形態に係るＡＮＰＣ方式の３レベル・インバータの概略構成図。

【図2】本発明の第２の実施形態に係るＡＮＰＣ方式の３レベル・インバータの概略構成図。

【図3】本発明の第３の実施形態に係るＮＰＣ方式の３レベル・インバータの概略構成図。

【図4】本発明の第４の実施形態に係るＮＰＣ方式の３レベル・インバータの概略構成図。

【図5】従来一般的なＡＮＰＣ方式の３レベル・インバータの概略構成図。

【発明を実施するための形態】

【0025】

以下、図面を参照して本発明に係る３レベル・インバータの実施形態について説明する。

【0026】

図１は本発明の第１の実施形態に係るＡＮＰＣ方式の３レベル・インバータ２の概略構成を示す図である。この３レベル・インバータ２は、基本的には図５に示した３レベル・インバータ１と同様に、直流高電位端子Ｐと交流出力端子ＡＣとの間に設けられて正電圧出力モード時にオン・オフされる第１の半導体スイッチング素子Ｔ１と、直流高電位端子Ｐと対をなす直流低電位端子Ｎと交流出力端子ＡＣとの間に設けられて負電圧出力モード時にオン・オフされる第２の半導体スイッチング素子Ｔ２とを備える。

【0027】

尚、第１の半導体スイッチング素子Ｔ１には第１の還流ダイオードＤ１が逆並列に設けられ、第２の半導体スイッチング素子Ｔ２には第２の還流ダイオードＤ２が逆並列に設けられる。これらの第１および第２の還流ダイオードＤ１,Ｄ２は、ワイドバンドギャップ半導体であるユニポーラ・ダイオード、具体的にはシリコン・カーバイト（ＳiＣ）をベースとしたショットキー・バリア・ダイオードからなる。尚、図面において白抜きのダイオード記号は、ワイドバンドギャップ半導体のユニポーラ・ダイオードを示し、また塗り潰しのダイオード記号は、一般的なＳiをベースとするバイポーラ・ダイオードまたはワイドバンドギャップ半導体のユニポーラ・ダイオードを示す。

【0028】

また直流高電位端子Ｐと直流低電位端子Ｎとの間には、直列に接続された第１および第２のコンデンサＣ１,Ｃ２が設けられている。これらの第１および第２のコンデンサＣ１,Ｃ２は、直流高電位端子Ｐと直流低電位端子Ｎとの間に印加される直流電圧Ｅdを分圧して直流中間電圧［Ｅd／２］を生成し、この直流中間電圧［Ｅd／２］を直流中間電位端子Ｍに与える役割を担う。

【0029】

このようにして直流中間電圧［Ｅd／２］が与えられる直流中間電位端子Ｍと交流出力端子ＡＣとの間に、交流出力端子ＡＣの電位を変化させて第１および第２の半導体スイッチング素子Ｔ１,Ｔ２のオン・オフ動作電圧を制御する半導体回路として双方向スイッチ回路ＢＳＷが設けられる。この双方向スイッチ回路ＢＳＷは、例えば逆耐圧性を有するＩＧＢＴからなる第３および第４の半導体スイッチング素子Ｔ３,Ｔ４を逆並列に接続して構成された、いわゆるＲＢ-ＩＧＢＴ（Reverse Blocking ＩＧＢＴ）からなる。

【0030】

ここで本発明に係る３レベル・インバータが特徴とするところは、上述した構成に加えて更に第１の還流ダイオードＤ１に直列に接続される第１のインダクタンス素子Ｌ１を備える点にある。更に３レベル・インバータ２は、第２の還流ダイオードＤ２に直列に接続される第２のインダクタンス素子Ｌ２を備えることを特徴としている。

【0031】

ちなみに第１および第２のインダクタンス素子Ｌ１,Ｌ２については、コイル等の独立した回路部品であっても良いが、例えばＩＧＢＴからなる第１および第２の半導体スイッチング素子Ｔ１,Ｔ２のコレクタ・エミッタ間に第１および第２の還流ダイオードＤ１を逆並列に接続する上での所定長の配線材として実現することも可能である。

【0032】

尚、図１においては第１および第２の還流ダイオードＤ１,Ｄ２のアノード側に第１および第２のインダクタンス素子Ｌ１,Ｌ２をそれぞれ直列接続した例を示しているが、第１および第２の還流ダイオードＤ１,Ｄ２のカソード側に第１および第２のインダクタンス素子Ｌ１,Ｌ２をそれぞれ直列接続して設けることも勿論可能である。

【0033】

このように本発明に係る３レベル・インバータにおいては、第１および第２の半導体スイッチング素子Ｔ１,Ｔ２のそれぞれに逆並列に接続された第１および第２の還流ダイオードＤ１,Ｄ２の各電流経路に第１および第２のインダクタンス素子Ｌ１,Ｌ２がそれぞれ直列に介装されている。従って第１および第２のインダクタンス素子Ｌ１,Ｌ２を経由する電流経路の回路インピーダンスを、双方向スイッチ回路ＢＳＷを経由する電流経路の回路インピーダンスよりもそれぞれ高くすることが可能となる。

【0034】

従って上記構成の３レベル・インバータ２によれば、例えば正電圧出力モードにおいて直流電圧Ｅdが加わった状態で第２の半導体スイッチング素子Ｔ２がターン・オフした際、第２の半導体スイッチング素子Ｔ２の逆回復動作時に伴って流れる逆回復電流は、専ら、回路インピーダンスの低い双方向スイッチ回路ＢＳＷを経由して流れる。換言すれば逆回復電流は、第１の還流ダイオードＤ１側には殆ど流れることがなくなる。同様に負電圧出力モードにおいて直流電圧Ｅdが加わった状態で第１の半導体スイッチング素子Ｔ１がターン・オフした際、第１の半導体スイッチング素子Ｔ１の逆回復動作時に伴って流れる逆回復電流は、専ら、回路インピーダンスの低い双方向スイッチ回路ＢＳＷを経由して流れる。換言すれば逆回復電流は、第２の還流ダイオードＤ２側には殆ど流れることがなくなる。

【0035】

この結果、第１および第２の還流ダイオードＤ１,Ｄ２を経由して逆回復電流が流れることがなくなるので、第１および第２の還流ダイオードＤ１,Ｄ２での無駄なエネルギ損失を抑えることが可能となる。しかも第１および第２の還流ダイオードＤ１,Ｄ２を経由する逆回復電流の流れを防止することができるので、前述した高いサージ電圧Ｖcepの発生を抑えることも可能となる。故に第１および第２の半導体スイッチング素子Ｔ１,Ｔ２におけるゲート電圧の振動（発振）を防止し、第１および第２の半導体スイッチング素子Ｔ１,Ｔ２のゲート破壊を未然に防ぐことが可能となる等の効果が奏せられる。この結果、第１および第２の還流ダイオードとしてユニポーラ・ダイオードを採用した場合であっても第１および第２の還流ダイオードでの損失を効果的に低減することができる。

【0036】

しかも第１および第２の還流ダイオードをそれぞれ含む回路インダクタンスについては、３レベル・インバータをモジュール化するに際して、例えば第１および第２の半導体スイッチング素子に対する第１および第２の還流ダイオードに対する配線長を長く設定する等して容易に対処することかできる。

【0037】

図２(ａ)(ｂ)は、本発明に係る３レベル・インバータの第２の実施形態をそれぞれ示している。この実施形態に係る３レベル・インバータ３は、基本的には図１に示した３レベル・インバータ２と同様に構成される。しかし直流中間電位端子Ｍと交流出力端子ＡＣとの間に設けられる双方向スイッチ回路ＢＳＷが、図２(ａ)(ｂ)に示すように通電方向を逆向きにして直列に接続した、例えば一般的なＩＧＢＴからなる第３の半導体スイッチング素子Ｔ３と第４の半導体スイッチング素子Ｔ４とにより構成している点を異にしている。

【0038】

これらの第３および第４の半導体スイッチング素子Ｔ３,Ｔ４は、前述したＲＢ-ＩＧＢＴと異なって逆耐圧性を有しないので、第３および第４の半導体スイッチング素子Ｔ３,Ｔ４には、それぞれ第３および第４のダイオードＤ３,Ｄ４が逆並列に接続される。尚、双方向スイッチ回路ＢＳＷは、図２（ｃ）に示す変形例のように、第３の半導体スイッチング素子Ｔ３とダイオードＤ３ａを直列接続した回路と、第４の半導体スイッチング素子Ｔ４とダイオードＤ４ａを直列接続した回路とを並列に接続して構成するようにしても良い。

【0039】

このように構成された３レベル・インバータ３においても、図１に示した３レベル・インバータ２と同様に、第１および第２の還流ダイオードＤ１,Ｄ２に対してそれぞれ直列にインダクタンス素子Ｌ１,Ｌ２が接続される。

【0040】

従って図２(ａ)（ｂ）（ｃ）に示す構成の３レベル・インバータ３においても、図１を参照して説明した３レベル・インバータ２と同様に第１および第２の還流ダイオードＤ１,Ｄ２を経由する電流経路の回路インピーダンスを高くすることができる。故に第１および第２の半導体スイッチング素子Ｔ１,Ｔ２のターン・オフ時における瞬時的な逆回復電流の流れを防止することができ、逆回復電流の全てを双方向スイッチ回路ＢＳＷを経由させて直流中間電位端子Ｍ側に流すことができる。従って第１および第２の還流ダイオードＤ１,Ｄ２を介する逆回復電流の無駄な電力消費を抑えてスイッチング損失（リカバリ損失）を低減することが可能となる。

【0041】

次に本発明の第３および第４の実施形態について説明する。この３レベル・インバータは、図３および図４にそれぞれ示すようにＮＰＣ（Neutral Point Clamped）方式の３レベル・インバータ４,５として実現される。

【0042】

具体的にはＮＰＣ方式の３レベル・インバータ４,５は、第１の半導体スイッチング素子Ｔ１と交流出力端子ＡＣとの間に第５の半導体スイッチング素子Ｔ５を設けると共に、第２の半導体スイッチング素子Ｔ２と交流出力端子ＡＣとの間に第６の半導体スイッチング素子Ｔ６を設けて構成される。尚、これらの第５および第６の半導体スイッチング素子Ｔ５,Ｔ６にも第５および第６の還流ダイオードＤ５,Ｄ６がそれぞれ逆並列に接続される。ちなみに第１、第２、第５および第６の還流ダイオードＤ１,Ｄ２,Ｄ５,Ｄ６は、例えばシリコン・カーバイト（ＳiＣ）をベースとするユニポーラ半導体としてのショットキー・バリア・ダイオードからなる。

【0043】

更に３レベル・インバータ４,５は、第１の半導体スイッチング素子Ｔ１と第５の半導体スイッチング素子Ｔ５との接続点にダイオードＤ７を順方向に介して直流中間電圧（Ｅd／２）を印加すると共に、第２の半導体スイッチング素子Ｔ２と第６の半導体スイッチング素子Ｔ６との接続点にダイオードＤ８を逆方向に介して直流中間電圧（Ｅd／２）を印加するように構成される。これらのダイオードＤ７,Ｄ８は、前述した第１および第２の半導体スイッチング素子Ｔ１,Ｔ２にそれぞれ印加される電圧を定常的に直流中間電圧（Ｅd／２）でクランプする役割を担う。

【0044】

基本的にはこのように構成される３レベル・インバータ４においても、ユニポーラ半導体からなる第１、第２、第５および第６の還流ダイオードＤ１,Ｄ２,Ｄ５,Ｄ６のそれぞれにインダクタンス素子Ｌ１,Ｌ２,Ｌ５,Ｌ６が直列に接続される。尚、図４に示す３レベル・インバータ５は、第５および第６の還流ダイオードＤ５,Ｄ６を一般的なバイポーラ・ダイオードＤ９，Ｄ１０とし、直流電圧Ｅdのスイッチングに直接的に関与する第１および第２の半導体スイッチング素子Ｔ１,Ｔ２に逆並列に接続した第１および第２の還流ダイオードＤ１,Ｄ２だけをユニポーラ・ダイオードとしたものである。

【0045】

従ってこのように構成された３レベル・インバータ４,５においても、先に第１および第２の実施形態として説明した３レベル・インバータ２,３と同様に第１および第２のインダクタンス素子Ｌ１,Ｌ２を経由する電流経路の回路インピーダンスを、ダイオードＤ７,Ｄ８を経由する電流経路の回路インピーダンスよりもそれぞれ高くすることが可能となる。

【0046】

故に第３および第４の実施形態に係る３レベル・インバータ４,５においても先に説明した第１および第２の実施形態に係る３レベル・インバータ２,３と同様に、第１および第２の還流ダイオードＤ１,Ｄ２を経由する逆回復電流の流れを効果的に防止することができる。そして第１および第２の半導体スイッチング素子Ｔ１,Ｔ２における前述した高いサージ電圧Ｖcepの発生を抑えることが可能となる。この結果、第１および第２の半導体スイッチング素子Ｔ１,Ｔ２におけるゲート電圧の振動（発振）を防止し、第１および第２の半導体スイッチング素子Ｔ１,Ｔ２のゲート破壊を未然に防抑えることができる等の効果が奏せられる。

【0047】

ここで図３に示す実施形態は、第１、第２、第５および第６の半導体スイッチング素子Ｔ１,Ｔ２,Ｔ５,Ｔ６を直列に接続した半導体モジュールとして一体化した場合の構成例を示している。また図４に示す実施形態は、第１の半導体スイッチング素子Ｔ１とダイオードＤ７とを、更に第２の半導体スイッチング素子Ｔ２とダイオードＤ８とをチョッパモジュールとしてそれぞれ一体化し、これらの２つのチョッパモジュールに対して第５および第６の半導体スイッチング素子Ｔ５,Ｔ６を直列に接続した半導体モジュールを接続して３レベル・インバータ５を構成した場合の例を示している。

【0048】

これらの例に示されるように前述したインダクタンス素子Ｌ１,Ｌ２については、第１および第２の半導体スイッチング素子Ｔ１,Ｔ２のターン・オフ時におけるターン・オフ電流が、第１および第２の半導体スイッチング素子Ｔ１,Ｔ２にそれぞれ逆並列に接続された第１および第２の還流ダイオードＤ１,Ｄ２を経由して流れることを防ぐ役割を担う。従ってスイッチング損失（リカバリ損失）の低減を目的として、第１および第２の還流ダイオードＤ１,Ｄ２にユニポーラ・ダイオードを用いる場合であっても、第１および第２の還流ダイオードＤ１,Ｄ２を介する電流経路の回路インピーダンスを十分に高くすることができる。故に第１および第２の還流ダイオードＤ１,Ｄ２に対して直列にインダクタンス素子Ｌ１,Ｌ２を接続すると言う簡易な構成で、第１および第２の還流ダイオードＤ１,Ｄ２における無駄な電力損失を効果的に抑えることが可能となる。

【0049】

尚、本発明は上述した各実施形態に限定されるものではない。ここでは第１および第２の還流ダイオードＤ１,Ｄ２としてシリコン・カーバイト（ＳiＣ）をベースとするユニポーラ・ダイオードを用いる場合を例に説明したが、ユニポーラ・ダイオードとしては窒化ガリウム系の材料や、ダイヤモンド等の半導体をベースとしたものであっても良い。またインダクタンス素子Ｌ１,Ｌ２については、例えば複数の半導体モジュール間の配線材の長さの調整や配線パターンの工夫等によって実現することも勿論可能である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。

【符号の説明】

【0050】

１,２,３,４,５ ３レベル・インバータ
Ｔ１ 第１の半導体スイッチング素子
Ｔ２ 第２の半導体スイッチング素子
Ｔ３ 第３の半導体スイッチング素子
Ｔ４ 第４の半導体スイッチング素子
Ｔ５ 第５の半導体スイッチング素子
Ｔ６ 第６の半導体スイッチング素子
Ｄ１ 第１の還流ダイオード（ワイドバンドギャップ半導体のダイオード）
Ｄ２ 第２の還流ダイオード（ワイドバンドギャップ半導体のダイオード）
Ｄ５ 第５の還流ダイオード（ワイドバンドギャップ半導体のダイオード）
Ｄ６ 第６の還流ダイオード（ワイドバンドギャップ半導体のダイオード）
Ｄ７,Ｄ８，Ｄ９，Ｄ１０ ダイオード
ＢＳＷ 双方向スイッチ回路（半導体回路）
Ｌ１,Ｌ２,Ｌ３,Ｌ４ インダクタンス素子
Ｃ１,Ｃ２ コンデンサ

【図1】

【図2】

【図3】

【図4】

【図5】