特許第6600318号(P6600318)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

知財求人 - 知財ポータルサイト「IP Force」

▶ 日本テキサス・インスツルメンツ合同会社の特許一覧
特許6600318ウェルレジスタ及びポリシリコンレジスタ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6600318
(24)【登録日】2019年10月11日
(45)【発行日】2019年10月30日
(54)【発明の名称】ウェルレジスタ及びポリシリコンレジスタ
(51)【国際特許分類】
   H01L 21/822 20060101AFI20191021BHJP
   H01L 27/04 20060101ALI20191021BHJP
   H01L 21/768 20060101ALI20191021BHJP
   H01L 21/321 20060101ALI20191021BHJP
   H01L 21/76 20060101ALI20191021BHJP
【FI】
   H01L27/04 R
   H01L21/90 C
   H01L21/88 K
   H01L27/04 A
   H01L27/04 P
   H01L21/76 L
【請求項の数】20
【全頁数】24
(21)【出願番号】特願2016-569994(P2016-569994)
(86)(22)【出願日】2015年5月27日
(65)【公表番号】特表2017-517154(P2017-517154A)
(43)【公表日】2017年6月22日
(86)【国際出願番号】US2015032690
(87)【国際公開番号】WO2015183964
(87)【国際公開日】20151203
【審査請求日】2018年5月10日
(31)【優先権主張番号】14/287,434
(32)【優先日】2014年5月27日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ合同会社
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】ステファン キース ハインリッヒ バルナ
(72)【発明者】
【氏名】ダグラス ピー バーレット
(72)【発明者】
【氏名】アルウィン ジェイ ツァオ
【審査官】 辻 勇貴
(56)【参考文献】
【文献】 米国特許第07141831(US,B1)
【文献】 米国特許出願公開第2013/0203226(US,A1)
【文献】 特開2006−269573(JP,A)
【文献】 米国特許第07403094(US,B2)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/321
H01L 21/76
H01L 21/768
H01L 21/822
H01L 27/04
(57)【特許請求の範囲】
【請求項1】
集積回路であって、
頂部表面に半導体材料を含む基板
前記基板の前記頂部表面に配置される、シャロートレンチアイソレーション(STI)プロセスによって形成されるフィールド酸化物
前記フィールド酸化物の下の前記半導体材料に配置されるウェルレジスタ
前記ウェルレジスタの端部に近接して前記フィールド酸化物を介して配置されるレジスタヘッドアクティブエリア
前記ウェルレジスタのためのエリアにおいて前記フィールド酸化物を介して配置されるレジスタダミーアクティブエリアであって、前記基板の上に電気的接続がなく、10%〜80%の密度を有する、前記レジスタダミーアクティブエリアと、
を含む、集積回路。
【請求項2】
請求項1に記載の集積回路であって、
前記レジスタダミーアクティブエリアが20%〜50%の密度を有する、集積回路。
【請求項3】
請求項1に記載の集積回路であって、
前記レジスタダミーアクティブエリアにおける重くドープされたダミー拡散された領域であって、前記ウェルレジスタにおける平均ドーピング密度の少なくとも10倍の平均ドーピング密度を有する、前記重くドープされたダミー拡散された領域を更に含む、集積回路。
【請求項4】
請求項3に記載の集積回路であって、
前記重くドープされたダミー拡散された領域が、前記ウェルレジスタと同じ導電型を有する、集積回路。
【請求項5】
請求項1に記載の集積回路であって、
前記レジスタヘッドアクティブエリア前記レジスタダミーアクティブエリアの頂部表面上の金属シリサイド層を更に含む、集積回路。
【請求項6】
請求項1に記載の集積回路であって、
前記レジスタダミーアクティブエリアが複数の矩形として構成され、そのため、前記矩形の各々が、前記ウェルレジスタ一方の側の付近から前記ウェルレジスタの反対側の付近まで延在する、集積回路。
【請求項7】
集積回路を形成する方法であって、
頂部表面に半導体材料を含む基板を提供すること
前記基板の上に化学機械研磨(CMP)ストップ層を形成すること
前記CMPストップ層の上にSTIマスクを形成することであって、前記STIマスクが前記集積回路のアクティブエリアのためのエリアを覆い、前記アクティブエリアが、ウェルレジスタのためのエリアにおけるレジスタヘッドアクティブエリアを含み、かつ、前記ウェルレジスタのための前記エリアにおけるレジスタダミーアクティブエリアを含み、前記レジスタダミーアクティブエリアが10%〜80%の密度を有する、前記STIマスクを形成すること
前記基板に250ナノメートル〜500ナノメートルの深さのSTIトレンチを形成するために、前記STIマスクにより露出されるエリアにおいて、前記CMPストップ層を取り除、前記基板の前記半導体材料の一部を取り除くこと
前記STIトレンチ内と、前記アクティブエリアの上の前記CMPストップ層の上に、トレンチ充填誘電性材料の層を形成することであって、前記トレンチ充填誘電性材料が前記STIトレンチを充填する、前記トレンチ充填誘電性材料の層を形成すること
CMPプロセスにより前記CMPストップ層まで下に前記トレンチ充填誘電性材料を平坦化することであって、前記CMPプロセスが、前記CMPストップ層の上から前記トレンチ充填誘電性材料の全てを取り除き、かつ、前記レジスタヘッドアクティブエリア前記レジスタダミーアクティブエリアから如何なる前記半導体材料も取り除かない、前記平坦化すること
前記CMPストップ層の残りの部分を取り除くことであって、前記STIトレンチ内の前記トレンチ充填誘電性材料が前記集積回路のフィールド酸化物を形成する、前記CMPストップ層の残りの部分を取り除くこと
前記フィールド酸化物を介して、前記ウェルレジスタのための前記エリアにおける前記フィールド酸化物の下の前記基板の前記半導体材料内にウェルドーパントを注入すること
前記ウェルレジスタを形成するために前記ウェルドーパントを活性化するようにウェルアニールプロセスにおいて前記基板を加熱すること
前記レジスタヘッドアクティブエリアを介する前記ウェルレジスタへの電気的接続を提供するためにコンタクトを形成することであって、前記基板の上の前記レジスタダミーアクティブエリアに電気的接続がない、前記コンタクトを形成することと、
を含む、方法。
【請求項8】
請求項7に記載の方法であって、
前記レジスタダミーアクティブエリアが20%〜50%の密度を有する、方法。
【請求項9】
請求項7に記載の方法であって、
前記レジスタダミーアクティブエリアを露出させるために、前記基板前記フィールド酸化物の上にダミー領域注入マスクを形成すること
前記ダミー領域注入マスクが適所に置かれる一方で、ソース/ドレインドーパントを前記レジスタダミーアクティブエリアに注入すること
その後、前記ダミー領域注入マスクを取り除くこと
前記レジスタダミーアクティブエリアにおける重くドープされたダミー拡散された領域を形成するため、前記ソース/ドレインドーパントを活性化するためにアニールオペレーションを実施することであって、前記重くドープされたダミー拡散された領域が、前記ウェルレジスタにおける平均ドーピング密度の少なくとも10倍の平均ドーピング密度を有する、前記アニールオペレーションを実施すること
を更に含む方法。
【請求項10】
請求項9に記載の方法であって、
前記重くドープされたダミー拡散された領域が、前記ウェルレジスタと同じ導電型を有する、方法。
【請求項11】
請求項7に記載の方法であって、
前記レジスタヘッドアクティブエリア前記レジスタダミーアクティブエリアの頂部表面上に耐火性金属の層を形成すること
前記レジスタヘッドアクティブエリア前記レジスタダミーアクティブエリアの前記頂部表面に金属シリサイドの層を形成するために前記基板を加熱すること
その後、未反応の耐火性金属を前記耐火性金属の層から取り除くこと
を更に含む方法。
【請求項12】
請求項7に記載の方法であって、
前記レジスタダミーアクティブエリアが複数の矩形として構成され、そのため、前記矩形の各々が、前記ウェルレジスタの一方の側の付近から前記ウェルレジスタの反対側の付近まで延在する、方法。
【請求項13】
集積回路であって、
頂部表面に半導体材料を含む基板
前記基板の前記頂部表面に配置される、STIプロセスによって形成されるフィールド酸化物
前記フィールド酸化物の上に配置されるポリシリコンレジスタであって、CMP平坦化されたポリシリコンの層から形成される、前記ポリシリコンレジスタ
前記ポリシリコンレジスタのためのエリアにおける前記フィールド酸化物を介して配置されるレジスタダミーアクティブエリアであって、前記基板の上に電気的接続がなく、10%〜80%の密度を有する、前記レジスタダミーアクティブエリアと、
含む、集積回路。
【請求項14】
請求項13に記載の集積回路であって、
前記レジスタダミーアクティブエリアが、前記ポリシリコンレジスタの下に延在しない、集積回路。
【請求項15】
請求項13に記載の集積回路であって、
前記レジスタダミーアクティブエリアが、前記ポリシリコンレジスタの下に延在し、前記レジスタダミーアクティブエリアの頂部表面誘電体層によって前記ポリシリコンレジスタから分離される、集積回路。
【請求項16】
請求項13に記載の集積回路であって、
前記レジスタダミーアクティブエリアが20%〜50%の密度を有する、集積回路。
【請求項17】
集積回路を形成する方法であって、
頂部表面に半導体材料を含む基板を提供することと、
前記基板の上にCMPストップ層を形成することと、
前記CMPストップ層の上にSTIマスクを形成することであって、前記STIマスクが前記集積回路のアクティブエリアのためのエリアを覆い、前記アクティブエリアがポリシリコンレジスタのための前記エリアにおけるレジスタダミーアクティブエリアを含み、前記レジスタダミーアクティブエリアが10%〜80%の密度を有する、前記STIマスクを形成することと、
前記基板に250ナノメートル〜500ナノメートルの深さのSTIトレンチを形成するために、前記STIマスクにより露出されたエリアにおいて、前記CMPストップ層を取り除き、前記基板の前記半導体材料の一部を取り除くことと、
前記STIトレンチ内と、前記アクティブエリアの上の前記CMPストップ層の上とに、トレンチ充填誘電性材料の層を形成することであって、前記トレンチ充填誘電性材料が前記STIトレンチを充填する、前記トレンチ充填誘電材料の層を形成することと、
CMPプロセスにより前記トレンチ充填誘電性材料を前記CMPストップ層まで下に平坦化することであって、前記CMPプロセスが、前記CMPストップ層の上から前記トレンチ充填誘電性材料の全てを取り除き、前記レジスタダミーアクティブエリアから如何なる前記半導体材料も取り除かない、前記平坦化することと、
前記CMPストップ層の残りの部分を取り除くことであって、前記STIトレンチ内の前記トレンチ充填誘電性材料が前記集積回路のフィールド酸化物を形成する、前記CMPストップ層の残りの部分を取り除くことと、
前記フィールド酸化物と前記レジスタダミーアクティブエリアとの上にポリシリコンの層を形成することと、
CMP平坦化されたポリシリコン層を形成するためにCMPプロセスを用いてポリシリコンの前記層を平坦化することと、
前記CMP平坦化されたポリシリコン層の上に、前記ポリシリコンレジスタを画定するポリシリコンエッチングマスクを形成することと、
前記ポリシリコンレジスタを形成するために前記ポリシリコンエッチングマスクの外側のエリアにおける前記CMP平坦化されたポリシリコン層からポリシリコンを取り除くことと、
前記ポリシリコンレジスタへの電気的接続を提供するためにコンタクトを形成することであって、前記レジスタダミーアクティブエリアには前記基板の上に電気的接続がない、前記コンタクトを形成することと、
を含む、方法。
【請求項18】
請求項17に記載の方法であって、
前記レジスタダミーアクティブエリアが前記ポリシリコンレジスタの下に延在しない、方法。
【請求項19】
請求項17に記載の方法であって、
前記レジスタダミーアクティブエリアが、前記ポリシリコンレジスタの下に延在し、前記レジスタダミーアクティブエリアの頂部表面誘電体層により前記ポリシリコンレジスタから分離される、方法。
【請求項20】
請求項17に記載の方法であって、
前記レジスタダミーアクティブエリアが20%〜50%の密度を有する、方法。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、概して集積回路に関し、更に特定して言えば、集積回路におけるレジスタに関連する。
【背景技術】
【0002】
シャロートレンチアイソレーション(STI)プロセスによりつくられるフィールド酸化物を含む集積回路は、化学機械研磨(CMP)プロセスを用いる酸化物平坦化工程を含む。CMPプロセスは、レジスタエリアなどの低アクティブエリア密度の大きなエリアをオーバーポリッシュし、これらのエリアにおいて予測不要な厚みプロファイルを備えた薄いフィールド酸化物を生成する。オーバーポリッシュされたフィールド酸化物の下につくられたウェルレジスタは、薄いフィールド酸化物を通過する一層多くの注入されたドーパントに起因して低い不規則な抵抗を有する。別のCMPプロセスを用いてポリシリコンが平坦化されている、オーバーポリッシュされたフィールド酸化物上の多結晶シリコン(ポリシリコン)のレジスタは、高い不規則な厚みを有しがちであり、これにより、低い可変抵抗、及び抵抗の温度依存における望ましくない変動が生じる。
【発明の概要】
【0003】
記載される例において、集積回路が、STIフィールド酸化物を有するウェルレジスタと、ウェルレジスタにおけるレジスタダミーアクティブエリアとを含む。STIマスクが形成され、これは、ウェルレジスタのためのエリアにおけるレジスタヘッドアクティブエリア及びレジスタダミーアクティブエリアを覆う。STIトレンチが、STIマスクにより露出されたエリアにおいてエッチングされ、トレンチ充填誘電性材料で充填される。トレンチ充填誘電性材料は、CMPプロセスによりアクティブエリアの上から取り除かれて、STIトレンチにおいてSTIフィールド酸化物が残される。その後、ウェルレジスタを形成するためにウェルレジスタエリアにおいて基板にドーパントが注入される。
【0004】
他の例において、集積回路が、ポリシリコンレジスタのためのエリアにおけるSTIフィールド酸化物においてレジスタダミーアクティブエリアを有するポリシリコンレジスタを含む。ポリシリコンの層が、フィールド酸化物の上に形成され、CMPプロセスにより平坦化される。ポリシリコンエッチングプロセスが、ポリシリコンレジスタを残して、ポリシリコンエッチングマスクにより露出されたエリアにおいてポリシリコンを取り除く。
【図面の簡単な説明】
【0005】
図1】ウェルレジスタを含む例示の集積回路の断面である。
【0006】
図2】ウェルレジスタを含む例示の集積回路の上面図である。
図3】ウェルレジスタを含む例示の集積回路の上面図である。
【0007】
図4A】製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。
図4B】製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。
図4C】製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。
図4D】製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。
図4E】製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。
図4F】製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。
図4G】製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。
図4H】製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。
図4I】製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。
図4J】製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。
図4K】製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。
図4L】製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。
【0008】
図5A】製造の連続的段階で示した、ウェルレジスタを含む別の例示の集積回路の断面図である。
図5B】製造の連続的段階で示した、ウェルレジスタを含む別の例示の集積回路の断面図である。
図5C】製造の連続的段階で示した、ウェルレジスタを含む別の例示の集積回路の断面図である。
図5D】製造の連続的段階で示した、ウェルレジスタを含む別の例示の集積回路の断面図である。
【0009】
図6A】製造の連続的段階で示した、ウェルレジスタを含む更なる例示の集積回路の断面図である。
図6B】製造の連続的段階で示した、ウェルレジスタを含む更なる例示の集積回路の断面図である。
図6C】製造の連続的段階で示した、ウェルレジスタを含む更なる例示の集積回路の断面図である。
【0010】
図7】ポリシリコンレジスタを含む例示の集積回路を示す。
図7A図7の集積回路の断面を示す。
【0011】
図8】ポリシリコンレジスタを含む例示の集積回路の上面図である。
図9】ポリシリコンレジスタを含む例示の集積回路の上面図である。
【0012】
図10A】製造の連続的段階で示した、ポリシリコンレジスタを含む例示の集積回路の断面図である。
図10B】製造の連続的段階で示した、ポリシリコンレジスタを含む例示の集積回路の断面図である。
図10C】製造の連続的段階で示した、ポリシリコンレジスタを含む例示の集積回路の断面図である。
図10D】製造の連続的段階で示した、ポリシリコンレジスタを含む例示の集積回路の断面図である。
図10E】製造の連続的段階で示した、ポリシリコンレジスタを含む例示の集積回路の断面図である。
図10F】製造の連続的段階で示した、ポリシリコンレジスタを含む例示の集積回路の断面図である。
【発明を実施するための形態】
【0013】
図面は一定の縮尺で描いてはいない。図1は、ウェルレジスタを含む例示の集積回路の断面である。集積回路100が基板102上に形成され、基板102は、基板102の頂部表面106まで延在する半導体材料104を含む。この例は、p型半導体材料104について説明される。STIプロセスによって形成されるフィールド酸化物108が、基板102の頂部表面106において配置される。n型ウェルレジスタ110が、フィールド酸化物108の下の基板102の半導体材料104内に配置される。ウェルレジスタ110における例示の平均ドーピング密度は、1×1017cm−3〜5×1018cm−3であり得る。レジスタヘッドアクティブエリア112が、ウェルレジスタ110の端部に近接してフィールド酸化物108を介して配置される。コンタクト114が、場合によって金属シリサイド(図1には示していない)の層を介して、レジスタヘッドアクティブエリア112への電気的接続を成すように形成される。フィールド酸化物108は、ウェルレジスタ110のためのエリアにおいてフィールド酸化物108を介してレジスタダミーアクティブエリア116が配置されるように、形成される。レジスタダミーアクティブエリア116には基板102の上に電気的接続がない。この例では、レジスタダミーアクティブエリアは複数の矩形として構成されて、各矩形が、ウェルレジスタの一つの側の付近からウェルレジスタの反対側の付近まで延在するようにする。レジスタダミーアクティブエリア116の密度は10%〜80%である。重くドープされたダミー拡散された領域118が、任意選択で、レジスタダミーアクティブエリア116に形成され得る。ダミー拡散された領域118における平均ドーピング密度は、ウェルレジスタ110における平均ドーピング密度の少なくとも10倍である。この例では、ダミー拡散された領域118はp型であり、そのため、ダミー拡散された領域118は、ウェルレジスタ110とは反対の導電型を有する。重くドープされたレジスタヘッドコンタクト領域120が、ウェルレジスタ110と同じ導電型を有するレジスタヘッドアクティブエリア112において形成され得る。10%〜80%の密度でウェルレジスタ110のためのエリアにおいてレジスタダミーアクティブエリア116を形成することは、STIプロセスの間のフィールド酸化物108のオーバーポリッシュを防止し得、フィールド酸化物の所望の厚みを有利に提供し、そのため、ウェルレジスタ110のための所望の抵抗を提供する。この例の一つのバージョンにおいて、レジスタダミーアクティブエリア116の密度は20%〜50%であり、所望の厚みに一層近いフィールド酸化物108の厚みを有利に提供する。更なるバージョンにおいて、レジスタダミーアクティブエリア116の密度は30%〜35%であり、フィールド酸化物108のための厚みの範囲を更に一層有利に狭める。レジスタダミーアクティブエリア116の横方向の寸法及び間隔を調節することによって、ウェルレジスタ110のインスタンスの抵抗が調整され得る。ドーパント及び導電型の適切な変化を施したこの例に従って、n型基板においてp型ウェルレジスタが形成され得る。更に、p型ウェルレジスタの下の、埋め込み層又はディープウェルなどの、隔離n型構造を形成することにより、p型ウェルレジスタがp型基板に形成され得る。同様に、p型隔離構造を用いてn型基板にn型ウェルレジスタが形成され得る。
【0014】
図2及び図3は、ウェルレジスタを含む例示の集積回路の上面図である。図2を参照すると、集積回路200が基板202上に形成され、基板202は、基板202の頂部表面206まで延在する半導体材料204を含む。STIプロセスによって形成されるフィールド酸化物208が、基板202の頂部表面206において配置される。フィールド酸化物208の下の半導体材料204にウェルレジスタ210が配置される。レジスタヘッドアクティブエリア212が、ウェルレジスタ210の端部に近接してフィールド酸化物208を介して配置される。コンタクト214が、レジスタヘッドアクティブエリア212への電気的接続を成すように形成される。フィールド酸化物208は、レジスタダミーアクティブエリア216がウェルレジスタ210のためのエリアにおいてフィールド酸化物208を介して配置されるように形成される。この例では、レジスタダミーアクティブエリア216は、ウェルレジスタ210の抵抗に対する影響を最小化する一方で、フィールド酸化物208の所望の厚みを提供するためにレジスタダミーアクティブエリア216の所望の密度を維持するように構成され得る。任意選択の周囲ダミーアクティブエリア222が、ウェルレジスタ210のためのエリアの全ての側部で、及びその外側で、フィールド酸化物208を介して配置され得る。存在する場合、周囲ダミーアクティブエリア222は、ウェルレジスタ210の幅224内にある。周囲ダミーアクティブエリア222は、図2に示すように区分され得る。周囲ダミーアクティブエリア222をウェルレジスタ210の幅224内に形成することが、フィールド酸化物208の厚みのための一層タイトなプロセス範囲を有利に提供し得る。
【0015】
図3を参照すると、集積回路300が基板302上に形成され、基板302は、基板302の頂部表面306まで延在する半導体材料304を含む。STIプロセスによって形成されるフィールド酸化物308が、基板302の頂部表面306において配置される。フィールド酸化物308の下の半導体材料304にウェルレジスタ310が配置される。レジスタヘッドアクティブエリア312が、ウェルレジスタ310の端部に近接してフィールド酸化物308を介して配置される。コンタクト314が、レジスタヘッドアクティブエリア312への電気的接続を成すように形成される。フィールド酸化物は、ウェルレジスタ310のためのエリアにおけるフィールド酸化物308を介してレジスタダミーアクティブエリア316が配置されるように、形成される。この例では、レジスタダミーアクティブエリア316は、ウェルレジスタ310の抵抗に対する一層大きな調整能力を提供するようにウェルレジスタ310における電流フローに平行に構成され得、一方で、フィールド酸化物308の所望の厚みを提供するためにレジスタダミーアクティブエリア316の所望の密度を維持する。任意選択の周囲ダミーアクティブエリア322が、ウェルレジスタ310のためのエリアを継続的に囲むフィールド酸化物308を介して配置され得る。存在する場合、周囲ダミーアクティブエリア322は、ウェルレジスタ310の幅324内にある。ウェルレジスタ310の幅324内にウェルレジスタ310を継続的に囲むように周囲ダミーアクティブエリア322を形成することが、フィールド酸化物308の厚みのための一層タイトなプロセス範囲を有利に提供し得る一方で、レジスタダミーアクティブエリア316の密度を低減する。レジスタダミーアクティブエリア316の密度を低減することは、ウェルレジスタ310の全体的なエリアを低減するために望ましい場合がある。
【0016】
図4A図4Lは、製造の連続的段階で示した、ウェルレジスタを含む例示の集積回路の断面図である。図4Aを参照すると、集積回路400が基板402上に形成され、基板402は、基板402の頂部表面406まで延在する半導体材料404を含む。この例では、半導体材料404はp型である。5ナノメートル〜25ナノメートルの厚みの二酸化シリコンのパッド酸化物層426が、テトラエトキシシラン(TEOS)としても知られているオルトけい酸テトラエチルを用いるプラズマエンハンスト化学気相成長(PECVD)プロセスなどにより、半導体材料404におけるシリコンの熱酸化により又は堆積により、基板402の頂部表面406の上に形成される。50ナノメートル〜200ナノメートルの厚みのシリコン窒化物のCMPストップ層428が、700℃でのシラン又はジクロロシラン及びアンモニアを用いる低圧化学気相成長(LPCVD)プロセスなどにより、パッド酸化物層426の上に形成される。STIマスク430が、ウェルレジスタ410のためのエリアにおけるレジスタヘッドアクティブエリア412のためのエリア及びレジスタダミーアクティブエリア416のためのエリアを含み、集積回路400におけるアクティブエリアのためのエリアを覆うようにCMPストップ層428の上に形成される。STIマスク430は、フォトリソグラフィプロセスを用いて形成されるフォトレジストを含み得、任意選択で、反射防止層及び/又はハードマスク層を含み得る。
【0017】
図4Bを参照すると、STIトレンチエッチングプロセスが、STIマスク430により露出されたエリアにおいてCMPストップ層428及びパッド酸化物層426を取り除き、STIマスク430により露出されたエリアにおいて、STIトレンチ432を250ナノメートル〜500ナノメートルの深さ形成するために半導体材料404内へエッチングする。STIマスク430はその後、アッシングプロセスなどにより取り除かれ、その後、硫酸及び過酸化水素の水溶性混合物を用いるウェット洗浄工程が続く。二酸化シリコンの層(図4Bには示していない)が、STIマスク430が取り除かれた後、半導体材料404におけるシリコンの熱酸化によりSTIトレンチ432の側壁上に形成され得る。
【0018】
図4Cを参照すると、トレンチ充填誘電性材料434の層が、STIトレンチ432内に、及び、レジスタヘッドアクティブエリア412のためのエリア及びレジスタダミーアクティブエリア416のためのエリアの上の、CMPストップ層428の上に形成される。トレンチ充填誘電性材料434は、STIトレンチ432を充填する。トレンチ充填誘電性材料434は、主として二酸化シリコンを含み得、シリコン窒化物又はシリコンオキシナイトライドの層を含み得る。トレンチ充填誘電性材料434は、単一の層に又は幾つかの層に形成され得る。ブランケットエッチングプロセスが、CMPストップ層428の上のトレンチ充填誘電性材料434の厚みを低減するために幾つかの層の形成の間に実施され得る。トレンチ充填誘電性材料434は、450℃での、シラン及び酸素を用いる常圧化学気相成長(APCVD)プロセス、500℃での、ジクロロシラン及び酸素を用いる準大気圧化学気相成長(SACVD)プロセス、高密度プラズマ(HDP)プロセス、又は、高アスペクト比プロセス(HARP)としても知られているオゾンベースの熱化学気相成長(CVD)プロセスなど、種々のプロセスにより形成され得る。トレンチ充填誘電性材料434はその後、窒素又は酸素雰囲気において少なくとも30分間900℃〜1100℃での熱アニールを用いて濃密化され得る。
【0019】
図4Dを参照すると、トレンチ充填誘電性材料434は、CMPパッド436により図4Dにおいて概略で示される、CMPプロセス436によってCMPストップ層428まで下に平坦化される。レジスタヘッドアクティブエリア412及びレジスタダミーアクティブエリア416の上のトレンチ充填誘電性材料434は、ウェルレジスタ410のためのエリアにおけるトレンチ充填誘電性材料434のオーバーポリッシュを効果的に防止するためにCMPパッド436に対する充分な抵抗を提供する。この例では、ウェルレジスタ410のためのエリアにおけるCMPストップ層428の上の全てのトレンチ充填誘電性材料434がCMPプロセス436により取り除かれ、如何なる半導体材料404もCMPプロセス436によってレジスタヘッドアクティブエリア412及びレジスタダミーアクティブエリア416から取り除かれない。
【0020】
図4Eを参照すると、集積回路400のためのフィールド酸化物408を提供するためにSTIトレンチ432におけるトレンチ充填誘電性材料434を残して、図4DのCMPストップ層428の残りの部分が取り除かれる。また、図4Eに示すように、パッド酸化物層426は任意で取り除かれ得る。CMPストップ層428は、155℃のリン酸の水溶液により取り除かれ得る。パッド酸化物層426は、フッ化水素酸の希釈緩衝水溶液により取り除かれ得る。
【0021】
図4Fを参照すると、5ナノメートル〜15ナノメートルの厚みの、二酸化シリコンのパッド酸化物438の第2の層が、基板402の上に形成され得る。パッド酸化物438の第2の層は、PECVDプロセスにより、図4Fに示すように、基板402及びフィールド酸化物408の上に二酸化シリコンのブランケット層を堆積することにより形成され得る。代替として、パッド酸化物438の第2の層は、基板402の頂部表面406における半導体材料404におけるシリコンの熱酸化により、レジスタヘッドアクティブエリア412及びレジスタダミーアクティブエリア416を含む集積回路400のアクティブエリアの上に形成され得る。ウェル注入マスク440が、ウェルレジスタ410のためのエリアを露出させるために基板402及びフィールド酸化物408の上に形成される。ウェル注入マスク440は、pチャネル金属酸化物半導体(PMOS)トランジスタの下のn型ウェルなど、集積回路400における他のn型ウェルのためのエリアを露出させ得、集積回路400の製造コスト及び製造複雑性を有利に低減する。n型ドーパント442(リンなど)が、基板102の半導体材料404におけるウェル注入された領域444を形成するためにウェル注入マスク440により露出されたエリアにおける基板402に注入される。n型ドーパント442は、1×1013cm−2〜1×1014cm−2のドーズ量及び400keV〜700keVのエネルギーで注入され得る。ウェル注入された領域444は、フィールド酸化物408の下に延在する。ウェル注入マスク440はその後、図4BのSTIマスク430を参照して説明したように取り除かれる。
【0022】
図4Gを参照すると、ウェルアニールプロセスが実施され、このプロセスは、ウェルレジスタ410を形成するために図4Fのウェル注入された領域444における注入されたn型ドーパント442を拡散及び活性化する。この例の一つのバージョンにおいて、ウェルアニールプロセスは、30分〜2時間の800℃〜900℃でのファーネルアニールを含み得る。代替のバージョンにおいて、ウェルアニールは、20秒〜60秒間の1025℃〜1060℃での高速サーマルプロセッサアニールを含み得る。ウェルレジスタ410のシート抵抗が、100オーム/平方〜1000オーム/平方であり得る。
【0023】
図4Hを参照すると、コンタクト注入マスク446が、レジスタヘッドアクティブエリア412を露出させるために集積回路400の既存の頂部表面の上に形成される。この例では、コンタクト注入マスク446は、レジスタダミーアクティブエリア416を覆う。コンタクト注入マスク446はまた、集積回路400のnチャネル金属酸化物半導体(NMOS)トランジスタにおけるnチャネルソース/ドレイン(NSD)領域のためのエリアを露出させ得、集積回路400の製造コスト及び製造複雑性を有利に低減する。コンタクト注入された領域450を形成するために、n型ドーパント448(リン及び/又は砒素など)がレジスタヘッドアクティブエリア412に注入され、コンタクト注入された領域450は、基板402の頂部表面406から100ナノメートル〜300ナノメートルの深さまで延在する。コンタクト注入された領域450は、フィールド酸化物408ほど深く延在しない。n型ドーパント448は、1×1015cm−2〜5×1016cm−2のドーズ量及び30keV〜80keVのエネルギーで注入され得る。コンタクト注入マスク446は、その後、図4BのSTIマスク430を参照して説明したように取り除かれる。
【0024】
図4Iを参照すると、レジスタダミーアクティブエリア416を露出させるために及びレジスタヘッドアクティブエリア412を覆うために、ダミー領域注入マスク452が、集積回路400の既存の頂部表面の上に形成される。ダミー領域注入マスク452はまた、集積回路400のPMOSトランジスタにおけるpチャネルソース/ドレイン(PSD)領域のためのエリアを露出させ得、集積回路400の製造コスト及び製造複雑性を有利に低減する。p型ドーパント454(ボロンなど)が、ダミー注入された領域456を形成するためにレジスタダミーアクティブエリア416に注入され、ダミー注入された領域456は、基板402の頂部表面406から100ナノメートル〜300ナノメートルの深さまで延在する。ダミー注入された領域456は、フィールド酸化物408ほど深く延在しない。p型ドーパント454は、1×1015cm−2〜5×1016cm−2のドーズ量及び5keV〜15keVのエネルギーで注入され得る。ダミー領域注入マスク452はその後、図4BのSTIマスク430を参照して説明したように取り除かれる。
【0025】
図4Jを参照すると、アニールオペレーションが実施され、このオペレーションは、レジスタヘッドアクティブエリア412においてn型レジスタヘッドコンタクト領域420を形成するためにコンタクト注入された領域450において図4Hの注入されたn型ドーパント448を活性化し、レジスタダミーアクティブエリア416においてp型ダミー拡散された領域418を形成するためにダミー注入された領域456における図4Iの注入されたp型ドーパント454を活性化する。アニールオペレーションは、10秒〜30秒間の985℃〜1025℃での高速サーマルプロセッサアニールを含み得る。ダミー拡散された領域418もレジスタヘッドコンタクト領域420も、フィールド酸化物408ほど深く延在しない。
【0026】
図4Kを参照すると、誘電性材料(レジスタヘッドアクティブエリア412の及び場合によってはレジスタダミーアクティブエリア416上の、頂部表面406上の、図4Jのパッド酸化物438の第2の層など)が、フッ化水素酸の希釈緩衝水溶液などにより、及びその後続く、Siconiエッチなどの順次ドライエッチなどにより取り除かれる。耐火性金属458の層が、レジスタヘッドアクティブエリア412上に、及び場合によっては、露出される場合にレジスタダミーアクティブエリア416上に、形成される。例えば、耐火性金属458の層は、白金、チタン、コバルト、ニッケル、又はモリブデンを含み得、5ナノメートル〜50ナノメートルの厚みであり得、任意選択でキャップ層を含み得る。耐火性金属458の層は、スパッタリングにより又は有機金属化学気相成長(MOCVD)プロセスにより形成され得る。
【0027】
図4Lを参照すると、図4Kの耐火性金属458の層における耐火性金属が基板402の頂部表面406におけるレジスタヘッドアクティブエリア412及びレジスタダミーアクティブエリア416におけるシリコンと反応するように、基板402が加熱されて、レジスタヘッドアクティブエリア412及びレジスタダミーアクティブエリア416の頂部において金属シリサイド層460が形成される。金属シリサイド層460を形成するために必要とされる温度は、耐火性金属458の層における特定の耐火性金属に依存する。その後、耐火性金属458の層における未反応の耐火性金属が、硫酸及び過酸化水素の混合を用いるウェットエッチングプロセスなどにより取り除かれる。金属シリサイド層460及びレジスタヘッドコンタクト領域420は、ウェルレジスタ410への低抵抗接続を有利に提供する。レジスタダミーアクティブエリア416上に金属シリサイド層460を形成することは、シリサイドブロック層を含まない製造シーケンスのための製造コスト及び製造複雑性を低減し得る。集積回路400の製造が、金属シリサイド層460の上のプレメタル誘電体(PMD)層の形成と、金属シリサイド層460及びレジスタヘッドコンタクト領域420を介するウェルレジスタ410への電気的接続を成すための、PMD層を介するコンタクトの形成で継続される。
【0028】
図5A図5Dは、製造の連続的段階で示した、ウェルレジスタを含む別の例示の集積回路の断面図である。図5Aを参照すると、集積回路500が基板502上に形成され、基板502は、基板502の頂部表面506まで延在する半導体材料504を含む。この例では、半導体材料504はn型である。フィールド酸化物508が、図4A図4Eを参照して説明したように、基板502に形成される。集積回路500は、レジスタヘッドアクティブエリア512及びレジスタダミーアクティブエリア516を含む。図4Fのパッド酸化物438の第2の層に対応するパッド酸化物538の層が、基板502の上に形成される。p型ウェルレジスタ510が、注入されるドーパントを適切に変更して、図4F及び図4Gを参照して説明したように、フィールド酸化物508の下の半導体材料504に形成される。組み合わされたコンタクト/ダミー注入マスク552が、レジスタヘッドアクティブエリア512及びレジスタダミーアクティブエリア516を露出させるために集積回路500の既存の頂部表面の上に形成される。組み合わされたコンタクト/ダミー注入マスク552はまた、集積回路500におけるPMOSトランジスタにおいてPSD領域のためのエリアを露出させ得、集積回路500の製造コスト及び製造複雑性を有利に低減する。p型ドーパント554(ボロンなど)が、レジスタヘッドアクティブエリア512においてコンタクト注入された領域550を形成するために及びレジスタダミーアクティブエリア516においてダミー注入された領域556を形成するために、図4Iを参照して説明したように、レジスタヘッドアクティブエリア512及びレジスタダミーアクティブエリア516に注入される。コンタクト注入された領域550及びダミー注入された領域556は、図4Iのダミー注入された領域456に類似する特性を有し得る。組み合わされたコンタクト/ダミー注入マスク552はその後取り除かれる。
【0029】
図5Bを参照すると、アニールオペレーションが実施され、このオペレーションは、レジスタヘッドアクティブエリア512におけるp型レジスタヘッドコンタクト領域520を形成するためにコンタクト注入された領域550において、及びレジスタダミーアクティブエリア516におけるp型ダミー拡散された領域518を形成するためにダミー注入された領域556において、図5Aの注入されたp型ドーパント554を活性化する。このアニールオペレーションは、図4Jを参照して説明したように実施され得る。
【0030】
図5Cを参照すると、誘電性材料(シリコン窒化物及び/又は二酸化シリコンなど)のシリサイドブロック層562が、パッド酸化物538の層の上に形成される。エッチングマスクが、シリサイドブロック層562及びパッド酸化物538の層の上に形成され、エッチングマスクは、レジスタヘッドアクティブエリア512を露出させ、レジスタダミーアクティブエリア516を覆う。エッチングプロセスが、エッチングマスクにより露出されたエリアにおいてシリサイドブロック層562及びパッド酸化物538の層を取り除く。エッチングマスクはその後取り除かれる。レジスタヘッドアクティブエリア512は、図4Kを参照して説明したように洗浄され、一方で、レジスタダミーアクティブエリア516は、シリサイドブロック層562及びパッド酸化物538の層により覆われている。耐火性金属558の層が、集積回路500の既存の頂部表面上に形成される。耐火性金属558の層は、レジスタヘッドアクティブエリア512上に形成され、シリサイドブロック層562及びパッド酸化物538の層によりレジスタダミーアクティブエリア516から分離される。耐火性金属558の層は、図4Kを参照して説明する組成及び厚みを有し得る。
【0031】
図5Dを参照すると、図5Cの耐火性金属558の層における耐火性金属が、図4Lを参照して説明したように、基板502頂部表面506におけるレジスタヘッドアクティブエリア512におけるシリコンと反応するように基板502が加熱されて、レジスタヘッドアクティブエリア512の頂部において金属シリサイド層560が形成される。その後、耐火性金属558の層における未反応の耐火性金属が取り除かれる。集積回路500の製造が、PMD層の形成、及び金属シリサイド層560及びレジスタヘッドコンタクト領域520を介するウェルレジスタ510へのコンタクトの形成で継続される。金属シリサイドがレジスタダミーアクティブエリア516上に形成しないようにすることが、レジスタダミーアクティブエリア上の金属シリサイドを備えるインスタンスに比して、ウェルレジスタ510のインスタンスのためのより均一な抵抗値を有利に提供し得る。
【0032】
図6A図6Cは、製造の連続的段階で示した、ウェルレジスタを含む更なる例示の集積回路の断面図である。図6Aを参照すると、集積回路600が基板602上に形成され、基板602は、基板602の頂部表面606まで延在する半導体材料604を含む。この例では、半導体材料604はp型である。フィールド酸化物608が、図4A図4Eを参照して説明したように、基板602に形成される。集積回路600は、レジスタヘッドアクティブエリア612及びレジスタダミーアクティブエリア616を含む。図4Fのパッド酸化物638の第2の層に対応するパッド酸化物638の層が、基板602の上に形成される。n型ウェルレジスタ610が、図4F及び図4Gを参照して説明したように、フィールド酸化物608の下の半導体材料604に形成される。コンタクト注入マスク646が、レジスタヘッドアクティブエリア612を露出させるために集積回路600の既存の頂部表面の上に形成される。この例では、コンタクト注入マスク646は、レジスタダミーアクティブエリア616を覆う。コンタクト注入マスク646はまた、集積回路600のNMOSトランジスタにおけるNSD領域のためのエリアを露出させ得る。n型ドーパント648(リン及び/又は砒素など)が、図4Hを参照して説明したように、コンタクト注入された領域650を形成するためにレジスタヘッドアクティブエリア612に注入される。コンタクト注入マスク646はその後取り除かれる。
【0033】
図6Bを参照すると、PSDマスク652が、レジスタヘッドアクティブエリア612及びレジスタダミーアクティブエリア616両方を覆うように、集積回路600の既存の頂部表面の上に形成される。PSDマスク652は、集積回路600のPMOSトランジスタにおけるPSD領域のためのエリアを露出させる。p型ドーパント654(ボロンなど)が、PSDマスク652により露出されたエリアにおいて基板602に注入される。レジスタヘッドアクティブエリア612及びレジスタダミーアクティブエリア616には、実質的にp型ドーパント654がない。PSDマスク652はその後取り除かれる。レジスタダミーアクティブエリア616には実質的に、ウェルレジスタ610を形成する際に用いられるドーピング以外、ドーピングがない。
【0034】
図6Cを参照すると、アニールオペレーションが実施され、このオペレーションは、レジスタヘッドアクティブエリア612におけるn型レジスタヘッドコンタクト領域620を形成するためにコンタクト注入された領域650における図6Aの注入されたn型ドーパント648を活性化する。シリサイドブロック層662が、図5Cを参照して説明したように、レジスタヘッドアクティブエリア612を露出させるために基板602の上のパッド酸化物638の層を用いて形成及びパターニングされ、レジスタダミーアクティブエリア616を覆う。金属シリサイド層660が、図5C及び図5Dを参照して説明したように、レジスタヘッドアクティブエリア612の頂部表面において形成される。レジスタダミーアクティブエリア616における余分のドーピングなしにウェルレジスタ610を形成することは、レジスタダミーアクティブエリアにおける余分のドーピングを備えたインスタンスに比して、ウェルレジスタ610のインスタンスのためのより均一な抵抗値を有利に提供し得る。
【0035】
図7は、ポリシリコンレジスタを含む例示の集積回路を示す。集積回路700が基板702上に形成され、基板702は、基板702の頂部表面706まで延在する半導体材料704を含む。STIプロセスによって形成されるフィールド酸化物708が、基板702の頂部表面706において配置される。ポリシリコンレジスタ710が、フィールド酸化物708の上に配置される。ポリシリコンレジスタ710は、CMPプロセスにより平坦化されたポリシリコンの層から形成される。フィールド酸化物708は、ポリシリコンレジスタ710のためのエリアにおけるフィールド酸化物708を介してレジスタダミーアクティブエリア716が配置されるように、形成される。基板702の頂部表面706の上のレジスタダミーアクティブエリア716には電気的接続が成されない。レジスタダミーアクティブエリア716の密度は10%〜80%である。ポリシリコンレジスタ710のためのエリアにおいて10%〜80%の密度でレジスタダミーアクティブエリア716を形成することは、STIプロセスの間のフィールド酸化物708のオーバーポリッシュを防止し得、ポリシリコンレジスタ710における平坦化されたポリシリコンの所望の厚みを有利に提供し、これにより、ポリシリコンレジスタ710のための所望の抵抗が提供される。この例の一つのバージョンにおいて、レジスタダミーアクティブエリア716の密度は20%〜50%であり、所望の厚みに一層近いフィールド酸化物708の厚みを有利に提供する。更なるバージョンにおいて、レジスタダミーアクティブエリア716の密度は25%〜30%であり、フィールド酸化物708のための厚みの範囲を更に一層有利に狭める。ポリシリコンレジスタ710への電気的接続を提供するために、コンタクト714が、ポリシリコンレジスタ710上に形成される。図7Aは、レジスタダミーアクティブエリア716をより明確に示す、図7の集積回路の断面である。
【0036】
図8及び図9は、ポリシリコンレジスタを含む例示の集積回路の上面図である。図8を参照すると、集積回路800が基板802上に形成され、基板802は、基板802の頂部表面806まで延在する半導体材料804を含む。STIプロセスによって形成されるフィールド酸化物808が、基板802の頂部表面806の基板802において配置される。ポリシリコンレジスタ810が、フィールド酸化物808の上のポリシリコンのCMP平坦化された層から形成される。コンタクト814が、ポリシリコンレジスタ810への電気的接続を成すように形成される。フィールド酸化物808は、ポリシリコンレジスタ810のためのエリアにおけるフィールド酸化物808を介してレジスタダミーアクティブエリア816が配置されるように、形成される。この例では、レジスタダミーアクティブエリア816はポリシリコンレジスタ810の下に延在せず、これにより、ポリシリコンレジスタ810上の静電性負荷が有利に低減され得る。任意選択の周囲ダミーアクティブエリア822が、ポリシリコンレジスタ810のためのエリアの周りに継続的にフィールド酸化物808を介して配置され得る。存在する場合、周囲ダミーアクティブエリア822は、ポリシリコンレジスタ810の幅824内にある。ポリシリコンレジスタ810の幅824内にポリシリコンレジスタ810を継続的に囲むように周囲ダミーアクティブエリア822を形成することが、フィールド酸化物808の厚みのための一層タイトなプロセス範囲を有利に提供し得、一方、レジスタダミーアクティブエリア816の密度を低減する。レジスタダミーアクティブエリア816の密度を低減することは、ポリシリコンレジスタ810の全体的なエリアを低減するために望ましい場合がある。
【0037】
図9を参照すると、集積回路900が基板902上に形成され、基板902は、基板902の頂部表面906まで延在する半導体材料904を含む。STIプロセスによって形成されるフィールド酸化物908が、基板902の頂部表面906において配置される。ポリシリコンレジスタ910が、フィールド酸化物908の上にポリシリコンのCMP平坦化された層から形成される。コンタクト914が、ポリシリコンレジスタ910への電気的接続を成すように形成される。フィールド酸化物908は、ポリシリコンレジスタ910のためのエリアにおいてフィールド酸化物908を介してレジスタダミーアクティブエリア916が配置されるように、形成される。この例では、レジスタダミーアクティブエリア916はポリシリコンレジスタ910の下に延在し、これにより、レジスタダミーアクティブエリア916の密度が増大され得、フィールド酸化物908のオーバーポリッシュが有利に低減される。任意選択の周囲ダミーアクティブエリア922が、ポリシリコンレジスタ910のためのエリアの周りにフィールド酸化物908を介して配置され得る。周囲ダミーアクティブエリア922は、図9に示すように区分され得る。存在する場合、周囲ダミーアクティブエリア922は、ポリシリコンレジスタ910の幅924内にある。
【0038】
図10A図10Fは、製造の連続的段階で示した、ポリシリコンレジスタを含む例示の集積回路の断面図である。図10Aを参照すると、集積回路1000が基板1002上に形成され、基板1002は、基板1002の頂部表面1006まで延在する半導体材料1004を含む。この例では、半導体材料1004はp型である。フィールド酸化物1008が、図4A〜4Eを参照して説明したように、基板1002の頂部表面1006においてSTIプロセスにより形成される。フィールド酸化物1008は、ポリシリコンレジスタ1010のためのエリアにおけるフィールド酸化物1008を介してレジスタダミーアクティブエリア1016が配置されるように、形成される。レジスタダミーアクティブエリア1016の上に誘電体層1064が配置される。誘電体層1064は、集積回路のNMOS及びPMOSトランジスタのゲート誘電体層と同時に形成され得る。誘電体層は、フィールド酸化物1008の上に延在し得る。
【0039】
図10Bを参照すると、フィールド酸化物1008及び誘電体層1064の上にポリシリコン1066の層が形成される。ポリシリコン1066の層は、580℃〜650℃でシランを熱分解することなどにより、コンフォーマルプロセスにより形成され得る。ポリシリコン1066の層は、シランと一緒に、ホスフィン、アルシン、又はボロン三塩化物などのドーパントガスを含むことによる形成の間、インサイチュド−ピングされ得る。代替として、ポリシリコン1066の層は、イオン注入による形成の後ドープされ得る。インサイチュドーピングは、ポリシリコン1066の層の厚みに関係なく、一定の平均ドーピング密度を生成し得る。イオン注入は、厚みに関係なく、ポリシリコン1066の層におけるドーパントの一定の総ドーズ量を生成し得る。
【0040】
図10Cを参照すると、図10Bのポリシリコン1066の層は、CMPパッド1068により図10Cにおいて概略で示されるCMPプロセス1068によって平坦化されて、所望の厚みのCMP平坦化されたポリシリコン層1070が形成される。例えば、CMPプロセス1068は、ポリシリコン形成プロセスのコンフォーマル性に起因するポリシリコン1066の層から任意の表面トポロジーを取り除くために用いられ得る。ポリシリコンレジスタ1010のためのエリアにおいてレジスタダミーアクティブエリア1016を備えるフィールド酸化物1008を形成することは、STIプロセスの間のオーバーポリッシュを低減することによってフィールド酸化物1008のための所望の厚みを提供し、これにより、CMP平坦化されたポリシリコン層1070のための所望の厚みが有利に提供される。オーバーポリッシュされたフィールド酸化物は、一層薄いフィールド酸化物を生成し得、これはその後、望ましくなく一層厚いCMP平坦化されたポリシリコン層を生成し得る。
【0041】
図10Dを参照すると、ポリシリコンエッチングマスク1072が、ポリシリコンレジスタ1010を画定するためにCMP平坦化されたポリシリコン層1070の上に形成される。ポリシリコンエッチングマスク1072はまた、集積回路1000におけるNMOS及びPMOSトランジスタのゲートのためのエリアを覆い得る。ポリシリコンエッチングマスク1072は、シリコン窒化物又は非晶質炭素のハードマスク層1074、底部反射防止膜(BARC)と称されるスピンコートされた有機材料の反射防止層1076、及び/又はフォトリソグラフィプロセスによって形成されるフォトレジスト層1078を含み得る。
【0042】
図10Eを参照すると、ポリシリコンエッチングプロセスが、ポリシリコンレジスタ1010を形成するためにポリシリコンエッチングマスク1072によって露出されたエリアにおいてCMP平坦化されたポリシリコン層1070からポリシリコンを取り除く。ポリシリコンエッチングプロセスの間、フォトレジスト層1078及び反射防止層1076の一部又は全てが取り除かれ得る。ポリシリコンエッチングマスク1072の如何なる残りの部分も、その後取り除かれる。
【0043】
図10Fを参照すると、ポリシリコンレジスタへの電気的接続を成すためにポリシリコンレジスタ1010上にコンタクト1014が形成される。金属シリサイド(図10Fには示していない)が、ポリシリコンレジスタ1010への電気的接続を改善するために、コンタクト1014の下のポリシリコンレジスタ1010上のエリア上に形成され得る。
【0044】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。
図1
図2
図3
図4A
図4B
図4C
図4D
図4E
図4F
図4G
図4H
図4I
図4J
図4K
図4L
図5A
図5B
図5C
図5D
図6A
図6B
図6C
図7
図7A
図8
図9
図10A
図10B
図10C
図10D
図10E
図10F