特許 6605988 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6605988

(24)【登録日】2019年10月25日

(45)【発行日】2019年11月13日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H03L 7/093 20060101AFI20191031BHJP

   H03L 7/087 20060101ALI20191031BHJP

【ＦＩ】

   H03L7/093

   H03L7/087

【請求項の数】12

【全頁数】18

(21)【出願番号】特願2016-35532(P2016-35532)

(22)【出願日】2016年2月26日

(65)【公開番号】特開2017-153019(P2017-153019A)

(43)【公開日】2017年8月31日

【審査請求日】2018年9月13日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】元澤 篤史

(72)【発明者】

【氏名】平井 良能

【審査官】 ▲高▼橋 徳浩

(56)【参考文献】

【文献】 特表２００５−５３２７１０（ＪＰ，Ａ）

【文献】 特開２００６−２６２４８９（ＪＰ，Ａ）

【文献】 特開２００７−０１３９５０（ＪＰ，Ａ）

【文献】 特開２０１０−２４５８７９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｌ１／００−Ｈ０３Ｌ９／００

(57)【特許請求の範囲】

【請求項1】

位相同期回路を有する半導体装置であって、
前記位相同期回路は、
第１の電源系に設けられ、基準信号と前記位相同期回路の出力信号を帰還させた信号との位相差を示す検出信号に応じて、アナログ比例信号を出力する比例パスと、
前記第１の電源系よりも電圧が低い第２の電源系に設けられ、前記検出信号に応じて、アナログ積分信号を出力する積分パスと、
前記第１の電源系に設けられ、前記比例パスからのアナログ比例信号と、前記積分パスからのアナログ積分信号と、に応じた制御電流を出力する電流制御発振器ドライバと、
前記第２の電源系に設けられ、前記制御電流に応じて発振することで生成した前記出力信号を出力する電流制御発振器と、
前記第２の電源系に設けられ、前記基準信号と前記出力信号を帰還させた信号との前記位相差を検出し、検出結果を前記検出信号として出力する位相比較器と、を備える、
半導体装置。

【請求項2】

レベルシフタを更に備え、
前記位相比較器は、前記第２の電源系に設けられ、
前記基準信号は前記第２の電源系を介して供給され、
前記レベルシフタは、前記位相比較器が出力する前記検出信号の電圧レベルを前記第１の電源系の電圧レベルにシフトさせ、シフトさせた検出信号を前記比例パスに出力する、
請求項１に記載の半導体装置。

【請求項3】

前記位相比較器である第１及び第２の位相比較器と、レベルシフタと、を更に備え、
前記第１の位相比較器は、前記第２の電源系に設けられ、
前記第２の位相比較器は、前記第１の電源系に設けられ、
前記基準信号は前記第２の電源系を介して供給され、
前記レベルシフタは、前記基準信号及び前記出力信号を帰還させた信号の電圧レベルを前記第１の電源系の電圧レベルにシフトさせ、シフトさせた前記基準信号及び前記出力信号を帰還させた信号を前記第２の位相比較器に出力し、
前記第２の位相比較器は、前記レベルシフタでレベルシフトされた前記基準信号と前記出力信号を帰還させた信号との位相差を検出し、検出結果を検出信号として前記比例パスに出力する、
請求項１に記載の半導体装置。

【請求項4】

前記積分パスは、
前記検出信号をディジタル処理して第１及び第２のディジタル積分信号を出力するディジタル信号処理部と、
前記第１のディジタル積分信号に基づく第１のアナログ積分信号を出力する第１のディジタル−アナログ変換器と、
前記第２のディジタル積分信号に基づく第２のアナログ積分信号を出力する第２のディジタル−アナログ変換器と、を備え、
前記電流制御発振器ドライバは、前記第１のアナログ積分信号である第１の電流を所定の比で複製した第３の電流と、前記第２のアナログ積分信号である第２の電流を所定の比で複製した第４の電流と、前記アナログ比例信号の電流と、を加算して前記制御電流を生成し、
前記第１の電流は、前記第２の電流よりも大きな電流である、
請求項１に記載の半導体装置。

【請求項5】

前記電流制御発振器ドライバは、
前記第１の電流から前記第３の電流を所定の比で複製する第１のカレントミラーと、
前記第２の電流から前記第４の電流を所定の比で複製する第２のカレントミラーと、を備える、
請求項４に記載の半導体装置。

【請求項6】

前記ディジタル信号処理部は、前記第１の電流と前記第２の電流との間の電流比が一定になるように前記電流制御発振器ドライバを制御する、
請求項４に記載の半導体装置。

【請求項7】

前記第１の電流に変動が生じて前記第１の電流が増加した場合、
前記電流制御発振器ドライバは、前記第１の電流の増加に応じて前記第２の電流を減少させ、
前記ディジタル信号処理部は、
前記第２のディジタル積分信号の値を、前記第２の電流の変動前の第１の値から、第２の値に変化させて、前記第２の電流を減少させ、
前記第１のディジタル積分信号の値を減少させて、前記第１の電流を減少させ、
前記第２のディジタル積分信号の値を、前記第２の値から前記第１の値に戻して、前記第２の電流を増加させ、
又は、
前記第１の電流に変動が生じて前記第１の電流が減少した場合、
前記電流制御発振器ドライバは、前記第１の電流の減少に応じて前記第２の電流を増加させ、
前記ディジタル信号処理部は、
前記第２のディジタル積分信号の値を、前記第２の電流の変動前の第１の値から、第２の値に変化させて、前記第２の電流を増加させ、
前記第１のディジタル積分信号の値を増加させて、前記第１の電流を増加させ、
前記第２のディジタル積分信号の値を、前記第２の値から前記第１の値に戻して、前記第２の電流を減少させる、
請求項６に記載の半導体装置。

【請求項8】

前記第１のディジタル−アナログ変換器は、並列接続される複数の定電流セルを有し、前記複数の定電流セルのうちで電流を出力するものの個数が前記第１のディジタル積分信号の値に応じて制御可能に構成され、
前記第２のディジタル−アナログ変換器は、並列接続される複数の可変電流セルを有し、前記複数の可変電流セルのうちで電流を出力するものの個数が前記第２のディジタル積分信号の値に応じて制御可能に構成され、
前記複数の可変電流セルのそれぞれが出力する電流は、前記第１の電流が変動により増加した場合には減少し、前記第１の電流が変動により減少した場合には増加するように制御される、
請求項７に記載の半導体装置。

【請求項9】

前記第１の電流を所定の比で複製した第５の電流に基づいて制御信号を生成し、前記制御信号により前記複数の可変電流セルのそれぞれが出力する電流を制御する制御信号生成部を有する、
請求項８に記載の半導体装置。

【請求項10】

前記複数の定電流セルにバイアス電圧を供給するバイアス電圧生成回路を更に備える、
請求項８に記載の半導体装置。

【請求項11】

前記第１のディジタル−アナログ変換器と前記電流制御発振器ドライバとの間に挿入される第１のフィルタと、
前記第２のディジタル−アナログ変換器と前記電流制御発振器ドライバとの間に挿入される第２のフィルタと、を更に備える、
請求項４に記載の半導体装置。

【請求項12】

前記電流制御発振器ドライバは、
前記第１のカレントミラーに電源供給する第１の電源系の電源と、前記第１のカレントミラーと、の間に挿入される第１のディジェネレーション抵抗と、
前記第２のカレントミラーに電源供給する第１の電源系の前記電源と、前記第２のカレントミラーと、の間に挿入される第２のディジェネレーション抵抗と、を有する、
請求項５に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置に関し、例えば位相同期（Phase Locked Loop：PLL）回路を有する半導体装置に関する。

【背景技術】

【0002】

位相同期（Phase Locked Loop：PLL）回路の一例として、デュアルパス（dual-path）タイプのＰＬＬ回路が提案されている（特許文献１、非特許文献１及び２）。これらのＰＬＬ回路は、アナログパスとディジタルパスとを有し、積分パスの積分処理がディジタル処理によって行われる、いわゆるハイブリッド（hybrid）ＰＬＬ回路である。このようなＰＬＬ回路の積分パスでは、電圧制御発振器（Voltage-controlled oscillator：VCO）はレギュレータを用いることで駆動される。レギュレータの使用により、ＰＳＲＲ（Power Supply Rejection Ratio：電源電圧変動除去比）特性を改善することができる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０１３／０２２２０６７号明細書

【非特許文献】

【0004】

【非特許文献1】D. Mijuskovic, M. Bayer, T. Chomicz, N. Garg, F. James, P. McEntarfer, and J. Porter, “Cell-based Fully Integrated CMOS Frequency Synthesizers”, IEEE Journal of Solid-State Circuits, Vol. 29, No. 3, pp. 271-279, Mar. 1994.

【非特許文献2】J. Craninckx and M. Steyaert, “A Fully Integrated CMOS DCS-1800 Frequency Synthesizer”, IEEE Journal of Solid-State Circuits, Vol. 33, No. 12, pp. 2054-2065, Dec. 1998.

【発明の概要】

【発明が解決しようとする課題】

【0005】

上述のＰＬＬ回路においてはレギュレータが用いられ、ＰＳＲＲ特性を改善できるが、以下に示す問題点が生じる。すなわち、レギュレータのノイズがＰＬＬ回路の特性に影響するおそれがあるばかりでなく、レギュレータのノイズを抑えようとした場合にはレギュレータの面積や消費電力が大きくなってしまうという問題が有る。

【0006】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0007】

一実施の形態によれば、半導体装置の位相同期回路は、第１の電源系に設けられ、基準信号と前記位相同期回路の出力信号を帰還させた信号との位相差を示す検出信号に応じてアナログ比例信号を出力する比例パスと、前記第１の電源系よりも電圧が低い第２の電源系に設けられ、前記検出信号に応じてアナログ積分信号を出力する積分パスと、前記第１の電源系に設けられ、前記比例パスからのアナログ比例信号と、前記積分パスからのアナログ積分信号と、に応じた制御電流を出力する電流制御発振器ドライバと、前記第２の電源系に設けられ、前記制御電流に応じて発振することで生成した出力信号を出力する電流制御発振器と、前記第２の電源系に設けられ、前記基準信号と前記出力信号を帰還させた信号との位相差を検出し、検出結果を前記検出信号として出力する位相比較器と、を有する。

【発明の効果】

【0008】

一実施の形態によれば、ＰＬＬ回路において、回路規模を抑制しつつ電源電圧変動除去比特性を向上させることができる。

【図面の簡単な説明】

【0009】

【図1】実施の形態１にかかるＰＬＬ回路の基本的構成を模式的に示す図である。

【図2】実施の形態１にかかるＰＬＬ回路の構成を模式的に示す図である。

【図3】ＤＳＰ、ＦＤＡＣ、ＣＤＡＣ、ＣＣＯドライバ、ＣＣＯ及びフィルタの接続関係を示す図である。

【図4】ロック状態のＰＬＬ回路における電流を示す図である。

【図5】ＰＬＬ回路において電流がドリフトした場合を示す図である。

【図6】実施の形態１にかかるチャージポンプ、ＣＣＯ及びフィルタの構成を模式的に示す図である。

【図7】実施の形態２にかかるＰＬＬ回路の構成を模式的に示す図である。

【図8】実施の形態３にかかるＣＣＯドライバの構成を模式的に示す図である。

【図9】実施の形態４にかかるバイアス生成回路の一例の構成を模式的に示す図である。

【図10】実施の形態４にかかるバイアス生成回路の他の一例の構成を模式的に示す図である。

【発明を実施するための形態】

【0010】

以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。

【0011】

実施の形態１
実施の形態１にかかる半導体装置について説明する。実施の形態１にかかる半導体装置は、位相同期（Phase Locked Loop：PLL）回路１００を有する。以下、ＰＬＬ回路１００について説明する。図１は、実施の形態１にかかるＰＬＬ回路１００の基本的構成を模式的に示す図である。ＰＬＬ回路１００は、比例パス１０３と積分パス１０４とを有するハイブリッド（hybrid）ＰＬＬ回路として構成される。

【0012】

ＰＬＬ回路１００は、第１の電源ＶＤＤ１から電源供給を受ける第１の電源系１０１と、第２の電源ＶＤＤ２から電源供給を受ける第２の電源系１０２と、を含む。以下では、簡略化のため、第１の電源ＶＤＤ１の電圧をＶＤＤ１と表記し、第２の電源ＶＤＤ２の電圧をＶＤＤ２と表記する。以下において、第２の電源ＶＤＤ２は、第１の電源ＶＤＤ１よりも出力電圧が小さな電源である（ＶＤＤ１＞ＶＤＤ２）。本実施の形態では、第１の電源ＶＤＤ１は、例えばＰＬＬ回路１００が組み込まれる半導体装置のＩ／Ｏ（入出力部）の電源であり、例えば出力電圧が１．８［Ｖ］（ＶＤＤ１＝１．８［Ｖ］）の電源である。また、本実施の形態では、第２の電源ＶＤＤ２は、例えばＰＬＬ回路１００が組み込まれる半導体装置のコアの電源であり、例えば出力電圧が０．８［Ｖ］（ＶＤＤ２＝０．８［Ｖ］）の電源である。

【0013】

第１の電源系１０１では、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが設けられ、これらのＭＯＳトランジスタによって種々の機能ブロックが構成される。同様に、第２の電源系１０２では、ＭＯＳトランジスタが設けられ、これらのＭＯＳトランジスタによって種々の機能ブロックが構成される。第１の電源系１０１のＭＯＳトランジスタは、第２の電源系１０２のＭＯＳトランジスタよりも高耐圧なものを使用する。それゆえ、上述の通り、第１の電源系１０１は第２の電源系１０２よりも高電圧の電源系とすることができ、ドレイン−ソース間電圧を十分に印加できるため、出力抵抗が大きくなる。

【0014】

ＰＬＬ回路１００は、位相比較器（Phase Frequency Detector：ＰＦＤ）１１、電流制御発振器（Current-Controlled Oscillator：ＣＣＯ）ドライバ１６、電流制御発振器（ＣＣＯ）１７、比例パス１０３及び積分パス１０４を有する。ＣＣＯドライバ１６及び比例パス１０３は、第１の電源系１０１に設けられる。位相比較器１１、ＣＣＯ１７及び積分パス１０４は、第２の電源系１０２に設けられる。

【0015】

位相比較器１１は、ＰＬＬ回路１００の外部から与えられる基準信号Ｆｒｅｆと、ＣＣＯ１７から帰還された信号との位相差を検出する。位相比較器１１は、検出した位相差（検出結果）を検出信号ＤＥＴとして出力する。この際、例えば、出力信号Ｆｏｕｔは分周器（不図示）によって分周され、分周された信号が出力信号Ｆｏｕｔを帰還させた信号として位相比較器１１に与えられる。

【0016】

比例パス１０３はアナログパスであり、位相比較器１１からの検出信号ＤＥＴに応じた電流信号であるアナログ比例信号ＡＰを出力する。なお、位相比較器１１からの検出信号ＤＥＴは第１の電源系１０１において生成された信号であるため、第２の電源系１０２に検出信号ＤＥＴを供給するにあたり、レベルシフタ等（図１では不図示）により適宜電圧レベルが調整される。

【0017】

積分パス１０４はディジタルパスであり、位相比較器１１からの検出信号ＤＥＴに応じた電圧信号であるアナログ積分信号ＡＩを出力する。

【0018】

ＣＣＯドライバ１６は、アナログ比例信号ＡＰとアナログ積分信号ＡＩとに応じて、出力する制御電流ＩＣＣＯを制御する。

【0019】

ＣＣＯ１７は、制御電流ＩＣＣＯに応じて発振動作を行い、出力信号Ｆｏｕｔを出力する。また、出力信号Ｆｏｕｔは位相比較器１１に帰還される。

【0020】

本実施の形態では、第１の電源系１０１のＭＯＳトランジスタは、第２の電源系１０２のＭＯＳトランジスタよりも高耐圧なものを使用する。それゆえ、上述の通り、第１の電源系１０１は第２の電源系１０２よりも高電圧の電源系とすることができ、ドレイン−ソース間電圧を十分に印加できるため、出力抵抗が大きくなる。よって、比例パス１０３とＣＣＯドライバ１６とを、出力抵抗が高い第１の電源系１０１のＭＯＳトランジスタで構成することで、第２の電源系１０２のＭＯＳトランジスタを用いて構成する場合と比べて、ＰＳＲＲ（Power Supply Rejection Ratio：電源電圧変動除去比）特性を改善できることが理解されるであろう。

【0021】

続いて、ＰＬＬ回路１００の構成についてより詳細に説明する。図２は、実施の形態１にかかるＰＬＬ回路１００の構成を模式的に示す図である。図２では、図１と比べて、レベルシフタ１３と分周器１８とが追加されている。

【0022】

レベルシフタ１３は、第１の電源系１０１と第２の電源系１０２との間の信号の受け渡しのために設けられる。本実施の形態では、レベルシフタ１３は、第２の電源系１０２に設けられた位相比較器１１からの検出信号ＤＥＴを、第１の電源系１０１に設けられた比例パス１０３に与えるため、検出信号ＤＥＴの電圧レベルをシフトさせる。

【0023】

分周器１８は、ＣＣＯ１７から帰還された出力信号ＦｏｕｔをＭ（Ｍは２以上の整数）分周し、分周した信号ＦＭを位相比較器１１に出力する。

【0024】

比例パス１０３は、チャージポンプ１２とフィルタＦ１とを有する。

【0025】

チャージポンプ１２は、検出信号ＤＥＴに応じたアナログ比例信号ＡＰを出力する。換言すれば、チャージポンプ１２は、比例パス１０３におけるアナログ比例信号ＡＰを生成する比例信号生成部として機能する。

【0026】

フィルタＦ１は、チャージポンプ１２の出力と、ＣＣＯドライバ１６のアナログ比例信号ＡＰの入力との間に挿入される。フィルタＦ１により、アナログ比例信号ＡＰのスプリアスを抑制することができる。

【0027】

積分パス１０４は、ディジタル信号処理部（ディジタルシグナルプロセッサ、Digital Signal Processor:ＤＳＰ）１４、粗調整ディジタル−アナログ変換器（Coarse Digital to Analog Converter：ＣＤＡＣ）１５Ａ、微調整ディジタル−アナログ変換器（Fine Digital to Analog Converter：ＦＤＡＣ）１５Ｂ、フィルタＦ２及びＦ３を有する。

【0028】

ＤＳＰ１４は、検出信号ＤＥＴをディジタル信号処理により積分し、積分結果をディジタル積分信号Ｄｃ及びＤｆとして出力する。

【0029】

ＣＤＡＣ１５Ａは、ＣＣＯドライバ１６の粗調整を行うためのディジタル積分信号Ｄｃをディジタル−アナログ変換（Digital to Analog Conversion：Ｄ／Ａ変換）するディジタル−アナログ変換器（Coarse Digital to Analog Converter：ＤＡＣ）である。ＣＤＡＣ１５Ａは、ディジタル積分信号ＤｃをＤ／Ａ変換した電圧信号であるアナログ積分信号ＡＩｃ１を出力する。

【0030】

ＦＤＡＣ１５Ｂは、ＣＣＯドライバ１６の微調整を行うためのディジタル積分信号ＤｆをＤ／Ａ変換するＤＡＣである。ＦＤＡＣ１５Ａは、ディジタル積分信号ＤｆをＤ／Ａ変換した電圧信号であるアナログ積分信号ＡＩｆ１を出力する。

【0031】

フィルタＦ２及びＦ３は、リコンストラクションフィルタである。フィルタＦ２は、ＣＤＡＣ１５ＡとＣＣＯドライバ１６のアナログ積分信号ＡＩｃの入力との間に挿入される。アナログ積分信号ＡＩｃ１はフィルタＦ２でフィルタリングされ、アナログ積分信号ＡＩｃとしてＣＣＯドライバ１６に出力される。フィルタＦ３は、ＦＤＡＣ１５ＢとＣＣＯドライバ１６のアナログ積分信号ＡＩｆの入力との間に挿入される。アナログ積分信号ＡＩｆ１はフィルタＦ３でフィルタリングされ、アナログ積分信号ＡＩｆとしてＣＣＯドライバ１６に出力される。なお、説明の簡略化のため、図１では、アナログ積分信号ＡＩｃ及びアナログ積分信号ＡＩｆを、まとめてアナログ積分信号ＡＩと表記している。

【0032】

以下、ＣＤＡＣ１５Ａを第１のディジタル−アナログ変換器（ＤＡＣ）とも称し、ＦＤＡＣ１５Ｂを第２のディジタル−アナログ変換器（ＤＡＣ）とも称する。この場合、ディジタル積分信号Ｄｃを第１のディジタル積分信号とも称し、ディジタル積分信号Ｄｆを第２のディジタル積分信号とも称する。フィルタＦ２を第１のフィルタとも称し、フィルタＦ３を第２のフィルタとも称する。また、ＦＤＡＣ１５Ｂを第１のディジタル−アナログ変換器（ＤＡＣ）とも称し、ＣＤＡＣ１５Ａを第２のディジタル−アナログ変換器（ＤＡＣ）とも称してもよい。この場合、ディジタル積分信号Ｄｆを第１のディジタル積分信号とも称し、ディジタル積分信号Ｄｃを第２のディジタル積分信号とも称する。フィルタＦ３を第１のフィルタとも称し、フィルタＦ２を第２のフィルタとも称する。

【0033】

図３は、ＤＳＰ１４、ＣＤＡＣ１５Ａ、ＦＤＡＣ１５Ｂ、ＣＣＯドライバ１６、ＣＣＯ１７及びフィルタＦ２及びＦ３の接続関係を示す図である。

【0034】

ＤＳＰ１４は、ＣＤＡＣ１５Ａにディジタル積分信号Ｄｃを出力し、ＦＤＡＣ１５Ｂにディジタル積分信号Ｄｆを出力する。

【0035】

ＰＭＯＳ（P-channel Metal-Oxide-Semiconductor）トランジスタＭＰ１〜ＭＰ５のソースは、第１の電源ＶＤＤ１と接続される。本構成では、ＰＭＯＳトランジスタＭＰ２及びＭＰ３がＣＣＯドライバ１６を構成する。ＰＭＯＳトランジスタＭＰ１のドレインは、ＮＭＯＳ（N-channel Metal-Oxide-Semiconductor）トランジスタＭＮ１のドレインと接続される。ＰＭＯＳトランジスタＭＰ２のドレインは、ＣＣＯドライバ１６と接続される。ＰＭＯＳトランジスタＭＰ１のゲートは、ＰＭＯＳトランジスタＭＰ１のドレインと接続され、かつ、フィルタＦ２を介してＰＭＯＳトランジスタＭＰ２のゲートと接続される。すなわち、ＰＭＯＳトランジスタＭＰ１とＰＭＯＳトランジスタＭＰ２とは、カレントミラー（第１のカレントミラーとも称する）を構成している。これにより、ＰＭＯＳトランジスタＭＰ１のゲートには、ＰＭＯＳトランジスタＭＰ１に流れる電流Ｉｃ１によって決定される電圧を有するアナログ積分信号ＡＩｃ１が現れる。そして、アナログ積分信号ＡＩｃ１は、フィルタＦ２を介して、ＣＣＯドライバ１６のアナログ積分信号ＡＩｃの入力端子であるＰＭＯＳトランジスタＭＰ２のゲートに、アナログ積分信号ＡＩｃとして印加される。

【0036】

ＮＭＯＳトランジスタＭＮ１のソースは、ＣＤＡＣ１５Ａと接続される。ＮＭＯＳトランジスタＭＮ１のゲートは、ＣＤＡＣ１５Ａを構成する第２の電源系１０２の低耐圧のＭＯＳトランジスタの耐圧が確保できるように、適切な電位にバイアスされる。

【0037】

ＣＤＡＣ１５Ａは、複数の定電流セルＣＣが並列に配置され、ディジタル積分信号Ｄｃの値に応じて複数の定電流セルＣＣのうちで電流を供給するものの数を制御可能に構成される。この例では、複数の定電流セルＣＣの一端のそれぞれとＮＭＯＳトランジスタＭＮ１のソースとの間にはスイッチが挿入され、複数の定電流セルＣＣの他端は接地される。そして、スイッチがディジタル積分信号Ｄｃに応じて開閉することにより、複数の定電流セルＣＣのうちで電流を供給するものの数が制御される。

【0038】

ＰＭＯＳトランジスタＭＰ３のドレインは、ＣＣＯドライバ１６と接続される。ＰＭＯＳトランジスタＭＰ４のドレインは、ＮＭＯＳトランジスタＭＮ２のドレインと接続される。ＰＭＯＳトランジスタＭＰ４のゲートは、ＰＭＯＳトランジスタＭＰ４のドレインと接続され、かつ、フィルタＦ３を介してＰＭＯＳトランジスタＭＰ３のゲートと接続される。すなわち、ＰＭＯＳトランジスタＭＰ３とＰＭＯＳトランジスタＭＰ４とは、カレントミラー（第２のカレントミラーとも称する）を構成している。これにより、ＰＭＯＳトランジスタＭＰ４のゲートには、ＰＭＯＳトランジスタＭＰ４に流れる電流Ｉｆ１によって決定される電圧を有するアナログ積分信号ＡＩｆ１が現れる。そして、アナログ積分信号ＡＩｆ１は、フィルタＦ３を介して、ＣＣＯドライバ１６のアナログ積分信号ＡＩｆの入力端子であるＰＭＯＳトランジスタＭＰ３のゲートに、アナログ積分信号ＡＩｆとして印加される。

【0039】

ＮＭＯＳトランジスタＭＮ２のソースは、ＦＤＡＣ１５Ｂと接続される。ＮＭＯＳトランジスタＭＮ２のゲートは、ＤＡＣ１５Ｂを構成する第２の電源系１０２の低耐圧のＭＯＳトランジスタの耐圧が確保できるように、適切な電位にバイアスされる。

【0040】

ＦＤＡＣ１５Ｂは、複数の可変電流セルＶＣが並列に配置され、ディジタル積分信号Ｄｆの値に応じて複数の可変電流セルＶＣのうちで電流を供給するものの数を制御可能に構成される。この例では、複数の可変電流セルＶＣの一端のそれぞれとＮＭＯＳトランジスタＭＮ２のソースとの間にはスイッチが挿入され、複数の可 変電流セルＶＣの他端は接地される。そして、スイッチがディジタル積分信号Ｄｆに応じて開閉することにより、複数の可変電流セルＶＣのうちで電流を供給するものの数が制御される。また、複数の可変電流セルＶＣの制御端子は、ＮＭＯＳトランジスタＭＮ３のゲートと接続され、印加される制御信号ＣＯＮ（バイアス電圧）に応じて出力電流が変化するように構成される。

【0041】

ＰＭＯＳトランジスタＭＰ５とＮＭＯＳトランジスタＭＮ３とは、ＦＤＡＣ１５Ｂの複数の可変電流セルＶＣの電流を制御する制御信号ＣＯＮを生成する制御電圧生成回路を構成する。ＰＭＯＳトランジスタＭＰ５のドレインは、ＮＭＯＳトランジスタＭＮ３のドレインと接続される。ＰＭＯＳトランジスタＭＰ５のゲートは、ＰＭＯＳトランジスタＭＰ２のゲートと接続される。ＮＭＯＳトランジスタＭＮ３のソースは第２の電源系のグランドＧＮＤ２に接地される。ＮＭＯＳトランジスタＭＮ３のゲートは、ＮＭＯＳトランジスタＭＮ３のドレインとＦＤＡＣ１５Ｂの可変電流セルＶＣの制御端子とに接続される。これにより、ＦＤＡＣ１５Ｂの可変電流セルＶＣに制御信号ＣＯＮが与えられる。

【0042】

図３の例では、上述したＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１に流れる電流はＩｃ１（第１の電流とも称する）、ＰＭＯＳトランジスタＭＰ４及びＮＭＯＳトランジスタＭＮ２に流れる電流はＩｆ１（第２の電流とも称する）である。また、ＰＭＯＳトランジスタＭＰ２に流れる電流をＩｃ２（第３の電流とも称する）、ＰＭＯＳトランジスタＭＰ３流れる電流をＩｆ２（第４の電流とも称する）、ＮＭＯＳトランジスタＭＮ３に流れる電流をＩｃ３（第５の電流とも称する）とする。よって、ＣＣＯドライバ１６に入力される制御電流ＩＣＣＯは、ＩＣＣＯ＝Ｉｃ２＋Ｉｆ２となる。

【0043】

また、制御電流ＩＣＣＯの粗調整を担う粗調整パス（すなわち、ＰＭＯＳトランジスタＭＰ２を含むパス）の電流Ｉｃ２は、ＣＤＡＣ１５Ａ及びＦＤＡＣ１５Ｂに流れる単位電流ＩのＮ（Ｎは、１よりも大きな値）倍であり（Ｉｃ２＝ＮＩ）、電流Ｉｃ１と電流Ｉｃ２とのミラー比は１：Ｎである。本実施の形態では、一例としてミラー比は１：１０である（Ｎ＝１０、Ｉｃ２＝１０Ｉ）。

【0044】

制御電流ＩＣＣＯの微調整を担う微調整パス（すなわち、ＰＭＯＳトランジスタＭＰ３を含むパス）の電流Ｉｆ２は、ＣＤＡＣ１５Ａ及びＦＤＡＣ１５Ｂに流れる単位電流Ｉと等しい（Ｉｆ２＝Ｉｆ１＝Ｉ）。但し、電流Ｉｆ１と電流Ｉｃ２とのミラー比は、１：１に限定されるものではない。

【0045】

以上より、粗調整パスの電流Ｉｃ２と微調整パスの電流Ｉｆ２との比は、１０：１となることができる。但し、この比は一例であり、粗調整パスの電流Ｉｃ２が微調整パスの電流Ｉｆ２よりも大きい限り、任意の比とすることができる。

【0046】

上述のように、本構成では、電流Ｉｃ１を所定のミラー比で複製した電流Ｉｃ３に基づいた制御信号ＣＯＮによって、ＦＤＡＣ１５Ｂの可変電流セルＶＣの電流を制御する。この際、電流が以下の比率となるように制御される。

Ｉｃ１：Ｉｃ３：Ｉｆ１＝１：Ａ：Ａ／Ｂ×Ｄｆ

ここで、Ａは電流Ｉｃ１に対する電流Ｉｃ３の比（ミラー比）であり、Ｂは可変電流セルＶＣの単位電流に対する電流Ｉｃ３の比である。

【0047】

本実施の形態にかかるＰＬＬ回路１００は、上記の粗調整パスの電流Ｉｃ２と微調整パスの電流Ｉｆ２とのミラー比を維持するように制御される。すなわち、上記の例において、粗調整パスの電流Ｉｃ２と微調整パスの電流Ｉｆ２とのミラー比は１０：１に維持される。例えば、温度変動や電源変動などが生じると、ＣＤＡＣの定電流セルの電流にも変動が生じる。そのため、電流Ｉｃ１が変動するが、ＰＬＬ回路１００は電流Ｉｃ１の変動を解消するように制御される。以下、具体例について説明する。

【0048】

図４は、ロック状態のＰＬＬ回路１００における電流を示す図である。この場合、ＩＣＣＯ＝Ｉｃ２＋Ｉｆ２＝１１Ｉである。図４においては、電流Ｉｃ１に対する電流Ｉｃ３の比Ａを０．８、ＦＤＡＣ１５Ｂの可変電流セルＶＣの単位電流と電流Ｉｃ３との比Ｂを１２とし、ディジタル積分信号Ｄｆの平均値（所望値、第１の値とも称する）を１５とする。この場合、ＦＤＡＣ１５Ｂでは１５個の可変電流セルＶＣが使用され、１個の可変電流セルＶＣに流れる電流はＩ／１５となる。

【0049】

図４に示すロック状態で、温度変動や電源変動によってＣＤＡＣ１５Ａの定電流セルＣＣの単位電流が変動し、ＰＭＯＳトランジスタＭＰ１に流れる電流Ｉｃ１が変動（ドリフト）する場合について考察する。なお、説明の簡略化のため、温度変動や電源変動によってはＣＣＯ１７の特性は変化しないものとする。

【0050】

図５は、ＰＬＬ回路１００において電流がドリフトした場合を示す図である。ＣＤＡＣ１５Ａの電流Ｉｆ１に現れるドリフト量はΔＩ（ΔＩ＞０）である場合、Ｉｆ１＝Ｉ＋ΔＩとなる。ＰＭＯＳトランジスタＭＰ１とＰＭＯＳトランジスタＭＰ２とのミラー比は１：１０であるので、Ｉｆ２＝１０Ｉ＋１０ΔＩとなる。ＰＬＬ回路１００はロックされており、ＣＣＯ１７の制御電流ＩＣＣＯは１１Ｉのままであるので、ＰＭＯＳトランジスタＭＰ３に流れる電流は、Ｉｆ２＝Ｉ−１０ΔＩとなる。

【0051】

ＰＬＬ回路１００では、ＣＣＯ１７の制御電流ＩＣＣＯを１１Ｉのままで保つため、ＣＤＡＣ１５Ａの電流Ｉｆ１が増加したために、その増加分を相殺するため、ＤＳＰ１４はＦＤＡＣ１５Ｂの電流Ｉｆ１を減少させるようにフィードバック制御を行う。その結果、ＤＳＰ１４は、ディジタル積分信号Ｄｆの値を減少させる。よって、ディジタル積分信号Ｄｆは、電流ドリフトがない状態でのディジタル積分信号Ｄｆの中心値（この例では１５）からβだけ減少して、Ｄｆ−β（第２の値とも称する）することとなる。なお、このとき、ＰＭＯＳトランジスタＭＰ２のゲート電圧は、ＰＭＯＳトランジスタＭＰ３のゲート電圧と異なる。

【0052】

ディジタル積分信号Ｄｆの値を制御するのはＤＳＰ１４であるため、ＤＳＰ１４は原理的にβを観測することが可能である。ＤＳＰ１４は、βが０になるように、ＣＤＡＣ１５Ａに与えるディジタル積分信号Ｄｃの値を制御する。この例では、ＤＳＰ１４は、βが０になるように、ＣＤＡＣ１５Ａに与えるディジタル積分信号Ｄｃの値を減少させる。その結果、ＣＤＡＣ１５Ａにおいて使用される定電流セルＣＣの数が少なくなり、電流ドリフトΔＩが解消され、図４に示す状態に復帰することができる。

【0053】

その結果、温度変動や電源変動が生じた場合でも、粗調整パスの電流Ｉｃ２と微調整パスの電流Ｉｆ２との比を一定（この例では、Ｉｃ２：Ｉｆ２＝１０：１）に保つことができる。

【0054】

以上、まとめると、温度変動や電源変動によってＣＤＡＣ１５Ａの定電流セルＣＣの単位電流が変動した場合、電流Ｉｃ１がドリフトにより増加（又は減少）する。よって、ＤＳＰ１４は、ディジタル積分信号Ｄｆの値を減少（又は増加）させて、電流Ｉｆ１を減少（又は増加）させる。そしてＤＳＰ１４は、ディジタル積分信号Ｄｃの値を減少（又は増加）させて、電流Ｉｃ１のドリフトを解消する。その後、ディジタル積分信号Ｄｆの値を増加（又は減少）させて元の所望値に復帰させる。これにより、電流ＩＣ１にドリフトが生じた場合でも、粗調整パスの電流Ｉｃ２と微調整パスの電流Ｉｆ２との比を一定に保つことができる。

【0055】

以上、本構成によれば、温度変動や電源変動が生じても、ＰＬＬ回路１００での電流比を一定に維持することができるので、電流変動に伴う特性変動を防止することができる。また、電流比を一定に保つことで、例えば電流比に依存しない他の特性変動を容易に観測することができ、ＰＬＬ回路の特性解析を行う上で有利であることが理解できる。

【0056】

続いて、チャージポンプ１２、ＣＣＯ１７及びフィルタＦ１の構成例について説明する。図６は、実施の形態１にかかるチャージポンプ１２及びＣＣＯ１７の構成を模式的に示す図である。チャージポンプ１２は、例えば、定電流セル１２Ａ及び１２Ｂ、スイッチＳＷ１及びＳＷ２を有する。定電流セル１２Ａと定電流セル１２Ｂとは、第１の電源ＶＤＤ１と第２の電源系のグランドＧＮＤ１との間に縦続接続される。定電流セル１２Ａと定電流セル１２Ｂとの間には、スイッチＳＷ１とＳＷ２とが縦続接続される。スイッチＳＷ１とスイッチＳＷ２との間の出力ノードからは、電流信号であるアナログ比例信号ＡＰが出力される。スイッチＳＷ１とＳＷ２は、検出信号ＤＥＴに応じて相補的にオン／オフすることで、電流信号であるアナログ比例信号ＡＰの電流方向を反転させる。

【0057】

チャージポンプ１２とＣＣＯ１７との間には、フィルタＦ１が設けられる。フィルタＦ１は、抵抗Ｒと容量Ｃとで構成される。容量Ｃは、スイッチＳＷ１とスイッチＳＷ２との間の出力ノードと第１の電源系のグランドＧＮＤ１との間に接続される。抵抗Ｒは、スイッチＳＷ１とスイッチＳＷ２との間の出力ノードとＣＣＯ１７との間に接続される。

【0058】

以上の通り、チャージポンプ１２、ＣＣＯ１７及びフィルタＦ１を構成できるが、上記の構成例は一例にすぎず、チャージポンプ１２、ＣＣＯ１７及びフィルタＦ１の一部又は全部を他の構成とできることは言うまでもない。

【0059】

実施の形態２
実施の形態２にかかるＰＬＬ回路２００について説明する。図７は、実施の形態２にかかるＰＬＬ回路２００の構成を模式的に示す図である。ＰＬＬ回路２００は、実施の形態１にかかるＰＬＬ回路１００の変形例であり、ＰＬＬ回路１００のレベルシフタ１３を除去し、位相比較器２１とレベルシフタ２２とを追加した構成を有する。以下、位相比較器１１を第１の位相比較器とも称し、位相比較器２１を第２の位相比較器とも称する。

【0060】

レベルシフタ２２は、第１の電源系１０１と第２の電源系１０２との間の信号の受け渡しのために設けられる。本実施の形態では、レベルシフタ２２は、第２の電源系１０２において供給される基準信号Ｆｒｅｆ、及び、分周器１８を経て帰還した信号ＦＭの電圧レベルをシフトさせて、第１の電源系１０１に設けられた位相比較器２１に供給する。

【0061】

位相比較器２１は、第１の電源系１０１に設けられ、レベルシフタ２２でレベルシフトされた基準信号Ｆｒｅｆと分周器１８からの信号ＦＭとの位相差を検出する。位相比較器２１は、検出した検相差（検出結果）を検出信号ＤＥＴ２として出力する。

【0062】

ＰＬＬ回路２００のその他の構成は、ＰＬＬ回路１００と同様であるので、説明を省略する。

【0063】

実施の形態１にかかるＰＬＬ回路１００では、位相比較器１１が出力した検出信号ＤＥＴをレベルシフタ１３でレベルシフトさせた信号を、第１の電源系１０１のチャージポンプ１２に供給していた。だが、基準信号Ｆｒｅｆと分周器１８からの信号ＦＭとの位相差が小さいときには、検出信号ＤＥＴは狭い幅のパルス信号となる場合がある。パルス幅が狭くなると、レベルシフタでは波形を保ったまま狭い幅のパルス信号のレベルをシフトさせることができない現象が生じるおそれがある。つまり、パルス信号の幅が狭い場合には、正常な波形の検出信号をチャージポンプ１２に供給することができない。このため、チャージポンプ１２に与える検出信号とＤＳＰ１４に与える検出信号との間の同一性が保てず、ＰＬＬ回路のロック状態に悪影響を及ぼす。

【0064】

これに対し、本実施の形態にかかるＰＬＬ回路２００では、位相比較器１１が検出信号ＤＥＴ１（ＰＬＬ回路１００における検出信号ＤＥＴに対応）を生成して積分パス１０３に与える一方で、レベルシフタ２２で基準信号Ｆｒｅｆと分周器１８からの信号ＦＭとをレベルシフトさせた後に、第１の電源系１０１に設けられた位相比較器２１で検出信号ＤＥＴ２を生成して比例パス１０３に与える。基準信号Ｆｒｅｆと分周器１８からの信号ＦＭは、レベルシフタで正常にレベルシフトできないほど狭いパルス信号になることはないので、検出信号ＤＥＴ１と検出信号ＤＥＴ２との間の同一性を保つことがでる。よって、本構成によれば、実施の形態１にかかるＰＬＬ回路１００と比較して、ＰＬＬ回路のロック状態を所望の状態をとすることが可能となる。

【0065】

実施の形態３
実施の形態３にかかるＰＬＬ回路について説明する。ＰＬＬ回路３００は、ＰＬＬ回路１００のＣＣＯドライバ１６をＣＣＯドライバ３６に置換した構成を有する。図８は、実施の形態３にかかるＣＣＯドライバ３６の構成を模式的に示す図である。ＣＣＯドライバ３６は、実施の形態１にかかるＣＣＯドライバ１６にディジェネレーション抵抗Ｒ１２及びＲ２２を追加した構成を有する。

【0066】

ディジェネレーション抵抗Ｒ１１（第１のディジェネレーション抵抗とも称する）は、ＰＭＯＳトランジスタＭＰ２のソースと第１の電源ＶＤＤ１との間に接続される。ディジェネレーション抵抗Ｒ１２（第２のディジェネレーション抵抗とも称する）は、ＰＭＯＳトランジスタＭＰ３のソースと第１の電源ＶＤＤ１との間に接続される。

【0067】

なお、この場合には、ディジェネレーション抵抗Ｒ１１及びＲ１２の導入との平仄を保つため、ＰＭＯＳトランジスタＭＰ１のソースと第１の電源ＶＤＤ１との間には抵抗Ｒ１が接続され、ＰＭＯＳトランジスタＭＰ４のソースと第１の電源ＶＤＤ１との間には抵抗Ｒ２とが接続される。

【0068】

本構成によれば、実施の形態１と比較して、ディジェネレーション抵抗の導入により、ＣＣＯドライバの線形性を向上させることができる。また、ディジェネレーション抵抗Ｒ１１及びＲ１２の抵抗値を適宜選択することで、ＰＬＬ回路のループ特性のゼロ点を調整することも可能である。

【0069】

実施の形態４
実施の形態４にかかるＰＬＬ回路について説明する。ＰＬＬ回路４００は、ＰＬＬ回路１００に、ＣＤＡＣ１５Ａの定電流セルにバイアスを供給するバイアス生成回路を追加した構成を有する。

【0070】

図９は、バイアス生成回路の一例であるバイアス生成回路４１の構成を模式的に示す図である。バイアス生成回路４１は、ＰＭＯＳトランジスタＭＰ１１及びＭＰ１２、ＮＭＯＳトランジスタＭＮ１１、抵抗Ｒ４１を有する。

【0071】

本構成では、ＰＭＯＳトランジスタＭＰ１１及びＭＰ１２は、カレントミラーを構成する。ＰＭＯＳトランジスタＭＰ１１及びＭＰ１２のソースは、第２の電源ＶＤＤ２（ＶＤＤ２＜ＶＤＤ１）に接続される。なお、ＰＭＯＳトランジスタＭＰ１１及びＭＰ１２のソースは、第１の電源ＶＤＤ１に接続されてもよい。ＰＭＯＳトランジスタＭＰ１１のドレインは、ＮＭＯＳトランジスタＭＮ１１のドレインと接続される。ＰＭＯＳトランジスタＭＰ１２のドレインと第２の電源系のグランドＧＮＤ２との間には、抵抗Ｒ４１が挿入される。ＰＭＯＳトランジスタＭＰ１２のゲートは、ＰＭＯＳトランジスタＭＰ１２のドレインと、ＰＭＯＳトランジスタＭＰ１１のゲートとに接続される。

【0072】

ＮＭＯＳトランジスタＭＮ１１のソースは、第２の電源系のグランドＧＮＤ２と接続される。ＮＭＯＳトランジスタＭＮ１１のゲートは、ＮＭＯＳトランジスタＭＮ１１のドレインと、ＣＤＡＣ１５Ａの定電流セルＣＣのバイアス端子とに接続される。

【0073】

これにより、ＰＭＯＳトランジスタＭＰ１２を流れる電流を所定のミラー比で複製した電流がＰＭＯＳトランジスタＭＰ１１に流れる。その結果、ＰＭＯＳトランジスタＭＰ１１に流れる電流に応じたバイアス電圧Ｖｂｉａｓが、ＣＤＡＣ１５Ａの定電流セルＣＣのバイアス端子に入力される。

【0074】

以上、本構成によれば、簡易な回路構成のバイアス生成回路により、定電流セルにバイアス電圧を与えることができる。

【0075】

また、バイアス生成回路は、他の構成とすることもできる。図１０は、バイアス生成回路の他の一例であるバイアス生成回路４２の構成を模式的に示す図である。バイアス生成回路４２は、ＰＭＯＳトランジスタＭＰ２１及びＭＰ２２、ＮＭＯＳトランジスタＭＮ２１及びＭＮ２２、抵抗Ｒ４２、スタートアップ回路４２Ａを有する。

【0076】

ＰＭＯＳトランジスタＭＰ２１のソースは、第２の電源ＶＤＤ２と接続される。なお、ＰＭＯＳトランジスタＭＰ２１のソースは、第１の電源ＶＤＤ１に接続されてもよい。ＰＭＯＳトランジスタＭＰ２１のドレインは、ＮＭＯＳトランジスタＭＮ２１のドレインと接続される。ＰＭＯＳトランジスタＭＰ２２のソースと第２の電源ＶＤＤ２との間には、抵抗Ｒ４２が挿入される。ＰＭＯＳトランジスタＭＰ２２のドレインは、ＮＭＯＳトランジスタＭＮ２２のドレインと接続される。ＰＭＯＳトランジスタＭＰ２１のゲートは、ＰＭＯＳトランジスタＭＰ２２のゲートとＰＭＯＳトランジスタＭＰ２１のドレインとに接続される。

【0077】

ＮＭＯＳトランジスタＭＮ２１及びＭＮ２２のソースは、第２の電源系のグランドＧＮＤ２と接続される。ＮＭＯＳトランジスタＭＮ２２のゲートは、ＮＭＯＳトランジスタＭＮ２２のドレインと、ＮＭＯＳトランジスタＭＮ２１のゲートと、ＣＤＡＣ１５Ａの定電流セルＣＣのバイアス端子とに接続される。

【0078】

スタートアップ回路４２Ａは、ＰＭＯＳトランジスタＭＰ２２のドレインとＮＭＯＳトランジスタＭＮ２２のドレインとの間のノードにスタートアップ信号ＳＵを出力する。

【0079】

本構成では、バイアス生成回路４２を起動するために、まずスタートアップ回路４２Ａがスタートアップ信号ＳＵとして、ＨＩＧＨレベルのパルス信号を出力する。これにより、ＮＭＯＳトランジスタＭＮ２１及びＭＮ２２のゲートがＨＩＧＨレベルとなり、ＮＭＯＳトランジスタＭＮ２１及びＭＮ２２がオンとなる。よって、ＰＭＯＳトランジスタＭＰ２１及びＭＰ２２のゲートはＬＯＷレベルとなり、ＰＭＯＳトランジスタＭＰ２１及びＭＰ２２がオンとなり、ＰＭＯＳトランジスタＭＰ２１及びＭＰ２２に電流が流れ始める。

【0080】

その後、時間の経過とともにＰＭＯＳトランジスタＭＰ２１及びＮＭＯＳトランジスタＭＮ２１に流れる電流と、ＰＭＯＳトランジスタＭＰ２２及びＮＭＯＳトランジスタＭＮ２２に流れる電流と、が安定する。その結果、ＮＭＯＳトランジスタＭＮ２１に流れる電流によって生じるＮＭＯＳトランジスタＭＮ２１のゲート電圧が、バイアス電圧Ｖｂｉａｓとして、ＣＤＡＣ１５Ａの定電流セルＣＣのバイアス端子に入力される。

【0081】

以上、本構成によれば、バイアス生成回路４１と同様に、簡易な回路構成のバイアス生成回路により定電流セルにバイアス電圧を与えることができる。

【0082】

以上では、簡易な構成を有するバイアス生成回路について説明したが、よりバイアス電圧Ｖｂｉａｓを精密に制御できる構成としてもよい。具体的には、第２の電源系１０２にバンドギャップリファレンス回路を設け、バンドギャップリファレンス回路の出力電圧を、バイアス電圧Ｖｂｉａｓとして定電流セルのバイアス端子に入力してもよい。

【0083】

その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、ＣＣＯドライバ、フィルタ及びバイアス生成回路はＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを用いて構成しているが、適宜ＮＭＯＳトランジスタをＰＭＯＳトランジスタに置換し、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに置換して、同様の機能を有するＣＣＯドライバ、フィルタ及びバイアス生成回路を構成できることは言うまでもない。

【0084】

実施の形態２にかかるＰＬＬ回路２００においても、ＣＣＯドライバ１６をＣＣＯドライバ３６に置換できることはいうまでもない。また、実施の形態２にかかるＰＬＬ回路２００に、実施の形態４にかかるバイアス生成回路を追加できることは言うまでもない。

【0085】

上述の実施の形態では、基準信号Ｆｒｅｆは第２の電源系１０２における信号であるものとして説明したが、基準信号Ｆｒｅｆは第１の電源系１０１における信号であってもよい。この場合、ＰＬＬ回路１００では、位相比較器を第１の電源系１０１に設け、位相比較器に、基準信号Ｆｒｅｆと、ＣＣＯ１７から帰還した信号をレベルシフタでレベルシフトさせた信号と、を与えればよい。そして、位相比較器が出力する検出信号ＤＥＴをレベルシフタでレベルシフトさせて、積分パス１０４に与えればよい。ＰＬＬ回路２００では、基準信号Ｆｒｅｆをレベルシフトさせることなく位相比較器２２に与え、基準信号Ｆｒｅｆをレベルシフタでレベルシフトさせて位相比較器１１に与えればよい。

【0086】

上述の実施の形態では、フィルタＦ２及びＦ３を第１の電源系１０１に設けるものとして説明したが、第２の電源系１０２に設けてもよい。

【0087】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

【符号の説明】

【0088】

１１、２１ 位相比較器
１２ チャージポンプ
１２Ａ、１２Ｂ、ＣＣ 定電流セル
１３、２２ レベルシフタ
１４ ＤＳＰ
１５Ａ ＣＤＡＣ
１５Ｂ ＦＤＡＣ
１６、３６ ＣＣＯドライバ
１７ ＣＣＯ
１８ 分周器
４１、４２ バイアス生成回路
４２Ａ スタートアップ回路
１００、２００ ＰＬＬ回路
１０１ 第１の電源系
１０２ 第２の電源系
１０３ 比例パス
１０４ 積分パス
ＡＰ アナログ比例信号
Ｃ 容量
ＣＯＮ 制御信号
Ｄｃ、Ｄｆ ディジタル積分信号
ＤＥＴ１、ＤＥＴ２ 検出信号
Ｆ１〜Ｆ３ フィルタ
ＦＭ 信号
Ｆｏｕｔ 出力信号
Ｆｒｅｆ 基準信号
ＧＮＤ１ 第１の電源系のグランド
ＧＮＤ２ 第２の電源系のグランド
Ｉ 単位電流
ＡＩｃ、ＡＩｃ１、ＡＩｆ、ＡＩｆ１、ＡＩ アナログ積分信号
Ｉｃ１、Ｉｃ２、Ｉｃ３、Ｉｆ１、Ｉｆ２ 電流
ＩＣＣＯ 制御電流
ＭＮ１〜ＭＮ３、ＭＮ１１、ＭＮ２１、ＭＮ２２ ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ５、ＭＰ１１、ＭＰ１２、ＭＰ２１、ＭＰ２２ ＰＭＯＳトランジスタ
ＮＯＵＴ 出力ノード
Ｒ、Ｒ１、Ｒ２、Ｒ４１、Ｒ４２ 抵抗
Ｒ１１、Ｒ１２ ディジェネレーション抵抗
ＳＵ スタートアップ信号
ＳＷ１、ＳＷ２ スイッチ
Ｖｂｉａｓ バイアス電圧
ＶＣ 可変電流セル
ＶＤＤ１ 第１の電源
ＶＤＤ２ 第２の電源

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】