特許第6607917号(P6607917)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許6607917セグメント化NPN垂直バイポーラトランジスタ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6607917
(24)【登録日】2019年11月1日
(45)【発行日】2019年11月20日
(54)【発明の名称】セグメント化NPN垂直バイポーラトランジスタ
(51)【国際特許分類】
   H01L 21/331 20060101AFI20191111BHJP
   H01L 29/732 20060101ALI20191111BHJP
   H01L 21/8222 20060101ALI20191111BHJP
   H01L 27/06 20060101ALI20191111BHJP
【FI】
   H01L29/72 P
   H01L27/06 101D
【請求項の数】18
【全頁数】13
(21)【出願番号】特願2017-501143(P2017-501143)
(86)(22)【出願日】2015年3月23日
(65)【公表番号】特表2017-513239(P2017-513239A)
(43)【公表日】2017年5月25日
(86)【国際出願番号】US2015022030
(87)【国際公開番号】WO2015143438
(87)【国際公開日】20150924
【審査請求日】2018年3月9日
(31)【優先権主張番号】14/222,288
(32)【優先日】2014年3月21日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ合同会社
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】ヘンリー リッツマン エドワーズ
(72)【発明者】
【氏名】アクラム エイ サルマン
(72)【発明者】
【氏名】エムディー イクバール ムハンマド
【審査官】 杉山 芳弘
(56)【参考文献】
【文献】 国際公開第2008/040031(WO,A2)
【文献】 特開2008−118126(JP,A)
【文献】 米国特許第06465870(US,B2)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 29/732
H01L 21/331
H01L 27/06
H01L 21/8222
(57)【特許請求の範囲】
【請求項1】
セグメント化されたバイポーラトランジスタであって、
半導体表面を有する基板と、
前記半導体表面におけるpベースであって、少なくとも1つのpベースフィンガー、ベース金属/シリサイドスタックを含み、前記ベース金属/シリサイドスタックが、前記pベースフィンガーの前記半導体表面上のベースシリサイド層と前記ベースシリサイド層上のベース金属ラインを含む、前記pベースと、
前記半導体表面における前記pベースの下のn+埋め込み層と、
コレクタであって、前記半導体表面から前記n+埋め込み層まで延在する前記pベースの横のn+シンカー拡散、コレクタフィンガー、コレクタ金属/シリサイドスタックを含み、前記コレクタ金属/シリサイドスタックが、前記コレクタフィンガーの前記半導体表面上のコレクタシリサイド層と前記コレクタシリサイド層上のコレクタ金属ラインを含む、前記コレクタと、
前記pベースの一部内のn+エミッタであって、少なくとも1つのエミッタフィンガー、前記エミッタフィンガーに対応して形成されるエミッタ金属/シリサイドスタックを含み、前記エミッタ金属/シリサイドスタックが、前記エミッタフィンガーの前記半導体表面上のエミッタシリサイド層と前記エミッタシリサイド層上のエミッタ金属ラインを含む、前記n+エミッタと、
を含み、
前記エミッタ金属/シリサイドスタックがセグメント化を含み、当該セグメント化が、前記エミッタ金属ラインにおける、又は、前記エミッタシリサイド層における、エミッタギャップを含み、或いは、前記コレクタ金属/シリサイドスタックがセグメント化を含み、当該セグメント化が、前記コレクタ金属ラインにおける、又は、前記コレクタシリサイド層における、コレクタギャップを含む、バイポーラトランジスタ。
【請求項2】
請求項1に記載のトランジスタであって、
前記エミッタギャップを介して前記エミッタの前記半導体表面に電流を流すために、前記エミッタギャップが、前記エミッタ金属ライン前記エミッタシリサイド層との両方を介する、トランジスタ。
【請求項3】
請求項2に記載のトランジスタであって、
前記コレクタギャップを介して前記コレクタの前記半導体表面に電流を流すために、前記コレクタギャップが、前記コレクタ金属ライン前記コレクタシリサイド層との両方にある、トランジスタ。
【請求項4】
請求項1に記載のトランジスタであって、
複数の付加的なベースフィンガーと複数の付加的なエミッタフィンガーと更に含み、前記複数のエミッタフィンガーが前記複数のベースフィンガーと互いに組み合わされる、トランジスタ。
【請求項5】
請求項1に記載のトランジスタであって、
前記エミッタと直列のエミッタ減衰抵抗器を更に含む、トランジスタ。
【請求項6】
請求項5に記載のトランジスタであって、
前記エミッタ減衰抵抗器が、前記半導体表面上の能動エリアの或る領域に直接的に接する、ドープされたポリシリコンを含む、トランジスタ。
【請求項7】
請求項1に記載のトランジスタであって、
直列にスタックされる前記セグメント化されたバイポーラトランジスタのアレイを更に含み、前記セグメント化が、前記アレイを介する横方向電流フロー経路に対する耐性を付加するように配置される、トランジスタ。
【請求項8】
請求項1に記載のトランジスタであって、
前記半導体表面がシリコンを含む、トランジスタ。
【請求項9】
請求項1に記載のトランジスタであって、
前記半導体表面がシリコン/ゲルマニウムを含み、前記基板がシリコンを含む、トランジスタ。
【請求項10】
集積回路(IC)であって、
半導体表面を有する基板と、
或る機能性を実現して実施するように構成される前記半導体表面を用いて形成され、少なくとも第1の端子と接地端子とを含む複数の端子を有する、機能性回路要素と、
前記半導体表面に形成される前記ICのための静電放電(ESD)保護デバイスとして構成される少なくとも1つのセグメント化されたバイポーラトランジスタと、
を含み、
前記セグメント化されたバイポーラトランジスタが、
前記半導体表面におけるpベースであって、少なくとも1つのpベースフィンガーとベース金属/シリサイドスタックを含み、前記ベース金属/シリサイドスタックが、前記pベースフィンガーの前記半導体表面上のベースシリサイド層と前記ベースシリサイド層上のベース金属ラインを含む、前記pベースと、
前記半導体表面における前記pベースの下のn+埋め込み層と、
コレクタであって、前記半導体表面から前記n+埋め込み層まで延在する前記pベースの横のn+シンカー拡散、コレクタフィンガー、コレクタ金属/シリサイドスタックを含み、前記コレクタ金属/シリサイドスタックが、前記コレクタフィンガーの前記半導体表面上のコレクタシリサイド層と前記コレクタシリサイド層上のコレクタ金属ラインを含む、前記コレクタと、
前記pベースの一部内のn+エミッタであって、少なくとも1つのエミッタフィンガー、前記エミッタフィンガーに対応して形成されるエミッタ金属/シリサイドスタックを含み、前記エミッタ金属/シリサイドスタックが、前記エミッタフィンガーの前記半導体表面上のエミッタシリサイド層と前記エミッタシリサイド層上のエミッタ金属ラインを含む、前記n+エミッタと、
を含み、
前記エミッタ金属/シリサイドスタックがセグメント化を含み、当該セグメント化が、前記エミッタ金属ラインにおける、又は、前記エミッタシリサイド層における、エミッタギャップを含み、或いは、前記コレクタ金属/シリサイドスタックがセグメント化を含み、当該セグメント化が、前記コレクタ金属ラインにおける、又は、前記コレクタシリサイド層における、コレクタギャップを含む、IC。
【請求項11】
請求項10に記載のICであって、
前記エミッタギャップを介して前記エミッタの前記半導体表面に電流を流すために、前記エミッタギャップが、前記エミッタ金属ライン前記エミッタシリサイド層との両方を介する、IC。
【請求項12】
請求項11に記載のICであって、
前記コレクタギャップを介して前記コレクタの前記半導体表面に電流を流すために、前記コレクタギャップが、前記コレクタ金属ライン前記コレクタシリサイド層との両方にある、IC。
【請求項13】
請求項11に記載のICであって、
複数の付加的なベースフィンガーと複数の付加的なエミッタフィンガーと更に含み、前記複数のエミッタフィンガーが前記複数のベースフィンガーと互いに組み合わされる、IC。
【請求項14】
請求項10に記載のICであって、
前記エミッタと直列のエミッタ減衰抵抗器を更に含む、IC。
【請求項15】
請求項14に記載のICであって、
前記エミッタ減衰抵抗器が、前記半導体表面上の能動エリアの或る領域に直接的に接する、ドープされたポリシリコンを含む、IC。
【請求項16】
請求項10に記載のICであって、
直列にスタックされる前記セグメント化されたバイポーラトランジスタのアレイを更に含み、前記セグメント化が、前記アレイを介する横方向電流フロー経路に対する耐性を付加するように配置される、IC。
【請求項17】
請求項10に記載のICであって、
前記半導体表面がシリコンを含む、IC。
【請求項18】
請求項10に記載のICであって、
前記半導体表面がシリコン/ゲルマニウムを含み、前記基板がシリコンを含む、IC。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、概して半導体デバイス構造に関し、更に特定して言えば、トランジスタの静電放電耐性(tolerance)を引き上げるための構造を有する垂直バイポーラトランジスタに関連する。
【背景技術】
【0002】
バイポーラ接合トランジスタは、エミッタベース接合及びコレクタベース接合を含む、一対のPN接合によって形成される能動半導体デバイスである。NPNバイポーラ接合トランジスタは、エミッタ及びコレクタ領域を提供するn型材料の2つの領域間にベース領域を提供するp−型材料の薄い領域を有する。PNPバイポーラ接合トランジスタは、エミッタ及びコレクタ領域を構成するp−型材料の2つの領域間にベース領域を提供するn型材料の薄い領域を有する。コレクタ領域及びエミッタ領域間の電流フローを生成する電荷キャリアの動きは、エミッタベース接合への印加電圧によって制御される。
【0003】
他のデバイスの静電放電(ESD)保護のため、従来の垂直NPNバイポーラデバイスは、典型的に、基板の頂部表面(例えば、頂部シリコン表面)に戻るESDストライク誘導電流を搬送するため低抵抗経路を提供するために各デバイスストライプ(又はフィンガー)においてコレクタとしてのn+シンカー拡散と共にn+埋め込み層(NBL)を含む。BiCMOS技術は、通常、ESD保護回路要素のための電流リターン経路を形成するために、コレクタとしてのNBLとディープn+シンカー拡散とを備えた垂直NPNトランジスタを用いる。
【発明の概要】
【0004】
静電放電(ESD)保護回路要素が、電流リターン経路を形成するために、コレクタとしてのn+埋め込み層(NBL)とディープn+シンカー拡散とを備えた垂直NPNトランジスタデバイスを含む。このようなESD回路要素は、短い(例えば、100ns)伝送ラインパルス(TLP)パルスに対してESD事象の間良好な電流処理性能を示す。しかし、一層長いTLPパルス長さ(例えば、500ns)では、ESD誘導電流フローは、垂直NPNデバイスのトランジスタにおけるフィラメント形成につながり、そのため、デバイスは、比較的低い電流で熱欠陥を経験し得る。また、フィラメンテーション(filamentation)なしにより大量の電流が導通され得る短いTLPパルスでも、NPNトランジスタの電圧は電流レベルの関数として上下し、そのため、デバイスは粗悪な電圧クランプとなる。このようなデバイスは、オートモーティブ用途のためなどシステムレベルESD保護のための一層長いESDパルスに対してスケーリング可能ではない(例えば、500ns)。
【0005】
記載される例において、「セグメント化された」垂直NPNバイポーラトランジスタは、付加された抵抗を横向きの電流フロー経路に導入することによって、横方向の導通経路の幾つかを防止することによりESD事象の間の電流フローのフィラメンテーションを防止する助けとなる。本明細書において用いられるようにセグメント化とは、全体的なデバイスが、単一又は複数の端子フィンガーを有する単一のNPNトランジスタを含み得るか、又は各々が単一又は複数の端子フィンガーを有するNPNフィンガーのアレイを含み得るかに関係なく、エミッタ又はコレクタなどの所与のトランジスタ端子フィンガー(又はストライプ)のシリサイドスタック(金属/シリサイドスタック)上の金属を、複数のセグメントに「分けること」又は「カッティングすること」を指す。
【図面の簡単な説明】
【0006】
図1A】例示の一実施例に従った、エミッタフィンガー上の金属/シリサイドスタックの金属ライン及びシリサイド層両方における結果のギャップを備えた削除部(cut)を有する例示の単一フィンガーセグメント化NPNバイポーラトランジスタのコンタクトにおける概略断面図である。
【0007】
図1B】例示の一実施例に従った、エミッタフィンガーの一つの上の金属/シリサイドスタックの金属ライン及びシリサイド層を介する結果のギャップを備えた削除部と、コレクタストラップ上の金属ライン及びシリサイド層を介するギャップを形成するための一対の削除部とを有する例示のマルチフィンガーセグメント化垂直NPNバイポーラトランジスタのコンタクトにおける概略断面図である。
【0008】
図2A】ESDストライクに続く電流フィラメンテーションを示す従来のバイポーラトランジスタアレイの概略である。
【0009】
図2B】例示の一実施例に従った、任意選択のエミッタ減衰(degeneration)抵抗器(Rとして図示される)を備え、ESDストライクの間アレイを介する横方向電流フローの経路における付加された抵抗(Rとして示される)を提供するためにシリサイド層及び金属削除部をブロックすることから付加された抵抗を備えた、図2Aにおけるトランジスタアレイの概略である。
【0010】
図3】例示の一実施例に従った、開示されるセグメント化バイポーラトランジスタがICの一つ又は複数の端子を保護するために組み込まれる、ESD保護された集積回路(IC)の高レベル表現を図示する。
【0011】
図4A】リファレンス/制御として用いられる100ns及び500nsTLPパルス幅での2つの直列接続された既知の垂直NPNバイポーラトランジスタトランジスタのためのESD性能を示す。
【0012】
図4B】例示の一実施例に従った、100nsTLPパルス幅での2つの直列接続された開示されるセグメント化NPNバイポーラトランジスタトランジスタのためのESD性能を示す。
【0013】
図4C】例示の一実施例に従った、500nsTLPパルス幅での2つの直列接続された開示されるセグメント化NPNバイポーラトランジスタトランジスタのためのESD性能を示す。
【発明を実施するための形態】
【0014】
図1Aは、例示の一実施例に従った、エミッタ150上の金属/シリサイドスタックの金属ライン及びシリサイド層両方における結果のギャップ150cを備えたn+エミッタ150(後述では、エミッタ150)における削除部を有する例示の単一フィンガーセグメント化NPNバイポーラトランジスタ(トランジスタ100)のコンタクトにおける概略断面図である。ギャップ150cは、シリサイド層セグメント159a上の金属ラインセグメント170aを含む第1のエミッタ金属/シリサイドスタックセグメント150aを、シリサイド層セグメント159b上の金属ラインセグメント170bを含む、エミッタ150に接する第2のエミッタ金属/シリサイドスタックセグメント150bから分割(分離)する。金属ラインは、接尾辞で修飾されない限り、本明細書において概して金属ライン又は金属ライン170と称する。
【0015】
各図は、基板105上の半導体表面106上のそれぞれのドープされた領域に対して図1Aに示されるものなど、各金属/シリサイドスタックに対してプラグ金属(例えば、W)157で充填される誘電体層167を介する単一のコンタクトのみを示すが、各金属/シリサイドスタックは概して複数のこのようなコンタクトを有する。また、単一のギャップ150cを図1Aに示すが、複数のギャップが可能であり、エミッタフィンガー、ベースフィンガー、及びコレクタフィンガーの金属/シリサイドスタックの一つ又は複数において、開示されるギャップがあり得る。
【0016】
ドープされたシリコン又はその他の半導体(全てが電気的に並列である)の直上の金属/シリサイドスタックの開示されるセグメンテーションは、削除部によりつくられるギャップ領域における抵抗を増大するために金属ライン170及び切断された金属の下のシリサイド層159の少なくとも一方を取り除くことに関与する。金属ライン170を切断し、金属/シリサイドスタックにおける切断された金属の下のシリサイド層159を残すことは、開示されるセグメント化の「弱い」形式である。というのは、シリサイド層がまだかなり低い抵抗経路を提供するためである。これに較べ、(例えば、シリサイドブロック(SiBLK)を用いて)金属ライン及び下にあるシリサイド層159両方を切断することは、セグメント化の比較的「強い」形式である。というのは、シリサイド層159がその上の金属ライン170と共に切断されるとき、概してずっと高い電気抵抗であるシリサイド層159の下のドープされたシリコン又はその他の半導体にESD誘導電流が流れるように強いられるためである。
【0017】
トランジスタ100は単一のフィンガートランジスタの一例であり、これは、マルチフィンガートランジスタ(後述の図1B参照)、及び各トランジスタが複数のフィンガーを有し得る直列接続されたトランジスタ(後述の図2B参照)を提供するマルチトランジスタアレイよりも基本的なトランジスタ配置である。トランジスタ100は、半導体表面106を有するp−基板として示される基板105を含み、基板105は、シリコン、シリコンゲルマニウム、又はその他の半導体材料を含み得る。一つの特定の配置は、シリコンを含む基板105上のシリコン/ゲルマニウム(SiGe)を含む半導体表面106である。参照符号106aはp−半導体表面106の頂部(頂部半導体表面106a)を表す。
【0018】
トランジスタ100は、n+BL(NBL)126に結合するn+シンカー拡散115を含み、これは、トランジスタ100がESD保護デバイス(後述の図3参照)として用いられるときESD誘導電流を通すための低抵抗経路を提供する。n+シンカー拡散115及びNBL126は概してリンを含むが、As又はSbなどの他のnドーパントも含み得る。
【0019】
トランジスタ100は、p−ベースフィンガー140、及びp−ベースフィンガー140に形成されるn+エミッタ150を含む。単一のエミッタフィンガーが示されているが、開示されるバイポーラトランジスタは複数のエミッタフィンガーを有し得る。p−ベースフィンガー140はp+ベースコンタクト147を有する。エミッタ150は、リン、砒素、又はアンチモンを含み得る。NBL126は、p−ベースフィンガー140の下にある。第2のエミッタ金属/シリサイドスタックセグメント150bは、エミッタ150に接し、第1のエミッタ金属/シリサイドスタックセグメント150a(シリサイド層セグメント159a上の金属ラインセグメント170aを含む)は、ギャップ150cにより第1のエミッタ金属/シリサイドスタックセグメント150aから分離される。
【0020】
誘電体層167は、半導体表面106aの頂部上のそれぞれのコンタクトに横方向を含む。誘電体層167を介するコンタクトは、p−半導体表面106及び基板105に接するためのp+領域146へのコンタクト、p−ベースフィンガー140に接するためのp+ベースコンタクト147へのコンタクト、エミッタ150へのコンタクト、及びn+シンカー拡散115へのコンタクトを含む。
【0021】
ギャップ150cのエリアの上のシリサイド層159の選択的不在は、SiBLKプロセスを用いて提供され得る。このプロセスは、堆積されたシリサイド層が半導体表面に接しないようにするために、或る層(典型的に、誘電体層)を残すことに関与する。金属ライン170におけるギャップが、適切な金属マスクにより、付加的なフォトマスク工程なしに、概してコンタクト及びSiBLKマスクに対する変更と共に、提供され得る。ギャップ150cの上に金属ライン170及びその下のシリサイド層159がないことにより、(保護されている回路から受信される)ESD誘導電流が、ギャップ150cの長さにわたってエミッタ150の表面内に入れられ、これにより、第1のエミッタ金属/シリサイドスタックセグメント150a及び第2のエミッタ金属/シリサイドスタックセグメント150bに比して有意な直列抵抗が付加され得る。
【0022】
幾つかの設計において、マルチフィンガー単一トランジスタはまた、複数のトランジスタフィンガーを有するよう又はマルチフィンガーであるように説明され得る。本明細書において用いられるように「マルチフィンガー」という名称は、デバイスの、ベース、エミッタ、及び任意選択でコレクタ拡散の構成を指す。マルチフィンガーデバイスは概して、複数のベース拡散フィンガー(又はストライプ)と互いに組み合わされた複数のエミッタ拡散フィンガー(又はストライプ)を含む。マルチフィンガー配置は、デバイスの電流搬送能力を改善する。他のESD保護回路設計において、動作電圧を増大させるためトランジスタのスタックが直列に配線される。これらのトランジスタ変形の全てが、開示されるセグメント化から利点を得ることができる。
【0023】
図1Bは、例示の一実施例に従った、例示のマルチフィンガーセグメント化垂直NPNバイポーラトランジスタ180(トランジスタ180)のコンタクトにおける概略断面図であり、トランジスタ180は、3つのエミッタフィンガー150d、150e、及び150fの一つであるエミッタフィンガー150d上の金属/シリサイドスタックの金属ライン170及びシリサイド層159を介する結果のギャップを備えた削除部と、コレクタストラップ上の金属ライン及びシリサイド層を介するギャップ115i及び115iを形成するための一対の削除部とを有する。図1Bのマルチフィンガー構造は、トランジスタ180の電流処理能力を増大させるために用いられる。
【0024】
第1のエミッタ金属/シリサイドスタックセグメントは、金属ラインセグメント170d及びシリサイドセグメント159dを含み、第2のエミッタ金属/シリサイドスタックセグメントは、金属ライン及びシリサイドを介するギャップ150dにより分離される、金属ラインセグメント170d及びシリサイドセグメント159dを含む。半導体表面106におけるベースフィンガーが、148a、148b、148c、及び148dとして示されている。n+シンカー拡散115の表面の上のコレクタストラップは、ギャップ115i及び115iによって、シリサイドセグメント159h上の金属ラインセグメント170hを含む第1のコレクタストラップ金属/シリサイドスタックセグメントと、シリサイドセグメント159g上の金属ラインセグメント170gを含む第2のコレクタストラップ金属/シリサイドスタックセグメントとに切断される。
【0025】
図1Bのマルチフィンガー構造を実現するため、エミッタ(E)又はベース(B)がデバイスの中心に配置され得、ベース又はエミッタの対称的配置が、C/BE/BE...BE/B/Cとして表されるフォーメーションで、中央のエミッタ又はベースの両側に提供され、ここで、Cは、n+シンカー拡散115表面を有するコレクタであり、各Bは隣のEにより用いられる。Cは構造の両端及び2次元の構造の周囲辺りで形成され、ここで、2つのコレクタは、頂部半導体表面106aの上のマルチフィンガー構造及びコレクタストラップの下に形成されるNBL126へのn+シンカー拡散115によって互いに接続される。
【0026】
図1A及び図1B両方において簡潔にするために単一のNPNバイポーラデバイスとして図示されるが、典型的な実際のESD保護用途は、開示されるバイポーラトランジスタのアレイを用い得、これにより、単一の大きなエリアバイポーラトランジスタの代わりに、一層高い降伏電圧能力を提供するために直列接続トランジスタが提供される。
【0027】
図2Aは、雷電圧として示されるESDストライクに続く電流フィラメンテーションを示す従来のバイポーラトランジスタアレイ200の概略である。電流の全てが、トランジスタの第1のローにおいて単一トランジスタ210を介して、トランジスタの第2のローにおいて単一トランジスタ220を接地へ流れ、その結果、この電流フローの経路におけるトランジスタ210及び220の有意な加熱につながる。
【0028】
図2Bは、例示の一実施例に従った、ESDストライクの間アレイを介する横方向電流フローの経路における付加された抵抗(Rとして示される)を提供するために、ブロックされたシリサイドの上のブロックするシリサイド及び金属削除部からの付加された抵抗を有する開示されるセグメント化トランジスタアレイ250を提供するように改変された、図2Aにおけるトランジスタアレイの概略であり、Rとして示される任意選択のエミッタ減衰抵抗器を備える。エミッタ減衰抵抗器Rは、能動エリア255(トレンチ隔離又はフィールド誘電体などの誘電体層の上にある代わりに)の領域を備えたコンタクトにおいて示され、そこに、図示されるトランジスタも形成される。一例において、エミッタ減衰抵抗器Rは、n+ドープされたポリシリコン抵抗器を含む。ESDストライクに起因する電流は、ESDストライクを受信するノード(トランジスタの頂部ローにおけるトランジスタのコレクタ)と接地との間の開示されるセグメント化トランジスタの直列接続されたペアを介する4つの経路の各々を介して実質的に等しく分布される。
【0029】
エミッタ減衰抵抗器がポリシリコンを含む、実施された幾つかのESD耐性実験において、トレンチ隔離の上に形成されたポリシリコン抵抗器は、ポリシリコンエミッタ減衰抵抗器の直接的に下に能動エリア(シリコン)を有する別の状況の同じデバイスより前にフェイルした。能動エリア255(図2Bにおいて図示するような)の直上にポリシリコン(又はその他のものであり得る)エミッタ減衰抵抗器を形成することで、恐らくは、ESDパルスを導通することから起こる加熱を低減するために「ヒートシンク」として機能する能動エリアに起因して、トランジスタが一層ロバストになった。
【0030】
エミッタと直列にエミッタ抵抗器を付加することにより、フィラメンテーションリスクを低減するために負のフィードバックがトランジスタに提供される。抵抗器Rに対する開示されるギャップは、セグメント化されたトランジスタにおける電流フローに少なくとも実質的に並列に向けられる。本明細書において用いられるように、実質的に並列とは、別の状況では、隣り合う金属/シリサイドスタックセグメント間にあり得る、金属及び/又はシリサイド材料における横方向電流導通をギャップが防止し得ることを意味する。
【0031】
図3は、例示の一実施例に従った、ICの一つ又は複数の端子を保護するために、開示されるセグメント化バイポーラトランジスタ100(ESD保護デバイスとして機能する)が組み込まれる、IC300の構造の高レベル表現を図示する。図3においてそれぞれのセグメント化バイポーラトランジスタ100の頂部において示される「T」は、適切なトリガー回路により提供される入力を表す。
【0032】
IC300は機能性回路要素324を含み、機能性回路要素324は、デジタルIC(例えば、デジタルシグナルプロセッサ)又はアナログIC(例えば、増幅器又は電力コンバータ)のものなど、IC300の所望の機能性を実現及び実施する集積回路要素である。IC300により提供される機能性回路要素の能力は、シンプルなデバイスから複雑なデバイスまでわたるなど、変化し得る。機能性回路要素324内に含まれる特定の機能性は、説明される例には重要ではない。
【0033】
IC300はまた多数の外部端子を含み、これらを用いて、機能性回路要素324はその機能を実施する。それらの外部端子の幾つかを図3に図示する。端子の数及びそれらの機能もまた広く変化し得る。図3の例示のIC300において、図示される2つの端子は、共通入力及び出力端子(I/O)として機能し、これらを用いて機能性回路要素324は、当業界で周知のように、入ってくる信号を受け取ることができ、出力を生成することができる。図3はまた、ICのための専用の入力端子IN、及び専用の出力端子OUTを示す。端子IN及びOUTもまた、機能性回路要素324に接続される。電力供給端子VDDは、この例では正の電力供給電圧を受信し、一方、システム接地など、リファレンス電圧を受信するために接地端子VSSが提供される。図示していないが、ESD保護デバイス100に接続される接地が、抵抗性結合されるか又は共に短絡されるなど、VSSに結合される。
【0034】
IC300は、その端子の各々に接続される、開示されるセグメント化バイポーラトランジスタ100のインスタンスを含む。各セグメント化バイポーラトランジスタ100は、機能性回路要素324と並列に対応する端子に接続される。セグメント化バイポーラトランジスタ100はまた、機能性回路要素324と並列に、電力供給及びリファレンス電圧端子VDD、VSSに接続される。しかし、幾つかの応用例において、保護されているデバイスの幾つかのピンは、ダイオード保護された電力供給ピンなど、自己保護され得る。ピンはまた、ESDストライク(人体モデル(HBM)、デバイス帯電モデル(CDM)、及びIECなど)の異なるレベルに対して保護され得る。
【0035】
少なくとも一つの例において、図4Aは、100ns及び500nsTLPパルス幅(基線リファレンス/制御として用いられる)での2つの直列接続された既知の垂直NPNバイポーラトランジスタのためのESD性能を示す。図4Aの既知のNPNバイポーラトランジスタは、短い(100ns)TLPパルスに対する比較的良好な電流処理性能を示すが、一層長いパルス長さ(図示される500nsなど)では1アンペア未満で欠陥が生じ、この場合、フィラメントの様に誘導された電流フローがデバイスに熱欠陥を起こし得る。比較的大量の電流が欠陥なしに導通され得る、100nsTLPパルスの場合でも、既知の垂直NPNバイポーラトランジスタの電圧は、電流の関数として上下し、そのため、このデバイスは信頼性の高い電圧クランプではなく、また、システムレベルESDテストのための一層長いパルスに対してスケーリング可能でもない。
【0036】
図4B及び図4Cは、例示の一実施例に従った、それぞれ、100ns及び500nsTLPパルス幅での2つの直列接続された開示されるセグメント化NPNバイポーラトランジスタトランジスタのためのESD性能を示す。開示されるセグメント化NPNバイポーラトランジスタは、エミッタにおけるセグメント化と約0.44オームの抵抗を有するn+ポリシリコンエミッタ減衰抵抗器とを含む。図4Cの例において、開示されるセグメント化NPNバイポーラトランジスタは、既知のリファレンス(これは上述のように1アンペア未満で欠陥が生じる)よりも、500nsTLPロバスト性を約一桁改善する。一方、クランプ挙動は幾分非理想(幾らかの電圧変動)のままであり、開示されるセグメント化NPNバイポーラトランジスタは、一層高い性能システムレベルESDテストのための良好な候補となり得る。
【0037】
記載される例の利点には、新たなフォトマスク処理工程を利用しない実装が含まれる。一つの用途において、既存のBiCMOSデバイスが、より一層厳しいESDパルステストをサポートするようにマスク変更のみにより改変され得る。オートモーティブ、及びシステムレベルESDテスト要件を備えたその他の高電圧用途では、開示されるセグメント化バイポーラトランジスタは、より低コストでより高性能の解決策を可能にすることが期待される。
【0038】
記載される例は、種々の異なるデバイス及び関連製品を形成するために種々のアッセンブリフローに統合され得る半導体ダイを形成する際に有用である。半導体ダイは、その中の種々の要素及び/又はその上の層を含み得る。これらは、障壁層、誘電体層、デバイス構造、或いは、ソース領域、ドレイン領域、ビット線、ベース、エミッタ、コレクタ、導電ライン、導電ビアなどを含む能動要素及び受動要素を含み得る。また、半導体ダイは、バイポーラ、絶縁ゲートバイポーラトランジスタ(IGBT)、CMOS、BiCMOS、及びMEMSを含む種々のプロセスから形成され得る。
【0039】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。
図1A
図1B
図2A
図2B
図3
図4A
図4B
図4C