特許 6610086 積層セラミック電子部品

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6610086

(24)【登録日】2019年11月8日

(45)【発行日】2019年11月27日

(54)【発明の名称】積層セラミック電子部品

(51)【国際特許分類】

   H01G 4/30 20060101AFI20191118BHJP

   H01G 4/22 20060101ALI20191118BHJP

【ＦＩ】

   H01G4/30 201F

   H01G4/30 500

   H01G4/30 311Z

   H01G4/22 200

【請求項の数】5

【全頁数】12

(21)【出願番号】特願2015-166701(P2015-166701)

(22)【出願日】2015年8月26日

(65)【公開番号】特開2016-115918(P2016-115918A)

(43)【公開日】2016年6月23日

【審査請求日】2018年5月10日

(31)【優先権主張番号】特願2014-251309(P2014-251309)

(32)【優先日】2014年12月11日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】100079577

【弁理士】

【氏名又は名称】岡田 全啓

(74)【代理人】

【識別番号】100167966

【弁理士】

【氏名又は名称】扇谷 一

(72)【発明者】

【氏名】大谷 真史

【審査官】 須藤 竜也

(56)【参考文献】

【文献】 特開２０１０−２７８３７３（ＪＰ，Ａ）

【文献】 特開２０１３−０６２５５０（ＪＰ，Ａ）

【文献】 特開平０８−２０３７７１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｇ ４／００ −４／１２

Ｈ０１Ｇ ４／２２

Ｈ０１Ｇ ４／２２８−４／２５２

Ｈ０１Ｇ ４／３０

(57)【特許請求の範囲】

【請求項1】

内部電極が埋設され、第１の主面と、前記第１の主面に相対する第２の主面と、前記第１の主面および前記第２の主面に接続する第１の側面と、前記第１の側面に相対する第２の側面と、前記第１の主面、前記第２の主面、前記第１の側面および前記第２の側面に接続する第１の端面と、前記第１の端面に相対する第２の端面とを有するセラミック素体と、
前記内部電極に電気的に接続される前記セラミック素体の前記第１の端面と前記第２の端面および、前記第１の主面、前記第２の主面、前記第１の側面および前記第２の側面に形成された外部電極と、を備えた積層セラミック電子部品であって、
前記外部電極は、前記セラミック素体側から順に、焼結金属層、導電性樹脂層およびめっき層を備え、
前記セラミック素体の第１の主面、第２の主面、第１の側面、第２の側面、第１の端面、第２の端面の各面上にフッ素層が存在することを特徴とする、積層セラミック電子部品。

【請求項2】

内部電極が埋設され、第１の主面と、前記第１の主面に相対する第２の主面と、前記第１の主面および前記第２の主面に接続する第１の側面と、前記第１の側面に相対する第２の側面と、前記第１の主面、前記第２の主面、前記第１の側面および前記第２の側面に接続する第１の端面と、前記第１の端面に相対する第２の端面とを有するセラミック素体と、
前記内部電極に電気的に接続される前記セラミック素体の前記第１の端面と前記第２の端面および、前記第１の主面、前記第２の主面、前記第１の側面および前記第２の側面に形成された外部電極と、を備えた積層セラミック電子部品であって、
前記外部電極は、前記セラミック素体側から順に、焼結金属層、導電性樹脂層およびめっき層を備え、
前記セラミック素体の第１の主面、第２の主面、第１の側面、第２の側面、第１の端面、第２の端面の各面上にＴＯＦ−ＳＩＭＳ分析により検出されるフッ素層が存在することを特徴とする、積層セラミック電子部品。

【請求項3】

前記フッ素層は、フッ素が存在しない部分において電気的な導通が確保される、請求項１または２に記載の積層セラミック電子部品。

【請求項4】

第１の主面と、前記第１の主面に相対する第２の主面と、前記第１の主面および前記第２の主面に接続する第１の側面と、前記第１の側面に相対する第２の側面と、前記第１の主面、前記第２の主面、前記第１の側面および前記第２の側面に接続する第１の端面と、
前記第１の端面に相対する第２の端面とを有するセラミック素体を準備する工程、
前記セラミック素体をフッ素溶液に浸漬して前記セラミック素体に付着したフッ素溶液を乾燥させることによりフッ素層を形成する工程、
前記積層体の両端部において前記フッ素層上に導電性ペーストを塗布して焼き付けることにより焼結金属層を形成する工程、
前記焼結金属層上に導電性樹脂を付与して硬化させることにより導電性樹脂層を形成する工程、および
前記導電性樹脂層上にめっき層を形成する工程を含む、積層セラミック電子部品の製造方法。

【請求項5】

前記フッ素層は、フッ素が存在しない部分において電気的な導通が確保される、請求項４に記載の積層セラミック電子部品の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、積層セラミック電子部品に関し、特に、内部電極が埋設されたセラミック素体と内部電極に電気的に接続されるようにセラミック素体の端面に形成された外部電極とを有する、たとえば、積層セラミックコンデンサ、積層セラミックインダクタ、積層セラミックサーミスタ、積層セラミック圧電部品などの積層セラミック電子部品に関する。

【背景技術】

【0002】

従来の積層セラミック電子部品として、たとえば特許文献１に開示されているように、内部電極が埋設されたセラミック素体の表面において内部電極が露出したセラミック素体の両端面に、金属を主成分として含有する焼結型電極層と焼結型電極層の表面に形成された金属粒子を含有する導電性樹脂電極層と導電性樹脂電極層の表面に形成されためっき層とを有する外部電極を備えたものが知られている。この積層セラミック電子部品では、焼結型電極層およびめっき層間に導電性樹脂電極層が形成されているので、使用時の温度サイクルでセラミック素体にクラックが発生したり、基板に実装されている場合に基板のたわみに対して強度的に弱かったりするという欠点が、ある程度解消される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平１０−２８４３４３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

上述のような積層セラミック電子部品では、セラミック素体の両端面に外部電極が形成されるが、基板への積層セラミック電子部品の実装性を考慮して、セラミック素体の端面からそれに隣接する主面に回り込むように外部電極が形成されている。ところが、セラミック素体の主面において、セラミック素体と外部電極の端部との間から水分が入り込みやすく、入り込んだ水分は導電性樹脂層に含まれる。

【0005】

このような積層セラミック電子部品は、リフローにより基板に実装される。このようなリフローによる実装時に、導電性樹脂層に含まれる水分が蒸発し、実装に用いられるはんだを飛び散らせる「はんだ爆ぜ」という問題が生じる。

【0006】

それゆえに、この発明の主たる目的は、セラミック素体の主面における外部電極の端部から外部電極の内側に水分が浸入することを防止することができる積層セラミック電子部品を提供することである。

【課題を解決するための手段】

【0007】

この発明にかかる積層セラミック電子部品は、内部電極が埋設され、第１の主面と、第１の主面に相対する第２の主面と、第１の主面および第２の主面に接続する第１の側面と、第１の側面に相対する第２の側面と、第１の主面、第２の主面、第１の側面および第２の側面に接続する第１の端面と、第１の端面に相対する第２の端面とを有するセラミック素体と、内部電極に電気的に接続されるセラミック素体の第１の端面と第２の端面および、第１の主面、第２の主面、第１の側面および第２の側面に形成された外部電極と、を備えた積層セラミック電子部品であって、外部電極は、セラミック素体側から順に、焼結金属層、導電性樹脂層およびめっき層を備え、セラミック素体の第１の主面および第２の主面と導電性樹脂層との間にフッ素が存在することを特徴とする、積層セラミック電子部品である。
また、この発明にかかる積層セラミック電子部品は、内部電極が埋設され、第１の主面と、第１の主面に相対する第２の主面と、第１の主面および第２の主面に接続する第１の側面と、第１の側面に相対する第２の側面と、第１の主面、第２の主面、第１の側面および第２の側面に接続する第１の端面と、第１の端面に相対する第２の端面とを有するセラミック素体と、内部電極に電気的に接続されるセラミック素体の第１の端面と第２の端面および、第１の主面、第２の主面、第１の側面および第２の側面に形成された外部電極と、を備えた積層セラミック電子部品であって、外部電極は、セラミック素体側から順に、焼結金属層、導電性樹脂層およびめっき層を備え、セラミック素体の第１の主面および第２の主面と導電性樹脂層との間にＴＯＦ−ＳＩＭＳ分析により検出されるフッ素が存在することを特徴とする、積層セラミック電子部品である。
このような積層セラミック電子部品において、セラミック素体の第１の主面、第２の主面、第１の側面および第２の側面に形成された外部電極の先端部分にフッ素が存在することが好ましい。
ここで、フッ素は、焼結金属層と導電性樹脂層との間にも存在することができる。
また、フッ素は、素体と焼結金属層との間にも存在することができる。
この発明にかかる積層セラミック電子部品の製造方法は、第１の主面と、第１の主面に相対する第２の主面と、第１の主面および第２の主面に接続する第１の側面と、第１の側面に相対する第２の側面と、第１の主面、第２の主面、第１の側面および第２の側面に接続する第１の端面と、第１の端面に相対する第２の端面とを有するセラミック素体を準備する工程と、セラミック素体をフッ素溶液に浸漬してセラミック素体に付着したフッ素溶液を乾燥させることによりフッ素層を形成する工程と、積層体の両端部においてフッ素層上に導電性ペーストを塗布して焼き付けることにより焼結金属層を形成する工程と、焼結金属層上に導電性樹脂を付与して硬化させることにより導電性樹脂層を形成する工程と、導電性樹脂層上にめっき層を形成する工程とを含む、積層セラミック電子部品の製造方法である。
さらに、この発明にかかる積層セラミック電子部品の製造方法は、第１の主面と、第１の主面に相対する第２の主面と、第１の主面および第２の主面に接続する第１の側面と、第１の側面に相対する第２の側面と、第１の主面、第２の主面、第１の側面および第２の側面に接続する第１の端面と、第１の端面に相対する第２の端面とを有するセラミック素体を準備する工程と、積層体の両端部に導電性ペーストを塗布して焼き付けることにより焼結金属層を形成する工程と、焼結金属層が形成されたセラミック素体をフッ素溶液に浸漬してセラミック素体および焼結金属層に付着したフッ素溶液を乾燥させることによりフッ素層を形成する工程と、焼結金属層上に形成されたフッ素層上に導電性樹脂を付与して硬化させることにより導電性樹脂層を形成する工程と、導電性樹脂層上にめっき層を形成する工程とを含む、積層セラミック電子部品の製造方法である。

【発明の効果】

【0008】

この発明によれば、セラミック素体の主面と導電性樹脂層との間に存在するフッ素の疎水性により、外部電極の端部からの水分の浸入を抑制し、リフローによる積層セラミック電子部品の基板上への実装の際のはんだ爆ぜを防止することができる積層セラミック電子部品を得ることができる。

【0009】

この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。

【図面の簡単な説明】

【0010】

【図1】この発明にかかる積層セラミックコンデンサの一例を示す斜視図である。

【図2】図１に示す積層セラミックコンデンサの図１の線ＩＩ−ＩＩにおける断面図である。

【図3】図１に示す積層セラミックコンデンサのセラミック素体と外部電極との間の構成を示す図解図である。

【図4】図１に示す積層セラミックコンデンサのセラミック素体と外部電極との間の構成の他の例を示す図解図である。

【発明を実施するための形態】

【0011】

図１に示す積層セラミックコンデンサ１０は、たとえば、長さ１ｍｍ、幅０．５ｍｍ、厚さ０．１５ｍｍの略直方体状のセラミック素体１２を含む。セラミック素体１２は、複数の積層されたセラミック層１４を含み、互いに相対する第１の主面１２ａおよび第２の主面１２ｂと、互いに相対する第１の側面１２ｃおよび第２の側面１２ｄと、互いに相対する第１の端面１２ｅおよび第２の端面１２ｆとを有する。第１の側面１２ｃおよび第２の側面１２ｄは、それぞれ、第１の主面１２ａおよび第２の主面１２ｂに接続する。第１の端面１２ｅおよび第２の端面１２ｆは、それぞれ、第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄに接続する。このセラミック素体１２には、コーナー部および稜部に丸みがつけられている。なお、セラミック素体１２は、他の大きさや形状に形成されてもよい。

【0012】

セラミック素体１２のセラミック層１４のセラミック材料としては、たとえば、ＢａＴｉＯ₃、ＣａＴｉＯ₃、ＳｒＴｉＯ₃、ＣａＺｒＯ₃などの主成分からなる誘電体セラミックを用いることができる。また、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものを用いてもよい。また、セラミック素体１２のセラミック層１４の厚みは、たとえば、０．５μｍ〜１０μｍとすることができる。

【0013】

セラミック素体１２の内部には、図２に示すように、たとえば略矩形状の複数の第１の内部電極１６ａおよび第２の内部電極１６ｂが、セラミック素体１２の厚み方向に沿って等間隔に交互に配置されるように埋設されている。
第１の内部電極１６ａおよび第２の内部電極１６ｂの一端部には、セラミック素体１２の第１の端面１２ｅおよび第２の端面１２ｆに露出した露出部１８ａおよび１８ｂを有する。具体的には、第１の内部電極１６ａの一端部の露出部１８ａは、セラミック素体１２の第１の端面１２ｅに露出している。また、第２の内部電極１６ｂの一端部の露出部１８ｂは、セラミック素体１２の第２の端面１２ｆに露出している。
さらに、第１の内部電極１６ａおよび第２の内部電極１６ｂのそれぞれは、セラミック素体１２の第１の主面１２ａおよび第２の主面１２ｂと平行である。また、第１の内部電極１６ａおよび第２の内部電極１６ｂは、セラミック素体１２の厚み方向において、セラミック層１４を介して、互いに対向している。
第１の内部電極１６ａおよび第２の内部電極１６ｂのそれぞれの厚さは、たとえば、０．２μｍ〜２μｍとすることができる。しかしながら、第１の内部電極１６ａおよび第２の内部電極１６ｂのそれぞれの厚さも、特に限定されない。
第１の内部電極１６ａおよび第２の内部電極１６ｂは、たとえば卑金属であるＮｉを導電性材料として含んでいる。なお、第１の内部電極１６ａおよび第２の内部電極１６ｂは、たとえば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、これらの金属の１種を含むたとえばＡｇ−Ｐｄ合金などの合金により構成することができる。

【0014】

セラミック素体１２の第１の端面１２ｅおよび第２の端面１２ｆ側には、第１の外部電極２０ａおよび第２の外部電極２０ｂがそれぞれ形成されている。
第１の外部電極２０ａは、セラミック素体１２の第１の端面１２ｅから第１の主面１２ａおよび第２の主面１２ｂと第１の側面１２ｃおよび第２の側面１２ｄとにわたって形成されている。この場合、第１の外部電極２０ａは、第１の内部電極１６ａの露出部１８ａと電気的に接続される。
また、第２の外部電極２０ｂは、セラミック素体１２の第２の端面１２ｆから第１の主面１２ａおよび第２の主面１２ｂと第１の側面１２ｃおよび第２の側面１２ｄとにわたって形成されている。この場合、第２の外部電極２０ｂは、第２の内部電極１６ｂの露出部１８ｂと電気的に接続される。

【0015】

第１の外部電極２０ａは、図３に示すように、セラミック素体１２側から順に、焼結金属層２２ａ、フッ素層２３、導電性樹脂層２４ａおよびめっき層２６ａを備える。同様に、第２の外部電極２０は、セラミック素体１２側から順に、焼結金属層２２ｂ、フッ素層２３、導電性樹脂層２４ｂおよびめっき層２６ｂを備える。

【0016】

焼結金属層２２ａおよび２２ｂは、それぞれ、卑金属であるＣｕを主成分として含有しており、セラミック素体１２の外表面に、すなわち第１の端面１２ｅおよび第２の端面１２ｆなどの上に形成され、第１の内部電極１６ａおよび第２の内部電極１６ｂと物理的かつ電気的に接続される。焼結金属層２２ａおよび２２ｂは、それぞれ、Ｃｕ粉末およびガラス粉末を含有する導電性ペーストをセラミック素体１２の外表面に塗布して焼き付けることによって形成されている。焼結金属層２２ａおよび２２ｂの厚みは、それぞれ、たとえば、１０μｍ〜３０μｍである。

【0017】

フッ素層２３は、焼結金属層２２ａおよび２２ｂ上に形成されるが、このとき、焼結金属層２２ａおよび２２ｂが形成されたセラミック素体１２を覆うようにして、フッ素層２３が形成される。フッ素層２３は、焼結金属層２２ａおよび２２ｂが形成されたセラミック素体１２をフッ素溶液に浸漬することによって塗布され、この塗布されたフッ素溶液が乾燥させられて、フッ素層２３が形成される。ここで用いられるフッ素溶液としては、例えば、フルオロ共重合体を含むフッ素溶液などが使用可能である。

【0018】

フッ素層２３上に形成される導電性樹脂層２４ａおよび２４ｂは、それぞれ、金属粉末を導電性材料として含む。導電性樹脂層２４ａおよび２４ｂは、それぞれ、フッ素層２３ａ上において、焼結金属層２２ａおよび２２ｂを覆うように形成されており、金属粉末と熱硬化性樹脂との混合物を加熱して硬化した層である。導電性樹脂層２４ａおよび２４ｂの厚みは、たとえば、セラミック素体１２の大きさによって調整される。セラミック素体１２の長さ方向Ｌの寸法×厚み方向Ｔの寸法×幅方向Ｗの寸法が、それぞれ０．６ｍｍ×０．３ｍｍ×０．３ｍｍである場合、導電性樹脂層２４ａおよび２４ｂの厚みは１０μｍに設定され、セラミック素体１２の上述のそれぞれの寸法が１．０ｍｍ×０．５ｍｍ×０．５ｍｍの場合、導電性樹脂層２４ａおよび２４ｂの厚みは１５μｍに設定され、セラミック素体１２の上述のそれぞれの寸法が３．２ｍｍ×２．６ｍｍ×２．６ｍｍの場合、導電性樹脂層２４ａおよび２４ｂの厚みは８０μｍ〜１００μｍに設定される。

【0019】

導電性樹脂層２４ａおよび２４ｂに含まれる熱硬化性樹脂としては特に制限されないが、たとえば、フェノール樹脂、アクリル樹脂、シリコーン樹脂、エポキシ樹脂、ポリイミド樹脂などを用いることができる。

【0020】

めっき層２６ａは、Ｎｉめっき層２８ａおよびＳｎめっき層３０ａを含む。同様に、めっき層２６ｂは、Ｎｉめっき層２８ｂおよびＳｎめっき層３０ｂを含む。

【0021】

Ｎｉめっき層２８ａおよび２８ｂは、導電性樹脂層２４ａおよび２４ｂなどの表面をＮｉでめっき処理することによって形成されており、それぞれの厚みは、たとえば、１μｍ〜５μｍである。Ｎｉめっき層２８ａおよび２８ｂは、半田食われを防止する保護層として機能する。

【0022】

Ｓｎめっき層３０ａおよび３０ｂは、Ｎｉめっき層２８ａおよび２８ｂの表面をＳｎでめっき処理することによって形成されており、それぞれの厚みは、たとえば、１μｍ〜５μｍである。Ｓｎめっき層３０ａおよび３０ｂは、はんだ付け性を向上させるように機能する。

【0023】

また、この積層セラミックコンデンサ１０では、導電性樹脂層２４ａおよび２４ｂが金属粉からなる金属粒子を含むので、導電性樹脂層２４ａおよび２４ｂにおいて良好な導電性が確保される。

【0024】

さらに、この積層セラミックコンデンサ１０では、焼結金属層２２ａおよび２２ｂがＣｕを含むので、焼結金属層２２ａおよび２２ｂにおいて良好な導電性が確保される。

【0025】

なお、焼結金属層２２ａと導電性樹脂層２４ａとの間および焼結金属層２２ｂと導電性樹脂層２４ｂとの間にフッ素層２３が存在するが、焼結性金属層２２ａおよび２２ｂ上にフッ素溶液を付与し、フッ素溶液を乾燥させることによって、フッ素が存在する部分とフッ素が存在しない部分が生じる。したがって、フッ素が存在する部分において、フッ素の疎水性により外部からの水分の浸入が防止され、フッ素が存在しない部分において、焼結金属層２２ａと導電性樹脂層２４ａとの導通および焼結金属層２２ｂと導電性樹脂層２４ｂとの導通が確保される。なお、フッ素はプラズマ重合によるコーティングにより付与してもよい。

【0026】

また、この積層コンデンサ１０では、めっき層２６ａがＮｉめっき層２８ａを含み、めっき層２６ｂがＮｉめっき層２８ｂを含むので、Ｎｉめっき層２８ａおよび２８ｂによってめっき層２６ａおよび２６ｂよりも内側の水分などを閉じ込めることができ、たとえばリフローによる実装時に、めっき層２６ａおよび２６ｂよりも内側の水分などがはんだとともに外部に爆ぜるはんだ爆ぜが防止される。

【0027】

さらに、この積層セラミックコンデンサ１０は、第１の外部電極２０ａおよび第２の外部電極２０ｂがセラミック素体１２の第１の主面１２ａおよび第２の主面１２ｂに形成されているので、第１の主面１２ａおよび第２の主面１２ｂのどちらの主面を実装面としても実装しやすい。

【0028】

また、この積層セラミックコンデンサ１０では、第１の外部電極２０ａおよび第２の外部電極２０ｂの端部において、セラミック素体１２と焼結金属層２２ａと導電性樹脂層２４ａとの間および焼結金属層２２ｂと導電性樹脂層２４ｂとの間にフッ素層２３が形成されている。フッ素層２３は疎水性を有するため、セラミック素体１２と第１の外部電極２０ａおよび第２の外部電極２０ｂの端部との間から水分が入り込むことが防止される。そのため、導電性樹脂層２４ａおよび２４ｂに外部から水分が浸入することが防止される。それにより、リフローによって積層セラミック電子部品１０を基板に実装する際に、導電性樹脂層２４ａおよび２４ｂに含まれる水分の蒸発によるはんだ爆ぜを防止することができる。なお、フッ素層２３が存在するかどうかについては、セラミック素体１２の主面側に形成された外部電極２０ａおよび２０ｂを主面方向に向かって研磨し、アルゴンエッチングによって外部電極を除去し、表面をＴＯＦ−ＳＩＭＳ分析により、ピーク値を観察することでフッ素の存在を確認することができる。

【0029】

ここで、ＴＯＦ−ＳＩＭＳ装置で検出されるフッ素は、ＢａＦ⁺、Ｃ₃Ｆ₃⁺、Ｃ₂Ｆ₄⁺、Ｃ₂Ｆ₅⁺、Ｃ₃Ｆ₅⁺のイオンであり、ＢａＦ⁺のイオンが最も大きい強度で検出される。なお、ＩＯＮ−ＴＯＦ社製のＴＯＦ−ＳＩＭＳ装置：ＴＯＦ．ＳＩＭＳ ５の場合、その測定条件は、次の通りである。
１次イオン：Ｂｉ₃⁺⁺ （１次イオンエネルギー：２５ｋＶ）
２次イン極性：Ｐｏｓｉｔｉｖｅ ｉｏｎ
測定エリア：３００μｍ×３００μｍ
スキャン数：１６回
ピクセル数：１２８ ｐｉｘｃｅｌ

【0030】

なお、焼結金属層２２ａおよび２２ｂを形成する前に、セラミック素体１２の表面にフッ素層２３が形成されてもよい。この場合、図４に示すように、セラミック素体１２の端部において、セラミック素体１２と焼結金属層２２ａとの間およびセラミック素体１２と焼結金属層２２ｂとの間にフッ素層２３が形成され、導電性樹脂層２４ａおよび２４ｂの端部がフッ素層２３で覆われる。また、導電性樹脂層２４ａおよび２４ｂは、それぞれ焼結金属層２２ａおよび２２ｂとめっき層２６ａおよび２６ｂとで覆われているため、導電性樹脂層２４ａおよび２４ｂに水分が浸入することが防止される。

【0031】

なお、フッ素層２３は、セラミック素体１２の端面全体や焼結金属層２２ａおよび２２ｂ全体を覆うように形成されている必要はなく、第１の外部電極２０ａおよび第２の外部電極２０ｂの端部において、セラミック素体１２と導電性樹脂層２４ａとの間およびセラミック素体１２と導電性樹脂層２４ｂとの間に形成されていれば、導電性樹脂層２４ａおよび２４ｂへの水分の浸入を防止することができる。

【0032】

次に、上述の積層セラミックコンデンサ１０を製造する方法の一例について説明する。

【0033】

まず、セラミック素体１２内のセラミック層１４を構成するためのセラミック材料を含むセラミックグリーンシートを用意する。

【0034】

次に、そのセラミックグリーンシートの上に、導電性ペーストを塗布することによって、導電パターンを形成する。なお、導電性ペーストの塗布は、たとえば、スクリーン印刷法などの各種印刷法によって行うことができる。導電性ペーストは、導電性微粒子の他に、公知のパインダーや溶剤を含んでいてもよい。

【0035】

そして、導電パターンが形成されていない複数枚のセラミックグリーンシートと、第１の内部電極または第２の内部電極に対応した形状の導電パターンが形成されているセラミックグリーンシートと、導電パターンが形成されていない複数枚のセラミックグリーンシートとをこの順番で積層し、積層方向にプレスすることによって、マザー積層体を作製する。

【0036】

それから、マザー積層体の上の仮想のカットラインに沿ってマザー積層体をカッティングすることによって、マザー積層体から複数の生のセラミック積層体を作製する。なお、マザー積層体のカッティングは、ダイシングや押切によって行うことができる。生のセラミック積層体に対しては、バレル研磨などを施し、稜線部や角部を丸めてもよい。

【0037】

そして、生のセラミック積層体の焼成を行う。この焼成工程において、第１の内部電極および第２の内部電極が焼成される。焼成温度は、使用するセラミック材料や導電性ペーストの種類により適宜設定することができる。焼成温度は、たとえば、９００℃〜１３００℃とすることができる。

【0038】

このようにして得られたセラミック積層体（セラミック素体）と焼結金属層との間にフッ素層を形成するために、セラミック素体がフッ素溶液に浸漬されて乾燥させられる。

【0039】

それから、ディッピングなどの方法によって、焼成後のセラミック積層体（セラミック素体）の両端部に導電性ペーストを塗布する。

【0040】

次に、セラミック積層体に塗布した導電性ペーストをたとえば６０℃〜１８０℃の中で１０分間熱風乾燥する。

【0041】

その後、乾燥した導電性ペーストを焼き付けて焼結金属層を形成する。

【0042】

なお、焼結金属層と導電性樹脂層との間にフッ素層を形成する場合には、セラミック素体のみをフッ素溶液に浸漬するのではなく、焼結金属層を形成したセラミック素体がフッ素溶液に浸漬される。

【0043】

それから、導電性樹脂層上にＮｉめっき層および、Ｎｉめっき層上に形成されたＳｎめっき層からなるめっき層を施すことによって、積層セラミックコンデンサ１０を製造することができる。

【0044】

上述のように、このような構成を有する積層セラミックコンデンサ１０のようなフッ素層が形成された積層セラミック電子部品では、セラミック素体の主面と導電性樹脂層との間に疎水性を有するフッ素が存在することにより、外部電極の端部からの水分の浸入を防止することができる。それにより、導電性樹脂層に水分が含まれることが防止され、積層セラミック電子部品をリフローにより基板上に実装する際におけるはんだ爆ぜを防止することができる。
このような積層セラミック電子部品において、フッ素が焼結金属層と導電性樹脂層との間に存在すれば、導電性樹脂層と外界との遮断をより強固なものとすることができ、導電性樹脂層への水分の浸入を防止することができる。
さらに、フッ素がセラミック素体と焼結金属層との間に形成されていても、導電性樹脂層と外界との遮断を強固なものとすることができ、導電性樹脂層への水分の浸入を防止することができる。

【0045】

（実験例）
まず、実施例として、セラミック素体と焼結金属層との間にフッ素層を形成した積層セラミックコンデンサを２０個と、焼結金属層と導電性樹脂層との間にフッ素層を形成した積層セラミックコンデンサを２０個作製した。
また、比較例として、フッ素層を設けていない積層セラミックコンデンサを２０個作製した。
これらの積層セラミックコンデンサについて、リフローにより基板に実装したところ、比較例では、導電性樹脂層への水分の浸入がみられ、２０個中１５個ではんだ爆ぜが見られたが、実施例でははんだ爆ぜは発生しなかった。

【0046】

上述の実施の形態および実施例では、第１の外部電極および第２の外部電極がセラミック素体の側面にも形成されているが、第１の外部電極および第２の外部電極は、セラミック素体の側面には形成されなくてもよい。第１の外部電極および第２の外部電極は、セラミック素体の両端面および少なくとも第１の主面または第２の主面に形成されていればよい。このようにして積層セラミック電子部品に第１の外部電極および第２の外部電極を形成すれば、これらの外部電極を形成した第１の主面または第２の主面を実装面として積層セラミック電子部品を実装しやすい。

【0047】

また、上述の実施の形態および実施例では、めっき層がＮｉめっき層およびＳｎめっき層で構成されているが、めっき層は、１層のめっき層または３層以上のめっき層で構成されてもよい。

【0048】

上述の実施の形態および実施例では、セラミック素体の材料として誘電体セラミックを用いたが、この発明では、積層セラミック電子部品の種類によっては、セラミック素体の材料として、フェライトなどの磁性体セラミック、スピネル系セラミックなどの半導体セラミック、ＰＺＴ系セラミックなどの圧電体セラミックを用いることもできる。
積層セラミック電子部品は、セラミック素体として、磁性体セラミックを用いた場合は積層セラミックインダクタとして機能し、半導体セラミックを用いた場合は積層セラミックサーミスタとして機能し、圧電体セラミックを用いた場合は積層セラミック圧電部品として機能する。ただし、積層セラミック電子部品を積層セラミックインダクタとして機能させる場合には、内部電極はコイル状の導体となる。

【産業上の利用可能性】

【0049】

この発明にかかるセラミック電子部品は、特にたとえば、積層セラミックコンデンサ、積層セラミックインダクタ、積層セラミックサーミスタ、積層セラミック圧電部品などとして好適に用いられる。

【符号の説明】

【0050】

１０ 積層セラミックコンデンサ
１２ セラミック素体
１２ａ 第１の主面
１２ｂ 第２の主面
１２ｃ 第１の側面
１２ｄ 第２の側面
１２ｅ 第１の端面
１２ｆ 第２の端面
１４ セラミック層
１６ａ 第１の内部電極
１６ｂ 第２の内部電極
１８ａ 露出部
１８ｂ 露出部
２０ａ 第１の外部電極
２０ｂ 第２の外部電極
２２ａ 焼結金属層
２２ｂ 焼結金属層
２３ フッ素層
２４ａ 導電性樹脂層
２４ｂ 導電性樹脂層
２６ａ めっき層
２６ｂ めっき層
２８ａ Ｎｉめっき層
２８ｂ Ｎｉめっき層
３０ａ Ｓｎめっき層
３０ｂ Ｓｎめっき層

【図1】

【図2】

【図3】

【図4】