特許第6616280号(P6616280)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6616280
(24)【登録日】2019年11月15日
(45)【発行日】2019年12月4日
(54)【発明の名称】スイッチング素子
(51)【国際特許分類】
   H01L 29/78 20060101AFI20191125BHJP
   H01L 29/12 20060101ALI20191125BHJP
   H01L 21/336 20060101ALI20191125BHJP
   H01L 21/20 20060101ALI20191125BHJP
【FI】
   H01L29/78 652C
   H01L29/78 652T
   H01L29/78 652E
   H01L29/78 658E
   H01L21/20
【請求項の数】1
【全頁数】11
(21)【出願番号】特願2016-253898(P2016-253898)
(22)【出願日】2016年12月27日
(65)【公開番号】特開2018-107336(P2018-107336A)
(43)【公開日】2018年7月5日
【審査請求日】2018年7月19日
(73)【特許権者】
【識別番号】000003207
【氏名又は名称】トヨタ自動車株式会社
(73)【特許権者】
【識別番号】000003609
【氏名又は名称】株式会社豊田中央研究所
(74)【代理人】
【識別番号】110000110
【氏名又は名称】特許業務法人快友国際特許事務所
(72)【発明者】
【氏名】山田 哲也
(72)【発明者】
【氏名】大川 峰司
(72)【発明者】
【氏名】森 朋彦
(72)【発明者】
【氏名】上田 博之
【審査官】 柴垣 宙央
(56)【参考文献】
【文献】 特開2016−039263(JP,A)
【文献】 特開2007−281086(JP,A)
【文献】 特開2004−319964(JP,A)
【文献】 特開2011−124325(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 29/78
H01L 21/20
H01L 21/336
H01L 29/12
(57)【特許請求の範囲】
【請求項1】
スイッチング素子であって、
半導体基板と、
ゲート絶縁膜と、
ゲート電極、
を有し、
前記半導体基板が、
前記半導体基板の表面に露出している第1n型半導体層と、
前記半導体基板の前記表面に露出しているエピタキシャル層により構成されているp型のボディ層と、
前記半導体基板の前記表面に露出しており、前記ボディ層によって前記第1n型半導体層から分離されている第2n型半導体層、
を有し、
前記ゲート絶縁膜が、前記第1n型半導体層の表面と、前記第1n型半導体層と前記第2n型半導体層の間の前記ボディ層の表面と、前記第2n型半導体層の表面に跨る範囲を覆っており、
前記ゲート電極が、前記ゲート絶縁膜を介して、前記第1n型半導体層と前記第2n型半導体層の間の前記ボディ層に対向しており、
前記第1n型半導体層と前記ボディ層との界面が、前記ボディ層の端部から離れるにしたがって前記ボディ層の深さが深くなるように傾斜した傾斜面を有し、
前記傾斜面が、前記ゲート電極の下部に配置されており、
前記界面が、前記ゲート電極の下部において前記半導体基板の前記表面から下方向に伸び、前記半導体基板の前記表面に対する角度が80°以上90°以下である表層部界面を有し、
前記傾斜面が、前記表層部界面の下側に位置し、
前記傾斜面の前記半導体基板の前記表面に対する角度が60°未満であり、
前記半導体基板の厚み方向において、前記傾斜面の上端から下端までの幅が、前記表層部界面の上端から下端までの幅よりも広い、
スイッチング素子。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書に開示の技術は、スイッチング素子に関する。
【0002】
特許文献1に、第1n型半導体層(ドリフト領域)と、p型のボディ層と、第2n型半導体層(ソース領域)を有するスイッチング素子が開示されている。第2n型半導体層は、ボディ層によって第1n型半導体層から分離されている。第1n型半導体層と第2n型半導体層とを分離している範囲のボディ層に対して、ゲート電極がゲート絶縁膜を介して対向している。このスイッチング素子では、第1n型半導体層とボディ層との界面が、ボディ層の端部から離れるにしたがってボディ層の深さが深くなるように傾斜した傾斜面を有する。傾斜面は、ゲート電極の下部に配置されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2009−147381号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本願発明者らの研究により、ゲート電極の下部のボディ層と第1n型半導体層の界面に傾斜面を設けることで、ゲート絶縁膜に印加される電界を緩和することができることが判明した。
【0005】
上述した特許文献1のスイッチング素子では、ゲート電極の下部のボディ層と第1n型半導体層の界面に傾斜面を設けられている。但し、特許文献1では、ボディ層が拡散層によって構成されている。拡散層によってボディ層が構成されている場合、ボディ層側から第1n型半導体層側に向かって不純物の拡散が生じるので、傾斜面が第1n型半導体層側に凸となるように湾曲した形状となる。このように傾斜面が湾曲すると、傾斜面が狭くなり、ゲート絶縁膜に印加される電界を緩和する効果が小さくなる。したがって、本明細書では、ゲート絶縁膜に印加される電界をより効果的に緩和することができるスイッチング素子を提供する。
【課題を解決するための手段】
【0006】
本明細書が開示するスイッチング素子は、半導体基板と、ゲート絶縁膜と、ゲート電極 を有する。前記半導体基板が、前記半導体基板の表面に露出している第1n型半導体層と、前記半導体基板の前記表面に露出しているエピタキシャル層により構成されているp型のボディ層と、前記半導体基板の前記表面に露出しており、前記ボディ層によって前記第1n型半導体層から分離されている第2n型半導体層を有する。前記ゲート絶縁膜が、前記第1n型半導体層の表面と、前記第1n型半導体層と前記第2n型半導体層の間の前記ボディ層の表面と、前記第2n型半導体層の表面に跨る範囲を覆っている。前記ゲート電極が、前記ゲート絶縁膜を介して、前記第1n型半導体層と前記第2n型半導体層の間の前記ボディ層に対向している。前記第1n型半導体層と前記ボディ層との界面が、前記ボディ層の端部から離れるにしたがって前記ボディ層の深さが深くなるように傾斜した傾斜面を有する。前記傾斜面が、前記ゲート電極の下部に配置されている。
【0007】
このスイッチング素子では、ゲート電極の下部のボディ層と第1n型半導体層の界面に傾斜面を設けられている。また、このスイッチング素子では、ボディ層がエピタキシャル層により構成されており、ボディ層側から第1n型半導体層側への不純物の拡散がほとんど生じない。したがって、このスイッチング素子の構造によれば、ボディ層と第1n型半導体層の界面にほとんど湾曲していない傾斜面を設けることができ、広い傾斜面を得ることができる。したがって、この構造によれば、ゲート絶縁膜に印加される電界を効果的に緩和することができる。
【図面の簡単な説明】
【0008】
図1】実施例1のMOSFETの縦断面図。
図2】広い傾斜面を有するMOSFETの電界分布を示す図。
図3】比較例1のMOSFETの電界分布を示す図。
図4】比較例2のMOSFETの電界分布を示す図。
図5】オン抵抗を比較するグラフ。
図6】ゲート絶縁膜に印加される電界を比較するグラフ。
図7】実施例1のMOSFETの製造工程の説明図。
図8】実施例1のMOSFETの製造工程の説明図。
図9】実施例1のMOSFETの製造工程の説明図。
図10】実施例1のMOSFETの製造工程の説明図。
図11】実施例1のMOSFETの製造工程の説明図。
図12】実施例2のMOSFETの縦断面図。
図13】実施例2のMOSFETの製造工程の説明図。
【発明を実施するための形態】
【実施例1】
【0009】
図1に示すMOSFET10は、GaN半導体基板12を有している。GaN半導体基板12は、GaN(窒化ガリウム)を主成分とする半導体基板である。
【0010】
GaN半導体基板12は、複数のソース層40、複数のボディ層42及びドリフト層44を有している。
【0011】
各ソース層40は、n型領域であり、GaN半導体基板12の上面12aに露出している。
【0012】
各ボディ層42は、p型領域であり、対応するソース層40の周囲に配置されている。各ボディ層42は、対応するソース層40の側面と下面を覆っている。各ボディ層42は、ソース層40に隣接する範囲で、GaN半導体基板12の上面12aに露出している。
【0013】
ドリフト層44は、n型領域であり、各ボディ層42の下側に配置されている。また、一対のボディ層42の間にもドリフト層44が配置されている。以下では、ドリフト層44のうちの一対のボディ層42の間に位置する部分を、間隔部44aという。間隔部44aは、JFET領域と呼ばれる場合がある。間隔部44aは、GaN半導体基板12の上面12aに露出している。また、ドリフト層44は、GaN半導体基板12の下面12bの略全域に露出している。ドリフト層44は、各ボディ層42によって、各ソース層40から分離されている。
【0014】
ボディ層42とドリフト層44の間の界面50は、pn接合面である。ボディ層42と間隔部44aの間の部分の界面50に、傾斜面52が設けられている。傾斜面52は、GaN半導体基板12の上面12aから斜め下方向に伸びている。傾斜面52は、ボディ層42の底面まで伸びている。傾斜面52は、ボディ層42の端部42aから横方向(上面12aと平行な方向)に沿って離れるにしたがってボディ層42の深さ(すなわち、上面12aとボディ層42の下端の間の距離)が深くなるように上面12aに対して傾斜している。傾斜面52と上面12aの間の角度θ(ボディ層42内で測定される角度)は、60°未満である。ボディ層42の底部では、界面50が上面12aと略平行に伸びている。
【0015】
GaN半導体基板12の上面12aには、ゲート絶縁膜28、ゲート電極26、層間絶縁膜24、コンタクトプラグ22及び上部電極20が配置されている。
【0016】
ゲート絶縁膜28は、GaN半導体基板12の上面12aの一部を覆っている。ゲート絶縁膜28は、ボディ層42近傍のソース層40の表面と、ソース層40と間隔部44aの間のボディ層42の表面と、間隔部44aの表面に跨る範囲を覆っている。各ボディ層42のうち、ゲート絶縁膜28に接する部分(すなわち、ソース層40と間隔部44aの間のボディ層42の表層部)は、チャネルが形成されるチャネル領域42bである。ゲート絶縁膜28は、例えば酸化シリコン等の絶縁体によって構成されている。
【0017】
ゲート電極26は、ゲート絶縁膜28上に配置されている。ゲート電極26は、ゲート絶縁膜28を介して、ソース層40、ボディ層42(すなわち、チャネル領域42b)及びドリフト層44(すなわち、間隔部44a)に対向している。ゲート電極26は、ゲート絶縁膜28によってGaN半導体基板12から絶縁されている。
【0018】
層間絶縁膜24は、ゲート絶縁膜28に覆われていない範囲の上面12aを覆っている。また、層間絶縁膜24は、ゲート電極26の表面を覆っている。層間絶縁膜24は、例えば酸化シリコン等の絶縁体によって構成されている。
【0019】
層間絶縁膜24には複数のコンタクトホールが設けられており、それらのコンタクトホール内にコンタクトプラグ22が設けられている。一部のコンタクトプラグ22は、その下端でソース層40に接続されており、他のコンタクトプラグ22は、その下端でボディ層42に接続されている。
【0020】
上部電極20は、層間絶縁膜24上に配置されている。上部電極20は、各コンタクトプラグ22の上面に接している。上部電極20は、コンタクトプラグ22を介して、ソース層40及びボディ層42に接続されている。
【0021】
GaN半導体基板12の下面12bには、下部電極30が配置されている。下部電極30は、ドリフト層44に接続されている。
【0022】
ゲート電極26の電位をゲート閾値(MOSFET10をオンさせるのに必要な最小のゲート電位)以上まで高くすると、ボディ層42のチャネル領域42bに電子が引き寄せられることによって、チャネル領域42bにチャネルが形成される。チャネルによって、ソース層40とドリフト層44が接続されることで、ソース層40からドリフト層44へ電子が流れる。MOSFET10では、チャネル領域42b(すなわち、ボディ層42)がエピタキシャル層であるので、チャネル領域42bに存在する結晶欠陥が少ない。したがって、このMOSFET10は、オン抵抗が小さい。
【0023】
また、MOSFET10では、チャネル領域42bの下側に位置する部分の界面50が、傾斜面52である。このため、チャネル領域42bを通過した電子が、図1の矢印100に示すように、分散しながら下方向に流れる。これによっても、MOSFET10のオン抵抗が低減されている。
【0024】
ゲート電極26の電位をゲート閾値未満に低下させると、チャネルが消失し、電子の流れが停止する。すなわち、MOSFET10がオフする。MOSFET10がオフすると、界面50のpn接合に逆電圧(すなわち、ドリフト層44がボディ層42よりも高電位となる電圧)が印加される。このため、ボディ層42からドリフト層44に空乏層が広がり、ドリフト層44が空乏化する。ドリフト層44が空乏化すると、ドリフト層44の内部に電位分布が生じる。電位分布は、ドリフト層44及びゲート絶縁膜28に跨って生じる。このため、ドリフト層44とゲート絶縁膜28に跨って、電界が印加される。
【0025】
図2〜4は、MOSFETがオフしているときの電位分布をシミュレーションにより算出した結果を示している。図2〜4において、破線は、等電位線を表している。なお、図2は、実施例1を模擬した広い傾斜面52を有するMOSFETにおける電位分布を示し、図3、4は比較例1、2のMOSFETにおける電位分布を示している。図3に示す比較例1のMOSFETでは、界面50が傾斜面52を有さず、ボディ層42と間隔部44aの間の界面50が上面12aに対して略垂直に伸びている。図4に示す比較例2のMOSFETでは、界面50が傾斜面52を有するが、傾斜面52がドリフト層44側に凸となるように湾曲しており、傾斜面52が狭い。ボディ層42が拡散層により構成されている場合には、不純物を注入した段階で広い傾斜面52を設けても、不純物を活性化するときにボディ層42からドリフト層44側にp型不純物が拡散するので、傾斜面52がドリフト層44側に向かって湾曲する。その結果、図4のように、傾斜面52が狭くなる。図3、4では、図2に比べて、間隔部44aの上部のゲート絶縁膜28の近傍で等電位線の間隔が密になっている。図2〜4から、図2のように傾斜面52が広いと、ゲート絶縁膜28に印加される電界が緩和されることが分かる。
【0026】
また、図5、6は、図2のMOSFETと、比較例1、2(図3、4)のMOSFETの特性を比較して示している。図5は、ドレイン‐ソース間電圧BVと、オン抵抗の関係を示している。図6は、ドレイン‐ソース間電圧BVと、酸化膜に印加される電界の関係を表している。図5から、図2のMOSFETは、比較例1、2のMOSFETと同等のオン抵抗が得られることが分かる。また、図6から、ドレイン‐ソース間電圧が同等である場合には、図2のMOSFETでは、比較例1、2のMOSFETよりもゲート絶縁膜28に印加される電界が低いことが分かる。以上の結果から、広い傾斜面52を有する実施例1のMOSFET10によれば、比較例1、2のMOSFETと同等のオン抵抗を得ながら、比較例1、2のMOSFETよりもゲート絶縁膜28に印加される電界を抑制することができる。
【0027】
次に、実施例1のMOSFET10の製造方法について説明する。まず、図7に示すように、GaN半導体基板12の上面12aに開口60を有するマスク58を形成する。次に、開口60内のGaN半導体基板12の上面をエッチングすることで、凹部62を形成する。このとき、エッチング条件を調整して、凹部62の側面がGaN半導体基板12の上面に対して傾斜した(より詳細には、凹部62の端部62aから遠ざかるに従って凹部62の深さが深くなるように傾斜した)傾斜面63となるように、凹部62を形成する。例えば、マスク58の厚みを開口60に近い位置ほど薄くし、ガス種、圧力、RFパワー等の条件を調整してマスク58とGaN半導体基板12のエッチングレートの差を小さくすることで、傾斜面63を形成することができる。ここでは、傾斜面63とGaN半導体基板12の上面の間の角度θが、60°未満となるように、凹部62を形成する。
【0028】
次に、マスク50を除去し、図8に示すように、エピタキシャル成長によって、GaN半導体基板12の上面と凹部62内に、p型のGaN半導体層であるボディ層42をエピタキシャル成長させる。以下では、ドリフト層44とボディ層42を含むGaN半導体層全体を、GaN半導体基板12という。
【0029】
次に、GaN半導体基板12の上面(すなわち、ボディ層42の表面)をCMP(Chemical Mechanical Polishing)により研磨する。ここでは、図9に示すように、ドリフト層44の間隔部44aをGaN半導体基板12の上面に露出させる。また、凹部62内に、ボディ層42を残存させる。
【0030】
次に、図10に示すように、ボディ層42の一部に選択的にn型不純物イオンを注入することで、ソース層40を形成する。
【0031】
次に、図11に示すように、ゲート絶縁膜28を形成する。ゲート絶縁膜28は、ボディ層42近傍のソース層40の表面と、ソース層40と間隔部44aの間のボディ層42の表面と、間隔部44aの表面に跨る範囲を覆うように形成される。次に、図11に示すように、ゲート絶縁膜28の上面全体を覆うようにゲート電極26を形成する。その後、層間絶縁膜24、コンタクトプラグ22、上部電極20及び下部電極30を形成することで、図1のMOSFET10が完成する。
【0032】
以上に説明したように、実施例1のMOSFET10では、ボディ層42がエピタキシャル層である。このため、ボディ層42を形成するときに、ボディ層42からドリフト層44へp型不純物がほとんど拡散しない。したがって、界面50を凹部62と略同じ形状とすることができる。このため、ボディ層42をエピタキシャル層とすることで、傾斜面52を所望の形状とすることができる。すなわち、ボディ層42をエピタキシャル層とすることで、傾斜面52の湾曲を抑制して、傾斜面52を広くすることができる。したがって、本実施例1のMOSFET10は、ゲート絶縁膜28に印加される電界を効果的に緩和することができる。
【実施例2】
【0033】
図12に示す実施例2のMOSFETは、ボディ層42と間隔部44a(すなわち、ドリフト層44)の間の界面50が、表層部界面53と傾斜面52を有する点で実施例1のMOSFET10とは異なる。実施例2のMOSFETのその他の構成は、実施例1のMOSFET10と等しい。表層部界面53は、界面50のうちの上面12a近傍に位置する部分である。表層部界面53と上面12aの間の角度θ1は、80°以上90°以下である。すなわち、表層部界面53は、上面12aから下方向に略垂直に伸びている。傾斜面52は、表層部界面53の下側に配置されている。傾斜面52の上端が、表層部界面53の下端に接続されている。傾斜面52は、ボディ層42の端部42aから横方向に沿って離れるにしたがってボディ層42の深さが深くなるように上面12aに対して傾斜している。傾斜面52と上面12aの間の角度θ2は、60°未満である。
【0034】
実施例2のMOSFETでは、ボディ層42がエピタキシャル層であるので、傾斜面52が広い。したがって、実施例2のMOSFETでは、ゲート絶縁膜28に印加される電界が緩和される。
【0035】
また、実施例2のMOSFETでは、傾斜面52の上部に表層部界面53が設けられている。このため、実施例1と実施例2とで間隔部44aの幅を同一とした場合において、傾斜面52からソース層40までの距離が実施例1よりも実施例2で長くなる。MOSFETがオンしている状態では、傾斜面52を含む界面50の周辺に局所的に空乏層が発生している。実施例2のMOSFETでは、オン状態において傾斜面52の周辺に生じている空乏層とソース層40の間の距離が、実施例1のMOSFET10よりも広くなる。このため、実施例2のMOSFETでは、短チャネル効果が生じ難い。したがって、実施例2の構造によれば、短チャネル効果によるゲート閾値のばらつきを抑制することができる。
【0036】
また、実施例2のように上面12aに対して略垂直に伸びる表層部界面53が設けられていると、量産時されるMOSFETの間において、間隔部44aの上面12aにおける幅(すなわち、実施例2において、間隔部44aの両側に位置する表層部界面53の間の幅)にばらつきが生じ難い。間隔部44aの幅が広いと、間隔部44aの上部のゲート絶縁膜28に高い電界が印加され易くなる。実施例2のMOSFETの構造によれば、間隔部44aの幅のばらつきが抑制されるので、ゲート絶縁膜28に印加される電界を安定して抑制することが可能となる。
【0037】
実施例2のMOSFETは、図13に示す形状の凹部62を形成し、その後、実施例1と同様の工程を実施することで製造することができる。図13に示す形状の凹部62は、最初に、実施例1と同様に図7のように凹部62を形成し、その後に均一にGaN半導体基板12の厚み方向に沿ってエッチングが進行する条件で凹部62をさらにエッチングすることで得ることができる。
【0038】
なお、上述した実施例1、2では、MOSFETについて説明したが、IGBTに本明細書に開示の技術を適用してもよい。下部電極30とドリフト層44の間にp型層を追加することで、IGBTの構造を得ることができる。
【0039】
また、上述した実施例1、2では、半導体基板としてGaN半導体基板を用いた。しかしながら、SiCやSiを主成分とする半導体基板を有するスイッチング素子に、本明細書に開示の技術を適用してもよい。但し、本明細書に開示の技術は、GaNやSiC等の不純物の拡散を制御することが困難な半導体基板を用いる場合に特に有効である。
【0040】
実施例の構成要素と請求項の構成要素との関係について説明する。実施例のドリフト層44は、第1n型半導体層の一例である。実施例のソース層40は、第2n型半導体層の一例である。
【0041】
本明細書が開示する技術要素について、以下に説明する。
【0042】
本明細書が開示する一例のスイッチング素子では、第1n型半導体層とボディ層との界面が、ゲート電極の下部において半導体基板の表面から下方向に伸び、半導体基板の表面に対する角度が80°以上90°以下である表層部界面を有する。傾斜面が、表層部界面の下側に位置する。傾斜面の半導体基板の表面に対する角度が60°未満である。
【0043】
なお、本明細書において、半導体基板の表面に対する界面(すなわち、表層部界面または傾斜面)の角度は、ボディ層内において計測される角度を意味する。
【0044】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの1つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【0045】
10 :MOSFET
12 :GaN半導体基板
20 :上部電極
22 :コンタクトプラグ
24 :層間絶縁膜
26 :ゲート電極
28 :ゲート絶縁膜
30 :下部電極
40 :ソース層
42 :ボディ層
42a :端部
42b :チャネル領域
44 :ドリフト層
44a :間隔部
50 :界面
52 :傾斜面
53 :表層部界面
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13