特許 6621673 液晶表示装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6621673

(24)【登録日】2019年11月29日

(45)【発行日】2019年12月18日

(54)【発明の名称】液晶表示装置及びその製造方法

(51)【国際特許分類】

   G02F 1/1339 20060101AFI20191209BHJP

   G02F 1/1343 20060101ALI20191209BHJP

   G02F 1/1368 20060101ALI20191209BHJP

【ＦＩ】

   G02F1/1339 500

   G02F1/1343

   G02F1/1368

【請求項の数】10

【全頁数】20

(21)【出願番号】特願2016-11333(P2016-11333)

(22)【出願日】2016年1月25日

(65)【公開番号】特開2017-134101(P2017-134101A)

(43)【公開日】2017年8月3日

【審査請求日】2018年12月27日

(73)【特許権者】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】100088672

【弁理士】

【氏名又は名称】吉竹 英俊

(74)【代理人】

【識別番号】100088845

【弁理士】

【氏名又は名称】有田 貴弘

(72)【発明者】

【氏名】宮川 修

(72)【発明者】

【氏名】後藤 文弘

【審査官】 横井 亜矢子

(56)【参考文献】

【文献】 特開２００５−３３８７７０（ＪＰ，Ａ）

【文献】 中国特許出願公開第１０４５１６１６５（ＣＮ，Ａ）

【文献】 中国特許出願公開第１０３１７６３０２（ＣＮ，Ａ）

【文献】 特開２００８−０５８５７３（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１３／０２４９８２０（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０２Ｆ １／１３３，１／１３３３，１／１３３４

Ｇ０２Ｆ １／１３３９−１／１３４１，１／１３４７

Ｇ０２Ｆ １／１３４３−１／１３４５，１／１３６−１／１３６８

Ｊａｐｉｏ−ＧＰＧ／ＦＸ

(57)【特許請求の範囲】

【請求項1】

液晶層と、
前記液晶層を挟み、第１画素、第２画素及び第３画素が配設された第１絶縁性基板及び第２絶縁性基板と
を備え、
前記第１画素、前記第２画素及び前記第３画素のそれぞれは、
前記第１絶縁性基板上にマトリクス状に配設された信号線及び走査線と、
前記信号線と前記走査線との交差部に対応して配設され、前記信号線及び前記走査線と電気的に接続された薄膜トランジスタと、
前記薄膜トランジスタ上に配設された絶縁性の平坦化膜と、
前記平坦化膜上に配設され、前記平坦化膜のコンタクトホールを介して前記薄膜トランジスタと電気的に接続された画素電極と
を備え、
前記第１画素は、
前記平坦化膜上に配設され、平面視において前記走査線と重畳された第１共通配線と、
前記画素電極及び前記第１共通配線上に配設された第１層間絶縁膜と、
前記第１層間絶縁膜上に配設され、前記第１層間絶縁膜のコンタクトホールを介して前記第１共通配線と電気的に接続された第１共通電極と
をさらに備え、
前記第２画素は、
前記平坦化膜上に配設され、平面視において前記走査線と重畳された第２共通配線と、
前記画素電極及び前記第２共通配線上に配設された第２層間絶縁膜と、
前記第２層間絶縁膜上に配設された第２共通電極と、
前記薄膜トランジスタ、前記信号線及び前記走査線の少なくともいずれか一つの上方に配設され、前記第２共通電極または前記第２絶縁性基板に接続された第１柱スペーサと
をさらに備え、かつ、前記第１柱スペーサ下の前記第２層間絶縁膜にはコンタクトホールが設けられておらず、
前記第３画素は、
前記画素電極上に配設された第３層間絶縁膜と、
前記第３層間絶縁膜上に配設された第３共通電極と、
前記薄膜トランジスタ、前記信号線及び前記走査線の少なくともいずれか一つの上方に配設され、前記第３共通電極または前記第２絶縁性基板に接続された第２柱スペーサと
をさらに備え、かつ、前記第２柱スペーサ下方に前記第１共通配線または前記第２共通配線に相当する共通配線を備えず、前記第２柱スペーサ下の前記第３層間絶縁膜にはコンタクトホールが設けられておらず、
前記第１画素は、前記第１柱スペーサまたは前記第２柱スペーサに相当する柱スペーサを備えない、液晶表示装置。

【請求項2】

請求項１に記載の液晶表示装置であって、
前記第１共通配線及び前記第２共通配線のそれぞれは、
前記平坦化膜上に直接接触して配設された透明導電膜と、
前記透明導電膜上に直接接触して配設された導電膜と
の積層構造である、液晶表示装置。

【請求項3】

請求項２に記載の液晶表示装置であって、
前記透明導電膜及び前記画素電極は、一の透明導電膜からなる、液晶表示装置。

【請求項4】

請求項１から請求項３のうちのいずれか１項に記載の液晶表示装置であって、
前記第１絶縁性基板及び前記第２絶縁性基板に規定された表示領域における、前記第１画素の割合をＸ％、前記第２画素の割合をＹ％、前記第３画素の割合をＺ％とした場合に、Ｘ＋Ｙ＋Ｚ＝１００、２４≦Ｘ≦４５、１≦Ｙ≦２２、５４≦Ｚ≦７５が成り立つ、液晶表示装置。

【請求項5】

請求項１から請求項４のうちのいずれか１項に記載の液晶表示装置であって、
前記第１柱スペーサの高さと、前記第２柱スペーサの高さとは同じである、液晶表示装置。

【請求項6】

液晶層を挟む第１絶縁性基板及び第２絶縁性基板を備える液晶表示装置の製造方法であって、
（ａ）前記第１絶縁性基板上にマトリクス状に信号線及び走査線を形成する工程と、
（ｂ）前記信号線及び前記走査線と電気的に接続された薄膜トランジスタを、前記信号線と前記走査線との交差部に対応して形成する工程と、
（ｃ）前記薄膜トランジスタ上に絶縁性の平坦化膜を形成する工程と、
（ｄ）前記平坦化膜のコンタクトホールを介して前記薄膜トランジスタと電気的に接続された画素電極を、前記平坦化膜上に形成する工程と
を、第１、第２及び第３構造体を形成する工程として備え、
（ｅ−１）平面視において前記走査線と重畳された第１共通配線を、前記平坦化膜上に形成する工程と、
（ｆ−１）第１層間絶縁膜を、前記画素電極及び前記第１共通配線上に形成する工程と、
（ｇ−１）前記第１層間絶縁膜のコンタクトホールを介して前記第１共通配線と電気的に接続された第１共通電極を、前記第１層間絶縁膜上に形成する工程と
を、前記第１構造体から第１画素を形成する工程としてさらに備え、
（ｅ−２）平面視において前記走査線と重畳された第２共通配線を、前記平坦化膜上に形成する工程と、
（ｆ−２）第２層間絶縁膜を、前記画素電極及び前記第２共通配線上に形成する工程と、
（ｇ−２）第２共通電極を、前記第２層間絶縁膜上に形成する工程と、
（ｈ−２）前記第２共通電極及び前記第２絶縁性基板に接続された第１柱スペーサを、前記薄膜トランジスタ、前記信号線及び前記走査線の少なくともいずれか一つの上方に形成する工程と
を、前記第２構造体から第２画素を形成する工程としてさらに備え、
（ｅ−３）第３層間絶縁膜を、前記画素電極上に形成する工程と、
（ｆ−３）第３共通電極を、前記第３層間絶縁膜上に形成する工程と、
（ｇ−３）前記第３共通電極または前記第２絶縁性基板に接続された第２柱スペーサを、前記薄膜トランジスタ、前記信号線及び前記走査線の少なくともいずれか一つの上方に形成する工程と
を、前記第３構造体から第３画素を形成する工程としてさらに備え、
前記第１画素は、前記第１柱スペーサまたは前記第２柱スペーサに相当する柱スペーサを備えず、
前記第２画素の前記第１柱スペーサ下の前記第２層間絶縁膜にはコンタクトホールが設けられておらず、
前記第３画素は、前記第２柱スペーサ下方に前記第１共通配線または前記第２共通配線に相当する共通配線を備えず、前記第３画素の前記第２柱スペーサ下の前記第３層間絶縁膜にはコンタクトホールが設けられていない、液晶表示装置の製造方法。

【請求項7】

請求項６に記載の液晶表示装置の製造方法であって、
前記第１共通配線及び前記第２共通配線のそれぞれは、
前記平坦化膜上に直接接触して配設された透明導電膜と、
前記透明導電膜上に直接接触して配設された導電膜と
の積層構造として形成される、液晶表示装置の製造方法。

【請求項8】

請求項７に記載の液晶表示装置の製造方法であって、
前記透明導電膜及び前記画素電極は、一の透明導電膜から形成される、液晶表示装置の製造方法。

【請求項9】

請求項６から請求項８のうちのいずれか１項に記載の液晶表示装置の製造方法であって、
前記第１絶縁性基板及び前記第２絶縁性基板に規定された表示領域における、前記第１画素の割合をＸ％、前記第２画素の割合をＹ％、前記第３画素の割合をＺ％とした場合に、Ｘ＋Ｙ＋Ｚ＝１００、２４≦Ｘ≦４５、１≦Ｙ≦２２、５４≦Ｚ≦７５が成り立つ、液晶表示装置の製造方法。

【請求項10】

請求項６から請求項９のうちのいずれか１項に記載の液晶表示装置の製造方法であって、
前記第１柱スペーサの高さと、前記第２柱スペーサの高さとは同じである、液晶表示装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、液晶表示装置及びその製造方法に関する。

【背景技術】

【0002】

液晶表示装置の表示方式としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モードが広く用いられてきた。ところが、画素電極及び共通対向電極（以下、これらを対向電極及び共通電極と記すこともある）の間に電圧を印加し、パネルにほぼ水平な電界を発生させ、液晶分子を水平方向で駆動する横電界方式が提案された。この横電界方式は、広視野角や高精細、高輝度化に有利であり、今後特に、スマートフォンやタブレッドなどを代表とした中小型パネルでは主流になりつつある。横電界方式として、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）（登録商標）モードとＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードが知られている。特にＦＦＳモードの液晶表示装置は、下部電極と、下部電極上に絶縁膜を介して配設された、スリットを有する上部電極とを備え、いずれか一方が画素電極として用いられ、他方が対向電極として用いられる。その構成において、液晶が駆動するための電界は、概ね、上部電極のスリットから上部電極上方の液晶に向かい、それらか当該液晶において横方向に向いた後、上部電極のスリットに向かうように発生する。

【0003】

ところで一般的に液晶表示装置は、一定空間をおいて配設された第１基板（第１絶縁性基板）及び第２基板（第２絶縁性基板）と、これら第１基板と第２基板との間に注入された液晶層とで構成されている。ＦＦＳモードでは、第１基板の画素領域において、複数本の信号線と、当該信号線に垂直な方向に配列された複数本の走査線と、当該信号線及び当該走査線が交差する箇所に配設された薄膜トランジスタと、画素電極及び共通電極とが配設されている。一方、第２基板においては、画素領域以外を遮光するためのブラックマトリックス層が配設され、各画素領域に対応する部分には色相を表現するためにＲ（赤）、Ｇ（緑）、Ｂ（青）のカラーフィルタ層が配設されている。

【0004】

ＦＦＳモードの液晶表示装置の第１基板を、表示領域の画素単位でみた場合、上部電極及び下部電極の下層側には保護絶縁膜を介して薄膜トランジスタが配設されている。外部からの任意の信号（電圧）は、信号線から薄膜トランジスタを経た後、保護絶縁膜のコンタクトホールを介して下部電極または上部電極に印加される。なお、画素単位の表示領域は、上部電極と下部電極とが重畳した領域に相当する。一方、画素単位の非表示領域は、薄膜トランジスタと、信号線と、走査線と、共通電極の抵抗及び抵抗分布を小さくするための共通配線とが配設された領域に相当する。この非表示領域が画素単位の占める割合が大きくなるほど、表示領域の開口率が下がり、高精細液晶表示パネルの実現が困難になる。よって、高精細化においては、出来る限り非表示領域を低減することが望ましい。

【0005】

なお、下部電極と信号線との間には保護絶縁膜が挟まれているので、寄生容量が発生する。この寄生容量は、表示品位の低下の原因となるため、下部電極の下層側に、寄生容量を低減可能な絶縁膜を配設した液晶表示パネルが提案されている（例えば特許文献１）。この絶縁膜としては、比誘電率が小さく、厚膜形成が可能な有機膜が用いられる。なお、有機膜は、平坦性が優れ、薄膜トランジスタなどの段差を無くすこともできる。さらに有機膜（以下、有機平坦化膜と記すこともある）は、感光性を持たせることでフォトリソ工程によってコンタクトホールを形成することができる。

【0006】

さて、液晶表示装置の第１基板及び第２基板の間で、かつ非表示領域には、液晶層の封入部分において一定の間隔を維持するスペーサが配設される。スペーサには、散布により配設される球状体粒子（ビーズ）状のビーズスペーサと、第１基板または第２基板に固定される柱状の柱スペーサとに分類される。

【0007】

ビーズスペーサは、第１基板と第２基板との貼り合わせ（合着）後も比較的自由に動いてしまうので、画素内の液晶に一緒に入ってしまう場合がある。この場合、スペーサ近傍の液晶分子配列が乱れ、この部分で光漏れが発生するので、コントラスト低下など品質低下が生じてしまうという問題がある。

【0008】

一方、柱スペーサは、第１基板または第２基板に固定されるため、ビーズスペーサのようなコントラスト低下の問題はない。しかしながら、柱スペーサの配置密度が小さいと、表示面を手などで触れた部分においてギャップが均一に保てずにムラが発生しやすくなり、また、元の状態に復元するまで時間がかかる。これに対し、配置密度が大きい構成では、柱スペーサの変形が、低温環境下の液晶の収縮に追従できない場合に、液晶パネル内に負圧が生じやくすなり、その結果、低温発泡が発生しやすくなる。このような、局所的な過剰な荷重による変形、及び、低温環境下の液晶の収縮の問題を解決するために、メイン柱スペーサとサブ柱スペーサといった２種類以上で高さが異なる柱スペーサを配設することにより、基板間の間隔を一定に保つ技術（例えば特許文献２）が提案されている。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特開２０１０−８７５８号公報

【特許文献2】特許第３９２５１４２号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

ここで、液晶配列は、ラビングなどの配向処理で決まるが、柱スペーサ近傍では、柱スペーサの段差が配向処理に影響を与えるので、適切に配向処理ができない配向異常領域が発生したり、光漏れなどが発生したりする。そこで、これらの発生が抑制されるように、柱スペーサを、遮光領域（非表示領域）に配置する技術が提案されている。

【0011】

しかしながら、特許文献２のように、高さの異なるメイン柱スペーサ及びサブ柱スペーサを配設する場合、柱スペーサの径が大きくなる箇所が発生する。この結果、高精細液晶パネルなどにおいては、径の大きい箇所で配向異常領域が画素表示領域に広がり、光漏れやコントラスト低下などの品質低下が生じるという問題があった。

【0012】

なお、柱スペーサの径を小さくしつつ、複数の高さを有する柱スペーサを形成するために、透過率に相当した露光量で柱スペーサ高さを制御できるハーフトーンマスク（ＨＴマスク）やグレイトーンマスク（ＧＴマスク）を、柱スペーサを形成するためのフォトマスクとして用いる技術も提案されている。しかしながら、ＨＴマスクやＧＴマスクのマスク作製期間が長いので、所望の液晶表示装置の製造を開始するのに時間がかかるという問題があった。しかも、それらのマスク作製プロセスは複雑で、マスク費用が高いので、液晶表示装置（特に第１基板または第２基板）のコスト増加を招いているという問題があった。

【0013】

そこで、本発明は、上記のような問題点を鑑みてなされたものであり、複数種類の高さを有する柱スペーサと同様の柱スペーサを形成可能な技術を提供することを目的とする。

【課題を解決するための手段】

【0014】

本発明に係る液晶表示装置は、液晶層と、前記液晶層を挟み、第１画素、第２画素及び第３画素が配設された第１絶縁性基板及び第２絶縁性基板とを備える。前記第１画素、前記第２画素及び前記第３画素のそれぞれは、前記第１絶縁性基板上にマトリクス状に配設された信号線及び走査線と、前記信号線と前記走査線との交差部に対応して配設され、前記信号線及び前記走査線と電気的に接続された薄膜トランジスタと、前記薄膜トランジスタ上に配設された絶縁性の平坦化膜と、前記平坦化膜上に配設され、前記平坦化膜のコンタクトホールを介して前記薄膜トランジスタと電気的に接続された画素電極とを備える。前記第１画素は、前記平坦化膜上に配設され、平面視において前記走査線と重畳された第１共通配線と、前記画素電極及び前記第１共通配線上に配設された第１層間絶縁膜と、前記第１層間絶縁膜上に配設され、前記第１層間絶縁膜のコンタクトホールを介して前記第１共通配線と電気的に接続された第１共通電極とをさらに備える。前記第２画素は、前記平坦化膜上に配設され、平面視において前記走査線と重畳された第２共通配線と、前記画素電極及び前記第２共通配線上に配設された第２層間絶縁膜と、前記第２層間絶縁膜上に配設された第２共通電極と、前記薄膜トランジスタ、前記信号線及び前記走査線の少なくともいずれか一つの上方に配設され、前記第２共通電極または前記第２絶縁性基板に接続された第１柱スペーサとをさらに備え、かつ、前記第１柱スペーサ下の前記第２層間絶縁膜にはコンタクトホールが設けられていない。前記第３画素は、前記画素電極上に配設された第３層間絶縁膜と、前記第３層間絶縁膜上に配設された第３共通電極と、前記薄膜トランジスタ、前記信号線及び前記走査線の少なくともいずれか一つの上方に配設され、前記第３共通電極または前記第２絶縁性基板に接続された第２柱スペーサとをさらに備え、かつ、前記第２柱スペーサ下方に前記第１共通配線または前記第２共通配線に相当する共通配線を備えず、前記第２柱スペーサ下の前記第３層間絶縁膜にはコンタクトホールが設けられていない。前記第１画素は、前記第１柱スペーサまたは前記第２柱スペーサに相当する柱スペーサを備えない。

【発明の効果】

【0015】

本発明によれば、第１画素には、第１柱スペーサまたは第２柱スペーサに相当する柱スペーサが備えられず、第２画素の第１柱スペーサ下の第２層間絶縁膜にはコンタクトホールが設けらず、第３画素には共通配線が備えられず、第３画素の第２柱スペーサ下の第３層間絶縁膜にはコンタクトホールが設けられない。このような構成によれば、複数種類の高さを有する柱スペーサと同様の柱スペーサを、専用のＨＴマスクやＧＴマスクを用いずに形成することができる。

【図面の簡単な説明】

【0016】

【図1】実施の形態１に係る液晶表示パネルの構成を示す平面図である。

【図2】実施の形態１に係る液晶表示パネルの画素の構成を示す平面図である。

【図3】実施の形態１に係る液晶表示パネルの第１画素の構成を示す断面図である。

【図4】実施の形態１に係る液晶表示パネルの第２画素の構成を示す断面図である。

【図5】実施の形態１に係る液晶表示パネルの第３画素の構成を示す断面図である。

【図6】実施の形態１に係る液晶表示パネルの製造方法を示す断面図である。

【図7】実施の形態１に係る液晶表示パネルの製造方法を示す断面図である。

【図8】実施の形態１に係る液晶表示パネルの製造方法を示す断面図である。

【図9】実施の形態１に係る液晶表示パネルの製造方法を示す断面図である。

【図10】変形例に係る液晶表示パネルの第２画素の構成を示す断面図である。

【図11】変形例に係る液晶表示パネルの第３画素の構成を示す断面図である。

【発明を実施するための形態】

【0017】

＜実施の形態１＞
以下、本発明の実施の形態１では、一般的なＦＦＳモードの液晶表示パネルを備える液晶表示装置に、本発明が適用されているものとして説明する。図１は、液晶表示パネルの平面図である。なお、図１は模式図であり、示された構成要素の正確な大きさなどを反映するものではない。また、図１では、図面が煩雑とならないように、発明の主要部以外の省略や構成の一部簡略化などが適宜行われている。これらのことは、図１以降の図においても同様とする。さらに、図１以降の図においては、既出の図において説明したものと同一または類似の構成要素には同一の符号を付し、当該構成要素の説明については適宜省略する。

【0018】

図１に示すように、ＦＦＳモードの液晶表示パネルは、透明絶縁性基板（第１絶縁性基板）１００を備える。この透明絶縁性基板１００には、画像を表示する表示領域１０１と表示領域１０１を囲む額縁領域１０２とが規定されている。

【0019】

額縁領域１０２には、表示領域１０１から延設された外部配線１０７が、外部接続用の複数の端子電極１０８ａ，１０８ｂに接続されている。端子電極１０８ａ，１０８ｂは、外部配線１０７の延長上に配設されており、端子電極１０８ａ，１０８ｂは比較的大きな面積を有している。ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップ１０９の端子は、端子電極１０８ａ表面とバンプを介して接続されている。同様に、プリント基板１１０は、端子電極１０８ｂ表面とＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）によって接続されている。

【0020】

表示領域１０１の透明絶縁性基板１００上においては、複数の信号線１０３及び複数の走査線１０４が、マトリクス状に配設されており、例えば、各信号線１０３と各走査線１０４とが互いに直交するように配置されている。複数の共通配線（後述する第１共通配線１０６ａ及び第２共通配線１０６ｂ）は、走査線１０４と平行に配置されている。そして隣接する信号線１０３と、隣接する走査線１０４とでひとつの画素を形成し、複数の画素がマトリクス状に配列されている。

【0021】

図２は、図１の表示領域１０１に配設された画素領域を拡大した平面図である。図２に示すように、表示領域１０１には、第１画素３０１、第２画素３０２及び第３画素３０３が配設されている。なお、図２においては、共通電極は図示されていないが、共通電極のスリット（スリット９２ａなど）は図示されている。

【0022】

図３は、第１画素３０１の構成を示す、図２の線Ａ−Ａに沿った断面図である。図４は、第２画素３０２の構成を示す、図２の線Ｂ−Ｂに沿った断面図であり、図５は、第３画素３０３の構成を示す、図２の線Ｃ−Ｃに沿った断面図である。なお、図４及び図５では図示が多少省略されているが、図４の第２画素３０２においても、第１画素３０１の画素電極７１及び第１共通電極９１ａと同様に、画素電極７１及び第２共通電極９１ｂが配設され、図５の第３画素３０３においても、第１画素３０１の画素電極７１及び第１共通電極９１ａと同様に、画素電極７１及び第３共通電極９１ｃが配設されている。

【0023】

図３〜図５に示すように、本実施の形態１に係る液晶表示装置は、液晶層３００と、当該液晶層３００を挟む透明絶縁性基板（第１絶縁性基板）１００及びカラーフィルタ基板（第２絶縁性基板）２０１とを備えている。そして、透明絶縁性基板１００及びカラーフィルタ基板２０１には、第１画素３０１、第２画素３０２及び第３画素３０３が配設されている。なお、本実施の形態１では、１組の第１〜第３画素３０１〜３０３には、１組のＲ，Ｇ，Ｂの画素が適用されている。また、透明絶縁性基板１００及びカラーフィルタ基板２０１に規定された表示領域１０１における、第１画素３０１の割合をＸ％、第２画素３０２の割合をＹ％、第３画素３０３の割合をＺ％とした場合に、Ｘ＋Ｙ＋Ｚ＝１００、２４≦Ｘ≦４５、１≦Ｙ≦２２、５４≦Ｚ≦７５が成り立つ。

【0024】

次に、第１画素３０１の構成について説明し、その後に第２画素３０２及び第３画素３０３の構成のうち第１画素３０１と異なる部分について説明する。

【0025】

＜第１画素３０１＞
第１画素３０１には、図３に示すように透明導電膜からなる画素電極７１と第１共通電極９１ａとが重畳して配設されており、上層の第１共通電極９１ａにスリット（開口部）９２ａが設けられている。画素電極７１と第１共通電極９１ａとの間に電圧を印加することにより、透明絶縁性基板１００上方の液晶層３００にてほぼ水平な電界を発生させることが可能となっている。そして、ほぼ水平な電界により液晶層３００の液晶分子を水平方向に駆動させることによって、画素の表示領域の透過率が制御され、画素の表示領域からなる表示領域１０１において所望の画像が表示される。すなわち、画素電極７１と第１共通電極９１ａとが重畳された領域が、画素の表示領域となる。

【0026】

表示電圧の供給のオンとオフを制御するスイッチング素子として、薄膜トランジスタ１０５が配設されている。この薄膜トランジスタ１０５は、外部から信号線１０３を介してソース電極４１に入力された信号データに基づく電圧を、画素電極７１に適宜印加することが可能である。図２に示すように平面視において、薄膜トランジスタ１０５は、信号線１０３と走査線１０４との交差部に対応して配設されており、本実施の形態１では交差部に接続されて配設されている。図３に示すように断面視において、薄膜トランジスタ１０５は、画素電極７１及び第１共通電極９１ａの下方で、かつ、透明絶縁性基板１００上に配置されている。

【0027】

図２及び図３に示すように、薄膜トランジスタ１０５のゲート電極１１は、走査線１０４と接続され、ソース電極４１は、信号線１０３と接続され、ドレイン電極４２は、互いに連通されたコンタクトホール５１，６１を介して画素電極７１と接続されている。つまり、薄膜トランジスタ１０５は、信号線１０３及び走査線１０４と電気的に接続されている。

【0028】

図３に示すように、第１共通電極９１ａは、コンタクトホール８１を介して第１共通配線１０６ａと接続されている。図２に示すように、第１共通配線１０６ａは、平面視において走査線１０４と重畳されるように配設されている。

【0029】

以上の構成において、走査線１０４からゲート電極１１に信号（電圧）が供給されると、薄膜トランジスタ１０５のソース電極４１側からドレイン電極４２側に電流が流れる。これにより、信号線１０３から供給される信号データに基づいた電圧を、画素電極７１側に印加することが可能となる。なお、これら信号データは、図１の端子電極１０８ａ，１０８ｂに接続されたＩＣチップ１０９及びプリント基板１１０によって、外部からの表示データに基づいて制御される。これにより、表示データに応じた電圧が信号線１０３に供給される。

【0030】

透明絶縁性基板１００上の表示領域１０１のうち、各薄膜トランジスタ１０５が配設された各領域には、ゲート電極１１が配設される。本実施の形態１では、ゲート電極１１は走査線１０４を延設することによって形成されている。図３に示すように、ゲート電極１１及び走査線１０４上には、それらを覆うようにゲート絶縁膜２が配設される。ゲート絶縁膜２としては例えば、ＳｉＮ膜が用いられる。

【0031】

ゲート絶縁膜２のうちゲート電極１１上方の領域上には、アモルファス、微結晶、多結晶シリコン、もしくは、これらの複数を積層させたシリコン半導体、または酸化物半導体が島化されることによって、半導体膜３１が配設される。そして、半導体膜３１のうち、チャネル領域を挟むソース領域及びドレイン領域には、ソース電極４１及びドレイン電極４２がそれぞれ接して配設される。以上のようにして薄膜トランジスタ１０５が構成されている。なお本実施の形態１では、ソース電極４１は、ゲート絶縁膜２上で信号線１０３を延設することによって形成されている。

【0032】

薄膜トランジスタ１０５及び信号線１０３を含む構造上には、当該構造を覆うように保護絶縁膜５が配設される。保護絶縁膜５としては、薄膜トランジスタ１０５と接する下側の膜に、例えばＳｉＮ膜または酸化シリコン膜（ＳｉＯ膜）などの無機絶縁膜が適用される。保護絶縁膜５上には、絶縁性の有機平坦化膜（平坦化膜）６が配設される。つまり、有機平坦化膜６は、薄膜トランジスタ１０５上に保護絶縁膜５を介して配設される。このような構成によれば、有機平坦化膜６などからの水分などにより薄膜トランジスタ１０５の特性が劣化することを、ＳｉＮ膜などの無機絶縁膜からなる保護絶縁膜５によって防止することができる。

【0033】

なお、有機平坦化膜６はアクリルを主体とした有機樹脂の膜であることが好ましいが、ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）膜であってもよい。この理由は、アクリル樹脂やＳＯＧ膜の誘電率εは３〜４程度とＳｉＮ膜の６〜７より低いからである。有機平坦化膜６に、アクリルを主体とした有機樹脂の膜またはＳＯＧ膜を適用すれば、寄生容量を小さくすることができるので、信号線１０３からのノイズによる画素電極７１への悪影響を抑制し、表示品位を高めることが可能である。なお、ＳｉＯ膜はＳＯＧ膜並みの誘電率εを有するが、ＳｉＮ膜同様、有機平坦化膜６の上面を平坦化することは困難である。これに対し、有機平坦化膜６の上面が平坦化されると、画素電極７１及び対向電極を平坦な平面上に配設することができる。このため、平坦化が容易なアクリルを主体とした有機樹脂の膜またはＳＯＧ膜を、有機平坦化膜６に適用することが好ましい。

【0034】

さらに有機平坦化膜６に感光性の素材を適用することにより、フォトリソ工程で所望のパターンの開口を形成することができる。この場合、ドレイン電極４２上の有機平坦化膜６に、コンタクトホール６１をフォトリソ工程によって形成することができる。そして有機平坦化膜６をエッチングマスクにしてドライエッチングを行うことによって、保護絶縁膜５にコンタクトホール５１を形成することができる。すなわち、有機平坦化膜６の開口部分において、保護絶縁膜５をドライエッチングで開口することができる。

【0035】

有機平坦化膜６上には、画素電極７１及び透明導電膜配線７２ａが配設されている。画素電極７１の一部（延設部分）は、コンタクトホール５１，６１の内壁を介して、薄膜トランジスタ１０５のドレイン電極４２表面と電気的に接続されている。透明導電膜配線７２ａは、画素電極７１から独立して設けられており、透明導電膜配線７２ａ上には、メタル配線７３ａが配設されている。なお、画素電極７１及び透明導電膜配線７２ａは、例えばＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）またはＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などの一の第１透明導電膜７を有機平坦化膜６上に形成し、当該一の第１透明導電膜７をパターニングすることによって形成することができる。

【0036】

第１共通配線１０６ａは、有機平坦化膜６上に直接接触して配設された上述の透明導電膜配線（透明導電膜）７２ａと、透明導電膜配線７２ａ上に直接接触して配設された上述のメタル配線（導電膜）７３ａとの積層構造として配設されている。このように構成された第１共通配線１０６ａは、比較的抵抗が低いメタル配線７３ａから構成されているので、第１共通配線１０６ａの低抵抗化が可能である。なお、上述したように、図２の第１共通配線１０６ａは、平面視において走査線１０４と重畳されるように、有機平坦化膜６上に配設されている。つまり、第１共通配線１０６ａは、非表示領域である走査線１０４上に配設されているので、第１共通配線１０６ａによる非表示領域の増加を防止または抑制することができる。

【0037】

画素電極７１及び第１共通配線１０６ａ上には、第１層間絶縁膜８ａが配設されている。そして、例えばＩＺＯまたはＩＴＯなどの第２透明導電膜９からなる第１共通電極９１ａが、平面視において画素電極７１と重畳されるように、第１層間絶縁膜８ａ上に配設されている。この第１共通電極９１ａは、第１層間絶縁膜８ａのコンタクトホール８１を介して第１共通配線１０６ａと電気的に接続されている。

【0038】

さて、これまで、透明絶縁性基板１００における第１画素３０１の構成について主に説明した。次に、カラーフィルタ基板２０１における第１画素３０１の構成について説明する。

【0039】

カラーフィルタ基板２０１には、画素領域以外の領域を遮光するためのブラックマトリックス層（図示せず）と、各画素領域に対応するＲ、Ｇ、Ｂカラーフィルタ層（図示せず）とが配設される。このカラーフィルタ基板２０１と、上述した透明絶縁性基板１００とによって液晶表示パネルが組み立てられる。

【0040】

なお、第１画素３０１のカラーフィルタ基板２０１には、後述する第２画素３０２が備える第１柱スペーサ２０２ｂ、及び、後述する第３画素３０３が備える第２柱スペーサ２０２ｃに相当する柱スペーサが配設されていない。

【0041】

以上をまとめると、第１画素３０１は、信号線１０３、走査線１０４、薄膜トランジスタ１０５、有機平坦化膜６、及び、画素電極７１を備える。また、第１画素３０１は、第１共通配線１０６ａと、コンタクトホール８１が設けられた第１層間絶縁膜８ａと、第１共通電極９１ａとを備えるが、柱スペーサを備えない。

【0042】

＜第２画素３０２＞
次に、第２画素３０２の構成について説明する。図２及び図４に示される第２画素３０２は、上述した第１画素３０１と同様に、信号線１０３、走査線１０４、薄膜トランジスタ１０５、有機平坦化膜６、及び、画素電極７１を備える。また図４に示すように、第２画素３０２は、第２共通配線１０６ｂと、第２層間絶縁膜８ｂと、第２共通電極９１ｂと、第１柱スペーサ２０２ｂとを備える。

【0043】

第２画素３０２の第２共通配線１０６ｂの構成は、第１画素の第１共通配線１０６ａの構成と同様である。具体的には、第２共通配線１０６ｂは、有機平坦化膜６上に配設され、平面視において走査線１０４と重畳されている。そして、本実施の形態１では、有機平坦化膜６上に直接接触して配設された透明導電膜配線（透明導電膜）７２ｂと、透明導電膜配線７２ｂ上に直接接触して配設されたメタル配線（導電膜）７３ｂとの積層構造が、第２共通配線１０６ｂとして配設されている。

【0044】

画素電極７１及び第２共通配線１０６ｂ上には、第２層間絶縁膜８ｂが配設されている。そして、第２透明導電膜９からなる第２共通電極９１ｂが、平面視において画素電極７１と重畳されるように、第２層間絶縁膜８ｂ上に配設されている。なお、第１層間絶縁膜８ａ（図３）には、コンタクトホール８１が設けられていたが、第１柱スペーサ２０２ｂ下の第２層間絶縁膜８ｂ（図４）には、第２共通電極９１ｂと第２共通配線１０６ｂとを電気的に接続するためのコンタクトホールが設けられていない。この場合、第２共通電極９１ｂは電気的に浮くことになるが、第１共通電極９１ａと第２共通電極９１ｂとが電気的に接続されていれば、第１画素３０１での第１共通配線１０６ａと第１共通電極９１ａとの接続だけでも、第１共通電極９１ａ及び第２共通電極９１ｂの抵抗分布を十分低減することができる。

【0045】

次に、カラーフィルタ基板２０１における第２画素３０２の構成について説明する。

【0046】

カラーフィルタ基板２０１には、画素領域以外の領域を遮光するためのブラックマトリックス層（図示せず）と、各画素領域に対応するＲ、Ｇ、Ｂカラーフィルタ層（図示せず）と、一定の高さを有する第１柱スペーサ２０２ｂとが配設されている。

【0047】

第１柱スペーサ２０２ｂは、薄膜トランジスタ１０５上方において、カラーフィルタ基板２０１に接続（固定）されている。ここで、上述したように、第１柱スペーサ２０２ｂ下の第２層間絶縁膜８ｂにはコンタクトホールが設けられていないので、第２共通電極９１ｂ及びカラーフィルタ基板２０１との間の距離が比較的短くなっている。この結果、第１柱スペーサ２０２ｂが、第２共通電極９１ｂ及びカラーフィルタ基板２０１に接している。なお、第１柱スペーサ２０２ｂは、薄膜トランジスタ１０５上方において、カラーフィルタ基板２０１に接続（固定）される代わりに、第２共通電極９１ｂに接続（固定）されてもよい。

【0048】

＜第３画素３０３＞
次に、第３画素３０３の構成について説明する。図２及び図５に示される第３画素３０３は、上述した第１画素３０１及び第２画素３０２と同様に、信号線１０３、走査線１０４、薄膜トランジスタ１０５、有機平坦化膜６、及び、画素電極７１を備える。また、図５に示すように、第３画素３０３は、第３層間絶縁膜８ｃと、第３共通電極９１ｃと、第２柱スペーサ２０２ｃとを備える。

【0049】

なお、第３画素３０３は、第２柱スペーサ２０２ｃ下方に第１共通配線１０６ａまたは第２共通配線１０６ｂに相当する共通配線を備えない。ただし、第３画素３０３は、当該共通配線を構成するメタル配線及び透明導電膜の両方を備えなければよく、例えば、図５に示すように、メタル配線７３ａ，７３ｂと同様のメタル配線を備えずに、透明導電膜配線７２ａ，７２ｂと同様の透明導電膜配線７２ｃを備えてもよい。または、図示しないが、透明導電膜配線７２ｃを備えずにメタル配線を備えてもよい。また、本実施の形態１では、平面視（図２）において、第３画素３０３のうち第２柱スペーサ２０２ｃ以外の領域では第２共通配線１０６ｂと同様の共通配線を備えている。このような構成によれば、比較的広い範囲にメタル配線が配設されるため、第３画素３０３の一部に共通配線が設けられていないことによる抵抗の増加は、第１〜第３共通電極９１ａ〜９１ｃ全体の抵抗に比べて微小であり、ほぼ問題にならない。

【0050】

画素電極７１及び透明導電膜配線７２ｃ上には、第３層間絶縁膜８ｃが配設されている。もちろん、透明導電膜配線７２ｃを備えない構成（図示せず）では、第３層間絶縁膜８ｃは透明導電膜配線７２ｃ上には配設されない。

【0051】

第２透明導電膜９からなる第３共通電極９１ｃが、平面視において画素電極７１と重畳されるように、第３層間絶縁膜８ｃ上に配設されている。なお、第２柱スペーサ２０２ｃ下の第３層間絶縁膜８ｃには、第３共通電極９１ｃと共通配線とを電気的に接続するためのコンタクトホールが設けられていない。この場合、第３共通電極９１ｃは電気的に浮くことになるが、第１共通電極９１ａと第３共通電極９１ｃとが電気的に接続されていれば、第１画素３０１での第１共通配線１０６ａと第１共通電極９１ａとの接続だけでも、第１共通電極９１ａ及び第３共通電極９１ｃの抵抗分布を十分低減することができる。

【0052】

次に、カラーフィルタ基板２０１における第３画素３０３の構成について説明する。

【0053】

カラーフィルタ基板２０１には、画素領域以外の領域を遮光するためのブラックマトリックス層（図示せず）と、各画素領域に対応するＲ、Ｇ、Ｂカラーフィルタ層（図示せず）と、一定の高さを有する第２柱スペーサ２０２ｃとが配設されている。

【0054】

第２柱スペーサ２０２ｃは、薄膜トランジスタ１０５上方の第３共通電極９１ｃ及びカラーフィルタ基板２０１の間に配設され、カラーフィルタ基板２０１に接続されている。本実施の形態１では、第２画素３０２の第１柱スペーサ２０２ｂの高さと、第３画素３０３の第２柱スペーサ２０２ｃの高さとは同じである。

【0055】

第２柱スペーサ２０２ｃは、薄膜トランジスタ１０５上方において、カラーフィルタ基板２０１に接続（固定）されている。ここで、上述したように、第２柱スペーサ２０２ｃ下の第３層間絶縁膜８ｃにはコンタクトホールが設けられていないので、第３共通電極９１ｃ及びカラーフィルタ基板２０１との間の距離が比較的短くなっている。一方、第３画素３０３は共通配線を備えないので、その厚さだけ、第３共通電極９１ｃ及びカラーフィルタ基板２０１との間の距離は、図４の第２共通電極９１ｂ及びカラーフィルタ基板２０１との間の距離よりも長くなっている。この結果、第２柱スペーサ２０２ｃと、第３共通電極９１ｃとの間に隙間が生じている。なお、第２柱スペーサ２０２ｃは、薄膜トランジスタ１０５上方において、カラーフィルタ基板２０１に接続（固定）される代わりに、第３共通電極９１ｃに接続（固定）されてもよい。

【0056】

＜製造方法＞
図６、図７、図８及び図９は、本実施の形態１に係る液晶表示パネルの製造方法を示す断面図である。より具体的には、図６〜図９は、第１画素３０１の製造工程を示す図である。これら図を用いて、本実施の形態１に係る液晶表示パネルの製造方法について説明する。なお、ここで説明する製造方法のフォトリソ回数は、７回となっている。

【0057】

まず、図６に示す構造体が得られるまでの工程について説明する。透明絶縁性基板１００の最初の製造工程として、例えばガラス基板上にスパッタ法を用いて第１メタル膜（図示せず）を成膜する。第１メタル膜としては、アルミニウム（Ａｌ）もしくはそれを含む合金、またはモリブデン（Ｍｏ）、クロム（Ｃｒ）、銅（Ｃｕ）合金などを用いることができる。そして、第１メタル膜上に、感光性樹脂であるフォトレジスト（図示せず）をスピンコート等によって塗布し、塗布したレジストを露光、現像する第一のフォトリソ工程（写真製版工程）を行う。これにより所望の形状にフォトレジストがパターニングされる。その後、フォトレジストをエッチングマスクとして、第１メタル膜をエッチングし、所望の形状にパターニングする。その後、フォトレジストを剥離する。これにより、表示領域１０１のゲート電極１１及び走査線１０４と、走査線１０４から額縁領域１０２まで延設させた外部配線１０７と、端子領域の端子電極１０８ａ，１０８ｂとが形成される。次に、これら配線と透明絶縁性基板１００上にプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、ゲート絶縁膜２と半導体膜３とを順次連続成膜する。ゲート絶縁膜２には、例えばＳｉＮ膜を用いる。その後、ゲート絶縁膜２上に、半導体膜３を形成する。

【0058】

次に、図７に示す構造体が得られるまでの工程について説明する。第二のフォトリソ工程によって後で薄膜トランジスタ１０５のソース領域、チャネル領域、ドレイン領域が形成されるように、半導体膜３をパターニングする。そしてエッチングとフォトレジストの剥離とを行い、島化された半導体膜３１を形成する。そしてスパッタ法で第２メタル膜（図示せず）を成膜する。第２メタル膜としては、アルミニウム（Ａｌ）もしくはそれを含む合金、またはモリブデン（Ｍｏ）、クロム（Ｃｒ）、銅（Ｃｕ）合金などを用いることができる。そして第三のフォトリソ工程によって、第２メタル膜を所望の形状にパターニングする。そしてエッチングとフォトレジストの剥離とを行う。これにより、表示領域１０１のソース電極４１、信号線１０３及びドレイン電極４２と、信号線１０３から額縁領域１０２まで延設された外部配線１０７とが形成されるとともに、後工程でエッチングストッパとして用いられる部分が残存する。ここまでの工程で、薄膜トランジスタ１０５が形成される。次に、これら全体を覆う保護絶縁膜５として、ＳｉＮ膜をプラズマＣＶＤ法を用いて成膜する。

【0059】

次に、図８に示す構造体が得られるまでの工程について説明する。薄膜トランジスタ１０５上などに、感光性を有する有機平坦化膜６をスピンコート等によって膜厚２−４μｍで塗布する。その後、第四のフォトリソ工程によって有機平坦化膜６を露光、現像する。第四のフォトリソ工程を使ってコンタクトホール６１と、端子領域全体とその外周部分を開口する。そして、有機平坦化膜６をエッチングマスクとして、保護絶縁膜５をドライエッチングする。その結果、有機平坦化膜６のコンタクトホール６１内部、端子領域全体、及び、その周辺部分では、ドレイン電極４２、及び、残余の第２メタル膜がエッチストッパーとなり、保護絶縁膜５のみがエッチングされる。ここでは図示していないが有機平坦化膜６を開口し、第２メタル膜がない部分では保護絶縁膜５だけでなくゲート絶縁膜２もエッチングされる。

【0060】

その後、スパッタ法で第１透明導電膜７と第３メタル膜とを順に成膜する。この際、第１透明導電膜７は、コンタクトホール５１，６１内部まで形成される。第１透明導電膜７には例えばＩＺＯまたはＩＴＯを用いる。第３メタル膜の材質には特に制限はないが、第２メタル膜と同一材料、または同じエッチング液でパターニングできる材質を適用する。そして第五のフォトリソ工程を行う。

【0061】

第五のフォトリソ工程では膜厚が異なるフォトレジストをパターニングする。ところで一般的に、フォトレジストの膜厚は、フォトマスクの透過率に相当した露光量で制御することができる。本実施の形態１では、部分的に透過率が異なるＨＴマスクまたはＧＴマスクを用いることにより、膜厚が異なるフォトレジストをパターニングする。これらフォトマスクによれば、図示しないが、透過率が高い透過部ではフォトレジストが現像によって除去される。透過率が低い遮光部（遮光パターン領域）ではフォトレジストがほぼ除去されずに第１フォトレジストが形成される。透過率が透過部と遮光部と間にある中間部ではフォトレジストがある程度除去されて、第１フォトレジストよりも高さが低い第２フォトレジストが形成される。

【0062】

本実施の形態１では、その性質を利用して、メタル配線７３ａ，７３ｂ、透明導電膜配線７２ａ，７２ｂを形成すべき領域に、高い第１フォトレジストを形成し、画素電極７１及び透明導電膜配線７２ｃを形成すべき領域に、低い第２フォトレジストを形成する。それから、第１フォトレジスト及び第２フォトレジストをエッチングマスクにして第３メタル膜をエッチングする。これにより、透明導電膜配線７２ａ，７２ｂを形成すべき領域では、メタル配線７３ａ，７３ｂが形成され、画素電極７１及び透明導電膜配線７２ｃを形成すべき領域では、第３メタル膜が残存する。

【0063】

次に、アッシング時間が調整された酸素アッシングによって、高さが高い第１フォトレジストの一部を残しつつ、高さが低い第２フォトレジストを完全に除去する。これにより、透明導電膜配線７２ａ，７２ｂを形成すべき領域では、第１フォトレジスト及びメタル配線７３ａ，７３ｂの積層構造が残存し、画素電極７１及び透明導電膜配線７２ｃを形成すべき領域では、残存した第３メタル膜が露出される。

【0064】

それから、第１フォトレジスト、メタル配線７３ａ，７３ｂ、及び、露出された第３メタル膜などをエッチングマスクにして第１透明導電膜７をエッチングする。これにより、画素電極７１及び透明導電膜配線７２ａ，７２ｂ，７２ｃが形成される。ここまでの工程で、第１画素３０１では第１構造体が、第２画素３０２では第２構造体が、第３画素３０３では第３構造体が形成される。

【0065】

次に第１フォトレジストをエッチングマスクにして、画素電極７１及び透明導電膜配線７２ｃ上の、露出された第３メタル膜を除去する。そして、第１フォトレジストの剥離を行う。

【0066】

以上の結果、図８の構造体が得られる。なお、第１画素３０１の第１共通配線１０６ａは、透明導電膜配線７２ａ及びメタル配線７３ａからなり、透明導電膜配線７２ａ及び画素電極７１は、一の第１透明導電膜７からなる。同様に、第２画素３０２の第２共通配線１０６ｂは、透明導電膜配線７２ｂ及びメタル配線７３ｂからなり、透明導電膜配線７２ｂ及び画素電極７１は、一の第１透明導電膜７からなる。一方、平面視における、第３画素３０３の第２柱スペーサ２０２ｃの接合位置には、透明導電膜配線７２ｃが残る。

【0067】

次に、図９に示す構造体が得られるまでの工程について説明する。図８の構造体（画素電極７１、第１共通配線１０６ａ、第２共通配線１０６ｂ、透明導電膜配線７２ｃ）上に、第１〜第３層間絶縁膜８ａ〜８ｃとなる層間絶縁膜として、ＳｉＮ膜をプラズマＣＶＤ法を用いて成膜する。そして第六のフォトリソ工程を行い、表示領域１０１では第１画素３０１のみ層間絶縁膜をドライエッチすることにより、コンタクトホール８１を形成する。第２画素３０２及び第３画素３０３にはコンタクトホールを形成しない。

【0068】

最後に、図３〜図５に示した液晶表示パネルが得られるまでの工程について説明する。図９の構造体上に、スパッタ法で第２透明導電膜９を成膜する。この際、第２透明導電膜９は、第１層間絶縁膜８ａのコンタクトホール８１内部まで形成される。第２透明導電膜９には例えばＩＺＯまたはＩＴＯを用いる。そして第七のフォトリソ工程によって所望の形状にパターニングする。これにより、第１〜第３共通電極９１ａ〜９１ｃが形成される。

【0069】

次に、カラーフィルタ基板２０１の製造工程について説明する。例えばガラス基板（図示せず）上に、ブラックマトリックス層と、Ｒ、Ｇ、Ｂカラーフィルタ層とを形成し、同じ高さを有する第１柱スペーサ２０２ｂ及び第２柱スペーサ２０２ｃを、カラーフィルタ基板２０１上に形成する。

【0070】

このカラーフィルタ基板２０１と図９の透明絶縁性基板１００とによって液晶表示パネルを組み立てる。このとき、柱スペーサは、第１画素３０１の薄膜トランジスタ１０５上方には配置されないが、第１柱スペーサ２０２ｂは、第２画素３０２の薄膜トランジスタ１０５上方に配置され、第２柱スペーサ２０２ｃは、第３画素３０３の薄膜トランジスタ１０５上方に配置される。その後、カラーフィルタ基板２０１と透明絶縁性基板１００との間に液晶が封入され、液晶層３００が形成される。

【0071】

＜まとめ＞
以上のような本実施の形態１によれば、第２画素３０２及び第３画素３０３に、第１柱スペーサ２０２ｂ及び第２柱スペーサ２０２ｃが配設され、第３画素３０３には共通配線（メタル配線）が配設されていない。このため、第１柱スペーサ２０２ｂ及び第２柱スペーサ２０２ｃが同じであっても、複数種類（ここでは２種類）の高さを有する柱スペーサと同様の効果が得られる。よって、柱スペーサの径を大きくすることなく一定に加工することできるので、高精細液晶パネルなどにおける品質低下（例えばコントラスト低下など）を抑制することができる。また、そのような柱スペーサを、専用のＨＴマスクやＧＴマスクを用いずに形成することができる。

【0072】

ところで、第１共通電極９１ａなどの共通電極は、液晶表示パネルの表示領域１０１全体に配設される。このような共通電極と接続される共通配線が、高抵抗の第１透明導電膜７のみから構成されると、表示領域１０１において一様に電圧印加できなくなり、表示不良が発生することがあった。また、画素電極７１となる第１透明導電膜７は薄膜で形成されるが、有機平坦化膜６の膜厚は厚く形成されるので、コンタクトホール６１は比較的深い。このため、コンタクトホール６１の側壁に第１透明導電膜７を一様に形成することが困難であり、その結果として正常な電圧が印加されなくなり表示不良を招くことがあった。この問題は、コンタクトホール６１のサイズを大きくすることによって解決することができるが、コンタクトホール６１は非表示領域であることから、そのような構成では、高開口率化が悪化してしまうという別の問題が生じる。

【0073】

これに対して本実施の形態１では、第１共通配線１０６ａ及び第２共通配線１０６ｂのそれぞれは、透明導電膜配線７２ａ，７２ｂとメタル配線７３ａ，７３ｂとの積層構造として配設されている。これにより、低抵抗の第１共通配線１０６ａ及び第２共通配線１０６ｂを実現することができるので、表示領域１０１において一様に電圧印加することが可能となり、表示不良の発生を抑制することができる。また、以上では説明しなかったが、コンタクトホール６１内にもメタル配線を形成すれば、正常な電圧を印加することが可能となる。さらに、第１共通配線１０６ａ及び第２共通配線１０６ｂは、平面視において走査線１０４上に重畳されているので、非表示領域の増加を抑制することができ、高開口率化の悪化を抑制することができる。

【0074】

また本実施の形態１では、有機平坦化膜６上にメタル配線７３ａ，７３ｂが直接配設されるのではなく、有機平坦化膜６上に透明導電膜配線７２ａ，７２ｂを介してメタル配線７３ａ，７３ｂが配設されている。これにより、メタル配線と有機平坦化膜との密着性を改善するための対処が不要となることから、製造工程への負荷の低減化、また、メタル配線の剥がれの低減による歩留まり及び信頼性の向上化が可能となる。

【0075】

なお、メタル配線７３ａ，７３ｂを透明導電膜配線７２ａ，７２ｂと接するように配設する代わりに、メタル配線を共通電極と接するように配設する構成も考えられる。しかしその構成では、メタル配線の膜厚段差によって配向膜（図示せず）のラビング不良が誘発し易くなり表示不良を招く。また、スリット９２ａのようなスリットの形成に、中間調の透過率でスリットパターンを露光して寸法制御をすることが困難となる。この結果、共通電極と共通配線のメタル配線は各々フォトリソ工程で形成しなければならず、フォトリソ工程の回数が増えることになる。これに対して本実施の形態１では、有機平坦化膜６上に透明導電膜配線７２ａ，７２ｂを介してメタル配線７３ａ，７３ｂが配設されているので、上述の問題が生じない。また、本実施の形態１に係る構成は、狭端子電極に適切な構造となっている。

【0076】

また本実施の形態１では、表示領域１０１における第１画素３０１の割合をＸ％、第２画素３０２の割合をＹ％、第３画素３０３の割合をＺ％とした場合に、Ｘ＋Ｙ＋Ｚ＝１００、２４≦Ｘ≦４５、１≦Ｙ≦２２、５４≦Ｚ≦７５が成り立つ。したがって、以上に述べた効果を適切に得ることができる。

【0077】

さらに本実施の形態１では、透明導電膜配線７２ａ及び画素電極７１は、一の第１透明導電膜７からなり、透明導電膜配線７２ｂ及び画素電極７１は、一の第１透明導電膜７からなる。このような構成によれば、これらを一回のフォトリソ工程で形成することが可能なので製造コスト的に有利である。

【0078】

＜変形例＞
実施の形態１では、下部電極を画素電極とした構成について説明したが、下部電極を共通電極とした構成であってもよい。その構成において、独立した透明導電膜配線を形成する必要はなく、共通電極上に接してメタル配線を形成してもよい。また、その構成においては、上部電極が画素電極となるので画素電極は、層間絶縁膜、有機平坦化膜、及び、保護絶縁膜のそれぞれのコンタクトホールを介して薄膜トランジスタのドレイン電極と接続させればよい。

【0079】

また実施の形態１では、メタル配線７３ａ，７３ｂ、透明導電膜配線７２ａ，７２ｂ，７２ｃ、及び、画素電極７１を、ＨＴマスクやＧＴマスクを使って１回のフォトリソ工程で形成した。しかしこれに限ったものではなく、フォトリソ工程は増えるが、通常のマスクを使って、これらを形成してもよい。

【0080】

また、実施の形態１では、第１柱スペーサ２０２ｂ及び第２柱スペーサ２０２ｃが、薄膜トランジスタ１０５上方に配設されているものとして説明した。しかしこれに限ったものではなく、図１０及び図１１に示すように、第１柱スペーサ２０２ｂ及び第２柱スペーサ２０２ｃは、信号線１０３上方、または、走査線１０４上方に配設されても同様の効果を得ることができる。つまり、第１柱スペーサ２０２ｂ及び第２柱スペーサ２０２ｃは、薄膜トランジスタ１０５、信号線１０３、及び、走査線１０４の少なくともいずれか一つの上方に配設されればよい。

【0081】

なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。

【符号の説明】

【0082】

６ 有機平坦化膜、８ａ 第１層間絶縁膜、８ｂ 第２層間絶縁膜、８ｃ 第３層間絶縁膜、５１，６１ コンタクトホール、７１ 画素電極、８１ コンタクトホール、９１ａ 第１共通電極、９１ｂ 第２共通電極、９１ｃ 第３共通電極、１００ 透明絶縁性基板、１０１ 表示領域、１０３ 信号線、１０４ 走査線、１０５ 薄膜トランジスタ、１０６ａ 第１共通配線、１０６ｂ 第２共通配線、２０１ カラーフィルタ基板、２０２ｂ 第１柱スペーサ、２０２ｃ 第２柱スペーサ、３００ 液晶層、３０１ 第１画素、３０２ 第２画素、３０３ 第３画素。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】