発明が解決しようとする課題[発明の詳細な説明]から抜粋

さて従来においては待機モード時におけるスイッチング電源装置での損失を低減する為に、前述したように前記スイッチング周波数ｆswを通常動作モード時よりも更に低減したり（周波数低減制御）、或いは前記スイッチング素子Ｑを所定の周期毎に所定時間に亘って間欠的にスイッチング駆動している（バーストスイッチング制御）。しかしながら前記スイッチング素子Ｑとしてスイッチング電源装置の定格電力容量を満たす大容量のＦＥＴを用いた場合、待機モード時における前記ＦＥＴでのスイッチング損失が無視できなくなる。このスイッチング損失は、専ら、ＦＥＴの素子構造に由来する出力容量Ｃossとゲート電荷量Ｑgに起因するものである。 図７は６００Ｖクラスの汎用ＭＯＳ-ＦＥＴの素子特性の例を示すもので、定格電流Ｉdに対する出力容量Ｃossおよびゲート電荷量Ｑgの関係を示している。また図８は素子特性のＭＯＳ-ＦＥＴ（スイッチング素子Ｑ）を、待機モード時に１ｋＨzのスイッチング周波数ｆswで連続スイッチング動作させた場合のスイッチング損失Ｂと、待機モード時に２５ｋＨzのスイッチング周波数ｆswで前記スイッチング素子Ｑをバーストスイッチング動作させた場合のスイッチング損失Ａとを対比して示している。尚、このスイッチング素子Ｑのバーストスイッチング駆動は、バースト周期ｔburstを２００ｍｓとし、バーストスイッチング駆動時間ｔsw-onを０.２８ｍｓとし、２５ｋＨzのスイッチング周波数ｆswで行った。 ちなみに前記スイッチング素子Ｑのバーストスイッチング動作時におけるスイッチング損失Ａは、
Ａ＝(１／２)×Ｃoss×Ｖds^２×ｆsw×(ｔsw-on／ｔburst)
＋Ｖdd×Ｑg×ｆsw×(ｔsw-on／ｔburst)
として求められる。また前記スイッチング素子Ｑの連続スイッチング動作時におけるスイッチング損失Ｂは、前記スイッチング素子Ｑのスイッチング停止期間ｔsw-offがゼロ（０）であるから、上式において（ｔsw-on＝ｔburst）として計算することができる。 これらのスイッチング損失Ａ,Ｂの計算例（図８）に示されるように、例えば出力電圧Ｖoutが１９Ｖ、定格電力容量が６５Ｗのスイッチング電源装置で用いられる、ドレイン電流Ｉdが１０Ａ相当のスイッチング素子Ｑ（ＭＯＳ-ＦＥＴ）の場合には、前述した出力容量Ｃossが略１５０ｐＦ、ゲート電荷量Ｑgが略５０ｎＣと大きいので、連続スイッチング動作での待機モード時におけるスイッチング損失が１５ｍＷにも達する。従って、例えば待機モード時における消費電力を３０ｍＷ以下に抑えたスイッチング電源装置を実現しようとする場合、スイッチング損失が大きな課題となる。 本発明はこのような事情を考慮してなされたもので、その目的は、待機モード時におけるスイッチング素子での損失を低減し、待機モード時における消費電力を極力抑えることのできる簡易な構成のスイッチング電源装置を提供することにある。

課題を解決するための手段[発明の詳細な説明]から抜粋

待機モード時におけるスイッチング電源装置での消費電力を簡易にして効果的に低減することが可能となる等の効果が奏せられる。