特許 6623644 制御装置および画像形成装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6623644

(24)【登録日】2019年12月6日

(45)【発行日】2019年12月25日

(54)【発明の名称】制御装置および画像形成装置

(51)【国際特許分類】

   H04N 1/00 20060101AFI20191216BHJP

   G03G 21/00 20060101ALI20191216BHJP

   B41J 29/38 20060101ALI20191216BHJP

【ＦＩ】

   H04N1/00 C

   G03G21/00 502

   B41J29/38 Z

【請求項の数】4

【全頁数】22

(21)【出願番号】特願2015-187298(P2015-187298)

(22)【出願日】2015年9月24日

(65)【公開番号】特開2017-63298(P2017-63298A)

(43)【公開日】2017年3月30日

【審査請求日】2018年9月3日

(73)【特許権者】

【識別番号】000005496

【氏名又は名称】富士ゼロックス株式会社

(74)【代理人】

【識別番号】100104880

【弁理士】

【氏名又は名称】古部 次郎

(74)【代理人】

【識別番号】100125346

【弁理士】

【氏名又は名称】尾形 文雄

(74)【代理人】

【識別番号】100166981

【弁理士】

【氏名又は名称】砂田 岳彦

(72)【発明者】

【氏名】水戸部 保明

【審査官】 橋爪 正樹

(56)【参考文献】

【文献】 特開２０１５−０２６２１６（ＪＰ，Ａ）

【文献】 特開２００８−０１１２７３（ＪＰ，Ａ）

【文献】 特開２０１５−０１１６１７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｎ １／００

Ｂ４１Ｊ２９／３８

Ｇ０３Ｇ２１／００

Ｇ０６Ｆ ３／１２

(57)【特許請求の範囲】

【請求項1】

接続された複数の機器の制御に関するデータを記憶する第１記憶部と、当該第１記憶部を、各々が少なくとも１つの機器のデータを含む複数のブロックとして認識する認識部とを含む第１制御部と、
前記複数の機器を制御する処理を行う処理部と、前記第１制御部に対しブロックを指定してデータの読み取りを要求する要求部と、当該第１制御部から受け取ったブロックのデータを記憶する第２記憶部とを含む第２制御部と
を有し、
前記第２記憶部は、前記認識部が認識する複数のブロックよりも少ない数のブロックを記憶するように設定されており、
前記要求部は、前記第２記憶部が記憶可能なブロック数以下となるように、前記第１制御部に対するブロックの指定を行うこと
を特徴とする制御装置。

【請求項2】

前記要求部は、前記第２記憶部が記憶可能なブロック数以下となる複数のブロックに対し、データを読み取る順番を指定することを特徴とする請求項１記載の制御装置。

【請求項3】

前記要求部は、データの読み取り要求があったときに、
前記第２記憶部に前記データが記憶されていた場合には、当該第２記憶部から当該データの読み取りを行い、
前記第２記憶部に前記データが記憶されていなかった場合には、前記第１記憶部から当該データの読み取りを行うこと
を特徴とする請求項１または２記載の制御装置。

【請求項4】

記録材に画像を形成する画像形成動作で用いられる複数の機器と、
前記複数の機器を制御する制御装置とを備え、
前記制御装置は、
接続された前記複数の機器の制御に関するデータを記憶する第１記憶部と、当該第１記憶部を、各々が少なくとも１つの機器のデータを含む複数のブロックとして認識する認識部とを含む第１制御部と、
前記複数の機器を制御する処理を行う処理部と、前記第１制御部に対しブロックを指定してデータの読み取りを要求する要求部と、当該第１制御部から受け取ったブロックのデータを記憶する第２記憶部とを含む第２制御部と
を有し、
前記第２記憶部は、前記認識部が認識する複数のブロックよりも少ない数のブロックを記憶するように設定されており、
前記要求部は、前記第２記憶部が記憶可能なブロック数以下となるように、前記第１制御部に対するブロックの指定を行うこと
を特徴とする画像形成装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、制御装置および画像形成装置に関する。

【背景技術】

【0002】

例えば特許文献１には、ＣＰＵ及び複写レジスタ群を備えた主制御部と、少なくとも１つの機器が接続され、機器の駆動を制御するデータ及び機器の状態を示すデータの各々が記憶される入出力制御レジスタ群を備えた機器制御部とが、全二重方式のシリアルバスを介して接続された制御装置において、ＣＰＵの動作の基準となるシステムタイマのカウント周期以下の周期で、機器制御部の入出力制御レジスタ群に記憶された各データを読み出し、シリアルバスを介して転送し主制御部の複写レジスタ群に書き込む複写処理を行うとともに、ＣＰＵが制御に関わる処理を実行するに際して、複写レジスタ群に複写されたデータを参照することが記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１４−３３７７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ここで、複数の機器に接続される第１制御部（機器制御部）と第１制御部に接続される第２制御部（主制御部）とを含む、所謂マスタスレーブ方式を採用した制御装置において、第１制御部に設けられた第１記憶部（入出力制御レジスタ群）に記憶されたすべてのデータを、毎回同じ順番にて第２制御部側に転送し、第２制御部に設けられた第２記憶部（複写レジスタ群）に順次複写する構成を採用した場合には、すべてのデータの転送にかかる時間が長期化したり、第２制御部側で参照したいデータがすべてのデータのうち相対的に後側で複写されたりすることによって、第２制御部側で待ち時間が発生するおそれがあった。
本発明は、第２制御部から第１制御部を介して複数の機器を制御する場合に、第２制御部における待ち時間の発生を抑制することを目的とする。

【課題を解決するための手段】

【0005】

請求項１記載の発明は、接続された複数の機器の制御に関するデータを記憶する第１記憶部と、当該第１記憶部を、各々が少なくとも１つの機器のデータを含む複数のブロックとして認識する認識部とを含む第１制御部と、前記複数の機器を制御する処理を行う処理部と、前記第１制御部に対しブロックを指定してデータの読み取りを要求する要求部と、当該第１制御部から受け取ったブロックのデータを記憶する第２記憶部とを含む第２制御部とを有し、前記第２記憶部は、前記認識部が認識する複数のブロックよりも少ない数のブロックを記憶するように設定されており、前記要求部は、前記第２記憶部が記憶可能なブロック数以下となるように、前記第１制御部に対するブロックの指定を行うことを特徴とする制御装置である。
請求項２記載の発明は、前記要求部は、前記第２記憶部が記憶可能なブロック数以下となる複数のブロックに対し、データを読み取る順番を指定することを特徴とする請求項１記載の制御装置である。
請求項３記載の発明は、前記要求部は、データの読み取り要求があったときに、前記第２記憶部に前記データが記憶されていた場合には、当該第２記憶部から当該データの読み取りを行い、前記第２記憶部に前記データが記憶されていなかった場合には、前記第１記憶部から当該データの読み取りを行うことを特徴とする請求項１または２記載の制御装置である。
請求項４記載の発明は、記録材に画像を形成する画像形成動作で用いられる複数の機器と、前記複数の機器を制御する制御装置とを備え、前記制御装置は、接続された前記複数の機器の制御に関するデータを記憶する第１記憶部と、当該第１記憶部を、各々が少なくとも１つの機器のデータを含む複数のブロックとして認識する認識部とを含む第１制御部と、前記複数の機器を制御する処理を行う処理部と、前記第１制御部に対しブロックを指定してデータの読み取りを要求する要求部と、当該第１制御部から受け取ったブロックのデータを記憶する第２記憶部とを含む第２制御部とを有し、前記第２記憶部は、前記認識部が認識する複数のブロックよりも少ない数のブロックを記憶するように設定されており、前記要求部は、前記第２記憶部が記憶可能なブロック数以下となるように、前記第１制御部に対するブロックの指定を行うこと特徴とする画像形成装置である。

【発明の効果】

【0006】

請求項１記載の発明によれば、第２制御部から第１制御部を介して複数の機器を制御する場合に、第２制御部における待ち時間の発生を抑制すること、および、第２制御部から第１制御部にすべてのデータを送る場合と比較して、第２制御部から第１制御部へのデータの受け渡しにかかる時間を低減すること、ができる。
請求項２記載の発明によれば、第２制御部から第１制御部に常に同じ順番でデータを送る場合と比較して、第２制御部において必要なデータをより早く取得することができる。
請求項３記載の発明によれば、要求されたデータが第２記憶部に記憶されていない場合であっても、要求されたデータを取得することが可能になる。
請求項４記載の発明によれば、第２制御部から第１制御部を介して複数の機器を制御する場合に、第２制御部における待ち時間の発生を抑制すること、および、第２制御部から第１制御部にすべてのデータを送る場合と比較して、第２制御部から第１制御部へのデータの受け渡しにかかる時間を低減すること、ができる。

【図面の簡単な説明】

【0007】

【図1】画像形成装置の全体構成を示す図である。

【図2】主制御部に設けられた主側送受信部の構成を示す図である。

【図3】従制御部に設けられた従側送受信部の構成を示す図である。

【図4】複写レジスタ群への複写処理の手順を説明するためのシーケンスチャートである。

【図5】（ａ）〜（ｆ）は、複写レジスタ群への複写処理における、主制御部と従制御部との間でのデータの授受の一例を示す図である。

【図6】（ａ）〜（ｃ）は、図５に示す複写処理の一例における、主制御部に設けられた複写レジスタ群の記憶内容の変遷を示す図である。

【図7】（ａ）〜（ｅ）は、図５に示す複写処理の一例における、１個目のブロック転送データに基づくデータの格納後から２個目のブロック転送データに基づくデータの格納後に至る、複写レジスタ群の記憶内容の変遷を示す図である。

【図8】（ａ）〜（ｅ）は、図５に示す複写処理の一例における、２個目のブロック転送データに基づくデータの格納後から３個目のブロック転送データに基づくデータの格納後に至る、複写レジスタ群の記憶内容の変遷を示す図である。

【発明を実施するための形態】

【0008】

以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
［画像形成装置の構成］
図１は、本実施の形態が適用される画像形成装置１０の全体構成を示す図である。ここで、本実施の形態では、電子写真方式を採用した画像形成装置１０を例として説明を行うが、これに限られるものではなく、インクジェット方式等を採用したものであってもかまわない。

【0009】

この画像形成装置１０は、制御装置１１と、電子写真方式を用いた画像形成動作で用いられるとともに、制御装置１１による制御対象となる機器群１２とを有する。この例において、機器群１２は、８つの機器（それぞれを第１機器１２Ａ〜第８機器１２Ｈと称する）を含むものとする。そして、これら第１機器１２Ａ〜第８機器１２Ｈは、画像形成装置１０で用いられる各種モータ（感光体ドラム、中間転写ベルト、搬送ベルト、定着ロールなどを回転駆動する）やセンサ（温度、湿度、光、用紙の存在、回転体の回転などを検知する）等で構成される。なお、機器群１２を構成する機器の数は、８つに限定されるものではなく、画像形成装置１０の種別により変動する。

【0010】

画像形成装置１０を構成する制御装置１１は、画像形成装置１０全体の動作を制御する主制御部２０と、主制御部２０による制御下において、画像形成装置１０を構成する機器群１２のそれぞれを個別に制御する従制御部３０と、主制御部２０と従制御部３０とを接続し、両者の間でデータの送受信を行う送受信バス４０とを有する。ここで、本実施の形態における主制御部２０と従制御部３０とは、所謂「マスタスレーブ」の関係を有している。

【0011】

（主制御部の構成）
まず、第２制御部の一例としての主制御部２０は、ＣＰＵ２１と、主側送受信部２２と、複写レジスタ管理部２３と、複写レジスタ群２４と、ＣＰＵバス２５とを備えている。ここで、本実施の形態の主制御部２０は、ＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ（Field Programmable Gate Array）等のハードウェアにより構成される。

【0012】

処理部および要求部の一例としてのＣＰＵ２１は、図示しない不揮発性の記憶部に記憶されたプログラムを読み出して実行することで、画像形成装置１０の全体を制御する。なお、ＣＰＵ２１が実行するプログラムを記憶する記憶部は、ＨＤＤ（ハードディスクドライブ）、フレキシブルディスク、ＤＶＤディスクおよび光磁気ディスク等の回転型記憶媒体や、メモリカードおよびＵＳＢ（Universal Serial Bus)メモリ等の固定型記憶媒体であってもよいし、図示しない通信インタフェースを介して接続された、他の装置の記憶媒体であってもよい。

【0013】

主側送受信部２２は、パラレル信号をシリアル信号に変換するシリアライザおよびシリアル信号をパラレル信号に変換するデシリアライザとして機能する所謂ＳＥＲＤＥＳ（SERializer/DESerializer）で構成される。主側送受信部２２は、ＣＰＵ２１からＣＰＵバス２５を介して従制御部３０に送信するデータ（パラレル信号）を受け取ると、このパラレル信号をパケット化し、各パケットをシリアル信号に変換し、変換されたシリアル形式のパケットを、送受信バス４０を介して従制御部３０に送信する。また、主側送受信部２２は、従制御部３０から送受信バス４０を介してシリアル形式のパケットを受信すると、受信したパケットをパラレル形式のパケットに変換し、パラレル形式のパケットをデコードして、パケットに含まれるデータを取り出す。

【0014】

複写レジスタ管理部２３は、主側送受信部２２との間でデータの授受を行う。また、複写レジスタ管理部２３は、複写レジスタ群２４に対するデータの読み書きを制御するとともに、複写レジスタ群２４に記憶させたデータの管理を行う。

【0015】

第２記憶部の一例としての複写レジスタ群２４は、複数のレジスタ（記憶領域）を含むメモリで構成されている。本実施の形態の複写レジスタ群２４は、４つの複写レジスタ（それぞれを第１複写レジスタ２４１〜第４複写レジスタ２４４と称する）を含んでいるものとする。ここで、第１複写レジスタ２４１〜第４複写レジスタ２４４のそれぞれのメモリサイズは、同じ大きさに設定されている。なお、複写レジスタ群２４を構成する複写レジスタの数は、４つに限定されない。

【0016】

本実施の形態では、従制御部３０に設けられた制御レジスタ群３４（詳細は後述する）を構成する制御レジスタの記憶内容が、この複写レジスタ群２４に複写される。ここで、「複写」とは、制御レジスタ群３４から制御レジスタに記憶されたデータを読み出し、読み出したデータを、従制御部３０から送受信バス４０を介して主制御部２０へと送信し、主制御部２０が受け取ったデータを、複写レジスタ群２４を構成する複写レジスタに書き込む処理をいう。

【0017】

ＣＰＵバス２５は、複数の信号線が並列に接続されたパラレルバスで構成される。これにより、ＣＰＵ２１と主側送受信部２２とは、ＣＰＵバス２５を介してパラレル通信を行う。

【0018】

（従制御部の構成）
また、第１制御部の一例としての従制御部３０は、従側送受信部３２と、制御レジスタ管理部３３と、制御レジスタ群３４と、機器駆動部３６とを備えている。ここで、本実施の形態の従制御部３０は、上記主制御部２０と同じく、ＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ（Field Programmable Gate Array）等のハードウェアにより構成される。

【0019】

従側送受信部３２は、上記主側送受信部２２と同じく、パラレル信号をシリアル信号に変換するシリアライザおよびシリアル信号をパラレル信号に変換するデシリアライザとして機能する所謂ＳＥＲＤＥＳ（SERializer/DESerializer）で構成される。従側送受信部３２は、主制御部２０から送受信バス４０を介してシリアル形式のパケットを受信すると、受信したパケットをパラレル形式のパケットに変換し、パラレル形式のパケットをデコードして、パケットに含まれるデータを取り出す。また、従側送受信部３２は、制御レジスタ管理部３３から主制御部２０に送信するデータ（パラレル信号）を受け取ると、このパラレル信号をパケット化し、各パケットをシリアル形式に変換し、送受信バス４０を介して主制御部２０に送信する。

【0020】

認識部の一例としての制御レジスタ管理部３３は、従側送受信部３２との間でデータの授受を行う。また、制御レジスタ管理部３３は、制御レジスタ群３４からのデータの読み出しを制御するとともに、制御レジスタ群３４を、制御レジスタ群３４に対して予め設定された、複数のブロックを単位として管理する。ここで、本実施の形態では、制御レジスタ管理部３３が、制御レジスタ群３４を、分割された８つのブロック（それぞれを第１ブロックＢ１〜第８ブロックＢ８と称する）として認識しているものとする。そして、本実施の形態の制御レジスタ管理部３３は、８つのブロック（第１ブロックＢ１〜第８ブロックＢ８）のそれぞれに対応して設けられた８つの管理部（それぞれを第１管理部３３Ａ〜第８管理部３３Ｈと称する）を備えている。

【0021】

第１記憶部の一例としての制御レジスタ群３４は、複数のレジスタ（記憶領域）を含むメモリで構成されている。
本実施の形態の制御レジスタ群３４は、８つの制御レジスタ（それぞれを第１制御レジスタ３４Ａ〜３４Ｈと称する）を含んでいるものとする。ここで、第１制御レジスタ３４Ａ〜第８制御レジスタ３４Ｈのそれぞれのメモリサイズは、同じ大きさに設定されている。また、第１制御レジスタ３４Ａ〜第８制御レジスタ３４Ｈのそれぞれのメモリサイズは、上記複写レジスタ群２４を構成する第１複写レジスタ２４１〜第４複写レジスタ２４４のそれぞれのメモリサイズと、同じ大きさに設定されている。なお、制御レジスタ群３４を構成する制御レジスタの数は、８つに限定されない。ただし、複写レジスタ群２４を構成する複写レジスタの数は、制御レジスタ群３４を構成する制御レジスタの数以下となるように設定される。本実施の形態の場合、複写レジスタ群２４を構成する複写レジスタの数は４であり、制御レジスタ群３４を構成する制御レジスタの数である８よりも少ない。

【0022】

従制御部３０において、制御レジスタ群３４を構成する各制御レジスタは、入力レジスタと出力レジスタとを含んでいる。ここで、入力レジスタには、機器群１２を構成する各機器の状態を示すデータが書き込まれる。これに対し、出力レジスタには、主制御部２０を構成するＣＰＵ２１から送られてきた、機器群１２を構成する各機器を制御するデータが書き込まれる。なお、以下の説明においては、制御レジスタ群３４を構成する第１制御レジスタ３４Ａ〜第８制御レジスタ３４Ｈのそれぞれに記憶されるデータを、第１データＤ１〜第８データＤ８と称する。

【0023】

制御レジスタ群３４を構成する各制御レジスタに記憶されたデータは、上述したように、送受信バス４０を介して、主制御部２０に設けられた複写レジスタ群２４に複写される。これにより、主制御部２０に設けられたＣＰＵ２１は、同じく主制御部２０に設けられた複写レジスタ群２４に複写されたデータを読み出すことにより、従制御部３０に設けられた制御レジスタ群３４に書き込まれたデータと同じデータを参照することができる。また、主制御部２０に設けられたＣＰＵ２１は、従制御部３０に設けられた制御レジスタ群３４に書き込まれたデータを、送受信バス４０を介して読み出して取得することもできる。

【0024】

なお、制御レジスタ群３４には、割込の発生を示すデータが書き込まれるレジスタ（以下、割込レジスタと称する）、および、割込の発生要因を示すデータが書き込まれるレジスタ（以下、割込要因レジスタと称する）が含まれる（ともに図示せず）。

【0025】

機器駆動部３６は、制御レジスタ群３４を構成する各制御レジスタの出力レジスタに書き込まれたデータに基づき、機器群１２を構成する各機器を個別に駆動する。また、機器駆動部３６は、制御レジスタ群３４を構成する各制御レジスタの入力レジスタに、機器群１２を構成する各機器の状態を示すデータを書き込む。本実施の形態の機器駆動部３６は、機器群１２を構成する８つの機器（第１機器１２Ａ〜第８機器１２Ｈ）のそれぞれに対応した、８つの駆動部（それぞれを第１駆動部３６Ａ〜第８駆動部３６Ｈと称する）を備えている。

【0026】

これにより、本実施の形態の従制御部３０では、制御レジスタ管理部３３を構成する各管理部（第１管理部３３Ａ〜第８管理部３３Ｈ）と、制御レジスタ群３４を構成する各制御レジスタ（第１制御レジスタ３４Ａ〜第８制御レジスタ３４Ｈ）と、機器駆動部３６を構成する各駆動部（第１駆動部３６Ａ〜第８駆動部３６Ｈ）とが、１対１対１で対応付けられている。また、機器駆動部３６を構成する各駆動部（第１駆動部３６Ａ〜第８駆動部３６Ｈ）は、機器群１２を構成する各機器（第１機器１２Ａ〜第８機器１２Ｈ）と、１対１で対応付けられている。したがって、本実施の形態では、制御レジスタ管理部３３が、１つの機器（例えば第１機器１２Ａ）に対応して設けられた１つの制御レジスタ（例えば第１制御レジスタ３４Ａ）を１つのブロック（例えば第１ブロックＢ１）として、管理を行っていることになる。ただし、これに限られるものではなく、制御レジスタ管理部３３は、例えば複数（２以上）の制御レジスタを１つのブロックとして管理するようにしてもかまわない。

【0027】

（送受信バスの構成）
さらに、制御装置１１を構成する送受信バス４０は、送信用および受信用としてそれぞれ１対の信号線を有するシリアルバスで構成された、全２重通信（Full Duplex）方式の伝送路である。この送受信バス４０は、主制御部２０からみた場合に送信用となる第１信号線Ｔｘと、主制御部２０からみた場合に受信用となる第２信号線Ｒｘとを備える。これにより、主制御部２０と従制御部３０とは、送受信バス４０を介してシリアル通信を行う。

【0028】

［主側送受信部の構成］
図２は、主制御部２０に設けられた主側送受信部２２の構成を示す図である。
本実施の形態の主側送受信部２２は、ＣＰＵバスインタフェース５０と、コントローラ５１と、パケット生成回路５２と、バッファ５３と、パラレルシリアル変換回路５４と、シリアルパラレル変換回路５５と、バッファ５６と、パケット復号回路５７と、アドレスカウンタ５８とを有する。

【0029】

ＣＰＵバスインタフェース５０は、ＣＰＵバス２５を介して、ＣＰＵ２１とパラレル通信を行う。
コントローラ５１は、主側送受信部２２を構成する各構成要素と接続され、プロトコル制御や各構成要素の動作タイミング等を制御することで、主側送受信部２２の全体を制御する。

【0030】

パケット生成回路５２は、ＣＰＵ２１から受けた指示に基づいてデータの変換を行い、パラレル形式のパケットを生成する。
バッファ５３は、パケット生成回路５２で生成されたパラレル形式のパケットを、一時的に記憶する。
パラレルシリアル変換回路（シリアライザ）５４は、バッファ５３に一時的に記憶されたパラレル形式のパケットをシリアル形式のパケットに変換し、第１信号線Ｔｘを介して従制御部３０（図１参照）に送信する。

【0031】

シリアルパラレル変換回路（デシリアライザ）５５は、従制御部３０（図１参照）から第２信号線Ｒｘを介して受信したシリアル形式のパケットを、パラレル形式のパケットに変換する。
バッファ５６は、シリアルパラレル変換回路５５で変換されたパラレル形式のパケットを、一時的に記憶する。
パケット復号回路５７は、バッファ５６に一時的に記憶されたパラレル形式のパケットを復号（デコード）して、このパケットに含まれるデータを取り出す。

【0032】

アドレスカウンタ５８は、制御レジスタ群３４から読み出され且つ転送されてきたデータを、複写レジスタ群２４に書き込むときの書き込み先のアドレスを生成し、複写レジスタ管理部２３に出力する。複写レジスタ群２４へのデータの複写は、制御レジスタ群３４から読み出され且つ転送されてきた、予め定められたサイズのデータを、複写レジスタ管理部２３が、複写レジスタ群２４の先頭アドレスから順に書き込んでいくことにより行なわれる。このため、アドレスカウンタ５８は、予め定められたサイズのデータが複写レジスタ群２４に書き込まれる毎に、そのサイズ分だけインクリメントされたアドレスを出力する。アドレスカウンタ５８は、１回のブロック転送（詳細は後述する）による複写レジスタ群２４への全データの書き込みが終了した後、次回のブロック転送による複写レジスタ群２４へのデータの書き込みを開始する前にリセットされる（先頭アドレスのカウント値となる）。

【0033】

ここで、複写レジスタ管理部２３は、制御レジスタ群３４のデータを複写レジスタ群２４に複写する際に、主側送受信部２２に設けられたコントローラ５１からの指示にしたがい、制御レジスタ群３４を構成する１以上の制御レジスタから読み出され且つ転送されてきたデータをパケット復号回路５７から受け取るとともに、受け取ったデータを、アドレスカウンタ５８から受け取ったアドレスにしたがって複写レジスタ群２４に書き込むことで、複写レジスタ群２４の記憶内容を更新する。

【0034】

また、複写レジスタ管理部２３は、ＣＰＵ２１からＣＰＵバスインタフェース５０とコントローラ５１とを介して、制御レジスタ群３４に書き込まれているデータの読み出し要求を受けたときに、この読み出し要求に基づいて、複写レジスタ群２４に複写されたデータを読み出すのか、あるいは、制御レジスタ群３４に書き込まれたデータを直接読み出すのかを選択して読み出し処理を実行し、読み出したデータをＣＰＵ２１に供給する。

【0035】

さらに、複写レジスタ管理部２３は、ＣＰＵ２１からＣＰＵバスインタフェース５０とコントローラ５１とを介して、制御レジスタ群３４に対するデータの書き込み要求を受けたときに、この書き込み要求に基づいて、制御レジスタ群３４のみに対してデータを書き込むのか、あるいは、制御レジスタ群３４にデータを書き込むだけでなく複写レジスタ群２４にも（複写による更新ではなく）直接データを書き込むのかを選択して、書き込み処理を実行する。

【0036】

［従側送受信部の構成］
図３は、従制御部３０に設けられた従側送受信部３２の構成を示す図である。
本実施の形態の従側送受信部３２は、コントローラ６１と、シリアルパラレル変換回路６２と、バッファ６３と、パケット復号回路６４と、パケット生成回路６５と、バッファ６６と、パラレルシリアル変換回路６７と、アドレスカウンタ６８とを有する。

【0037】

コントローラ６１は、従側送受信部３２を構成する他の構成要素と接続され、プロトコル制御や各構成要素の動作タイミング等を制御することで、従側送受信部３２の全体を制御する。

【0038】

シリアルパラレル変換回路６２は、第１信号線Ｔｘを介して主制御部２０（図１参照）から受信したシリアル形式のパケットを、パラレル形式のパケットに変換する。
バッファ６３は、シリアルパラレル変換回路６２で変換されたパラレル形式のパケットを一時的に記憶する。
パケット復号回路６４は、バッファ６３に一時的に記憶されたパラレル形式のパケットを復号（デコード）して、このパケットに含まれるデータを取り出す。

【0039】

パケット生成回路６５は、制御レジスタ管理部３３から受けた指示に基づいてデータの変換を行い、パラレル形式のパケットを生成する。
バッファ６６は、パケット生成回路６５で生成されたパケットを一時的に記憶する。
パラレルシリアル変換回路６７は、バッファ６６に一時的に記憶されたパラレル形式のパケットをシリアル形式のパケットに変換し、第２信号線Ｒｘを介して主制御部２０（図１参照）に送信する。

【0040】

アドレスカウンタ６８は、制御レジスタ群３４からデータを読み出して複写レジスタ群２４（図１参照）に複写するときの、データの読み出し元のアドレスを生成し、制御レジスタ管理部３３に出力する。複写レジスタ群２４へのデータの複写は、予め定められたサイズのデータを制御レジスタ群３４から読み出して、順次主制御部２０（図１参照）に転送することにより行なわれる。このため、アドレスカウンタ６８は、予め定められたサイズのデータが制御レジスタ群３４から読み出される毎に、そのサイズ分だけインクリメントされたアドレスを出力する。アドレスカウンタ６８は、複写レジスタ群２４への複写のための制御レジスタ群３４からのデータの読み出し（１回のブロック転送）が終了したとき、あるいは、制御レジスタ群３４からの次のデータの読み出し（次のブロック転送）を開始する際にリセットされる。

【0041】

ここで、制御レジスタ管理部３３は、制御レジスタ群３４の各レジスタに書き込まれているデータを複写レジスタ群２４に複写する際に、制御レジスタ群３４から、ブロックを単位としてデータを読み出してパケット生成回路６５に出力し、複写レジスタ群２４に書き込ませるためのパケット（以下、複写命令パケットという）を生成させる。この複写命令パケットは、パラレルシリアル変換回路６７によりシリアル変換され、第２信号線Ｒｘを介して主制御部２０（図１参照）に転送される。

【0042】

なお、従制御部３０には、図示しない割込回路が設けられている。割込回路により割込（例えば、機器群１２を構成する機器の動作異常など）が検出された場合、従側送受信部３２に設けられたコントローラ６１は、制御レジスタ群３４の割込レジスタ（図示せず）に、割込発生を示すデータを書き込むとともに、割込要因レジスタ（図示せず）に割込要因のデータを書込む。また、コントローラ６１は、パケット生成回路６５に、割込発生を示すデータおよび割込要因のデータに基づく割込パケットを生成させ、パラレルシリアル変換回路６７でシリアル変換し、第２信号線Ｒｘを介して主制御部２０（図１参照）に送信する。

【0043】

［制御装置の動作］
本実施の形態において、主制御部２０に設けられて画像形成装置１０の全体を制御するＣＰＵ２１は、システムタイマを基準として動作する。システムタイマは、予め定められた時間間隔（周期）でカウントするものであって、カウント毎にＣＰＵ２１に対してタイマ割込みを発生させる。システムタイマの更新（時計のカウント）は、主制御部２０の基板上に設けられた図示しないタイマＩＣ(Integrated Circuit)から供給されるクロックを基準として行なわれる。システムタイマは、リアルタイムＯＳ（オペレーティングシステム）においては、一般的に知られている技術であるため、ここではこれ以上の説明を省略する。

【0044】

また、従制御部３０にもタイマＩＣ（不図示）が設けられ、主制御部２０に設けられたシステムタイマのカウント周期と同じ長さの周期でクロックを出力する。

【0045】

そして、主制御部２０に設けられたＣＰＵ２１は、基本的には、従制御部３０に設けられた制御レジスタ群３４を構成する各制御レジスタ（第１制御レジスタ３４Ａ〜第８制御レジスタ３４Ｈ）の入力レジスタに、機器駆動部３６（第１駆動部３６Ａ〜第８駆動部３６Ｈ）によって書き込まれたデータから、対応する機器（第１機器１２Ａ〜第８機器１２Ｈ）の状態を把握する。また、主制御部２０に設けられたＣＰＵ２１は、従制御部３０に設けられた制御レジスタ群３４を構成する各制御レジスタの出力レジスタに、制御用のデータを書き込むことで、機器駆動部３６を介して各機器の駆動を制御する。

【0046】

ただし、本実施の形態では、制御装置１１に設定されたシステムタイマの周期以下となる周期で、従制御部３０に設けられた制御レジスタ群３４のデータが、主制御部２０に設けられた複写レジスタ群２４へ複写される。このため、主制御部２０に設けられたＣＰＵ２１は、従制御部３０に接続された各機器の状態等を把握する際に、送受信バス４０を介して従制御部３０に設けられた制御レジスタ群３４からデータを取得しなくても、主制御部２０に設けられた複写レジスタ群２４に複写されたデータを読み出すことで、機器の状態等を把握することができる。

【0047】

また、本実施の形態では、従制御部３０に設けられた制御レジスタ群３４から、主制御部２０に設けられた複写レジスタ群２４にデータを複写するに際し、制御レジスタ群３４を構成するすべての制御レジスタが記憶しているデータを、毎回同じ順番で複写レジスタ群２４に複写するのではなく、複写を行う毎に、複写対象となるデータを記憶するブロック（制御レジスタ）の指定（選択）、および、複写対象となるデータを記憶するブロック（制御レジスタ）の転送順番の指定を行っている。

【0048】

以下に、本実施の形態の制御装置１１の特徴的な動作（処理）について説明を行う。なお、ここでは、最初に、従制御部３０に設けられた制御レジスタ群３４の更新処理（以下では、『制御レジスタ群の更新処理』と称する）について説明を行う。また、次に、従制御部３０に設けられた制御レジスタ群３４から主制御部２０に設けられた複写レジスタ群２４への複写処理（以下では、『複写レジスタ群への複写処理』と称する）について説明を行う。そして、最後に、主制御部２０に設けられたＣＰＵ２１によるデータの読み出し処理（以下では、『ＣＰＵによるデータの読み出し処理』と称する）について説明を行う。

【0049】

（制御レジスタ群の更新処理）
制御装置１１において、主制御部２０に設けられたＣＰＵ２１は、機器群１２を制御するための制御用のデータを書き込むための書き込み要求を、ＣＰＵバス２５を介して主側送受信部２２に出力する。この書き込み要求には、書き込むデータだけでなく、書き込み先となる制御レジスタ群３４のレジスタのアドレスが指定されている。主側送受信部２２のコントローラ５１は、ＣＰＵバスインタフェース５０を介して書き込み要求を受け取ると、パケット生成回路５２、バッファ５３およびパラレルシリアル変換回路５４を制御して、ＣＰＵ２１から受け取った書き込み要求をパケット化し、送受信バス４０を介して従制御部３０に送信する。

【0050】

一方、制御装置１１における従制御部３０に設けられた従側送受信部３２では、上記パケットを受け取ると、コントローラ６１が、シリアルパラレル変換回路６２、バッファ６３およびパケット復号回路６４を制御して、書き込み要求のパケットをデコードし、書き込み要求を取り出す。

【0051】

次に、制御レジスタ管理部３３は、制御レジスタ群３４に含まれる複数の制御レジスタのうち、上記デコードして得られた書き込み要求で指定されたアドレスの制御レジスタの出力レジスタに、制御レジスタに対応する機器を制御するための制御用のデータを書き込む。そして、機器駆動部３６は、この出力レジスタに書き込まれた制御用のデータに応じて、該当する機器を駆動する。

【0052】

また、機器駆動部３６は、接続された機器からその機器の状態を示す信号が入力されると、その信号に応じたデータを、制御レジスタ群３４に含まれる複数の制御レジスタのうち、その機器に対応する制御レジスタの入力レジスタに書き込む。
以上により、制御レジスタ群３４の更新処理が完了する。

【0053】

（複写レジスタ群への複写処理）
本実施の形態の制御装置１１では、システムタイマのカウント周期以下の周期で、制御レジスタ群３４に記憶された全データのうち指定された複数のブロックのデータを指定された順番に読み出し、送受信バス４０を介して送信し複写レジスタ群２４に書き込む複写処理が行なわれる。例えば、システムタイマのカウント周期が１ｍｓであれば、複写周期は、１ｍｓ以下の周期とされる。本実施の形態では、制御レジスタ群３４に記憶された各データのうち指定された複数のブロックのデータを、指定された順番に先頭アドレスから順に読み出し、読み出したデータから複写先のアドレスを指定せずに複数のパケットを生成して送信し、複写レジスタ群２４の先頭アドレスから転送順に書き込む。

【0054】

以下、この複写処理を詳しく説明する。
図４は、複写レジスタ群２４への複写処理の手順を説明するためのシーケンスチャートである。

【0055】

まず、主制御部２０の主側送受信部２２に設けられたコントローラ５１は、主制御部２０に設けられたタイマＩＣ（図示せず）からクロックが出力されると、複写処理を開始する（ステップ１）。なお、ここでは、タイマＩＣのクロックが出力されたときを複写処理の開始タイミングとしたが、これは一例であって、複写処理の開始タイミングはこれに限定されない。

【0056】

次に、コントローラ５１は、この複写処理において、従制御部３０に設けられた制御レジスタ群３４のうち、複写する（読み出す）ブロックの番号と順番とを作成する（ステップ２）。したがって、この例では、複写対象が複数のブロックを含むものとなっている。

【0057】

続いて、コントローラ５１は、従制御部３０に対するスタートネゴシエーションを実行する（ステップ３）。

【0058】

ここで、ステップ３では、まず、ステップ２で作成した、読み出すブロックの番号と順番とを含む複写要求のデータを、コントローラ５１からパケット生成回路５２に出力する。次いで、パケット生成回路５２は、コントローラ５１による制御の下、コントローラ５１より受け取った複写要求のデータから複写要求のパケット（以下では、複写要求パケットと称する）を生成し、バッファ５３に記憶させる。なお、複写要求パケットには、複写元（読み出し先）のブロックのデータ（複写対象となる複数のブロックの番号および読み出し順番）が含まれる。それから、パラレルシリアル変換回路５４は、コントローラ５１による制御の下、バッファ５３に記憶される複写要求パケット（パラレル信号）をシリアル信号に変換して、第１信号線Ｔｘに送信する。以上により、ステップ３の処理が完了する。

【0059】

一方、従制御部３０の従側送受信部に設けられたコントローラ６１は、従制御部３０に設けられたタイマＩＣ（図示せず）から出力されたクロックに同期して、第１信号線Ｔｘからスタートネゴシエーションに含まれる複写要求パケットを受信する。なお、ここでは、タイマＩＣのクロックが出力されたときを複写要求パケット受信の開始タイミングとしたが、これは一例であって、複写要求パケット受信の開始タイミングはこれに限定されない。

【0060】

次に、コントローラ６１は、受信した複写要求パケットの内容を解析し、従制御部３０に設けられた制御レジスタ群３４を構成する各ブロックのうち、複写する（読み出す）ブロックの番号と順番とを設定する（ステップ４）。

【0061】

ここで、ステップ４では、まず、コントローラ６１による制御の下、シリアルパラレル変換回路６２が、第１信号線Ｔｘから受信した複写要求パケット（シリアル信号）をパラレル信号に変換し、バッファ６３に記憶させる。次いで、パケット復号回路６４は、コントローラ６１による制御の下、バッファ６３に記憶される複写要求パケットを復号し、複写対象となるブロックのデータを取り出す。以上により、ステップ４の処理が完了する。ここで、取り出されたブロックのデータには、複写するブロックの番号と順番とが含まれている。

【0062】

それから、主制御部２０では、主側送受信部２２に設けられたコントローラ５１が、従制御部３０に対して、複写対象となるブロックのデータの転送を要求する要求指示を送信する（ステップ５）。

【0063】

ステップ５の要求指示を受信した従制御部３０では、制御レジスタ管理部３３が、ステップ４で設定されたブロックの番号と順番とに基づき、順番が１番目に設定されたブロックに含まれる制御レジスタのデータを読み出して、１個目のブロック転送を実行する（ステップ６）。

【0064】

ここで、ステップ６では、まず、従側送受信部３２に設けられたコントローラ６１による制御の下、制御レジスタ管理部３３が、１番目に設定されたブロックに含まれる制御レジスタのデータを読み出し、コントローラ６１を介してパケット生成回路６５に出力する。このとき、コントローラ６１は、アドレスカウンタ６８から出力されたアドレスにしたがって、制御レジスタ群３４において複写対象となるブロック（制御レジスタ）から、予め定められた読み出しサイズ分の（例えば数ワードずつ）データを順次読み出し、読み出したデータをパケット生成回路６５へと順次出力する。次いで、パケット生成回路６５は、複写対象となるブロックのデータが入力される毎に、入力されたブロックのデータを複写レジスタ群２４に書き込ませるための複写命令のパケット（以下、複写命令パケットという）を生成し、バッファ６６に記憶させる。なお、複写命令パケットには、複写先（書き込み先）のアドレスの情報は含めない。これにより、従制御部３０から送受信バス４０を介して主制御部２０に送信されるデータ量が削減される。それから、パラレルシリアル変換回路６７は、コントローラ６１による制御の下、バッファ６６に記憶された複写命令パケットをシリアル信号に変換して、第２信号線Ｒｘに出力する。以上により、ステップ６の処理が完了する。その結果、ステップ６では、制御レジスタ群３４に記憶されている全データの中から１番目として指定されたブロックのデータを含む複写命令パケット（１個目のブロック転送データと称する）が、従制御部３０において生成されるとともに、主制御部２０へと転送されることになる。

【0065】

ステップ６の１個目のブロック転送に伴って１個目のブロック転送データ（複写命令パケット）を受信した主制御部２０では、複写レジスタ管理部２３が、受信した１個目のブロック転送データから取り出されたデータを、複写レジスタ群２４を構成する複写レジスタに格納する（ステップ７）。

【0066】

ここで、ステップ７では、まず、コントローラ５１による制御の下、シリアルパラレル変換回路５５が、第２信号線Ｒｘから受信した１個目のブロック転送データにおける複写命令パケット（シリアル信号）をパラレル信号に変換し、バッファ５６に記憶させる。次いで、パケット復号回路５７は、コントローラ５１による制御の下、バッファ５６に記憶される複写命令パケットを復号し、複写すべきデータを取り出す。それから、主側送受信部２２に設けられたコントローラ５１による制御の下、複写レジスタ管理部２３は、パケット復号回路５７で復号して得られたデータを、複写レジスタ群２４のうち、アドレスカウンタ５８から出力されたアドレスが示すレジスタに書き込む。以上により、ステップ７の処理が完了する。

【0067】

ステップ７の処理が正常に完了すると、主制御部２０では、主側送受信部２２に設けられたコントローラ５１が、従制御部３０に対して、ステップ７の処理が正常に完了したことを示す正常格納完了を送信する（ステップ８）。

【0068】

ステップ８の正常格納完了を受信した従制御部３０では、制御レジスタ管理部３３が、ステップ４で設定されたブロックの番号と順番とに基づき、順番が２番目に設定されたブロックに含まれる制御レジスタのデータを読み出して、２個目のブロック転送を実行する（ステップ９）。なお、ステップ９では、最初に、制御レジスタ管理部３３が、２番目に設定されたブロックに含まれる制御レジスタのデータを読み出すこと以外は、上記ステップ６と基本的に同じであるため、ここではその詳細な説明を省略する。その結果、ステップ９では、制御レジスタ群３４に記憶されている全データの中から２番目に指定されたブロックのデータを含む複写命令パケット（２個目のブロック転送データと称する）が、従制御部３０において生成されるとともに、主制御部２０へと転送されることになる。

【0069】

ステップ９の２個目のブロック転送に伴って２個目のブロック転送データ（複写命令パケット）を受信した主制御部２０では、複写レジスタ管理部２３が、受信した２個目のブロック転送データから取り出されたデータを、複写レジスタ群２４を構成する複写レジスタに格納する（ステップ１０）。なお、ステップ１０では、最初に、シリアルパラレル変換回路５５が、第２信号線Ｒｘから受信した２個目のブロック転送データにおける複写命令パケット（シリアル信号）をパラレル信号に変換すること以外は、上記ステップ７と基本的に同じであるため、ここではその詳細な説明を省略する。

【0070】

ステップ１０の処理が正常に完了すると、主制御部２０では、主側送受信部２２に設けられたコントローラ５１が、従制御部３０に対して、ステップ１０の処理が正常に完了したことを示す正常格納完了を送信する（ステップ１１）。

【0071】

以降、従制御部３０から主制御部２０へのブロック転送データの転送、主制御部２０における複写レジスタ群２４へのデータの格納、および、主制御部２０から従制御部３０への正常格納完了の送信が、ステップ３のスタートネゴシエーションにおいて設定されたブロックの数だけ、繰り返し実行される。

【0072】

最後（ここではｎ回目とする）の１つ前となるｎ−１回目の正常格納完了を受信した従制御部３０では、制御レジスタ管理部３３が、ステップ４で設定されたブロックの番号と順番とに基づき、順番がｎ番目に設定されたブロックに含まれる制御レジスタのデータを読み出して、ｎ個目のブロック転送を実行する（ステップ１２）。なお、ステップ１２では、最初に、制御レジスタ管理部３３が、ｎ番目に設定されたブロックに含まれる制御レジスタのデータを読み出すこと以外は、上記ステップ６と基本的に同じであるため、ここではその詳細な説明を省略する。その結果、ステップ１２では、制御レジスタ群３４に記憶されている全データの中からｎ番目に指定されたブロックのデータを含む複写命令パケット（ｎ個目のブロック転送データと称する）が、従制御部３０において生成されるとともに、主制御部２０へと転送されることになる。

【0073】

ステップ１２のｎ個目のブロック転送に伴ってｎ個目のブロック転送データ（複写命令パケット）を受信した主制御部２０では、複写レジスタ管理部２３が、受信したｎ個目のブロック転送データから取り出されたデータを、複写レジスタ群２４を構成する複写レジスタに格納する（ステップ１３）。なお、ステップ１３では、最初に、シリアルパラレル変換回路５５が、第２信号線Ｒｘから受信したｎ個目のブロック転送データにおける複写命令パケット（シリアル信号）をパラレル信号に変換すること以外は、上記ステップ１０と基本的に同じであるため、ここではその詳細な説明を省略する。

【0074】

ステップ１３の処理が正常に完了すると、主制御部２０では、主側送受信部２２に設けられたコントローラ５１が、従制御部３０に対して、ステップ１３の処理が正常に完了したことを示す正常格納完了のデータを送信する（ステップ１４）。そして、これに伴い、ステップ３のスタートネゴシエーションに基づく１回目の複写処理の動作が終了し（ステップ１５）、その後、ステップ２へと戻って２回目の複写処理を開始する。そして、この複写処理は、制御装置１１の動作が停止されるまで（例えば画像形成装置１０の電源が落とされるまで）、繰り返し実行されることになる。

【0075】

なお、上記ステップ７、ステップ１０およびステップ１３において、複写レジスタ群２４に書き込まれるデータのサイズは、制御レジスタ群３４からデータを読み出したときの読み出しサイズに等しい。また、アドレスカウンタ５８の初期値は、複写レジスタ群２４の先頭アドレス（この例では、第１複写レジスタ２４１の先頭アドレス）とされる。そして、複写レジスタ管理部２３が、複写レジスタ群２４にデータを書き込む毎に、アドレスカウンタ５８が上記読み出しサイズ分だけカウントアップする。複写レジスタ管理部２３は、制御レジスタ群３４から読み出され送信された全データを書き込むまで、アドレスカウンタ５８のカウント値が示すアドレスにデータを書き込む処理を繰り返す。

【0076】

本実施の形態では、指定されたブロックの番号および順番にて、制御レジスタ群３４から同じサイズのデータを読み出して順次複写レジスタ群２４に書き込むことを繰り返すことで、必要とされる複数のデータを複写レジスタ群２４に複写しているため、複写命令パケットで複写先（書き込み先）のアドレスを指定しなくても、問題なく複写処理が実行される。これにより、複写処理が簡易化される。

【0077】

また、本実施の形態では、上述したように、システムタイマのカウント周期以下の周期で、複写レジスタ群２４へ必要とされる全データ（ここでは、指定された複数のブロックのデータ）が複写されるように、コントローラ５１およびコントローラ６１が構成されている。すなわち、上記全データの複写開始から複写終了までの時間は、システムタイマのカウント周期以下の周期となる。ここで、複写開始とは、制御レジスタ群３４から複写のためのデータの読み出しを開始するタイミングをいい、複写終了とは、複写レジスタ群２４への上記全データの書き込が終了するタイミングをいう。したがって、あるカウント周期の途中で、制御レジスタ群３４のデータが更新された場合、遅くとも次のカウント周期で、当該更新されたデータが複写レジスタ群２４に複写される。ＣＰＵ２１は、複写レジスタ群２４に複写されたデータを参照することで、システムタイマのカウント周期以下の周期で更新されたデータを参照できる。なお、複写周期は予め設定しておく。

【0078】

さらに、制御レジスタ群３４のデータから生成された複写パケットは、予め定められた時間以上の間隔をあけて（ただし、複写開始から複写終了までの時間がシステムタイマのカウント周期以下となるように）１つずつ送信される。従って、複写パケットの転送処理中に割込が発生した場合でも、当該複写パケットが送信された後、次の複写パケットが送信されるまでの間に、割込パケットを従制御部３０から主制御部２０に送信することができる。もちろん、複写パケットの送信間隔は、割込パケットの送信がなければ、間隔を詰めて（すなわち、割込パケットを発行する場合に比べて送信間隔を短くして）送信するようにしてもよい。

【0079】

（ＣＰＵによるデータ読み出し処理）
制御装置１１において、主制御部２０に設けられたＣＰＵ２１が、従制御部３０に設けられた制御レジスタ群３４に書き込まれたデータを参照しようとする場合、本実施の形態では、制御レジスタ群３４から直接データを取得するのではなく、複写レジスタ群２４からデータを読み出すことで、制御レジスタ群３４に書き込まれたデータを参照することができる。

【0080】

ＣＰＵ２１は、データ読み出しの際には、複写レジスタ群２４のアドレスを指定した読み出し要求を主側送受信部２２に出力する。主側送受信部２２のコントローラ５１は、ＣＰＵ２１から複写レジスタ群２４のデータの読み出し要求を取得した場合には、複写レジスタ群２４に対し、データ読み出し要求の対象となるデータが複写レジスタ群２４に記憶されているか否かの問い合わせを行う。ここで、データ読み出し要求の対象となるデータが複写レジスタ群２４に記憶されている場合、コントローラ５１は、複写レジスタ管理部２３を介して、複写レジスタ群２４を構成する複写レジスタから、読み出し要求で指定されたアドレスのデータを読み出し、ＣＰＵ２１に供給する。このとき、制御レジスタ群３４に対する読み出し要求のパケットの発行はなされない。一方、データ読み出し要求の対象となるデータが複写レジスタ群２４に記憶されていない場合、コントローラ５１は、制御レジスタ群３４に対する読み出し要求のパケットを発行し、従制御部３０へと送信する。そして、従制御部３０では、従側送受信部３２に設けられたコントローラ６１が、制御レジスタ管理部３３を介して、制御レジスタ群３４を構成する制御レジスタから、読み出し要求で指定されたアドレスのデータを読み出し、主制御部２０のＣＰＵ２１に供給する。

【0081】

［複写レジスタ群への複写処理の具体例］
では、上記図４に示した複写レジスタ群２４への複写処理について、具体的な例を挙げながら説明を行う。

【0082】

図５（ａ）〜（ｆ）は、複写レジスタ群２４への複写処理における、主制御部２０と従制御部３０との間でのデータの授受の一例を示す図である。なお、ここでは、図４に示す複写処理において、スタートネゴシエーションを３回繰り返す場合を例として説明を行う。また、ここでは、一度のスタートネゴシエーション（複写要求パケット）において、複写対象として、４つのブロックを指定する場合を例として説明を行う。

【0083】

まず、図５（ａ）は、１回目のスタートネゴシエーションにおいて、主制御部２０から従制御部３０へと送信される複写要求パケットを例示している。この例では、１回目のスタートネゴシエーションにおける複写要求パケットにおいて、１番目（１）として第６ブロックＢ６が、２番目（２）として第３ブロックＢ３が、３番目（３）として第８ブロックＢ８が、４番目（４）として第１ブロックＢ１が、それぞれ指定されているものとする。

【0084】

次に、図５（ｂ）は、図５（ａ）に示す複写要求パケットに基づいて、従制御部３０から主制御部２０へと転送される１個目のブロック転送データ（複写命令パケット）を例示している。この例では、図５（ａ）に示す複写要求パケットに対応して、１番目に第６ブロックＢ６（この例では第６制御レジスタ３４Ｆ）から読み出した第６データＤ６が、２番目に第３ブロックＢ３（この例では第３制御レジスタ３４Ｃ）から読み出した第３データＤ３が、３番目に第８ブロックＢ８（この例では第８制御レジスタ３４Ｈ）から読み出した第８データＤ８が、４番目に第１ブロックＢ１（この例では第１制御レジスタ３４Ａ）から読み出した第１データＤ１が、それぞれ配置される。その結果、時間ｔの経過に沿って、この順番（Ｄ６→Ｄ３→Ｄ８→Ｄ１）で複写命令パケットが出力されることになる。

【0085】

続いて、図５（ｃ）は、１回目に続く２回目のスタートネゴシエーションにおいて、主制御部２０から従制御部３０へと送信される複写要求パケットを例示している。この例では、２回目のスタートネゴシエーションにおける複写要求パケットにおいて、１番目（１）として第６ブロックＢ６が、２番目（２）として第４ブロックＢ４が、３番目（３）として第２ブロックＢ２が、４番目（４）として第５ブロックＢ５が、それぞれ指定されているものとする。

【0086】

また、図５（ｄ）は、図５（ｃ）に示す複写要求パケットに基づいて、従制御部３０から主制御部２０へと転送される２個目のブロック転送データ（複写命令パケット）を例示している。この例では、図５（ｃ）に示す複写要求パケットに対応して、１番目に第６ブロックＢ６（この例では第６制御レジスタ３４Ｆ）から読み出した第６データＤ６が、２番目に第４ブロックＢ４（この例では第４制御レジスタ３４Ｄ）から読み出した第４データＤ４が、３番目に第２ブロックＢ２（この例では第２制御レジスタ３４Ｂ）から読み出した第２データＤ２が、４番目に第５ブロックＢ５（この例では第５制御レジスタ３４Ｅ）から読み出した第５データＤ５が、それぞれ配置される。その結果、時間ｔの経過に沿って、この順番（Ｄ６→Ｄ４→Ｄ２→Ｄ５）で複写命令パケットが出力されることになる。

【0087】

さらに、図５（ｅ）は、２回目に続く３回目のスタートネゴシエーションにおいて、主制御部２０から従制御部３０へと送信される複写要求パケットを例示している。この例では、３回目のスタートネゴシエーションにおける複写要求パケットにおいて、１番目（１）として第１ブロックＢ１が、２番目（２）として第２ブロックＢ２が、３番目（３）として第７ブロックＢ７が、４番目（４）として第６ブロックＢ６が、それぞれ指定されているものとする。

【0088】

さらにまた、図５（ｆ）は、図５（ｅ）に示す複写要求パケットに基づいて、従制御部３０から主制御部２０へと転送される３個目のブロック転送データ（複写命令パケット）を例示している。この例では、図５（ｅ）に示す複写要求パケットに対応して、１番目に第１ブロックＢ１（この例では第１制御レジスタ３４Ａ）から読み出した第１データＤ１が、２番目に第２ブロックＢ２（この例では第２制御レジスタ３４Ｂ）から読み出した第２データＤ２が、３番目に第７ブロックＢ７（この例では第７制御レジスタ３４Ｇ）から読み出した第７データＤ７が、４番目に第６ブロックＢ６（この例では第６制御レジスタ３４Ｆ）から読み出した第６データＤ６が、それぞれ配置される。その結果、時間ｔの経過に沿って、この順番（Ｄ１→Ｄ２→Ｄ７→Ｄ６）で複写命令パケットが出力されることになる。

【0089】

図６（ａ）〜（ｃ）は、図５に示す複写処理の一例における、主制御部２０に設けられた複写レジスタ群２４の記憶内容の変遷を示す図である。

【0090】

まず、図６（ａ）は、図５（ｂ）に示す１個目のブロック転送データ（複写命令パケット）に基づいて格納された複写レジスタ群２４の記憶内容を示している。この例では、図５（ｂ）に示す複写命令パケットに対応して、複写レジスタ群２４で１番目の格納対象となる第１複写レジスタ２４１に、この複写命令パケットで１番目に配置された第６データＤ６が記憶され、複写レジスタ群２４で２番目の格納対象となる第２複写レジスタ２４２に、この複写命令パケットで２番目に配置された第３データＤ３が記憶され、複写レジスタ群２４で３番目の格納対象となる第３複写レジスタ２４３に、この複写命令パケットで３番目に配置された第８データＤ８が記憶され、複写レジスタ群２４で４番目の格納対象となる第４複写レジスタ２４４に、この複写命令パケットで４番目に配置された第１データＤ１が記憶される。このとき、上記順番（Ｄ６→Ｄ３→Ｄ８→Ｄ１）にて、複写レジスタ群２４にデータが記憶されていくことになる。

【0091】

また、図６（ｂ）は、図５（ｄ）に示す２個目のブロック転送データ（複写命令パケット）に基づいて格納された複写レジスタ群２４の記憶内容を示している。この例では、図５（ｄ）に示す複写命令パケットに対応して、複写レジスタ群２４で１番目の格納対象となる第１複写レジスタ２４１に、この複写命令パケットで１番目に配置された第６データＤ６が記憶され、複写レジスタ群２４で２番目の格納対象となる第２複写レジスタ２４２に、この複写命令パケットで２番目に配置された第４データＤ４が記憶され、複写レジスタ群２４で３番目の格納対象となる第３複写レジスタ２４３に、この複写命令パケットで３番目に配置された第２データＤ２が記憶され、複写レジスタ群２４で４番目の格納対象となる第４複写レジスタ２４４に、この複写命令パケットで４番目に配置された第５データＤ５が記憶される。このとき、上記順番（Ｄ６→Ｄ４→Ｄ２→Ｄ５）にて、複写レジスタ群２４にデータが記憶されていくことになる。

【0092】

さらに、図６（ｃ）は、図５（ｆ）に示す３個目のブロック転送データ（複写命令パケット）に基づいて格納された複写レジスタ群２４の記憶内容を示している。この例では、図５（ｆ）に示す複写命令パケットに対応して、複写レジスタ群２４で１番目の格納対象となる第１複写レジスタ２４１に、この複写命令パケットで１番目に配置された第１データＤ１が記憶され、複写レジスタ群２４で２番目の格納対象となる第２複写レジスタ２４２に、この複写命令パケットで２番目に配置された第２データＤ２が記憶され、複写レジスタ群２４で３番目の格納対象となる第３複写レジスタ２４３に、この複写命令パケットで３番目に配置された第７データＤ７が記憶され、複写レジスタ群２４で４番目の格納対象となる第４複写レジスタ２４４に、この複写命令パケットで４番目に配置された第６データＤ６が記憶される。このとき、上記順番（Ｄ１→Ｄ２→Ｄ７→Ｄ６）にて、複写レジスタ群２４にデータが記憶されていくことになる。

【0093】

図７（ａ）〜（ｅ）は、図５に示す複写処理の一例における、１個目のブロック転送データに基づくデータの格納後（図６（ａ）参照）から２個目のブロック転送データに基づくデータの格納後（図６（ｂ）参照）に至る、複写レジスタ群２４の記憶内容の変遷を示す図である。

【0094】

まず、図７（ａ）は、図５（ｂ）に示す１個目のブロック転送データ（複写命令パケット）に基づいて格納された複写レジスタ群２４の記憶内容を示している。なお、図７（ａ）に示す内容は、上述した図６（ａ）に示したものと同じであるため、ここではその詳細な説明を省略する。

【0095】

また、図７（ｂ）は、図７（ａ）に示す状態から、図５（ｄ）に示す２個目のブロック転送データ（複写命令パケット）における１つ目のパケットに基づいて、第１複写レジスタ２４１に上書き処理が施された複写レジスタ群２４の記憶内容を示している。このとき、複写レジスタ群２４では、第１複写レジスタ２４１の記憶内容が、第６データＤ６から新たな第６データＤ６に更新される一方、第２複写レジスタ２４２〜第４複写レジスタ２４４の記憶内容は、図７（ａ）に示す従前の状態に維持される。

【0096】

この例では、第１複写レジスタ２４１の記憶内容を、第６データＤ６から新たな第６データＤ６に更新している。ここで、本実施の形態における第１データＤ１〜第８データＤ８のそれぞれの内容は、順次更新されていくことから、同じ複写レジスタに同じ制御レジスタから読み出したデータを上書きすることにも、意味があるといえる。

【0097】

さらに、図７（ｃ）は、図７（ｂ）に示す状態から、図５（ｄ）に示す２個目のブロック転送データ（複写命令パケット）における２つ目のパケットに基づいて、第２複写レジスタ２４２に上書き処理が施された複写レジスタ群２４の記憶内容を示している。このとき、複写レジスタ群２４では、第２複写レジスタ２４２の記憶内容が、第３データＤ３から第４データＤ４に更新される一方、第１複写レジスタ２４１の記憶内容は、図７（ｂ）に示す上書きされた状態に維持され、第３複写レジスタ２４３および第４複写レジスタ２４４の記憶内容は、図７（ａ）に示す従前の状態に維持される。

【0098】

さらにまた、図７（ｄ）は、図７（ｃ）に示す状態から、図５（ｄ）に示す２個目のブロック転送データ（複写命令パケット）における３つ目のパケットに基づいて、第３複写レジスタ２４３に上書き処理が施された複写レジスタ群２４の記憶内容を示している。このとき、複写レジスタ群２４では、第３複写レジスタ２４３の記憶内容が、第８データＤ８から第２データＤ２に更新される一方、第１複写レジスタ２４１および第２複写レジスタ２４２の記憶内容は、図７（ｃ）に示す上書きされた状態に維持され、第４複写レジスタ２４４の記憶内容は、図７（ａ）に示す従前の状態に維持される。

【0099】

そして、図７（ｅ）は、図７（ｄ）に示す状態から、図５（ｄ）に示す２個目のブロック転送データ（複写命令パケット）における４つ目のパケットに基づいて、第４複写レジスタ２４４に上書き処理が施された複写レジスタ群２４の記憶内容を示している。このとき、複写レジスタ群２４では、第４複写レジスタ２４４の記憶内容が、第１データＤ１から第５データＤ５に更新される一方、第１複写レジスタ２４１〜第３複写レジスタ２４３の記憶内容は、図７（ｄ）に示す上書きされた状態に維持される。なお、図７（ｅ）に示す内容は、上述した図６（ｂ）に示したものと同じとなる。

【0100】

図８（ａ）〜（ｅ）は、図５に示す複写処理の一例における、２個目のブロック転送データに基づくデータの格納後（図６（ｂ）参照）から３個目のブロック転送データに基づくデータの格納後（図６（ｃ）参照）に至る、複写レジスタ群２４の記憶内容の変遷を示す図である。

【0101】

まず、図８（ａ）は、図５（ｄ）に示す２個目のブロック転送データ（複写命令パケット）に基づいて格納された複写レジスタ群２４の記憶内容を示している。なお、図８（ａ）に示す内容は、上述した図６（ｂ）および図７（ｅ）に示したものと同じであるため、ここではその詳細な説明を省略する。

【0102】

また、図８（ｂ）は、図８（ａ）に示す状態から、図５（ｆ）に示す３個目のブロック転送データ（複写命令パケット）における１つ目のパケットに基づいて、第１複写レジスタ２４１に上書き処理が施された複写レジスタ群２４の記憶内容を示している。このとき、複写レジスタ群２４では、第１複写レジスタ２４１の記憶内容が、第６データＤ６から第１データＤ１に更新される一方、第２複写レジスタ２４２〜第４複写レジスタ２４４の記憶内容は、図８（ａ）に示す従前の状態に維持される。

【0103】

さらに、図８（ｃ）は、図８（ｂ）に示す状態から、図５（ｆ）に示す３個目のブロック転送データ（複写命令パケット）における２つ目のパケットに基づいて、第２複写レジスタ２４２に上書き処理が施された複写レジスタ群２４の記憶内容を示している。このとき、複写レジスタ群２４では、第２複写レジスタ２４２の記憶内容が、第４データＤ４から第２データＤ２に更新される一方、第１複写レジスタ２４１の記憶内容は、図８（ｂ）に示す上書きされた状態に維持され、第３複写レジスタ２４３および第４複写レジスタ２４４の記憶内容は、図８（ａ）に示す従前の状態に維持される。

【0104】

この例では、図８（ｃ）に示す状態において、第２複写レジスタ２４２および第３複写レジスタ２４３に、ともに第２データＤ２が記憶されている。ただし、本実施の形態における第１データＤ１〜第８データＤ８のそれぞれの内容は、上述したように順次更新されていくことから、異なる複写レジスタに同じ制御レジスタから読み出したデータを上書きすることにも、意味があるといえる。

【0105】

さらにまた、図８（ｄ）は、図８（ｃ）に示す状態から、図５（ｆ）に示す３個目のブロック転送データ（複写命令パケット）における３つ目のパケットに基づいて、第３複写レジスタ２４３に上書き処理が施された複写レジスタ群２４の記憶内容を示している。このとき、複写レジスタ群２４では、第３複写レジスタ２４３の記憶内容が、第２データＤ２から第７データＤ７に更新される一方、第１複写レジスタ２４１および第２複写レジスタ２４２の記憶内容は、図８（ｃ）に示す上書きされた状態に維持され、第４複写レジスタ２４４の記憶内容は、図８（ａ）に示す従前の状態に維持される。

【0106】

そして、図８（ｅ）は、図８（ｄ）に示す状態から、図５（ｆ）に示す３個目のブロック転送データ（複写命令パケット）における４つ目のパケットに基づいて、第４複写レジスタ２４４に上書き処理が施された複写レジスタ群２４の記憶内容を示している。このとき、複写レジスタ群２４では、第４複写レジスタ２４４の記憶内容が、第５データＤ５から第６データＤ６に更新される一方、第１複写レジスタ２４１〜第３複写レジスタ２４３の記憶内容は、図８（ｄ）に示す上書きされた状態に維持される。なお、図８（ｅ）に示す内容は、上述した図６（ｃ）に示したものと同じとなる。

【0107】

なお、本実施の形態では、主制御部２０にて複写要求パケットを作成するにあたり、従制御部３０に設定された８つのブロックから、より少ない４つのブロックを選択するようにしていたが、これに限られるものではない。例えば、複写要求パケットを作成するにあたり、すべて（８つ）のブロックを指定するとともに、これら８つのブロックに順番付けを行うようにしてもよい。この場合には、複写要求パケットを受け取った従制御部３０が、指定された順番に沿って８つのブロックを時系列的に並べたブロック転送データ（複写命令パケット）を作成し、主制御部２０へと転送することになる。

【0108】

また、本実施の形態では、主制御部２０にて複写要求パケットを作成するにあたり、指定した複数のブロックに順番付けを行うようにしていたが、これに限られるものではない。例えば、複写要求パケットを作成するにあたり、従制御部３０に設定されたすべて（８つ）のブロックから、複数（例えば４つ）のブロックを選択するとともに、これら複数のブロックに順番付けを行わないようにしてもよい。この場合には、複写要求パケットを受け取った従制御部３０が、例えばブロックの番号が若い順にしたがって複数のブロックを時系列的に並べたブロック転送データ（複写命令パケット）を作成し、主制御部２０へと転送することになる。

【0109】

さらに、本実施の形態では、主制御部２０にて複写要求パケットを作成するにあたり、従制御部３０に設定された８つのブロックから、常に同じ数（ここでは４つ）のブロックを選択するようにしていたが、これに限られるものではない。例えば、複写要求パケットを作成するにあたり、選択するブロックの数を変更（ここでは１〜８の間から選択）するようにしてもよい。この場合には、複写要求パケットを受け取った従制御部３０が、指定された数のブロックを時系列的に並べたブロック転送データ（複写命令パケット）を作成し、主制御部２０へと転送することになる。

【符号の説明】

【0110】

１０…画像形成装置、１１…制御装置、１２…機器群、２０…主制御部、２１…ＣＰＵ、２２…主側送受信部、２３…複写レジスタ管理部、２４…複写レジスタ群、２５…ＣＰＵバス、３０…従制御部、３２…従側送受信部、３３…制御レジスタ管理部、３４…制御レジスタ群、３６…機器駆動部、４０…送受信バス

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】