特許第6625942号(P6625942)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6625942
(24)【登録日】2019年12月6日
(45)【発行日】2019年12月25日
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
   G11C 11/4074 20060101AFI20191216BHJP
   G11C 11/404 20060101ALI20191216BHJP
   G11C 11/56 20060101ALI20191216BHJP
【FI】
   G11C11/4074 200
   G11C11/404 100
   G11C11/56 250
【請求項の数】7
【全頁数】55
(21)【出願番号】特願2016-150474(P2016-150474)
(22)【出願日】2016年7月29日
(65)【公開番号】特開2018-18568(P2018-18568A)
(43)【公開日】2018年2月1日
【審査請求日】2018年10月5日
(73)【特許権者】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(74)【代理人】
【識別番号】110001737
【氏名又は名称】特許業務法人スズエ国際特許事務所
(72)【発明者】
【氏名】田中 千加
(72)【発明者】
【氏名】池田 圭司
(72)【発明者】
【氏名】沼田 敏典
(72)【発明者】
【氏名】手塚 勉
【審査官】 津幡 貴生
(56)【参考文献】
【文献】 特開2012−238852(JP,A)
【文献】 特開2013−201444(JP,A)
【文献】 特開2016−051496(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
G11C 11/401
(57)【特許請求の範囲】
【請求項1】
第1及び第2の電極を有するキャパシタ、並びに、第1及び第2の端子を有する電流経路及び前記電流経路のオン/オフを制御する制御端子を有し、前記第1の端子が前記第1の電極に接続されるトランジスタ、を有するメモリセルと、
前記第2の端子に接続される第1の導電線と、
前記第2の電極に接続される第2の導電線と、
前記制御端子に接続される第3の導電線と、
センスアンプと、
前記第1の導電線と前記センスアンプとの間に接続されるスイッチ素子と、
書き込み動作において、前記スイッチ素子をオフにし、前記第1の導電線に第1の電位を印加し、前記メモリセルに書き込まれるべき書き込みデータの値に応じて第2の導電線の電位を設定するコントローラと、
を具備する半導体記憶装置。
【請求項2】
前記書き込みデータは、1ビットデータであり、
前記コントローラは、前記書き込み動作において、前記第1の電位及びこれとは異なる第2の電位のうちの1つを前記第2の導電線に印加する、
請求項1に記載の半導体記憶装置。
【請求項3】
前記書き込みデータは、nビットデータであり、
前記コントローラは、前記書き込み動作において、前記第1の電位、第2の電位、第3の電位、…及び、第2の電位のうちの1つを前記第2の導電線に印加する、
但し、nは、2以上の自然数であり、前記第1、第2、第3、…及び、第2の電位は、互いに異なる、
請求項1に記載の半導体記憶装置。
【請求項4】
半導体基板と、前記半導体基板上の前記センスアンプと、前記センスアンプよりも上のメモリセルアレイと、を具備し、
前記メモリセルアレイは、
前記第1及び第2の電極を有する前記キャパシタとしての第1のキャパシタ、並びに、前記第1及び第2の端子を有する前記電流経路としての第1の電流経路及び前記第1の電流経路のオン/オフを制御する前記制御端子としての第1の制御端子を有し、前記第1の端子が前記第1の電極に接続される前記トランジスタとしての第1のトランジスタ、を有する前記メモリセルとしての第1のメモリセルと、
第3及び第4の電極を有する第2のキャパシタ、並びに、第3及び第4の端子を有する第2の電流経路及び前記第2の電流経路のオン/オフを制御する第2の制御端子を有し、前記第3の端子が前記第3の電極に接続される第2のトランジスタ、を有する第2のメモリセルと、
前記第2の端子に接続され、前記半導体基板の上面に沿う第1の方向に延びる前記第1の導電線と、
前記第2及び第4の電極に接続され、前記第1の方向に延びる前記第2の導電線と、
前記第1の制御端子に接続され、前記半導体基板の上面に沿い、前記第1の方向に交差する第2の方向に延びる前記第3の導電線と、
前記第4の端子に接続され、前記第1の方向に延びる第4の導電線と、
前記第2の制御端子に接続され、前記第2の方向に延びる第5の導電線と、を備える、
請求項1記載の半導体記憶装置。
【請求項5】
複数の電位を生成可能であり、前記複数の電位のうちの1つを前記第2の導電線に印加する電位ジェネレータ、
をさらに具備する、請求項4に記載の半導体記憶装置。
【請求項6】
前記電流経路は、酸化物半導体層により構成される請求項1記載の半導体記憶装置。
【請求項7】
前記第1の電流経路及び前記第2の電流経路は、酸化物半導体層により構成される請求項4記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
DRAM(ダイナミックランダムアクセスメモリ)は、システムのメインメモリや、バッファメモリなど、様々な用途に使用される。従って、DRAMの高性能化及び低コスト化は、重要である。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2013−8431号公報
【特許文献2】特開平6−295589号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態は、DRAMの高性能化及び低コスト化を図る技術を提案する。
【課題を解決するための手段】
【0005】
実施形態によれば、半導体記憶装置は、第1及び第2の電極を有するキャパシタ、並びに、第1及び第2の端子を有する電流経路及び前記電流経路のオン/オフを制御する制御端子を有し、前記第1の端子が前記第1の電極に接続されるトランジスタ、を有するメモリセルと、前記第2の端子に接続される第1の導電線と、前記第2の電極に接続される第2の導電線と、前記制御端子に接続される第3の導電線と、センスアンプと、前記第1の導電線と前記センスアンプとの間に接続されるスイッチ素子と、書き込み動作において、前記スイッチ素子をオフにし、前記第1の導電線に第1の電位を印加し、前記メモリセルに書き込まれるべき書き込みデータの値に応じて第2の導電線の電位を設定するコントローラと、を備える。
【図面の簡単な説明】
【0006】
図1】DRAMのブロック図。
図2】メモリセルアレイの例を示す回路図。
図3】カラムセレクタ及びセンスアンプを含む周辺回路の例を示す回路図。
図4】カラムセレクタ及びセンスアンプを含む周辺回路の例を示す回路図。
図5】書き込み動作の例を示す図。
図6】書き込みデータと書き込み電圧の関係を示す図。
図7】Vstorageを決定する例を示す図。
図8】読み出し動作の例を示す図。
図9】読み出しデータと読み出し電圧の関係を示す図。
図10】Vreadを決定する例を示す図。
図11】電位ジェネレータの例を示す図。
図12】書き込み動作の動作波形の例を示す図。
図13】読み出し動作の動作波形の例を示す図。
図14】読み出し動作の動作波形の例を示す図。
図15】読み出し動作の動作波形の例を示す図。
図16】読み出し動作の動作波形の例を示す図。
図17図12の動作波形の変形例を示す図。
図18】ソース線の電位と書き込み時間の関係を示す図。
図19図13乃至図16の動作波形の変形例を示す図。
図20図13乃至図16の動作波形の変形例を示す図。
図21】ソース線の電位と読み出し時間の関係を示す図。
図22図1の変形例を示すブロック図。
図23図3の変形例を示す回路図。
図24】書き込み動作の例を示す図。
図25】書き込みデータと書き込み電圧の関係を示す図。
図26】Vstorageを決定する例を示す図。
図27】読み出し動作の例を示す図。
図28】読み出しデータと読み出し電圧の関係を示す図。
図29】Vreadを決定する例を示す図。
図30】電位ジェネレータの例を示す図。
図31】書き込み動作の動作波形の例を示す図。
図32】1回目の読み出し動作の動作波形の例を示す図。
図33】1回目の読み出し動作の動作波形の例を示す図。
図34】2回目−Aの読み出し動作の動作波形の例を示す図。
図35】2回目−Aの読み出し動作の動作波形の例を示す図。
図36】2回目−Bの読み出し動作の動作波形の例を示す図。
図37】2回目−Bの読み出し動作の動作波形の例を示す図。
図38】Multi-level DRAM + twice readの流れを示すフローチャート。
図39】書き戻し動作(write-back operation)の動作波形の例を示す図。
図40】twice readにおいてレジスタに記憶されるデータを示す図。
図41】once readingに使用される周辺回路の例を示す回路図。
図42図41のロジック回路の例を示す図。
図43】Multi-level DRAM + once readingの流れを示すフローチャート。
図44】once readingに用いるセンスアンプの動作波形を示す図。
図45】once readingにおいてセンスアンプから出力されるデータの例を示す図。
図46】三次元DRAMの平面図。
図47図46のXLVII−XLVII線に沿う断面図。
図48】メモリセルの構造例を示す斜視図。
図49】メモリセルの構造例を示す斜視図。
図50】トランジスタQpreの構造例を示す斜視図。
図51】トランジスタQの構造例を示す斜視図。
図52図47のデバイス構造の変形例を示す断面図。
図53】トランジスタT_SLの構造例を示す斜視図。
図54】カラムセレクタ及びセンスアンプを含む周辺回路の例を示す回路図。
図55】カラムセレクタ及びセンスアンプを含む周辺回路の例を示す回路図。
図56】カラムセレクタ及びセンスアンプを含む周辺回路の例を示す回路図。
図57】カラムセレクタ及びセンスアンプを含む周辺回路の例を示す回路図。
図58】ソース線を共有する2つのメモリセルの書き込み動作の例を示す図。
図59】ソース線の電位変化による非選択セルへの影響を説明する図。
図60】NANDメモリのページバッファへの適用例を示す図。
図61】ページバッファの面積縮小効果を説明する図。
【発明を実施するための形態】
【0007】
以下、図面を参照しながら実施例を説明する。
(ブロック図)
図1は、実施例に係わるDRAMのブロック図を示している。
【0008】
DRAM10は、インターフェース回路11、コントローラ12、電位ジェネレータ13、ロウデコーダ/ドライバ14、カラムデコーダ15、カラムセレクタ16、センスアンプ17、及び、メモリセルアレイ18を備える。
【0009】
書き込みイネーブル信号WE、読み出しイネーブル信号RE、アドレス信号Addr、及び、書き込みデータDwは、DRAM10の外部からインターフェース回路11に入力される。読み出しデータDrは、インターフェース回路11からDRAM10の外部に出力される。
【0010】
書き込みイネーブル信号WE、読み出しイネーブル信号RE、及び、書き込みデータDwは、インターフェース回路11からコントローラ12に転送される。
【0011】
コントローラ12は、電位ジェネレータ13、ロウデコーダ/ドライバ14、カラムデコーダ15、及び、センスアンプ17の動作を制御する。
【0012】
例えば、コントローラ12は、書き込みイネーブル信号WEを受けると、電位ジェネレータ13、ロウデコーダ/ドライバ14、及び、カラムデコーダ15を動作状態にし、センスアンプ17を非動作状態にする。また、コントローラ12は、書き込み動作に必要な複数の電位VWL,VBL,VSLの生成を電位ジェネレータ13に指示する。
【0013】
また、例えば、コントローラ12は、読み出しイネーブル信号REを受けると、電位ジェネレータ13、ロウデコーダ/ドライバ14、カラムデコーダ15、及び、センスアンプ17を動作状態にする。また、コントローラ12は、読み出し動作に必要な複数の電位VWL,VBL,VSLの生成を電位ジェネレータ13に指示する。
【0014】
アドレス信号Addrは、インターフェース回路11から、ロウデコーダ/ドライバ14、及び、カラムデコーダ15に転送される。
【0015】
ロウデコーダ/ドライバ14は、アドレス信号Addrに基づき、ワード線WLを選択し、そのワード線WLに電位ジェネレータ13からの電位VWLを転送する。カラムデコーダ15は、アドレス信号Addrに基づき、カラムセレクタ16を用いてビット線BL及びソース線SLを選択する。電位ジェネレータ13からの電位VBL,VSLは、カラムセレクタ16を介して、それらビット線BL及びソース線SLに転送される。
【0016】
メモリセルUijは、キャパシタCij及びトランジスタ(FET: Field Effect Transistor)Tijを備える。
【0017】
例えば、図2に示すように、メモリセルUijは、直列接続されるキャパシタCij及びトランジスタTijを備える。但し、i及びjは、0,1,2,…である。
【0018】
キャパシタCijは、第1及び第2の電極を備え、トランジスタTijは、第1及び第2の端子を有する電流経路と、この電流経路のオン/オフを制御する制御端子と、を備える。トランジスタTijの第1の端子は、キャパシタCijの第1の電極に接続される。
【0019】
ビット線BLは、トランジスタTijの第2の端子に接続され、第1の方向に延びる。ソース線SLは、キャパシタCijの第2の電極に接続され、第1の方向に延びる。ワード線WLは、トランジスタTijの制御端子に接続され、第1の方向に交差する第2の方向に延びる。
【0020】
ここで重要な点は、ソース線SLがカラムCoL毎に独立に設けられ、かつ、ビット線BL及びソース線SLが互いに並行に延びていることにある。また、このようなレイアウトにおいて、書き込み動作は、例えば、ビット線BLに固定電位(例えば、電源電位Vdd)VBLを印加し、ソース線SLの電位VSLを書き込みデータDwの値に応じて変化させることにより行う。
【0021】
例えば、メモリセルUijに1ビットデータ(0又は1)を書き込む場合、書き込みデータが0のときは、ソース線SLの電位VSLをVddとし、書き込みデータが1のときは、ソース線SLの電位VSLをVss(0V)とすればよい。
【0022】
また、メモリセルUijに2ビットデータ(00、01、10、又は、11)を書き込む場合、書き込みデータが00のときは、ソース線SLの電位VSLをVddとし、書き込みデータが01のときは、ソース線SLの電位VSLを(1/3)×Vddとし、書き込みデータが10のときは、ソース線SLの電位VSLを(2/3)×Vddとし、書き込みデータが11のときは、ソース線SLの電位VSLをVddとすればよい。
【0023】
一般的には、メモリセルUijにnビットデータを書き込む場合、2の書き込みデータに対応させて、2の電位、即ち、第1の電位、第2の電位、第3の電位、…第2の電位を用意し、これらのうちの1つをソース線SLの電位VSLとすればよい。但し、nは、自然数であり、2の電位、即ち、第1の電位、第2の電位、第3の電位、…第2の電位は、互いに異なる。
【0024】
(周辺回路)
図3及び図4は、カラムセレクタ及びセンスアンプを含む周辺回路の例を示している。
【0025】
メモリセルUij、キャパシタCij、トランジスタTij、ワード線WL、ビット線BL、及び、ソース線SLは、それぞれ、図1及び図2に示すメモリセルUij、キャパシタCij、トランジスタTij、ワード線WL、ビット線BL、及び、ソース線SLに対応する。
【0026】
カラムセレクタ16は、カラムCoLを選択する選択素子としてのトランジスタ(例えば、NチャネルFET)QCSを備える。トランジスタQCSは、図1のカラムデコーダ15からの選択信号φCSがアクティブ(例えば、ハイレベル)のとき、オンとなり、選択信号φCSがノンアクティブ(例えば、ロウレベル)のとき、オフとなる。
【0027】
トランジスタQCSがオンのとき、図1の電位ジェネレータ13からの電位VSLがソース線SLに印加される。
【0028】
は、書き込み動作において、図1の電位ジェネレータ13からの電位VBLをビット線BLに印加するためのトランジスタ(例えば、NチャネルFET)である。書き込み動作における電位VBLは、例えば、上述したように、固定電位(例えば、電源電位Vdd)である。従って、書き込み動作において、図1のコントローラ12からの制御信号φがアクティブ(例えば、ハイレベル)になると、トランジスタQがオンとなり、固定電位VBLがビット線BLjに転送される。また、制御信号φがノンアクティブ(例えば、ロウレベル)になると、トランジスタQがオフとなる。
【0029】
preは、読み出し動作において、図1の電位ジェネレータ13からの電位VBLをプリチャージ電位としてビット線BLに印加するためのトランジスタ(例えば、NチャネルFET)である。読み出し動作において、図1のコントローラ12からの制御信号φpreがアクティブ(例えば、ハイレベル)になると、トランジスタQpreがオンとなり、電位VBLがビット線BLjに転送される。また、制御信号φpreがノンアクティブ(例えば、ロウレベル)になると、トランジスタQpreがオフとなる。
【0030】
clampは、読み出し動作において、ビット線BLjをセンスアンプ17に電気的に接続するためのスイッチ素子(クランプ回路)として機能する。Qclampは、例えば、NチャネルFETである。読み出し動作において、図1のコントローラ12からの制御信号φclampがアクティブ(例えば、ハイレベル)になると、トランジスタQclampがオンとなり、ビット線BLjとセンスアンプ17が互いに電気的に接続される。また、制御信号φclampがノンアクティブ(例えば、ロウレベル)になると、トランジスタQclampがオフとなる。
【0031】
トランジスタQclampは、書き込み動作においてオフとなる。即ち、書き込み動作においてセンスアンプ17は使用しない。なぜなら、上述したように、書き込み動作は、ビット線BLの電位VBLを固定電位とし、ソース線SLの電位VSLを変化させることにより行うからである。但し、読み出し動作(Single-level DRAM)における読み出しデータの再書き込み(書き戻し)は除く。
【0032】
これら書き込み動作及び読み出し動作の詳細については、後述する。
【0033】
センスアンプ17は、SRAM(スタティックランダムアクセスメモリ)セル、即ち、フリップフロップ接続される2つのインバータ回路を備える。図1のコントローラ12からの制御信号(センスアンプイネーブル信号)φSEがアクティブ(例えば、ハイレベル)になると、センスアンプ17が動作状態になる。また、制御信号φSEがノンアクティブ(例えば、ロウレベル)になると、センスアンプ17が非動作状態になる。
【0034】
センスアンプ17は、2つの入出力ノードS1,S2を備える。読み出しデータDrは、例えば、入出力ノードS1から出力される。
【0035】
eqは、2つの入出力ノードS1,S2の電位VS1,VS2をイコライズするトランジスタ(イコライズ回路)である。Qeqは、例えば、NチャネルFETである。図1のコントローラ12からの制御信号φeqがアクティブ(例えば、ハイレベル)になると、トランジスタQeqがオンとなり、2つの入出力ノードS1,S2の電位VS1,VS2がイコライズされる。制御信号φeqがノンアクティブ(例えば、ロウレベル)になると、トランジスタQeqがオフとなる。
【0036】
rstは、2つの入出力ノードS1,S2の電位VS1,VS2をリセットするトランジスタ(例えば、NチャネルFET)である。図1のコントローラ12からの制御信号φrstがアクティブ(例えば、ハイレベル)になると、トランジスタQrstがオンとなり、2つの入出力ノードS1,S2の電位VS1,VS2がリセットされる。制御信号φrstがノンアクティブ(例えば、ロウレベル)になると、トランジスタQrstがオフとなる。
【0037】
図3のセンスアンプ17は、1ビットデータを1つのメモリセルUijに記憶させる1セル/1ビットタイプのSingle-level DRAM、又は、nビットデータ(nは、2以上の自然数)を1つのメモリセルUijに記憶させるMulti-level DRAMに対応する。従って、読み出し動作で使用する基準電位Vrefは、トランジスタQpre及びトランジスタQclampを介して、入出力ノードS2に印加される。
【0038】
また、図4のセンスアンプ17は、1ビットデータを2つのメモリセルUijに記憶させる2セル/1ビットタイプのSingle-level DRAMに対応する。この場合、相補データが2つのメモリセルUijに記憶される。従って、読み出し動作において、ビット線BLijの電位VBLが入出力ノードS1に転送され、ビット線BLij(bBLij)の電位VBL(VbBL)が入出力ノードS2に転送される。
【0039】
(動作例:Single-level DRAMの場合)
図5は、書き込み動作の例を示している。図6は、書き込みデータと書き込み電圧の関係を示している。
この例は、メモリセルに1ビットデータ(0又は1)を書き込む場合の例である。
【0040】
メモリセルは、同図の等価回路に示すように、ビット線BLとソース線SLとの間に直列接続されるキャパシタCijとトランジスタTijとを備える。
【0041】
この場合、書き込みデータは、キャパシタCijに印加される書き込み電圧(キャパシタ電圧)Vstorage(=Vcap−VSL)により制御することができる。
【0042】
例えば、書き込みデータ1をメモリセルに書き込む場合、書き込み電圧VstorageをVw1(例えば、Vdd)に設定し、書き込みデータ0をメモリセルに書き込む場合、書き込み電圧VstorageをVw0(例えば、0V)に設定すればよい。但し、Vw0<Vw1である。
【0043】
図7は、図5及び図6において書き込み電圧Vstorageを決定する例を示している。
【0044】
本実施例は、上述したように、書き込み動作において、ソース線SLの電位VSLを変化させることを特徴とする。
【0045】
従って、例えば、書き込みデータ1をメモリセルに書き込む場合、ワード線WLの電位VWLをVon_wに設定し、ビット線BLの電位VBLをVddに設定し、ソース線SLの電位VSLを0Vに設定する。但し、Von_w≧VBL+Vthであり、Vthは、トランジスタTijの閾値電圧である。
【0046】
この場合、書き込み電圧Vstorage(=Vcap−VSL)は、Vw1(=VBL−VSL=Vdd)となり、書き込みデータ1がキャパシタCijに記憶される。
【0047】
また、書き込みデータ0をメモリセルに書き込む場合、ワード線WLの電位VWLをVon_wに設定し、ビット線BLの電位VBLをVddに設定し、ソース線SLの電位VSLをVddに設定する。
【0048】
この場合、書き込み電圧Vstorage(=Vcap−VSL)は、Vw0(=VBL−VSL=0V)となり、書き込みデータ0がキャパシタCijに記憶される。
【0049】
本実施例では、書き込み動作において、ソース線SLの電位VSLを変化させることが可能である。従って、例えば、書き込みデータ1をメモリセルに書き込む場合、ソース線SLの電位VSLを、例えば、−αV(マイナス電位)に設定することにより、書き込みデータ1の書き込み動作を高速化できる。
【0050】
即ち、ソース線SLの電位VSLを−αVに設定すると、書き込み電圧Vstorage(=Vcap−VSL)は、Vw1(=VBL−VSL=Vdd+αV)となり、ソース線SLの電位VSLを0Vに設定した場合に比べて、書き込み電圧Vstorageが大きくなる。従って、書き込みデータ1がキャパシタCijに加速して記憶される(加速書き込み)。
【0051】
図8は、読み出し動作の例を示している。図9は、読み出しデータと読み出し電圧の関係を示している。
この例は、メモリセルから1ビットデータ(0又は1)を読み出す場合の例である。
【0052】
メモリセルは、同図の等価回路に示すように、ビット線BLとソース線SLとの間に直列接続されるキャパシタCijとトランジスタTijとを備える。
【0053】
例えば、メモリセルに1が記憶されている場合、キャパシタCijは、書き込み電圧VstorageとしてVddを保持する。即ち、ソース線SLの電位が0Vのとき、Vcapは、Vddである。また、メモリセルに0が記憶されている場合、キャパシタCijは、書き込み電圧Vstorageとして0Vを保持する。即ち、ソース線SLの電位が0Vのとき、Vcapも、0Vである。
【0054】
この場合、読み出しデータ(メモリセルに1が記憶されているか、又は、0が記憶されているか)は、読み出し電圧Vread(=VBL−VSL)として、Vddと0Vとの間の電圧、例えば、Vdd/2を、キャパシタCijに印加することにより判定可能である。
【0055】
例えば、読み出し動作において、ソース線SLの電位VSLを0Vに設定し、かつ、ビット線BLの電位VBLをプリチャージ電位Vpre=Vdd/2(フローティング)に設定した状態で、トランジスタTijをオンにすると、キャパシタCijに記憶されているデータ(0又は1)に応じてビット線BLの電位VBLが変化する。
【0056】
即ち、キャパシタCijに記憶されているデータが1(VcapがVdd)のとき、トランジスタTijがオンになると、キャパシタCijに蓄積された電荷がビット線BLに移動し、ビットBLの電位VBLは、Vpre=Vdd/2(フローティング)からΔVだけ上昇する。これに対し、キャパシタCijに記憶されているデータが0(Vcapが0V)のとき、トランジスタTijがオンになると、ビット線BLに蓄積された電荷がキャパシタCijに移動し、ビットBLの電位VBLは、Vdd/2(フローティング)からΔVだけ下降する。
【0057】
従って、このビットBLの電位の変化をセンスアンプにより検出すれば、メモリセルに記憶されているデータを読み出すことができる。
【0058】
図10は、図8及び図9において読み出し電圧Vreadを決定する例を示している。
【0059】
例えば、メモリセルからデータを読み出す場合、ワード線WLの電位VWLをVon_rに設定し、ビット線BLの電位VBLをプリチャージ電位Vpre=Vdd/2(フローティング)に設定し、ソース線SLの電位VSLを0Vに設定する。但し、Von_r≧VBL+Vthであり、Vthは、トランジスタTijの閾値電圧である。
【0060】
この場合、上述したように、ビット線BLの電位VBLは、プリチャージ電位Vpre=Vdd/2(フローティング)から、メモリセルに記憶されたデータ(0又は1)に応じて、上昇/下降する。
【0061】
本実施例では、上述したように、ソース線SLの電位VSLを変化させることが可能である。従って、読み出し動作において、例えば、ソース線SLの電位VSLを0Vから±βVに変化させ、キャパシタCijでの容量カップリングにより、上述のΔVを大きくすることができる(ビット線ブースト効果)。ΔVが大きくなれば、例えば、図3及び図4のセンスアンプ17の2つの入出力ノードS1,S2に入力される初期電位差が大きくなるため、読み出し動作の高速化が可能となる。
【0062】
例えば、ソース線SLの電位VSLを0Vから+βVに変化させる場合、読み出しデータが1のときのビット線BLの電位VBLの上昇量は、ソース線SLの電位VSLが0Vのままである場合に比べて、大きくなる。また、ソース線SLの電位VSLを0Vから−βVに変化させる場合、読み出しデータが0のときのビット線BLの電位VBLの下降量は、ソース線SLの電位VSLが0Vのままである場合に比べて、大きくなる。
【0063】
図11は、電位ジェネレータの例を示している。
電位ジェネレータ13は、図1の電位ジェネレータ13に対応する。
【0064】
電位ジェネレータ13は、第1のジェネレータ13_writeと、第2のジェネレータ13_readと、マルチプレクサMUX_writeと、を備える。
【0065】
第1のジェネレータ13_writeは、書き込み動作において使用する電位を出力する機能を有し、書き込みイネーブル信号WEがアクティブ(例えば、ハイレベル)になると、動作状態となる。
【0066】
第1のジェネレータ13_writeは、例えば、図7に示すVWL(=Von_W)及びVBL(=Vdd)を出力する。また、マルチプレクサMUX_writeは、図7に示すVSL(=Vdd又は0V)を出力する。
【0067】
例えば、図1のコントローラ12からの制御信号CNT_Wが1のとき、即ち、書き込みデータDwが1のとき、マルチプレクサMUX_writeは、VSLとして0Vを出力する。また、図1のコントローラ12からの制御信号CNT_Wが0のとき、即ち、書き込みデータDwが0のとき、マルチプレクサMUX_writeは、VSLとしてVddを出力する。
【0068】
第2のジェネレータ13_readは、読み出し動作において使用する電位を出力する機能を有し、読み出しイネーブル信号REがアクティブ(例えば、ハイレベル)になると、動作状態となる。
【0069】
第2のジェネレータ13_readは、例えば、図10に示すVWL(=Von_r)、VBL=Vpre(=Vdd/2)、及び、VSL(=0V)を出力する。
【0070】
図12は、書き込み動作の動作波形の例を示している。
【0071】
同図において、WEは、書き込みイネーブル信号であり、VWL、VBL、及び、VSLは、例えば、図7のVWL、VBL、及び、VSLに対応し、φ、VS1、及び、VS2は、図3及び図4のφ、VS1、及び、VS2に対応する。
【0072】
この動作波形は、図1のコントローラ12により制御される。
【0073】
書き込みイネーブル信号WEがハイレベルになると、コントローラ12は、制御信号φCS及び制御信号φをハイレベルに設定する。制御信号φCS及び制御信号φがハイレベルになると、Vddが、図11の電位ジェネレータ13から選択されたビット線BLにVBLとして転送される。また、書き込みデータ(0又は1)に応じた電位(Vdd又は0V)が、図11の電位ジェネレータ13から選択されたソース線SLにVSLとして転送される。
【0074】
この後、コントローラ12は、図1のロウデコーダ/ドライバ14に対して、選択されたワード線WLにVWLとしてVon_wを転送するように指示する。即ち、図1のロウデコーダ/ドライバ14は、コントローラ12からの指示を受けると、Von_wを、図11の電位ジェネレータ13から選択されたワード線WLに転送する。
【0075】
その結果、選択されたメモリセル(選択セル)Uij内のトランジスタTijがオンとなり、選択セルUij内のキャパシタCijに書き込みデータ(0又は1)に応じた書き込み電圧Vstorageが印加される。
【0076】
例えば、書き込みデータが1の場合、書き込み電圧Vstorageは、Vdd(=VBL−VSL)となり、データ1が選択セルUij内のキャパシタCijに書き込まれる。また、書き込みデータが0の場合、書き込み電圧Vstorageは、0V(=VBL−VSL)となり、データ0が選択セルUij内のキャパシタCijに書き込まれる。
【0077】
尚、書き込み動作では、例えば、図3及び図4に示すセンスアンプ17は使用しない。従って、トランジスタQclampは、オフであり、センスアンプ17の2つの入出力ノードS1,S2の電位は、リセット状態(Vss)である。
【0078】
図13乃至図16は、読み出し動作の動作波形の例を示している。
【0079】
読み出し動作は、1セル/1ビットタイプのDRAM(図3)と、2セル/1ビットタイプのDRAM(図4)とで異なるため、以下、それぞれについて説明する。
【0080】
図13及び図14は、1セル/1ビットタイプのDRAMの読み出し動作の動作波形を示している。また、図13は、読み出し動作の対象となる選択セルにデータ1が記憶されているときの動作波形であり、図14は、選択セルにデータ0が記憶されているときの動作波形である。
【0081】
これらの図において、REは、読み出しイネーブル信号であり、VWL、VBL、及び、VSLは、例えば、図10のVWL、VBL、及び、VSLに対応し、φclamp、φpre、φSE、VS1、VS2、φrst、及び、φcapは、図3のφclamp、φpre、φSE、VS1、VS2、φrst、及び、φcapに対応する。
【0082】
この動作波形は、図1のコントローラ12により制御される。
【0083】
読み出しイネーブル信号REがハイレベルになると、コントローラ12は、制御信号φCS及び制御信号φclampをハイレベルに設定する。また、コントローラ12は、制御信号φpreをハイレベルに設定する。
【0084】
制御信号φpreがハイレベルになると、プリチャージ電位Vpre(=Vdd/2)が、図11の電位ジェネレータ13から選択されたビット線BLにVBLとして転送され、かつ、図3のセンスアンプ17の2つの入出力ノードS1,S2の電位VS1,VS2が、プリチャージ電位Vpreに設定される。
【0085】
この後、制御信号φpreがロウレベルになると、選択されたビット線BLの電位VBL、及び、2つの入出力ノードS1,S2の電位VS1,VS2は、それぞれ、プリチャージ電位Vpre(フローティング)に設定される。
【0086】
また、読み出し動作では、Vss(0V)が、図11の電位ジェネレータ13からソース線SLにVSLとして転送される。
【0087】
この後、コントローラ12は、図1のロウデコーダ/ドライバ14に対して、選択されたワード線WLにVWLとしてVon_rを転送するように指示する。即ち、図1のロウデコーダ/ドライバ14は、コントローラ12からの指示を受けると、Von_rを、図11の電位ジェネレータ13から選択されたワード線WLに転送する。
【0088】
その結果、選択されたメモリセル(選択セル)Uij内のトランジスタTijがオンとなり、選択セルUij内のキャパシタCijに記憶されているデータ(0又は1)に応じて選択されたビット線BLの電位VBLが変化する。
【0089】
例えば、図13に示すように、キャパシタCijに記憶されているデータが1(VcapがVdd)のとき、トランジスタTijがオンになると、キャパシタCijに蓄積された電荷がビット線BLに移動し、ビットBLの電位VBL、及び、入出力ノードS1の電位VS1は、Vpre=Vdd/2(フローティング)からΔVだけ上昇する。この時、Vcapは、VddからΔVだけ低下する。また、入出力ノードS2の電位VS2(基準電位Vref)は、Vpre=Vdd/2(フローティング)のまま変化しない。
【0090】
これに対し、図14に示すように、キャパシタCijに記憶されているデータが0(Vcapが0V)のとき、トランジスタTijがオンになると、ビット線BLに蓄積された電荷がキャパシタCijに移動し、ビットBLの電位VBL、及び、入出力ノードS1の電位VS1は、Vdd/2(フローティング)からΔVだけ下降する。この時、Vcapは、0VからΔVだけ上昇する。また、入出力ノードS2の電位VS2(基準電位Vref)は、Vpre=Vdd/2(フローティング)のまま変化しない。
【0091】
この後、コントローラ12は、制御信号(センスアンプイネーブル信号)φSEをハイレベルに設定する。その結果、例えば、図3のセンスアンプ17が動作状態となり、センスアンプ17の2つの入出力ノードS1,S2の電位差(VS1−VS2)が増幅される。
【0092】
即ち、図13に示すように、入出力ノードS1の電位VS1が入出力ノードS2の電位VS2(Vref)よりも大きい場合、入出力ノードS1の電位VS1は、Vddに変化し、入出力ノードS2の電位VS2は、0Vに変化する。これにより、読み出しデータ1(Vdd)が入出力ノードS1から出力される。
【0093】
また、入出力ノードS1の電位VS1がVddに変化すると、選択されたビット線BLjの電位VBLもVddとなり、かつ、Vddが選択セルUij内のキャパシタCijに転送される。従って、Vcapは、Vdd−ΔVから、再び、Vddに変化する。即ち、データ1が選択セルUij内のキャパシタCijに書き戻される(リフレッシュ)。
【0094】
一方、図14に示すように、入出力ノードS1の電位VS1が入出力ノードS2の電位VS2(Vref)よりも小さい場合、入出力ノードS1の電位VS1は、0Vに変化し、入出力ノードS2の電位VS2は、Vddに変化する。これにより、読み出しデータ0(0V)が入出力ノードS1から出力される。
【0095】
また、入出力ノードS1の電位VS1が0Vに変化すると、選択されたビット線BLjの電位VBLも0Vとなり、かつ、0Vが選択セルUij内のキャパシタCijに転送される。従って、Vcapは、0V+ΔVから、再び、0Vに変化する。即ち、データ0が選択セルUij内のキャパシタCijに書き戻される(リフレッシュ)。
【0096】
この後、コントローラ12は、選択されたワード線WLの電位VWLをVon_rからVss(0V)に変化させ、かつ、制御信号φCS、φclamp、及び、φSEを、それぞれ、ロウレベルに変化させる。
【0097】
最後に、コントローラ12は、制御信号φrstをハイレベルに設定する。その結果、選択されたビット線BLの電位VBL、センスアンプ17の2つの入出力ノードS1,S2の電位VS1,VS2は、Vss(0V)となり、リセットされる。
【0098】
図15及び図16は、2セル/1ビットタイプのDRAMの読み出し動作の動作波形を示している。また、図15は、読み出し動作の対象となる選択セルにデータ1が記憶されているときの動作波形であり、図16は、選択セルにデータ0が記憶されているときの動作波形である。
【0099】
これらの図において、REは、読み出しイネーブル信号であり、VWL、VBL、及び、VSLは、例えば、図10のVWL、VBL、及び、VSLに対応し、φclamp、φpre、φSE、VS1、VS2、φrst、及び、φcapは、図4のφclamp、φpre、φSE、VS1、VS2、φrst、及び、φcapに対応する。
【0100】
この動作波形は、図1のコントローラ12により制御される。
【0101】
WLとしてのVon_rが選択されたワード線WLに印加される前の動作は、図13及び図14の例と同じであるため、ここでの説明を省略する。
【0102】
on_rが選択されたワード線WLに印加されると、選択セルUij内のトランジスタTijがオンとなり、選択セルUij内のキャパシタCijに記憶されているデータ(0又は1)に応じて選択されたビット線BLの電位VBLが変化する。
【0103】
例えば、図15に示すように、入出力ノードS1側において、キャパシタCijに記憶されているデータが1(S1側VcapがVdd)のとき、トランジスタTijがオンになると、キャパシタCijに蓄積された電荷がビット線BLに移動し、ビットBLの電位VBL、及び、入出力ノードS1の電位VS1は、Vpre=Vdd/2(フローティング)からΔVだけ上昇する。この時、S1側Vcapは、VddからΔVだけ低下する。
【0104】
この場合、入出力ノードS2側において、キャパシタCijに記憶されているデータは0(S2側Vcapが0V)であるため、トランジスタTijがオンになると、ビット線BL(bBL)に蓄積された電荷がキャパシタCijに移動し、ビットBL(bBL)の電位VBL(VbBL)、及び、入出力ノードS2の電位VS2は、Vpre=Vdd/2(フローティング)からΔVだけ下降する。この時、S2側Vcapは、0VからΔVだけ上昇する。
【0105】
従って、2つの入出力ノードS1,S2の電位差(VS1−VS2)は、2ΔVとなる。これは、図13の動作波形における2つの入出力ノードS1,S2の電位差ΔV(=VS1−VS2)の2倍である。
【0106】
これに対し、図16に示すように、入出力ノードS1側において、キャパシタCijに記憶されているデータが0(S1側Vcapが0V)のとき、トランジスタTijがオンになると、ビット線BLに蓄積された電荷がキャパシタCijに移動し、ビットBLの電位VBL、及び、入出力ノードS1の電位VS1は、Vdd/2(フローティング)からΔVだけ下降する。この時、S1側Vcapは、0VからΔVだけ上昇する。
【0107】
この場合、入出力ノードS2側において、キャパシタCijに記憶されているデータは1(VcapがVdd)であるため、トランジスタTijがオンになると、キャパシタCijに蓄積された電荷がビット線BL(bBL)に移動し、ビットBL(bBL)の電位VBL(VbBL)、及び、入出力ノードS2の電位VS2は、Vpre=Vdd/2(フローティング)からΔVだけ上昇する。この時、S2側Vcapは、VddからΔVだけ下降する。
【0108】
従って、2つの入出力ノードS1,S2の電位差(VS1−VS2)は、2ΔVとなる。これは、図14の動作波形における2つの入出力ノードS1,S2の電位差ΔV(=VS1−VS2)の2倍である。
【0109】
この後、コントローラ12は、制御信号(センスアンプイネーブル信号)φSEをハイレベルに設定する。その結果、例えば、図4のセンスアンプ17が動作状態となり、センスアンプ17の2つの入出力ノードS1,S2の電位差(VS1−VS2)が増幅される。
【0110】
即ち、図15に示すように、入出力ノードS1の電位VS1が入出力ノードS2の電位VS2(Vref)よりも大きい場合、入出力ノードS1の電位VS1は、Vddに変化し、入出力ノードS2の電位VS2は、0Vに変化する。これにより、読み出しデータ1(Vdd)が入出力ノードS1から出力される。
【0111】
入出力ノードS1の電位VS1がVddに変化する速度(センス速度)は、センスアンプ17の2つの入出力ノードS1,S2の初期電位差が2ΔVであるため、図13の動作波形よりも高速である。これは、高速読み出しが可能であることを意味する。
【0112】
また、入出力ノードS1の電位VS1がVddに変化すると、選択されたビット線BLjの電位VBLもVddとなり、かつ、Vddが選択セルUij内のキャパシタCijに転送される。従って、S1側Vcapは、Vdd−ΔVから、再び、Vddに変化する。即ち、データ1が選択セルUij内のキャパシタCijに書き戻される(リフレッシュ)。
【0113】
同様に、入出力ノードS2の電位VS2が0Vに変化すると、選択されたビット線BL(bBL)の電位VBL(VbBL)も0Vとなり、かつ、0Vが選択セルUij内のキャパシタCijに転送される。従って、S2側Vcapは、0V+ΔVから、再び、0Vに変化する。即ち、データ0が選択セルUij内のキャパシタCijに書き戻される(リフレッシュ)。
【0114】
一方、図16に示すように、入出力ノードS1の電位VS1が入出力ノードS2の電位VS2(Vref)よりも小さい場合、入出力ノードS1の電位VS1は、0Vに変化し、入出力ノードS2の電位VS2は、Vddに変化する。これにより、読み出しデータ0(0V)が入出力ノードS1から出力される。
【0115】
入出力ノードS1の電位VS1が0Vに変化する速度(センス速度)は、センスアンプ17の2つの入出力ノードS1,S2の初期電位差が2ΔVであるため、図14の動作波形よりも高速である。これは、高速読み出しが可能であることを意味する。
【0116】
また、入出力ノードS1の電位VS1が0Vに変化すると、選択されたビット線BLの電位VBLも0Vとなり、かつ、0Vが選択セルUij内のキャパシタCijに転送される。従って、S1側Vcapは、0V+ΔVから、再び、0Vに変化する。即ち、データ0が選択セルUij内のキャパシタCijに書き戻される(リフレッシュ)。
【0117】
同様に、入出力ノードS2の電位VS2がVddに変化すると、選択されたビット線BL(bBL)の電位VBL(VbBL)もVddとなり、かつ、Vddが選択セルUij内のキャパシタCijに転送される。従って、S2側Vcapは、Vdd−ΔVから、再び、Vddに変化する。即ち、データ1が選択セルUij内のキャパシタCijに書き戻される(リフレッシュ)。
【0118】
この後、コントローラ12は、選択されたワード線WLの電位VWLをVon_rからVss(0V)に変化させ、かつ、制御信号φCS、φclamp、及び、φSEを、それぞれ、ロウレベルに変化させる。
【0119】
最後に、コントローラ12は、制御信号φrstをハイレベルに設定する。その結果、選択されたビット線BLの電位VBL、センスアンプ17の2つの入出力ノードS1,S2の電位VS1,VS2は、Vss(0V)となり、リセットされる。
【0120】
図17は、図12の書き込み動作の動作波形の変形例を示している。
【0121】
この変形例は、図12の動作波形において、書き込みデータ1の書き込み速度を向上させる技術に関する。
【0122】
図17の動作波形が図12の動作波形と異なる点は、書き込みデータが1のときのVSLを、例えば、Vss(0V)から−αV(マイナス電位)に変更したことにある。その結果、選択セルUijに書き込みデータとして1を書き込む場合、選択セルUij内のキャパシタCijに印加される書き込み電圧Vstorageは、Vdd+αVとなり、書き込み動作が高速化される(1−加速書き込み)。
【0123】
図18は、ソース線の電位と書き込み時間の関係を示している。
同図から明らかなように、ソース線SLの電位VSLが小さいほど(αの値が大きいほど)、書き込み電圧Vstorageが大きくなるため、高速書き込みが可能となる。但し、VSLが0Vのときの書き込み時間を基準値とする。
【0124】
図19及び図20は、それぞれ、図13及び図14の読み出し動作の動作波形の変形例を示している。
【0125】
この変形例は、図13及び図14の動作波形において、読み出しデータ(0又は1)の読み出し速度を向上させる技術に関する。
【0126】
図19の動作波形は、図13の動作波形に対応し、図20の動作波形は、図14の動作波形に対応する。
【0127】
図19の動作波形が図13の動作波形と異なる点は、VWLがVon_rに変化した時点又はそれよりも後、かつ、制御信号(センスアンプイネーブル信号)φSEがハイレベルになる前において、ソース線SLの電位VSLを0Vから+βV(プラス電位)に変化させたことにある。
【0128】
その結果、ビット線ブースト効果により、ビット線BLの電位VBLは、Vpre=Vdd/2(フローティング)からΔV’だけ上昇する(読み出しデータが1の場合)。このΔV’は、ソース線SLの電位VSLを0Vのまま変化させない場合のΔV(図13)よりも大きい。従って、読み出しデータ1を高速にセンスすることができる。
【0129】
図20の動作波形が図14の動作波形と異なる点は、VWLがVon_rに変化した時点又はそれよりも後、かつ、制御信号(センスアンプイネーブル信号)φSEがハイレベルになる前において、ソース線SLの電位VSLを0Vから−βV(マイナス電位)に変化させたことにある。
【0130】
その結果、ビット線ブースト効果により、ビット線BLの電位VBLは、Vpre=Vdd/2(フローティング)からΔV’だけ下降する(読み出しデータが0の場合)。このΔV’は、ソース線SLの電位VSLを0Vのまま変化させない場合のΔV(図14)よりも大きい。従って、読み出しデータ0を高速にセンスすることができる。
【0131】
図21は、ソース線の電位と読み出し時間の関係を示している。
同図から明らかなように、ソース線SLの電位VSLの変化量が大きいほど、即ち、|±βV|の値が大きいほど、ブースト効果によるΔV’の値が大きくなるため、高速読み出しが可能となる。但し、VSLを0Vのままで変化させないときの読み出し時間を基準値とする。
【0132】
(動作例:Multi-level DRAMの場合)
Multi-level DRAMの場合、書き込み動作は、メモリセルに印加される書き込み電圧を変えることにより、Single-level DRAMと同様に行うことができる。一方、読み出し動作は、メモリセルからMulti-bit dataを読み出すため、複数回の読み出し(multiple reading)、又は、1回読み出し(once reading)のときは複数のセンスアンプによるパラレルセンス(parallel sensing)が必要となる。
【0133】
また、DRAMの読み出し動作は、メモリセルのデータが破壊(destruct)する、即ち、キャパシタに蓄積されている電荷が変動する、いわゆる破壊読み出し(destructive read)である。従って、コントローラは、読み出し動作が行われた後、メモリセルに、再び、正しいデータを書き込む書き戻し動作(write-back operation)を行わなければならない。
【0134】
Single-level DRAMの場合、メモリセルからセンスアンプに読み出したデータ(0又は1)を、再び、センスアンプからメモリセルに書き込むことにより、この書き戻し動作を行うことができる(図13乃至図16図19、及び、図20を参照)。
【0135】
しかし、Multi-level DRAMの場合、メモリセルに記憶されるデータは、2通り(nビットデータがメモリセルに記憶されるn-level DRAMの場合)存在するのに対し、センスアンプに記憶されるデータは、2通り(0又は1)である。但し、nは、2以上の自然数である。従って、Multi-level DRAMでは、Single-level DRAMの書き戻し動作を採用することができない。
【0136】
そこで、本実施例では、コントローラは、読み出し動作を行った後、読み出しデータを一時的に保持し、この読み出しデータに基づいて書き込み動作を行うことにより、破壊読出しに対応した書き戻し動作を実行する。
【0137】
そのために、例えば、図22に示すように、DRAM10は、センスアンプ17からコントローラ12に読み出しデータDrを転送するパスを有し、かつ、コントローラ12は、読み出しデータDrを一時的に記憶するレジスタReg.を備えるのが望ましい。尚、図22において、図1と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
【0138】
また、Multi-level DRAMの場合、例えば、図23に示すように、ビット線BLとセンスアンプ17との電気的接続の有無を決めるスイッチ素子(例えば、NチャネルFET)QSWが、それらビット線BLとセンスアンプ17との間に接続される。スイッチ素子QSWのオン/オフは、図22のコントローラ12からの制御信号φSWにより制御される。
【0139】
スイッチ素子QSWは、読み出し動作において、メモリセルUijから読み出され、かつ、センスアンプ17で増幅されたデータが、再び、メモリセルUijに転送されることを防止するために設けられる。但し、スイッチ素子QSWの機能は、トランジスタQclampにより実現することも可能である。この場合、スイッチ素子QSWは、省略可能である。
【0140】
尚、図23において、図3と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
【0141】
以下、Multi-level DRAMにおける書き込み動作及び読み出し動作を順次説明する。
【0142】
図24は、書き込み動作の例を示している。図25は、書き込みデータと書き込み電圧の関係を示している。
この例は、メモリセルに2ビットデータ(00、01、10、又は、11)を書き込む場合の例である。
【0143】
メモリセルは、同図の等価回路に示すように、ビット線BLとソース線SLとの間に直列接続されるキャパシタCijとトランジスタTijとを備える。
【0144】
この場合、書き込みデータは、キャパシタCijに印加される書き込み電圧(キャパシタ電圧)Vstorage(=Vcap−VSL)により制御することができる。
【0145】
例えば、書き込みデータ11をメモリセルに書き込む場合、書き込み電圧VstorageをVw11(例えば、Vdd)に設定し、書き込みデータ10をメモリセルに書き込む場合、書き込み電圧VstorageをVw10(例えば、(2/3)×Vdd)に設定し、書き込みデータ01をメモリセルに書き込む場合、書き込み電圧VstorageをVw01(例えば、(1/3)×Vdd)に設定し、書き込みデータ00をメモリセルに書き込む場合、書き込み電圧VstorageをVw00(例えば、0V)に設定すればよい。但し、Vw00<Vw01<Vw10<Vw11である。
【0146】
図26は、図24及び図25において書き込み電圧Vstorageを決定する例を示している。
【0147】
本実施例は、上述したように、書き込み動作において、ソース線SLの電位VSLを変化させることを特徴とする。
【0148】
従って、例えば、書き込みデータ11をメモリセルに書き込む場合、ワード線WLの電位VWLをVon_wに設定し、ビット線BLの電位VBLをVddに設定し、ソース線SLの電位VSLを0Vに設定する。但し、Von_w≧VBL+Vthであり、Vthは、トランジスタTijの閾値電圧である。
【0149】
この場合、書き込み電圧Vstorage(=Vcap−VSL)は、Vw11(=VBL−VSL=Vdd)となり、書き込みデータ1がキャパシタCijに記憶される。
【0150】
また、書き込みデータ10をメモリセルに書き込む場合、ワード線WLの電位VWLをVon_wに設定し、ビット線BLの電位VBLをVddに設定し、ソース線SLの電位VSLを(1/3)×Vddに設定する。
【0151】
この場合、書き込み電圧Vstorage(=Vcap−VSL)は、Vw10(=VBL−VSL=(2/3)×Vdd)となり、書き込みデータ10がキャパシタCijに記憶される。
【0152】
また、書き込みデータ01をメモリセルに書き込む場合、ワード線WLの電位VWLをVon_wに設定し、ビット線BLの電位VBLをVddに設定し、ソース線SLの電位VSLを(2/3)×Vddに設定する。
【0153】
この場合、書き込み電圧Vstorage(=Vcap−VSL)は、Vw01(=VBL−VSL=(1/3)×Vdd)となり、書き込みデータ01がキャパシタCijに記憶される。
【0154】
また、書き込みデータ00をメモリセルに書き込む場合、ワード線WLの電位VWLをVon_wに設定し、ビット線BLの電位VBLをVddに設定し、ソース線SLの電位VSLをVddに設定する。
【0155】
この場合、書き込み電圧Vstorage(=Vcap−VSL)は、Vw00(=VBL−VSL=0V)となり、書き込みデータ00がキャパシタCijに記憶される。
【0156】
図27は、読み出し動作の例を示している。図28は、読み出しデータと読み出し電圧の関係を示している。
この例は、メモリセルから2ビットデータ(00、01、10、又は、11)を読み出す場合の例である。
【0157】
メモリセルは、同図の等価回路に示すように、ビット線BLとソース線SLとの間に直列接続されるキャパシタCijとトランジスタTijとを備える。
【0158】
例えば、メモリセルに11,10,01,00が記憶されている場合、キャパシタCijは、書き込み電圧Vstorageとして、それぞれ、Vdd、(2/3)×Vdd、(1/3)×Vdd、及び、0Vを保持する。但し、ソース線SLの電位は、0Vとする。
【0159】
この場合、読み出しデータは、2回の読み出し動作により判定可能である。
【0160】
1回目の読み出し動作では、読み出し電圧Vread(=VBL−VSL)として、(2/3)×Vddと(1/3)×Vddとの間の電圧、例えば、(3/6)×Vdd=Vdd/2を、キャパシタCijに印加する。これにより、メモリセルに11若しくは10が記憶されているか、又は、01若しくは00が記憶されているか、を判定可能である。
【0161】
例えば、1回目の読み出し動作において、ソース線SLの電位VSLを0Vに設定し、かつ、ビット線BLの電位VBLをプリチャージ電位Vpre=Vdd/2(フローティング)に設定した状態で、トランジスタTijをオンにすると、キャパシタCijに記憶されているデータに応じてビット線BLの電位VBLが変化する。
【0162】
即ち、キャパシタCijに記憶されているデータが11又は10(VcapがVdd又は(2/3)×Vdd)のとき、トランジスタTijがオンになると、キャパシタCijに蓄積された電荷がビット線BLに移動し、ビットBLの電位VBLは、Vpre=Vdd/2(フローティング)からΔV1だけ上昇する。これに対し、キャパシタCijに記憶されているデータが01又は00(Vcapが(1/3)×Vdd又は0V)のとき、トランジスタTijがオンになると、ビット線BLに蓄積された電荷がキャパシタCijに移動し、ビットBLの電位VBLは、Vdd/2(フローティング)からΔV1だけ下降する。
【0163】
従って、このビットBLの電位の変化をセンスアンプにより検出すれば、メモリセルに記憶されているデータが11若しくは10であるか、又は、01若しくは00であるか、を読み出すことができる。
【0164】
2回目の読み出し動作は、1回目の読み出し動作の結果に基づいて行う。
【0165】
まず、1回目の読み出し動作において、メモリセルに記憶されているデータが11又は10であることが判明した場合、2回目の読み出し動作(2回目−A)では、読み出し電圧Vread(=VBL−VSL)として、Vddと(2/3)×Vddとの間の電圧、例えば、(5/6)×Vddを、キャパシタCijに印加する。これにより、メモリセルに11が記憶されているか、又は、10が記憶されているか、を判定可能である。
【0166】
例えば、2回目の読み出し動作(2回目−A)において、ソース線SLの電位VSLを0Vに設定し、かつ、ビット線BLの電位VBLをプリチャージ電位Vpre=(5/6)×Vdd(フローティング)に設定した状態で、トランジスタTijをオンにすると、キャパシタCijに記憶されているデータに応じてビット線BLの電位VBLが変化する。
【0167】
即ち、キャパシタCijに記憶されているデータが11(VcapがVdd)のとき、トランジスタTijがオンになると、キャパシタCijに蓄積された電荷がビット線BLに移動し、ビットBLの電位VBLは、Vpre=(5/6)×Vdd(フローティング)からΔV2だけ上昇する。これに対し、キャパシタCijに記憶されているデータが10(Vcapが(2/3)×Vdd)のとき、トランジスタTijがオンになると、ビット線BLに蓄積された電荷がキャパシタCijに移動し、ビットBLの電位VBLは、(5/6)×Vdd(フローティング)からΔV2だけ下降する。
【0168】
従って、このビットBLの電位の変化をセンスアンプにより検出すれば、メモリセルに記憶されているデータが11であるか、又は、10であるか、を読み出すことができる。
【0169】
次に、1回目の読み出し動作において、メモリセルに記憶されているデータが01又は00であることが判明した場合、2回目の読み出し動作(2回目−B)では、読み出し電圧Vread(=VBL−VSL)として、(1/3)×Vddと0Vとの間の電圧、例えば、(1/6)×Vddを、キャパシタCijに印加する。これにより、メモリセルに01が記憶されているか、又は、00が記憶されているか、を判定可能である。
【0170】
例えば、2回目の読み出し動作(2回目−B)において、ソース線SLの電位VSLを0Vに設定し、かつ、ビット線BLの電位VBLをプリチャージ電位Vpre=(1/6)×Vdd(フローティング)に設定した状態で、トランジスタTijをオンにすると、キャパシタCijに記憶されているデータに応じてビット線BLの電位VBLが変化する。
【0171】
即ち、キャパシタCijに記憶されているデータが01(Vcapが(1/3)×Vdd)のとき、トランジスタTijがオンになると、キャパシタCijに蓄積された電荷がビット線BLに移動し、ビットBLの電位VBLは、Vpre=(1/6)×Vdd(フローティング)からΔV2だけ上昇する。これに対し、キャパシタCijに記憶されているデータが00(Vcapが0V)のとき、トランジスタTijがオンになると、ビット線BLに蓄積された電荷がキャパシタCijに移動し、ビットBLの電位VBLは、(1/6)×Vdd(フローティング)からΔV2だけ下降する。
【0172】
従って、このビットBLの電位の変化をセンスアンプにより検出すれば、メモリセルに記憶されているデータが01であるか、又は、00であるか、を読み出すことができる。
【0173】
図29は、図27及び図28において読み出し電圧Vreadを決定する例を示している。
【0174】
例えば、1回目の読み出し動作の場合、ワード線WLの電位VWLをVon_rに設定し、ビット線BLの電位VBLをプリチャージ電位Vpre=(3/6)×Vdd(フローティング)に設定し、ソース線SLの電位VSLを0Vに設定する。但し、Von_r≧VBL+Vthであり、Vthは、トランジスタTijの閾値電圧である。
【0175】
この場合、上述したように、ビット線BLの電位VBLは、プリチャージ電位Vpre=(3/6)×Vdd(フローティング)から、メモリセルに記憶されたデータに応じて、上昇/下降する。
【0176】
本実施例では、上述したように、ソース線SLの電位VSLを変化させることが可能である。従って、1回目の読み出し動作において、例えば、ソース線SLの電位VSLを0Vから±βVに変化させ、キャパシタCijでの容量カップリングにより、上述のΔV1を大きくすることができる(ビット線ブースト効果)。ΔV1が大きくなれば、例えば、図23のセンスアンプ17の2つの入出力ノードS1,S2に入力される初期電位差が大きくなるため、読み出し動作の高速化が可能となる。
【0177】
例えば、ソース線SLの電位VSLを0Vから+βVに変化させる場合、読み出しデータが11又は10のときのビット線BLの電位VBLの上昇量は、ソース線SLの電位VSLが0Vのままである場合に比べて、大きくなる。また、ソース線SLの電位VSLを0Vから−βVに変化させる場合、読み出しデータが01又は00のときのビット線BLの電位VBLの下降量は、ソース線SLの電位VSLが0Vのままである場合に比べて、大きくなる。
【0178】
また、2回目−Aの読み出し動作の場合、ワード線WLの電位VWLをVon_rに設定し、ビット線BLの電位VBLをプリチャージ電位Vpre=(5/6)×Vdd(フローティング)に設定し、ソース線SLの電位VSLを0Vに設定する。
【0179】
この場合、上述したように、ビット線BLの電位VBLは、プリチャージ電位Vpre=(5/6)×Vdd(フローティング)から、メモリセルに記憶されたデータに応じて、上昇/下降する。
【0180】
また、2回目−Aの読み出し動作において、1回目の読み出し動作と同様に、例えば、ソース線SLの電位VSLを0Vから±βVに変化させ、キャパシタCijでの容量カップリングにより、上述のΔV2を大きくしてもよい(ビット線ブースト効果)。
【0181】
また、2回目−Bの読み出し動作の場合、ワード線WLの電位VWLをVon_rに設定し、ビット線BLの電位VBLをプリチャージ電位Vpre=(1/6)×Vdd(フローティング)に設定し、ソース線SLの電位VSLを0Vに設定する。
【0182】
この場合、上述したように、ビット線BLの電位VBLは、プリチャージ電位Vpre=(1/6)×Vdd(フローティング)から、メモリセルに記憶されたデータに応じて、上昇/下降する。
【0183】
また、2回目−Bの読み出し動作においても、1回目の読み出し動作と同様に、例えば、ソース線SLの電位VSLを0Vから±βVに変化させ、キャパシタCijでの容量カップリングにより、上述のΔV2を大きくしてもよい(ビット線ブースト効果)。
【0184】
尚、Multi-level DRAMの場合、データの書き込み方法としては、1セル/1ビットタイプ(1ビットデータを1つのメモリセルに記憶させるタイプ)を採用し、読み出し動作は、図23のセンスアンプ17に示すように、入出力ノードS2に基準電位Vrefを入力するのが望ましい。
【0185】
図30は、電位ジェネレータの例を示している。
電位ジェネレータ13は、図22の電位ジェネレータ13に対応する。
【0186】
電位ジェネレータ13は、第1のジェネレータ13_writeと、第2のジェネレータ13_readと、マルチプレクサMUX_write,MUX_readと、を備える。
【0187】
第1のジェネレータ13_writeは、書き込み動作において使用する電位を出力する機能を有し、書き込みイネーブル信号WEがアクティブ(例えば、ハイレベル)になると、動作状態となる。
【0188】
第1のジェネレータ13_writeは、例えば、図26に示すVWL(=Von_W)及びVBL(=Vdd)を出力する。また、第1のジェネレータ13_writeは、例えば、Vdd、(2/3)×Vdd、(1/3)×Vdd、及び、0Vを出力する。マルチプレクサMUX_writeは、図22のコントローラ12からの制御信号CNT_Wに基づいて、例えば、Vdd、(2/3)×Vdd、(1/3)×Vdd、及び、0Vのうちの1つを、図26に示すVSLとして出力する。
【0189】
例えば、制御信号CNT_Wが11のとき、即ち、書き込みデータDwが11のとき、マルチプレクサMUX_writeは、VSLとして0Vを出力する。また、制御信号CNT_Wが10のとき、即ち、書き込みデータDwが10のとき、マルチプレクサMUX_writeは、VSLとして(1/3)×Vddを出力する。また、制御信号CNT_Wが01のとき、即ち、書き込みデータDwが01のとき、マルチプレクサMUX_writeは、VSLとして(2/3)×Vddを出力する。また、制御信号CNT_Wが00のとき、即ち、書き込みデータDwが00のとき、マルチプレクサMUX_writeは、VSLとしてVddを出力する。
【0190】
第2のジェネレータ13_readは、2回の読み出し動作において使用する電位を出力する機能を有し、読み出しイネーブル信号REがアクティブ(例えば、ハイレベル)になると、動作状態となる。
【0191】
第2のジェネレータ13_readは、例えば、図29に示すVWL(=Von_r)、及び、VSL(=0V)を出力する。
【0192】
また、第2のジェネレータ13_readは、例えば、(5/6)×Vdd、(3/6)×Vdd、及び、(1/6)×Vddを出力する。マルチプレクサMUX_readは、図22のコントローラ12からの制御信号CNT_rに基づいて、例えば、(5/6)×Vdd、(3/6)×Vdd、及び、(1/6)×Vddのうちの1つを、図29に示すVBL(=Vpre)して出力する。
【0193】
例えば、制御信号CNT_rが1回目の読み出し動作を示すとき、マルチプレクサMUX_readは、VBLとして(3/6)×Vddを出力する。また、制御信号CNT_rが2回目−Aの読み出し動作を示すとき、マルチプレクサMUX_readは、VBLとして(5/6)×Vddを出力する。、制御信号CNT_rが2回目−Bの読み出し動作を示すとき、マルチプレクサMUX_readは、VBLとして(1/6)×Vddを出力する。
【0194】
図31は、書き込み動作の動作波形の例を示している。
【0195】
同図において、WEは、書き込みイネーブル信号であり、VWL、VBL、及び、VSLは、例えば、図26のVWL、VBL、及び、VSLに対応し、φ、VS1、及び、VS2は、図23のφ、VS1、及び、VS2に対応する。
【0196】
この動作波形は、図22のコントローラ12により制御される。
【0197】
書き込みイネーブル信号WEがハイレベルになると、コントローラ12は、制御信号φCS及び制御信号φをハイレベルに設定する。制御信号φCS及び制御信号φがハイレベルになると、Vddが、図30の電位ジェネレータ13から選択されたビット線BLにVBLとして転送される。また、書き込みデータ(00、01、10、又は、11)に応じた電位(Vdd、(2/3)×Vdd、(1/3)×Vdd、又は、0V)が、図30の電位ジェネレータ13から選択されたソース線SLにVSLとして転送される。
【0198】
この後、コントローラ12は、図22のロウデコーダ/ドライバ14に対して、選択されたワード線WLにVWLとしてVon_wを転送するように指示する。即ち、図22のロウデコーダ/ドライバ14は、コントローラ12からの指示を受けると、Von_wを、図30の電位ジェネレータ13から選択されたワード線WLに転送する。
【0199】
その結果、選択されたメモリセル(選択セル)Uij内のトランジスタTijがオンとなり、選択セルUij内のキャパシタCijに書き込みデータ(00、01、10、又は、11)に応じた書き込み電圧Vstorage(VW00(0V)、VW01、VW10、又は、VW11)が印加される。
【0200】
尚、書き込み動作では、例えば、図23に示すセンスアンプ17は使用しない。従って、トランジスタQclamp,QSWは、オフであり、センスアンプ17の2つの入出力ノードS1,S2の電位は、リセット状態(Vss)である。
【0201】
図32乃至図37は、読み出し動作の動作波形の例を示している。
【0202】
DRAMは、2ビットデータを1つのメモリセルに記憶するタイプであり、図23のセンスアンプ17を用いて選択セルからデータを読み出す場合を説明する。
【0203】
・1回目の読み出し動作
図32及び図33は、それぞれ1回目の読み出し動作を示す。図32は、読み出し動作の対象となる選択セルにデータ11又は10が記憶されているときの動作波形であり、図33は、選択セルにデータ01又は00が記憶されているときの動作波形である。
【0204】
これらの図において、REは、読み出しイネーブル信号であり、VWL、VBL、及び、VSLは、例えば、図29のVWL、VBL、及び、VSLに対応し、φclamp、φsw、φpre、φSE、VS1、VS2、φrst、及び、φcapは、図23のφclamp、φsw、φpre、φSE、VS1、VS2、φrst、及び、φcapに対応する。
【0205】
この動作波形は、図22のコントローラ12により制御される。
【0206】
読み出しイネーブル信号REがハイレベルになると、コントローラ12は、制御信号φCS,φclamp,φswをハイレベルに設定する。また、コントローラ12は、制御信号φpreをハイレベルに設定する。
【0207】
制御信号φpreがハイレベルになると、プリチャージ電位Vpre(=(3/6)×Vdd)が、図30の電位ジェネレータ13から選択されたビット線BLにVBLとして転送され、かつ、図23のセンスアンプ17の2つの入出力ノードS1,S2の電位VS1,VS2が、プリチャージ電位Vpreに設定される。
【0208】
この後、制御信号φpreがロウレベルになると、選択されたビット線BLの電位VBL、及び、2つの入出力ノードS1,S2の電位VS1,VS2は、それぞれ、プリチャージ電位Vpre(フローティング)に設定される。
【0209】
また、Vss(0V)が、図30の電位ジェネレータ13からソース線SLにVSLとして転送される。
【0210】
この後、コントローラ12は、図22のロウデコーダ/ドライバ14に対して、選択されたワード線WLにVWLとしてVon_rを転送するように指示する。即ち、図22のロウデコーダ/ドライバ14は、コントローラ12からの指示を受けると、Von_rを、図30の電位ジェネレータ13から選択されたワード線WLに転送する。
【0211】
その結果、選択されたメモリセル(選択セル)Uij内のトランジスタTijがオンとなり、選択セルUij内のキャパシタCijに記憶されているデータに応じて選択されたビット線BLの電位VBLが変化する。
【0212】
例えば、図32に示すように、キャパシタCijに記憶されているデータが11又は10(VcapがVdd又は(2/3)×Vdd)のとき、トランジスタTijがオンになると、キャパシタCijに蓄積された電荷がビット線BLに移動し、ビットBLの電位VBL、及び、入出力ノードS1の電位VS1は、Vpre=(3/6)×Vdd(フローティング)からΔV1だけ上昇する。この時、Vcapは、Vdd又は(2/3)×VddからΔV1だけ低下する。また、入出力ノードS2の電位VS2(基準電位Vref)は、Vpre=(3/6)×Vdd(フローティング)のまま変化しない。
【0213】
これに対し、図33に示すように、キャパシタCijに記憶されているデータが01又は00(Vcapが(1/3)×Vdd又は0V)のとき、トランジスタTijがオンになると、ビット線BLに蓄積された電荷がキャパシタCijに移動し、ビットBLの電位VBL、及び、入出力ノードS1の電位VS1は、(3/6)×Vdd(フローティング)からΔV1だけ下降する。この時、Vcapは、(1/3)×Vdd又は0VからΔV1だけ上昇する。また、入出力ノードS2の電位VS2(基準電位Vref)は、Vpre=(3/6)×Vdd(フローティング)のまま変化しない。
【0214】
この後、コントローラ12は、制御信号(センスアンプイネーブル信号)φSEをハイレベルに設定する。その結果、例えば、図23のセンスアンプ17が動作状態となり、センスアンプ17の2つの入出力ノードS1,S2の電位差(VS1−VS2)が増幅される。
【0215】
即ち、図32に示すように、入出力ノードS1の電位VS1が入出力ノードS2の電位VS2(Vref)よりも大きい場合、入出力ノードS1の電位VS1は、Vddに変化し、入出力ノードS2の電位VS2は、0Vに変化する。これにより、選択セルUijに11又は10が記憶されていることを示す読み出しデータ(Vdd)が入出力ノードS1から出力される。読み出しデータは、インターフェース部11及びコントローラ12に転送される。
【0216】
一方、図33に示すように、入出力ノードS1の電位VS1が入出力ノードS2の電位VS2(Vref)よりも小さい場合、入出力ノードS1の電位VS1は、0Vに変化し、入出力ノードS2の電位VS2は、Vddに変化する。これにより、選択セルUijに01又は00が記憶されていることを示す読み出しデータ(0V)が入出力ノードS1から出力される。読み出しデータは、インターフェース部11及びコントローラ12に転送される。
【0217】
コントローラ12は、例えば、1回目の読み出し動作に係わる読み出しデータをレジスタReg.内の第1のレジスタReg.0に保持する。
【0218】
また、コントローラ12は、制御信号φSEをハイレベルに設定するとほぼ同時に、制御信号φSWをロウレベルに設定し、スイッチ素子QSWをオフにする。これは、センスアンプ17により増幅された入出力ノードS1の電位VS1(=Vdd又は0V)がビット線BLを経由してメモリセルUijに転送されることを防止するためである。即ち、この時点では、メモリセルUijに対する書き戻し動作は、実行しない。
【0219】
尚、スイッチ素子QSWを省略する場合、制御信号φSEをハイレベルに設定するとほぼ同時に、制御信号φclampをロウレベルに設定すればよい。
【0220】
この後、コントローラ12は、選択されたワード線WLの電位VWLをVon_rからVss(0V)に変化させ、かつ、制御信号φCS、φclamp、及び、φSEを、それぞれ、ロウレベルに変化させる。
【0221】
最後に、コントローラ12は、制御信号φrstをハイレベルに設定する。その結果、選択されたビット線BLの電位VBL、センスアンプ17の2つの入出力ノードS1,S2の電位VS1,VS2は、Vss(0V)となり、リセットされる。
【0222】
・2回目−Aの読み出し動作
図34及び図35は、それぞれ2回目−Aの読み出し動作を示す。図34は、読み出し動作の対象となる選択セルにデータ11が記憶されているときの動作波形であり、図35は、選択セルにデータ10が記憶されているときの動作波形である。
【0223】
これらの図において、REは、読み出しイネーブル信号であり、VWL、VBL、及び、VSLは、例えば、図29のVWL、VBL、及び、VSLに対応し、φclamp、φsw、φpre、φSE、VS1、VS2、φrst、及び、φcapは、図23のφclamp、φsw、φpre、φSE、VS1、VS2、φrst、及び、φcapに対応する。
【0224】
この動作波形は、図22のコントローラ12により制御される。
【0225】
読み出しイネーブル信号REがハイレベルになると、コントローラ12は、制御信号φCS,φclamp,φswをハイレベルに設定する。また、コントローラ12は、制御信号φpreをハイレベルに設定する。
【0226】
制御信号φpreがハイレベルになると、プリチャージ電位Vpre(=(5/6)×Vdd)が、図30の電位ジェネレータ13から選択されたビット線BLにVBLとして転送され、かつ、図23のセンスアンプ17の2つの入出力ノードS1,S2の電位VS1,VS2が、プリチャージ電位Vpreに設定される。
【0227】
この後、制御信号φpreがロウレベルになると、選択されたビット線BLの電位VBL、及び、2つの入出力ノードS1,S2の電位VS1,VS2は、それぞれ、プリチャージ電位Vpre(フローティング)に設定される。
【0228】
また、Vss(0V)が、図30の電位ジェネレータ13からソース線SLにVSLとして転送される。
【0229】
この後、コントローラ12は、図22のロウデコーダ/ドライバ14に対して、選択されたワード線WLにVWLとしてVon_rを転送するように指示する。即ち、図22のロウデコーダ/ドライバ14は、コントローラ12からの指示を受けると、Von_rを、図30の電位ジェネレータ13から選択されたワード線WLに転送する。
【0230】
その結果、選択されたメモリセル(選択セル)Uij内のトランジスタTijがオンとなり、選択セルUij内のキャパシタCijに記憶されているデータに応じて選択されたビット線BLの電位VBLが変化する。
【0231】
例えば、図34に示すように、キャパシタCijに記憶されているデータが11(VcapがVdd−Δ1)のとき、トランジスタTijがオンになると、キャパシタCijに蓄積された電荷がビット線BLに移動し、ビットBLの電位VBL、及び、入出力ノードS1の電位VS1は、Vpre=(5/6)×Vdd(フローティング)からΔV2だけ上昇する。この時、Vcapは、(Vdd−Δ1)からΔV2だけ低下する。また、入出力ノードS2の電位VS2(基準電位Vref)は、Vpre=(5/6)×Vdd(フローティング)のまま変化しない。
【0232】
これに対し、図35に示すように、キャパシタCijに記憶されているデータが10(Vcapが((2/3)×Vdd)−ΔV1)のとき、トランジスタTijがオンになると、ビット線BLに蓄積された電荷がキャパシタCijに移動し、ビットBLの電位VBL、及び、入出力ノードS1の電位VS1は、(5/6)×Vdd(フローティング)からΔV2だけ下降する。この時、Vcapは、((2/3)×Vdd)−ΔV1からΔV2だけ上昇する。また、入出力ノードS2の電位VS2(基準電位Vref)は、Vpre=(5/6)×Vdd(フローティング)のまま変化しない。
【0233】
この後、コントローラ12は、制御信号(センスアンプイネーブル信号)φSEをハイレベルに設定する。その結果、例えば、図23のセンスアンプ17が動作状態となり、センスアンプ17の2つの入出力ノードS1,S2の電位差(VS1−VS2)が増幅される。
【0234】
即ち、図33に示すように、入出力ノードS1の電位VS1が入出力ノードS2の電位VS2(Vref)よりも大きい場合、入出力ノードS1の電位VS1は、Vddに変化し、入出力ノードS2の電位VS2は、0Vに変化する。これにより、読み出しデータ11(Vdd)が入出力ノードS1から出力される。読み出しデータは、インターフェース部11及びコントローラ12に転送される。
【0235】
一方、図35に示すように、入出力ノードS1の電位VS1が入出力ノードS2の電位VS2(Vref)よりも小さい場合、入出力ノードS1の電位VS1は、0Vに変化し、入出力ノードS2の電位VS2は、Vddに変化する。これにより、読み出しデータ10(0V)が入出力ノードS1から出力される。読み出しデータは、インターフェース部11及びコントローラ12に転送される。
【0236】
コントローラ12は、例えば、2回目−Aの読み出し動作に係わる読み出しデータをレジスタReg.内の第2のレジスタReg.1に保持する。
【0237】
また、コントローラ12は、制御信号φSEをハイレベルに設定するとほぼ同時に、制御信号φSWをロウレベルに設定し、スイッチ素子QSWをオフにする。これは、センスアンプ17により増幅された入出力ノードS1の電位VS1(=Vdd又は0V)がビット線BLを経由してメモリセルUijに転送されることを防止するためである。即ち、この時点では、メモリセルUijに対する書き戻し動作は、実行しない。
【0238】
尚、スイッチ素子QSWを省略する場合、制御信号φSEをハイレベルに設定するとほぼ同時に、制御信号φclampをロウレベルに設定すればよい。
【0239】
この後、コントローラ12は、選択されたワード線WLの電位VWLをVon_rからVss(0V)に変化させ、かつ、制御信号φCS、φclamp、及び、φSEを、それぞれ、ロウレベルに変化させる。
【0240】
最後に、コントローラ12は、制御信号φrstをハイレベルに設定する。その結果、選択されたビット線BLの電位VBL、センスアンプ17の2つの入出力ノードS1,S2の電位VS1,VS2は、Vss(0V)となり、リセットされる。
【0241】
・2回目−Bの読み出し動作
図36及び図37は、それぞれ2回目−Bの読み出し動作を示す。図36は、読み出し動作の対象となる選択セルにデータ01が記憶されているときの動作波形であり、図37は、選択セルにデータ00が記憶されているときの動作波形である。
【0242】
これらの図において、REは、読み出しイネーブル信号であり、VWL、VBL、及び、VSLは、例えば、図29のVWL、VBL、及び、VSLに対応し、φclamp、φsw、φpre、φSE、VS1、VS2、φrst、及び、φcapは、図23のφclamp、φsw、φpre、φSE、VS1、VS2、φrst、及び、φcapに対応する。
【0243】
この動作波形は、図22のコントローラ12により制御される。
【0244】
読み出しイネーブル信号REがハイレベルになると、コントローラ12は、制御信号φCS,φclamp,φswをハイレベルに設定する。また、コントローラ12は、制御信号φpreをハイレベルに設定する。
【0245】
制御信号φpreがハイレベルになると、プリチャージ電位Vpre(=(1/6)×Vdd)が、図30の電位ジェネレータ13から選択されたビット線BLにVBLとして転送され、かつ、図23のセンスアンプ17の2つの入出力ノードS1,S2の電位VS1,VS2が、プリチャージ電位Vpreに設定される。
【0246】
この後、制御信号φpreがロウレベルになると、選択されたビット線BLの電位VBL、及び、2つの入出力ノードS1,S2の電位VS1,VS2は、それぞれ、プリチャージ電位Vpre(フローティング)に設定される。
【0247】
また、Vss(0V)が、図30の電位ジェネレータ13からソース線SLにVSLとして転送される。
【0248】
この後、コントローラ12は、図22のロウデコーダ/ドライバ14に対して、選択されたワード線WLにVWLとしてVon_rを転送するように指示する。即ち、図22のロウデコーダ/ドライバ14は、コントローラ12からの指示を受けると、Von_rを、図30の電位ジェネレータ13から選択されたワード線WLに転送する。
【0249】
その結果、選択されたメモリセル(選択セル)Uij内のトランジスタTijがオンとなり、選択セルUij内のキャパシタCijに記憶されているデータに応じて選択されたビット線BLの電位VBLが変化する。
【0250】
例えば、図36に示すように、キャパシタCijに記憶されているデータが01(Vcapが(1/3)×Vdd)のとき、トランジスタTijがオンになると、キャパシタCijに蓄積された電荷がビット線BLに移動し、ビットBLの電位VBL、及び、入出力ノードS1の電位VS1は、Vpre=(1/6)×Vdd(フローティング)からΔV2だけ上昇する。この時、Vcapは、((1/3)×Vdd)+ΔV1からΔV2だけ低下する。また、入出力ノードS2の電位VS2(基準電位Vref)は、Vpre=(1/6)×Vdd(フローティング)のまま変化しない。
【0251】
これに対し、図37に示すように、キャパシタCijに記憶されているデータが00(Vcapが0V)のとき、トランジスタTijがオンになると、ビット線BLに蓄積された電荷がキャパシタCijに移動し、ビットBLの電位VBL、及び、入出力ノードS1の電位VS1は、(1/6)×Vdd(フローティング)からΔV2だけ下降する。この時、Vcapは、(0V+ΔV1)からΔV2だけ上昇する。また、入出力ノードS2の電位VS2(基準電位Vref)は、Vpre=(1/6)×Vdd(フローティング)のまま変化しない。
【0252】
この後、コントローラ12は、制御信号(センスアンプイネーブル信号)φSEをハイレベルに設定する。その結果、例えば、図23のセンスアンプ17が動作状態となり、センスアンプ17の2つの入出力ノードS1,S2の電位差(VS1−VS2)が増幅される。
【0253】
即ち、図36に示すように、入出力ノードS1の電位VS1が入出力ノードS2の電位VS2(Vref)よりも大きい場合、入出力ノードS1の電位VS1は、Vddに変化し、入出力ノードS2の電位VS2は、0Vに変化する。これにより、読み出しデータ01(Vdd)が入出力ノードS1から出力される。読み出しデータは、インターフェース部11及びコントローラ12に転送される。
【0254】
一方、図37に示すように、入出力ノードS1の電位VS1が入出力ノードS2の電位VS2(Vref)よりも小さい場合、入出力ノードS1の電位VS1は、0Vに変化し、入出力ノードS2の電位VS2は、Vddに変化する。これにより、読み出しデータ00(0V)が入出力ノードS1から出力される。読み出しデータは、インターフェース部11及びコントローラ12に転送される。
【0255】
コントローラ12は、例えば、2回目−Bの読み出し動作に係わる読み出しデータをレジスタReg.内の第2のレジスタReg.1に保持する。
【0256】
また、コントローラ12は、制御信号φSEをハイレベルに設定するとほぼ同時に、制御信号φSWをロウレベルに設定し、スイッチ素子QSWをオフにする。これは、センスアンプ17により増幅された入出力ノードS1の電位VS1(=Vdd又は0V)がビット線BLを経由してメモリセルUijに転送されることを防止するためである。即ち、この時点では、メモリセルUijに対する書き戻し動作は、実行しない。
【0257】
尚、スイッチ素子QSWを省略する場合、制御信号φSEをハイレベルに設定するとほぼ同時に、制御信号φclampをロウレベルに設定すればよい。
【0258】
この後、コントローラ12は、選択されたワード線WLの電位VWLをVon_rからVss(0V)に変化させ、かつ、制御信号φCS、φclamp、及び、φSEを、それぞれ、ロウレベルに変化させる。
【0259】
最後に、コントローラ12は、制御信号φrstをハイレベルに設定する。その結果、選択されたビット線BLの電位VBL、センスアンプ17の2つの入出力ノードS1,S2の電位VS1,VS2は、Vss(0V)となり、リセットされる。
【0260】
以上、説明したように、メモリセルUij内に記憶された2ビットデータは、このような2回の読み出し動作により読み出すことができる。
【0261】
しかし、メモリセルUijのキャパシタCijに蓄積されている電荷量は、上述の2回の読み出し動作により正しい値を保持していない(destructive read)。従って、図22のコントローラ12は、上述の2回の読み出し動作を行った後、レジスタReg.に記憶されているデータに基づいて、キャパシタCijに正しい電荷量を再書き込みする書き戻し動作を実行する。
【0262】
図38は、2回の読み出し動作と書き戻し動作のフローチャートを示している。
【0263】
同図において、ステップST00,ST01,ST02_0,ST02_1,ST03_0,ST03_1,ST04_0,ST04_1,ST05_00,ST05_01,ST05_10,ST05_11,ST06_00,ST06_01,ST06_10,ST06_11は、上述の2回の読み出し動作に対応する。
【0264】
図39は、書き戻し動作の動作波形の例を示している。
この動作波形は、図38のステップST07_00,ST07_01,ST07_10,ST07_11に対応する。
【0265】
また、同図において、WEは、書き込みイネーブル信号であり、VWL、VBL、及び、VSLは、例えば、図26のVWL、VBL、及び、VSLに対応し、φ、Vcap、VS1、及び、VS2は、図23のφ、Vcap、VS1、及び、VS2に対応する。
【0266】
この動作波形は、図22のコントローラ12により制御される。
【0267】
書き込みイネーブル信号WEがハイレベルになると、コントローラ12は、制御信号φCS及び制御信号φをハイレベルに設定する。制御信号φCS及び制御信号φがハイレベルになると、Vddが、図30の電位ジェネレータ13から選択されたビット線BLにVBLとして転送される。また、書き戻しデータ(00、01、10、又は、11)に応じた電位(Vdd、(2/3)×Vdd、(1/3)×Vdd、又は、0V)が、図30の電位ジェネレータ13から選択されたソース線SLにVSLとして転送される。
【0268】
例えば、図40に示すように、上述の2回の読み出し動作において、読み出しデータが11の場合、レジスタReg.0,Reg.1は、それぞれ、データ11を記憶する。従って、書き戻しデータは、11であり、例えば、0Vが、図30の電位ジェネレータ13から選択されたソース線SLにVSLとして転送される。
【0269】
同様に、上述の2回の読み出し動作において、読み出しデータが10,01,00の場合、レジスタReg.0,Reg.1は、それぞれ、データ10,01,00を記憶する。従って、書き戻しデータは、それぞれ、10,01,00である。
【0270】
そして、書き戻しデータが10の場合、(1/3)×Vddが、図30の電位ジェネレータ13から選択されたソース線SLにVSLとして転送される。また、書き戻しデータが01の場合、(2/3)×Vddが、図30の電位ジェネレータ13から選択されたソース線SLにVSLとして転送される。さらに、書き戻しデータが00の場合、Vddが、図30の電位ジェネレータ13から選択されたソース線SLにVSLとして転送される。
【0271】
この後、コントローラ12は、図22のロウデコーダ/ドライバ14に対して、選択されたワード線WLにVWLとしてVon_wを転送するように指示する。即ち、図22のロウデコーダ/ドライバ14は、コントローラ12からの指示を受けると、Von_wを、図30の電位ジェネレータ13から選択されたワード線WLに転送する。
【0272】
その結果、選択されたメモリセル(選択セル)Uij内のトランジスタTijがオンとなり、選択セルUij内のキャパシタCijに書き戻しデータ(00、01、10、又は、11)に応じた書き込み電圧Vstorage(VW00(0V)、VW01、VW10、又は、VW11)が印加される。
【0273】
図41は、図23の周辺回路の変形例を示している。
【0274】
図23の例では、Multi-level DRAMにおいて、1つのセンスアンプ17が1つのメモリセルUijに接続される。このため、メモリセルUijがnビットデータを記憶する場合、上述のように、nビットデータは、n回の読み出し動作によりメモリセルUijから読み出される。但し、nは、2以上の自然数である。
【0275】
これに対し、図41の例では、Multi-level DRAMにおいて、メモリセルUijがnビットデータ(例えば、n=2)を記憶する場合、(2−1)個のセンスアンプ17−0,17−1,17−2が1つのメモリセルUijに接続される。この場合、コントローラ12は、n個のセンスアンプ(SA0,SA1,SA2)17−0,17−1,17−2をパラレルに動作させることにより、nビットデータは、1回の読み出し動作によりメモリセルUijから読み出すことができる。
【0276】
図41において、図23と同じ要素には同じ符号を付すことによりその詳細な説明を省略する。また、図41の例が図23の例と異なる点は、複数個のセンスアンプ17−0,17−1,17−2が1つのメモリセルUijに対応し、かつ、ロジック回路19が、複数のセンスアンプ17−0,17−1,17−2からのデータに基づいて、読み出しデータDr0,Dr1を出力する点にある。
【0277】
センスアンプ17−0,17−1,17−2は、それぞれ、図23のセンスアンプ17に対応する。また、RST0/EQ0、RST1/EQ1、及び、RST2/EQ2は、それぞれ、図23のリセット回路(トランジスタQrst)及びイコライズ回路(トランジスタQeq)に対応する。
【0278】
ここで、図41の例に示すように、1回の読み出し動作により2ビットビットデータを読み出す場合、ビット線BL及びノードS10,S11,S12は、プリチャージ電位Vpreとして、VBL=(3/6)×Vddに設定される。
【0279】
一方、センスアンプ17−0のノードS20は、プリチャージ電位Vpre0として、Vref0=(3/6)×Vddに設定される。また、センスアンプ17−1のノードS21は、プリチャージ電位Vpre1として、Vref1=(5/6)×Vddに設定される。さらに、センスアンプ17−2のノードS22は、プリチャージ電位Vpre2として、Vref2=(1/6)×Vddに設定される。
【0280】
図42は、図41のロジック回路19の例を示している。
図41のノードS10の電位VS10は、ラッチ回路L10に入力される。また、図41のノードS11,S12の電位VS11,VS12は、それぞれ、ラッチ回路L11,L12に入力される。
【0281】
ラッチ回路L11,L12にラッチされたデータ(電位)は、マルチプレクサMUX_dr1に入力される。
【0282】
ラッチ回路L10にラッチされたデータ(電位)は、読み出しデータDr0としてロジック回路19から出力されると共に、マルチプレクサMUX_dr1から出力される読み出しデータDr1を選択する選択信号として、マルチプレクサMUX_dr1に入力される。
【0283】
例えば、VS10が1(Vdd)であり、ラッチ回路L10が1をラッチするとき、マルチプレクサMUX_dr1は、読み出しデータDr1として、ラッチ回路L11にラッチされたデータ(電位)、即ち、VS11を出力する。また、VS10が0(Vss)であり、ラッチ回路L10が0をラッチするとき、マルチプレクサMUX_dr1は、読み出しデータDr1として、ラッチ回路L12にラッチされたデータ(電位)、即ち、VS12を出力する。
【0284】
図43は、図41の周辺回路を用いた1回読み出し(once reading)のフローチャートを示している。図44は、1回読み出しを行う場合の図41の複数のセンスアンプSA0,SA1,SA2の動作を示している。
【0285】
この1回読み出しは、図32及び図33の1回目の読み出し動作、図34及び図35の2回目−Aの読み出し動作、及び、図36及び図37の2回目−Bの読み出し動作を、まとめて1回で行うイメージである。
【0286】
まず、図32乃至図37の例と同様に、読み出し動作を実行し、センスアンプSA0,SA1,SA2及びロジック回路19を用いて、読み出しデータを判定及び出力する(ステップST10,ST11,ST12)。
【0287】
但し、ビット線BL及びノードS10,S11,S12は、VBL(Vpre)=(3/6)×Vddに設定される。また、センスアンプSA0のノードS20は、Vref0(Vpre0)=(3/6)×Vddに設定され、センスアンプSA1のノードS21は、Vref1(Vpre1)=(5/6)×Vddに設定され、センスアンプSA2のノードS22は、Vref2(Vpre2)=(1/6)×Vddに設定される。
【0288】
この時、センスアンプSA0では、図44に示すように、メモリセルUijに記憶されたデータが11,10のとき、ノードS10の電位VS10がVdd(ノードS20の電位VS20がVss)となり、メモリセルUijに記憶されたデータが01,00のとき、ノードS10の電位VS10がVss(ノードS20の電位VS20がVdd)となる。
【0289】
また、センスアンプSA1では、図44に示すように、メモリセルUijに記憶されたデータが11のとき、ノードS11の電位VS11がVdd(ノードS21の電位VS21がVss)となり、メモリセルUijに記憶されたデータが10,01,00のとき、ノードS11の電位VS11がVss(ノードS21の電位VS21がVdd)となる。
【0290】
さらに、センスアンプSA2では、図44に示すように、メモリセルUijに記憶されたデータが11,10,01のとき、ノードS12の電位VS12がVdd(ノードS22の電位VS22がVss)となり、メモリセルUijに記憶されたデータが00のとき、ノードS12の電位VS12がVss(ノードS22の電位VS22がVdd)となる。
【0291】
従って、図42のロジック回路19は、読み出しデータが11の場合、即ち、VS10、VS11、及び、VS12がそれぞれ111の場合、読み出しデータDr0=1,Dr1=1を出力する。
【0292】
また、図42のロジック回路19は、読み出しデータが10の場合、即ち、VS10、VS11、及び、VS12がそれぞれ101の場合、読み出しデータDr0=1,Dr1=0を出力する。また、図42のロジック回路19は、読み出しデータが01の場合、即ち、VS10、VS11、及び、VS12がそれぞれ001の場合、読み出しデータDr0=0,Dr1=1を出力する。
【0293】
さらに、図42のロジック回路19は、読み出しデータが00の場合、即ち、VS10、VS11、及び、VS12がそれぞれ000の場合、読み出しデータDr0=0,Dr1=0を出力する。
【0294】
以上をまとめたのが図45である。
同図から明らかなように、センスアンプS0,S1,S2及びロジック回路19を用いて、メモリセルUijから2ビットデータを読み出すことができる。
【0295】
また、この読み出しデータDr0,Dr1は、図22のコントローラ12に入力される。従って、図22のコントローラ12は、読み出し動作(1回読み出し)後、読み出しデータに基づいて、書き戻し動作を実行する(ステップST13)。
【0296】
書き戻し動作は、図39に示すフローに従って行えばよいので、ここでの詳細な説明を省略する。
【0297】
尚、Multi-level DRAMにおいても、図19乃至図21に示すビット線ブースト効果を適用することが可能である。
【0298】
(デバイス構造例)
DRAMの高性能化は、上述した図1乃至図45の実施例により実現できる。以下では、DRAMの低コスト化を図るための技術を説明する。
【0299】
DRAMの低コスト化は、例えば、上述したように、DRAMのメモリセル(キャパシタ)に複数ビット(Multi-level)を記憶させることにより実現できると共に、以下に説明するように、DRAMを三次元化することによっても実現できる。これにより、DRAMの大容量化が実現され、1ビット当たりのコストが低下するからである。
【0300】
ここで、DRAMを三次元化するとは、メモリセル(トランジスタ及びキャパシタ)を半導体基板の上面よりも上に配置することを意味する。この場合、例えば、センスアンプなどの周辺回路が半導体基板上に配置され、メモリセルアレイは、この周辺回路よりもさらに上に配置される。
【0301】
図46は、三次元DRAMの平面図を示している。図47は、図46のXLVII−XLVII線に沿う断面図である。
【0302】
半導体基板20は、例えば、シリコン基板であり、上面を有する。周辺回路21A,21Bは、半導体基板20の上面上に配置される。また、トランジスタ(例えば、FET)Qclamp,T_SLは、半導体基板20上に配置される。トランジスタQclampは、例えば、図3図4、及び、図23のトランジスタQclampに対応する。トランジスタT_SLは、三次元DRAMにおいて、ソース線SLを選択するための選択素子である。
【0303】
メモリセルアレイは、周辺回路21A,21Bよりもさらに上に配置される。メモリセルアレイは、積み重ねられる2つのブロックBK0,BK1を備える。本例では、ブロックの数は、2つであるが、これに限られない。ブロックの数は、1つであってもよいし、2つ又はそれより多くてもよい。
【0304】
2つのブロックBK0,BK1の各々は、さらに、2つのサブアレイMA↓,MA↑を備える。サブアレイMA↓は、ビット線BL↓と、ビット線BL↓よりも上のソース線SLと、ビット線BL↓及びソース線SL間のメモリセル(トランジスタTij↓及びキャパシタCij↓)と、を備える。
【0305】
サブアレイMA↑は、ソース線SLと、ソース線SLよりも上のビット線BL↑と、ソース線SL及びビット線BL↑間のメモリセル(トランジスタTij↑及びキャパシタCij↑)と、を備える。サブアレイMA↓のソース線SLとサブアレイMA↑のソース線SLは、1つの導電線により共有される(エリアX)。ソース線SLは、コンタクトプラグ22により、トランジスタT_SLに接続される。
【0306】
また、ブロックBK0のビット線BL↑とブロックBK1のビット線BL↓は、1つの導電線により共有される(エリアY)。ビット線BL↓及びビット線BL↑は、コンタクトプラグ23により、トランジスタQclampに接続される。
【0307】
ビット線BL↓,BL↑及びソース線SLは、半導体基板20の上面に沿う第1の方向に延びる。また、ワード線WLij↓,WLij↑は、半導体基板20の上面に沿い、かつ、第1の方向に交差する第2の方向に延びる。
【0308】
サブアレイMA↓内のメモリセルは、トランジスタTij↓と、トランジスタTij↓上のキャパシタCij↓と、を備える。
【0309】
例えば、図48に示すように、トランジスタTij↓は、チャネル(電流経路)としての半導体層(半導体ピラー)24↓と、ゲート絶縁層25↓と、ワード線WLij↓と、を備える。半導体層24↓の下面は、図47のビット線BL↓に接続される。キャパシタCij↓は、ピラー電極部26↓と、ピラー電極部26↓を覆う絶縁部27↓と、絶縁部27↓を覆うセル電極部28↓と、を備える。ピラー電極部26↓の上面は、ソース線SLに接続される。セル電極部28↓の下面は、半導体層24↓に接続される。
【0310】
トランジスタTij↓は、例えば、半導体基板20よりも上に配置されるチャネルとしての半導体層24↓を備え、かつ、チャネルとしての半導体層24↓が半導体基板20の上面に交差する縦型トランジスタである。チャネルとしての半導体層24↓は、半導体基板20から独立していれば、どのような材料を備えていても構わない。例えば、半導体層24↓は、エピタキシャル単結晶シリコン層、ポリシリコン層、アモルファスシリコン層など、であってもよい。
【0311】
また、半導体層24↓は、酸化物半導体層であってもよい。
【0312】
近年、優れたオフリーク特性(オフ時のリーク電流が小さいという特性)を有するいわゆる酸化物半導体TFT(thin film transistor)が研究発表されている。酸化物半導体TFTは、酸化物半導体をチャネルとする点に特徴を有する。酸化物半導体は、例えば、酸化インジウム、酸化ガリウム、及び、酸化亜鉛を含む、いわゆるIGZO(InGaZnO)である。酸化物半導体は、例えば、酸化ズズ、酸化アルミニウム、酸化シリコンなど、であってもよい。このような酸化物半導体TFTをトランジスタTij↓に採用することも可能である。
【0313】
酸化物半導体TFTは、例えば、200℃程度の低温プロセスで形成することが可能であるため、ウェハプロセスにおいて半導体基板20上の周辺回路21A,21Bに熱ストレスを与えないという意味で、DRAMの三次元化に非常に有効な技術である。また、酸化物半導体TFTは、一般的なシリコンチャネルトランジスタに比べて、オフ時のリーク電流を大幅に削減できる。
【0314】
従って、半導体層24↓として酸化物半導体(例えば、IGZOなど)を用いれば、非常に長いデータ保持時間(リテンションタイム)を有するDRAM(ULR DRAM: Ultra Long Retention DRAM)を実現できる。
【0315】
例えば、シリコンをチャネルとするトランジスタTij↓の場合、リテンションタイムは、64msec程度である。このため、短い周期でデータのリフレッシュ(再書き込み)を行わなければならない。これに対し、IGZOをチャネルとするトランジスタTij↓の場合、リテンションタイムは、10days程度である。このため、データのリフレッシュがシステムのパフォーマンスに影響を与えることがない。
【0316】
本実施例では、トランジスタTij↓のチャネルとしての半導体層24↓は、円柱形状を有するが、これに限定されることはない。ゲート絶縁層25↓は、例えば、酸化シリコンなどの絶縁体を備える。ワード線WLij↓は、例えば、アルミニウム、銅、タングステンなど、のメタル材料を備える。
【0317】
キャパシタCij↓は、いわゆるフィン型キャパシタである。キャパシタCij↓は、円柱形状を有するが、これに限定されることはない。ピラー電極部26↓及びセル電極部28↓は、例えば、アルミニウム、銅、タングステンなど、のメタル材料を備える。絶縁部27↓は、例えば、銅酸化物、タングステン酸化物、シリコン酸化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物、タンタル酸化物や、これらの積層構造など、を備える。
【0318】
サブアレイMA↑内のメモリセルは、キャパシタCij↑と、キャパシタCij↑上のトランジスタTij↑と、を備える。
【0319】
例えば、図49に示すように、トランジスタTij↑は、チャネル(電流経路)としての半導体層(半導体ピラー)24↑と、ゲート絶縁層25↑と、ワード線WLij↑と、を備える。半導体層24↑の上面は、図47のビット線BL↑に接続される。キャパシタCij↑は、ピラー電極部26↑と、ピラー電極部26↑を覆う絶縁部27↑と、絶縁部27↑を覆うセル電極部28↑と、を備える。ピラー電極部26↑の下面は、ソース線SLに接続される。セル電極部28↑の上面は、半導体層24↑に接続される。
【0320】
トランジスタTij↑は、サブアレイMA↓内のトランジスタTij↓と同様に、チャネルとしての半導体層24↑が半導体基板20の上面に交差する縦型トランジスタである。キャパシタCij↑は、サブアレイMA↓内のキャパシタCij↓と同様に、フィン型キャパシタである。
【0321】
トランジスタTij↑及びキャパシタCij↑の構造は、トランジスタTij↓及びキャパシタCij↓の構造と比べると、上下が逆である点が異なる。
【0322】
トランジスタQpre及びトランジスタQのペアは、ビット線BL↓及びビット線BL↑のそれぞれに接続される。トランジスタQpre及びトランジスタQは、例えば、図3図4、及び、図23のトランジスタQpre及びトランジスタQに対応する。
【0323】
トランジスタQpre及びトランジスタQは、メモリセルのトランジスタTij↓,Tij↑と同様に、縦型トランジスタである。
【0324】
例えば、図50に示すように、トランジスタQpreは、チャネル(電流経路)としての半導体層(半導体ピラー)24↓と、ゲート絶縁層25↓と、ゲート電極G1と、を備える。半導体層24↓の下面は、図47のビット線BL↓又はビット線BL↑に接続される。
【0325】
また、図51に示すように、トランジスタQは、チャネル(電流経路)としての半導体層(半導体ピラー)24↑と、ゲート絶縁層25↑と、ゲート電極G2と、を備える。半導体層24↑の上面は、図47のビット線BL↓又はビット線BL↑に接続される。
【0326】
トランジスタQpre及びトランジスタQがメモリセルアレイ内に縦型トランジスタとして配置されることにより、これらトランジスタによるビット線BL↓/BL↑の充電速度が高速化される。
【0327】
尚、トランジスタQpre及びトランジスタQの位置は、変更可能である。
【0328】
例えば、トランジスタQpreは、図47のビット線BL↓/BL↑の下面に接続されてもよいし、トランジスタQは、図47のビット線BL↓/BL↑の上面に接続されてもよい。また、トランジスタQpre及びトランジスタQは、共に、ビット線BL↓/BL↑の上面に接続してもよいし、ビット線BL↓/BL↑の下面に接続してもよい。
【0329】
このような三次元DRAMにおいて、例えば、ブロックBK0での書き込み動作とブロックBK1での書き込み動作は、パラレルに行うことができる。また、ブロックBK0内のサブアレイMA↓での書き込み動作とブロックBK0内のサブアレイMA↑での書き込み動作は、ソース線SLが共有されているため、シリアルに行う。これについては、後述する。
【0330】
また、ブロックBK0内のサブアレイMA↓での書き込み動作では、複数のワード線WLij↓のうちの1本が選択される。選択された1本のワード線の電位は、アクティブ状態(ハイレベル)に設定され、それ以外の複数本のワード線の電位は、ノンアクティブ状態(ロウレベル)に設定される。
【0331】
また、このような三次元DRAMの場合、1つのサブアレイにおいて、1つのメモリセル当たりの平面サイズは、図46の平面図から明らかなように、4Fを実現できる。従って、半導体基板20上に、nのブロック、即ち、2nのサブアレイを積み重ねたと仮定すると、1つのメモリセル当たりの平面サイズは、2F/n(=4F/2n)を実現できる。但し、nは、1又はそれよりも大きい自然数である。
【0332】
図52は、図47のデバイス構造の変形例を示している。
【0333】
このデバイス構造が図47のデバイス構造と異なる点は、ソース線SLを選択するトランジスタT_SLが、メモリセル内のトランジスタTij↓,Tij↑と同様に、縦型トランジスタであることにある。
【0334】
例えば、図53に示すように、トランジスタT_SLは、チャネル(電流経路)としての半導体層(半導体ピラー)24↑と、ゲート絶縁層25↑と、ゲート電極G3と、を備える。半導体層24↑は、ソース線SLと周辺回路21Bとの間に接続される。また、トランジスタT_SLの位置は、トランジスタQpre,Qと同様に、変更可能である。
【0335】
図54乃至図57は、それぞれ、図46乃至図53のデバイス構造を採用したときのカラムセレクタ及びセンスアンプを含む周辺回路の例を示している。
【0336】
キャパシタCij↓,Cij↑、トランジスタTij↓,Tij↑、ワード線WLij↓,WLij↑、ビット線BL↓,BL↑、ソース線SL、及び、トランジスタQpre,Q,Qclamp,T_SLは、それぞれ、図46乃至図53に示すキャパシタCij↓,Cij↑、トランジスタTij↓,Tij↑、ワード線WLij↓,WLij↑、ビット線BL↓,BL↑、ソース線SL、及び、トランジスタQpre,Q,Qclamp,T_SLに対応する。
【0337】
また、図54乃至図57において、図3図4、及び、図23に示す周辺回路と同じ要素には同じ符号を付すことによりその詳細な説明を省略する。
【0338】
図54及び図55は、1セル/1ビットタイプのSingle-level DRAM、又は、Multi-level DRAMであり、図3及び図23に対応する。図54及び図55の異なる点は、センスアンプ17とビット線BL↓,BL↑との対応関係にある。即ち、図54の例では、2つのビット線BL↓,BL↑に1つのセンスアンプ17が共通に接続されるのに対し、図55の例では、1つのビット線BL↓に1つのセンスアンプ17↓が接続され、かつ、1つのビット線BL↑に1つのセンスアンプ17↑が接続される。
【0339】
図46乃至図53に示す三次元DRAMの場合、メモリセルUij↓とメモリセルUij↑は、1つのソース線SLを共有する。また、本実施例では、上述したように、例えば、書き込み動作において、ソース線SLの電位を変化させることにより、メモリセルUij↓,Uij↑に書き込みデータを書き込む。従って、これら2つのメモリセルUij↓,Uij↑に対して、パラレルに書き込み動作を行うことができない。
【0340】
そこで、メモリセルUij↓に接続されるワード線WLij↓と、メモリセルUij↑に接続されるワード線WLij↑とを独立させる。
【0341】
これにより、例えば、メモリセルUij↓に書き込みデータを書き込む場合、ワード線WLij↓をハイレベル(選択状態)に設定し、ワード線WLij↑をロウレベル(非選択状態)に設定し、ビット線BL↓を固定電位に設定し、かつ、ソース線SLを書き込みデータの値に応じた電位VSLに設定すれば、メモリセルUij↓に独立に書き込みデータを書き込むことができる。
【0342】
また、例えば、メモリセルUij↑に書き込みデータを書き込む場合、ワード線WLij↑をハイレベル(選択状態)に設定し、ワード線WLij↓をロウレベル(非選択状態)に設定し、ビット線BL↑を固定電位に設定し、かつ、ソース線SLを書き込みデータの値に応じた電位VSLに設定すれば、メモリセルUij↑に独立に書き込みデータを書き込むことができる。
【0343】
即ち、例えば、図58に示すように、2つのメモリセルUij↓,Uij↑に対する書き込み動作は、時分割制御によりシリアルに行われる。
【0344】
尚、各メモリセルUij↓,Uij↑に対する書き込み動作は、Single-level DRAMの場合、例えば、図12又は図17の波形図と同じであり、かつ、Multi-level DRAMの場合、例えば、図31の波形図と同じであるため、ここでの詳細な説明を省略する。
【0345】
但し、図54及び図55の例では、例えば、図3及び図23のカラムセレクタ16に対応する要素が存在しない。2つのメモリセルUij↓,Uij↑のうちの一方に対して書き込み動作を実行するときは、φSLをハイレベルに設定し、トランジスタT_SLをオンにすればよい。従って、図12図17、又は、図31の波形図において、φCSをφSLに置き換えれば、各メモリセルUij↓,Uij↑に対する書き込み動作を説明できる。
【0346】
図54の例の場合、読み出し動作は、2つのメモリセルUij↓,Uij↑に対して、シリアルに行う。
【0347】
例えば、メモリセルUij↓からデータを読み出す場合、ワード線WLij↓をハイレベル(選択状態)に設定し、ワード線WLij↑をロウレベル(非選択状態)に設定し、ソース線SLを0Vに設定し、ビット線BL↓をプリチャージ電位Vpreに設定する。これにより、メモリセルUij↓からデータを読み出すことができる。
【0348】
また、例えば、メモリセルUij↑からデータを読み出す場合、ワード線WLij↑をハイレベル(選択状態)に設定し、ワード線WLij↓をロウレベル(非選択状態)に設定し、ソース線SLを0Vに設定し、ビット線BL↑をプリチャージ電位Vpreに設定する。これにより、メモリセルUij↑からデータを読み出すことができる。
【0349】
これに対し、図55の例の場合、読み出し動作は、2つのメモリセルUij↓,Uij↑に対して、パラレルに行うことができる。
【0350】
例えば、2つのメモリセルUij↓,Uij↑からパラレルにデータを読み出す場合、2つのワード線WLij↓,WLij↑を共にハイレベル(選択状態)に設定し、ソース線SLを0Vに設定し、2つのビット線BL↓,BL↑を共にプリチャージ電位Vpreに設定する。これにより、2つのメモリセルUij↓,Uij↑からパラレルにデータを読み出すことができる。
【0351】
尚、各メモリセルUij↓,Uij↑に対する読み出し動作は、Single-level DRAMの場合、例えば、図13図14図19、又は、図20の波形図と同じであり、かつ、Multi-level DRAMの場合、例えば、図32乃至図37の波形図と同じであるため、ここでの詳細な説明を省略する。
【0352】
但し、図13図14図19図20、又は、図32乃至図37の波形図において、φCSをφSLに置き換えることが必要である。
【0353】
図56及び図57は、2セル/1ビットタイプのSingle-level DRAMであり、図4に対応する。図56及び図57の異なる点は、センスアンプ17とビット線BL↓,BL↑との対応関係にある。即ち、図56の例では、ビット線ペアBL↓,BL↓とビット線ペアBL↑,BL↑とに1つのセンスアンプ17が共通に接続されるのに対し、図57の例では、ビット線ペアBL↓,BL↓に1つのセンスアンプ17↓が接続され、かつ、ビット線ペアBL↑,BL↑に1つのセンスアンプ17↑が接続される。
【0354】
書き込み動作は、図54及び図55の場合と同様に、メモリセルペアUij↓,Uij↓とメモリセルペアUij↑,Uij↑とに対して、シリアルに行う。即ち、メモリセルペアUij↓,Uij↓に接続されるワード線WLij↓と、メモリセルペアUij↑,Uij↑に接続されるワード線WLij↑とを独立させる。
【0355】
これにより、例えば、メモリセルペアUij↓,Uij↓に書き込みデータを書き込む場合、ワード線WLij↓をハイレベル(選択状態)に設定し、ワード線WLij↑をロウレベル(非選択状態)に設定し、ビット線BL↓を固定電位に設定し、かつ、ソース線SLを書き込みデータの値に応じた電位VSLに設定すれば、メモリセルペアUij↓,Uij↓に独立に書き込みデータを書き込むことができる。
【0356】
また、例えば、メモリセルペアUij↑,Uij↑に書き込みデータを書き込む場合、ワード線WLij↑をハイレベル(選択状態)に設定し、ワード線WLij↓をロウレベル(非選択状態)に設定し、ビット線BL↑を固定電位に設定し、かつ、ソース線SLを書き込みデータの値に応じた電位VSLに設定すれば、メモリセルペアUij↑,Uij↑に独立に書き込みデータを書き込むことができる。
【0357】
尚、メモリセルペアUij↓,Uij↓、又は、メモリセルペアUij↑,Uij↑対する書き込み動作(Single-level DRAMの場合)は、例えば、図12又は図17の波形図と同じである。但し、メモリセルペアUij↓,Uij↓には相補データが記憶され、メモリセルペアUij↑,Uij↑には、相補データが記憶される。
【0358】
また、図12又は図17の波形図において、φCSをφSLに置き換えることが必要である。
【0359】
図56の例の場合、図54の例と同様に、読み出し動作は、メモリセルペアUij↓,Uij↓とメモリセルペアUij↑,Uij↑とでシリアルに行う。
【0360】
例えば、メモリセルペアUij↓,Uij↓からデータを読み出す場合、ワード線WLij↓をハイレベル(選択状態)に設定し、ワード線WLij↑をロウレベル(非選択状態)に設定し、ソース線SLを0Vに設定し、ビット線BL↓をプリチャージ電位Vpreに設定する。これにより、メモリセルペアUij↓,Uij↓からデータを読み出すことができる。
【0361】
また、例えば、メモリセルペアUij↑,Uij↑からデータを読み出す場合、ワード線WLij↑をハイレベル(選択状態)に設定し、ワード線WLij↓をロウレベル(非選択状態)に設定し、ソース線SLを0Vに設定し、ビット線BL↑をプリチャージ電位Vpreに設定する。これにより、メモリセルペアUij↑,Uij↑からデータを読み出すことができる。
【0362】
これに対し、図57の例の場合、読み出し動作は、メモリセルペアUij↓,Uij↓とメモリセルペアUij↑,Uij↑とでパラレルに行うことができる。
【0363】
例えば、メモリセルペアUij↓,Uij↓とメモリセルペアUij↑,Uij↑とからパラレルにデータを読み出す場合、2つのワード線WLij↓,WLij↑を共にハイレベル(選択状態)に設定し、ソース線SLを0Vに設定し、2つのビット線BL↓,BL↑を共にプリチャージ電位Vpreに設定する。これにより、メモリセルペアUij↓,Uij↓とメモリセルペアUij↑,Uij↑とからからパラレルにデータを読み出すことができる。
【0364】
尚、メモリセルペアUij↓,Uij↓、又は、メモリセルペアUij↑,Uij↑対する読み出し動作(Single-level DRAMの場合)は、例えば、図15又は図16の波形図と同じであるため、ここでの詳細な説明を省略する。但し、図15又は図16の波形図において、φCSをφSLに置き換えることが必要である。
【0365】
図59は、ソース線の電位変化による非選択セルへの影響を示している。
【0366】
図46乃至図53に示す三次元DRAMの場合、メモリセルUij↓とメモリセルUij↑は、1つのソース線SLを共有する。従って、例えば、メモリセルUij↓に書き込みデータを書き込む場合、メモリセルUij↓は選択セルとなり、メモリセルUij↑は、書き込みを行わない非選択セルとなる。
【0367】
また、選択セルに対して書き込みを行っている間、ソース線SLの電位VSLが非選択セルにも印加されることになる。従って、ソース線SLの電位VSLの変化が非選択セルのデータ(Vcap)に影響を与えないことが必要である。
【0368】
同図に示すように、本実施例においては、選択セルに書き込みデータを書き込むためにソース線SLの電位VSLを変化させても、非選択セルのデータ(Vcap)は変化しない。即ち、非選択セルのVcapは、容量カップリングにより一時的に変化するが、直ちに元に戻る。これは、非選択セルのトランジスタがオフであるからである。
【0369】
従って、メモリセルUij↓,Uij↑内のトランジスタTij↓,Tij↑は、オフリークが少ないトランジスタ(例えば、酸化物半導体TFT)とするのが望ましい。
【0370】
(適用例)
本実施例に係わるDRAMは、NANDメモリのページバッファに適用可能である。NANDメモリのページバッファとは、NANDメモリに書き込む書き込みデータ、又は、NANDメモリから読み出す読み出しデータを一時的に記憶するメモリのことである。
【0371】
NANDメモリでは、書き込み動作及び読み出し動作がページと呼ばれるデータ単位で行われる。従って、このデータ単位を有するデータ(ページデータ)の同期をとるなどの目的のため、ページバッファは必要である。
【0372】
しかし、近年、NANDメモリの多値化が進み、例えば、1つのメモリセルに2ビット又はそれを超えるビット数のデータを記憶させる場合がある。この場合、1つのメモリセルに記憶させるビット数に比例して、ページバッファのメモリサイズも大きくなる。一般的には、1つのメモリセルにnビット(nは、2以上の自然数)を記憶させる場合、その1つのメモリセルに対応するページバッファの数は、n個となる。
【0373】
従って、1つのページバッファが2つのSRAMセルを有すると仮定すると、1つのメモリセルにnビットを記憶させる場合、その1つのメモリセルに対して2n個のSRAMセルが必要となる。また、ページデータが8キロバイト(64キロビット)と仮定すると、ページデータに対して、(2n×64キロ)個のSRAMセルが必要となる。
【0374】
SRAMセルは、半導体基板上に平面的に形成されるため、このようなNANDメモリの多値化により、NANDメモリ(チップ)内のページバッファの面積が大きくなる傾向にある。この場合、ページバッファの面積がボトルネックとなり、NANDメモリ内のメモリセルアレイの面積(メモリ容量)を増加させることができない。
【0375】
本実施例のDRAMは、従来のページバッファ(SRAMセル)の代替品として使用することにより、ページバッファのメモリサイズの増大という問題を解決する。
【0376】
図60は、NANDメモリのページバッファへの適用例を示している。
【0377】
NANDメモリ1は、インターフェース回路2と、コントローラ3と、電位ジェネレータ4と、ロウデコーダ/ドライバ5と、メモリセルアレイ6と、センスアンプ7と、ページバッファ8と、を備える。
【0378】
インターフェース回路2は、例えば、読み出し/書き込み/消去コマンドCMD及びアドレス信号ADDRを受け付ける。また、インターフェース回路2は、読み出し/書き込みデータDw,Drのインターフェースとして機能する。
【0379】
コントローラ3は、メモリセルアレイ6に対する読み出し/書き込み/消去動作を制御する。例えば、インターフェース回路2が読み出し/書き込みコマンドを受け付けたとき、コントローラ3は、メモリセルアレイ6に対する読み出し/書き込み動作を制御する。読み出し/書き込み動作では、コントローラ3は、電位ジェネレータ4に読み出し/書き込みパルスの生成を指示する。電位ジェネレータ4は、コントローラ3からの指示に基づき読み出し/書き込みパルスを発生する。
【0380】
メモリセルアレイ6は、複数のブロック(本例では、mのブロック)BK,BK,…BK(m−1)を備える。各ブロックは、複数のビット線(本例では、jのビット線)BL,BL,…BL(j−1)にそれぞれ接続される複数のセルユニットUTを備える。
【0381】
例えば、ブロックBKにおいて、セルユニットUTは、直列接続される複数のメモリセル(本例では、iのメモリセル)MC,MC,…MC(i−1)を有するNANDストリングと、NANDストリング及びソース線SL間に接続される選択トランジスタTSと、NANDストリング及びビット線BL(kは、1〜(j−1)のうちの1つ)間に接続される選択トランジスタTDと、を備える。
【0382】
複数のメモリセルMC,MC,…MC(i−1)の各々は、例えば、電荷蓄積層(charge storage layer)FGと、制御ゲート電極(control gate electrode)CGと、を有するフラッシュメモリセル(FET)であり、選択トランジスタTS,TDは、例えば、ゲート電極Gを有するFETである。
【0383】
複数のメモリセルMC,MC,…MC(i−1)の制御ゲート電極CGは、それぞれ、複数のワード線WL,WL,…WL(i−1)に接続され、選択トランジスタTS,TDのゲート電極Gは、選択ゲート線SGS,SGDに接続される。複数のビット線BL,BL,…BL(j−1)は、それぞれ、センスアンプ(SA)7に接続される。ページバッファ8は、インターフェース回路2とセンスアンプ7との間に接続される。
【0384】
ページバッファ8は、例えば、図1又は図22のDRAMであり、コントローラ3から、書き込みイネーブル信号WE、読み出しイネーブル信号RE、及び、アドレス信号Addrを受ける。ページバッファ8は、コントローラ3の制御の基づき、書き込みデータDw又は読み出しデータDrを一時的に記憶する。
【0385】
図61は、ページバッファの面積縮小効果を示している。
【0386】
例えば、1つのメモリセルが3ビットデータを記憶するTLC(Triple-level cell)−NANDの場合、従来のページバッファ8は、1つのセンスアンプSAに対して、例えば、6個のSRAMセルが必要であり、かつ、これらSRAMセルは、半導体基板上に平面的に形成される。これに対し、本実施例のページバッファ8は、1つのセンスアンプSAに対して、例えば、6個のDRAMセルが必要であり、かつ、これらDRAMセルは、半導体基板上に積み重ねて形成される。
【0387】
従って、本実施例のページバッファ8は、従来のページバッファ8に比べて、NANDメモリ(チップ)内に占める面積を大幅に縮小できる。
【0388】
(むすび)
以上、本実施例によれば、DRAMの高性能化及び低コスト化を実現できる。
【0389】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0390】
10: DRAM、 11: インターフェース回路、 12: コントローラ、 13: 電位ジェネレータ、 14: ロウデコーダ/ドライバ、 15: カラムデコーダ、 16: カラムセレクタ、 17: センスアンプ、 18: メモリセルアレイ、 19: ロジック回路、 20: 半導体基板、 21A,21B: 周辺回路、 22,23: コンタクトプラグ、 24↓,24↑: 半導体層(チャネル)、 25↓,25↑: ゲート絶縁層、 26↓,26↑: ピラー電極部、 27↓,27↑: 絶縁部、 28↓,28↑: セル電極部。
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
図18
図19
図20
図21
図22
図23
図24
図25
図26
図27
図28
図29
図30
図31
図32
図33
図34
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図39
図40
図41
図42
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図44
図45
図46
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図48
図49
図50
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図52
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図55
図56
図57
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図59
図60
図61