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特許6625942半導体記憶装置

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6625942

(24)【登録日】2019年12月6日

(45)【発行日】2019年12月25日

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

G11C 11/4074 20060101AFI20191216BHJP

G11C 11/404 20060101ALI20191216BHJP

G11C 11/56 20060101ALI20191216BHJP

【ＦＩ】

G11C11/4074 200

G11C11/404 100

G11C11/56 250

【請求項の数】7

【全頁数】55

(21)【出願番号】特願2016-150474(P2016-150474)

(22)【出願日】2016年7月29日

(65)【公開番号】特開2018-18568(P2018-18568A)

(43)【公開日】2018年2月1日

【審査請求日】2018年10月5日

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(74)【代理人】

【識別番号】110001737

【氏名又は名称】特許業務法人スズエ国際特許事務所

(72)【発明者】

【氏名】田中千加

(72)【発明者】

【氏名】池田圭司

(72)【発明者】

【氏名】沼田敏典

(72)【発明者】

【氏名】手塚勉

【審査官】津幡貴生

(56)【参考文献】

【文献】特開２０１２−２３８８５２（ＪＰ，Ａ）

【文献】特開２０１３−２０１４４４（ＪＰ，Ａ）

【文献】特開２０１６−０５１４９６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ１１／４０１

(57)【特許請求の範囲】

【請求項1】

第１及び第２の電極を有するキャパシタ、並びに、第１及び第２の端子を有する電流経路及び前記電流経路のオン／オフを制御する制御端子を有し、前記第１の端子が前記第１の電極に接続されるトランジスタ、を有するメモリセルと、
前記第２の端子に接続される第１の導電線と、
前記第２の電極に接続される第２の導電線と、
前記制御端子に接続される第３の導電線と、
センスアンプと、
前記第１の導電線と前記センスアンプとの間に接続されるスイッチ素子と、
書き込み動作において、前記スイッチ素子をオフにし、前記第１の導電線に第１の電位を印加し、前記メモリセルに書き込まれるべき書き込みデータの値に応じて第２の導電線の電位を設定するコントローラと、
を具備する半導体記憶装置。

【請求項2】

前記書き込みデータは、１ビットデータであり、
前記コントローラは、前記書き込み動作において、前記第１の電位及びこれとは異なる第２の電位のうちの１つを前記第２の導電線に印加する、
請求項１に記載の半導体記憶装置。

【請求項3】

前記書き込みデータは、ｎビットデータであり、
前記コントローラは、前記書き込み動作において、前記第１の電位、第２の電位、第３の電位、…及び、第２^ｎの電位のうちの１つを前記第２の導電線に印加する、
但し、ｎは、２以上の自然数であり、前記第１、第２、第３、…及び、第２^ｎの電位は、互いに異なる、
請求項１に記載の半導体記憶装置。

【請求項4】

半導体基板と、前記半導体基板上の前記センスアンプと、前記センスアンプよりも上のメモリセルアレイと、を具備し、
前記メモリセルアレイは、
前記第１及び第２の電極を有する前記キャパシタとしての第１のキャパシタ、並びに、前記第１及び第２の端子を有する前記電流経路としての第１の電流経路及び前記第１の電流経路のオン／オフを制御する前記制御端子としての第１の制御端子を有し、前記第１の端子が前記第１の電極に接続される前記トランジスタとしての第１のトランジスタ、を有する前記メモリセルとしての第１のメモリセルと、
第３及び第４の電極を有する第２のキャパシタ、並びに、第３及び第４の端子を有する第２の電流経路及び前記第２の電流経路のオン／オフを制御する第２の制御端子を有し、前記第３の端子が前記第３の電極に接続される第２のトランジスタ、を有する第２のメモリセルと、
前記第２の端子に接続され、前記半導体基板の上面に沿う第１の方向に延びる前記第１の導電線と、
前記第２及び第４の電極に接続され、前記第１の方向に延びる前記第２の導電線と、
前記第１の制御端子に接続され、前記半導体基板の上面に沿い、前記第１の方向に交差する第２の方向に延びる前記第３の導電線と、
前記第４の端子に接続され、前記第１の方向に延びる第４の導電線と、
前記第２の制御端子に接続され、前記第２の方向に延びる第５の導電線と、を備える、
請求項１記載の半導体記憶装置。

【請求項5】

複数の電位を生成可能であり、前記複数の電位のうちの１つを前記第２の導電線に印加する電位ジェネレータ、
をさらに具備する、請求項４に記載の半導体記憶装置。

【請求項6】

前記電流経路は、酸化物半導体層により構成される請求項１記載の半導体記憶装置。

【請求項7】

前記第１の電流経路及び前記第２の電流経路は、酸化物半導体層により構成される請求項４記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

ＤＲＡＭ（ダイナミックランダムアクセスメモリ）は、システムのメインメモリや、バッファメモリなど、様々な用途に使用される。従って、ＤＲＡＭの高性能化及び低コスト化は、重要である。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３−８４３１号公報

【特許文献2】特開平６−２９５５８９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態は、ＤＲＡＭの高性能化及び低コスト化を図る技術を提案する。

【課題を解決するための手段】

【0005】

実施形態によれば、半導体記憶装置は、第１及び第２の電極を有するキャパシタ、並びに、第１及び第２の端子を有する電流経路及び前記電流経路のオン／オフを制御する制御端子を有し、前記第１の端子が前記第１の電極に接続されるトランジスタ、を有するメモリセルと、前記第２の端子に接続される第１の導電線と、前記第２の電極に接続される第２の導電線と、前記制御端子に接続される第３の導電線と、センスアンプと、前記第１の導電線と前記センスアンプとの間に接続されるスイッチ素子と、書き込み動作において、前記スイッチ素子をオフにし、前記第１の導電線に第１の電位を印加し、前記メモリセルに書き込まれるべき書き込みデータの値に応じて第２の導電線の電位を設定するコントローラと、を備える。

【図面の簡単な説明】

【0006】

【図1】ＤＲＡＭのブロック図。

【図2】メモリセルアレイの例を示す回路図。

【図3】カラムセレクタ及びセンスアンプを含む周辺回路の例を示す回路図。

【図4】カラムセレクタ及びセンスアンプを含む周辺回路の例を示す回路図。

【図5】書き込み動作の例を示す図。

【図6】書き込みデータと書き込み電圧の関係を示す図。

【図7】Ｖ_{ｓｔｏｒａｇｅ}を決定する例を示す図。

【図8】読み出し動作の例を示す図。

【図9】読み出しデータと読み出し電圧の関係を示す図。

【図10】Ｖ_ｒｅａｄを決定する例を示す図。

【図11】電位ジェネレータの例を示す図。

【図12】書き込み動作の動作波形の例を示す図。

【図13】読み出し動作の動作波形の例を示す図。

【図14】読み出し動作の動作波形の例を示す図。

【図15】読み出し動作の動作波形の例を示す図。

【図16】読み出し動作の動作波形の例を示す図。

【図17】図１２の動作波形の変形例を示す図。

【図18】ソース線の電位と書き込み時間の関係を示す図。

【図19】図１３乃至図１６の動作波形の変形例を示す図。

【図20】図１３乃至図１６の動作波形の変形例を示す図。

【図21】ソース線の電位と読み出し時間の関係を示す図。

【図22】図１の変形例を示すブロック図。

【図23】図３の変形例を示す回路図。

【図24】書き込み動作の例を示す図。

【図25】書き込みデータと書き込み電圧の関係を示す図。

【図26】Ｖ_{ｓｔｏｒａｇｅ}を決定する例を示す図。

【図27】読み出し動作の例を示す図。

【図28】読み出しデータと読み出し電圧の関係を示す図。

【図29】Ｖ_ｒｅａｄを決定する例を示す図。

【図30】電位ジェネレータの例を示す図。

【図31】書き込み動作の動作波形の例を示す図。

【図32】１回目の読み出し動作の動作波形の例を示す図。

【図33】１回目の読み出し動作の動作波形の例を示す図。

【図34】２回目−Ａの読み出し動作の動作波形の例を示す図。

【図35】２回目−Ａの読み出し動作の動作波形の例を示す図。

【図36】２回目−Ｂの読み出し動作の動作波形の例を示す図。

【図37】２回目−Ｂの読み出し動作の動作波形の例を示す図。

【図38】Multi-level DRAM + twice readの流れを示すフローチャート。

【図39】書き戻し動作（write-back operation）の動作波形の例を示す図。

【図40】twice readにおいてレジスタに記憶されるデータを示す図。

【図41】once readingに使用される周辺回路の例を示す回路図。

【図42】図４１のロジック回路の例を示す図。

【図43】Multi-level DRAM + once readingの流れを示すフローチャート。

【図44】once readingに用いるセンスアンプの動作波形を示す図。

【図45】once readingにおいてセンスアンプから出力されるデータの例を示す図。

【図46】三次元ＤＲＡＭの平面図。

【図47】図４６のＸＬＶＩＩ−ＸＬＶＩＩ線に沿う断面図。

【図48】メモリセルの構造例を示す斜視図。

【図49】メモリセルの構造例を示す斜視図。

【図50】トランジスタＱ_ｐｒｅの構造例を示す斜視図。

【図51】トランジスタＱ_Ｗの構造例を示す斜視図。

【図52】図４７のデバイス構造の変形例を示す断面図。

【図53】トランジスタＴ_ＳＬの構造例を示す斜視図。

【図54】カラムセレクタ及びセンスアンプを含む周辺回路の例を示す回路図。

【図55】カラムセレクタ及びセンスアンプを含む周辺回路の例を示す回路図。

【図56】カラムセレクタ及びセンスアンプを含む周辺回路の例を示す回路図。

【図57】カラムセレクタ及びセンスアンプを含む周辺回路の例を示す回路図。

【図58】ソース線を共有する２つのメモリセルの書き込み動作の例を示す図。

【図59】ソース線の電位変化による非選択セルへの影響を説明する図。

【図60】ＮＡＮＤメモリのページバッファへの適用例を示す図。

【図61】ページバッファの面積縮小効果を説明する図。

【発明を実施するための形態】

【0007】

以下、図面を参照しながら実施例を説明する。
（ブロック図）
図１は、実施例に係わるＤＲＡＭのブロック図を示している。

【0008】

ＤＲＡＭ１０は、インターフェース回路１１、コントローラ１２、電位ジェネレータ１３、ロウデコーダ／ドライバ１４、カラムデコーダ１５、カラムセレクタ１６、センスアンプ１７、及び、メモリセルアレイ１８を備える。

【0009】

書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥ、アドレス信号Ａｄｄｒ、及び、書き込みデータＤｗは、ＤＲＡＭ１０の外部からインターフェース回路１１に入力される。読み出しデータＤｒは、インターフェース回路１１からＤＲＡＭ１０の外部に出力される。

【0010】

書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥ、及び、書き込みデータＤｗは、インターフェース回路１１からコントローラ１２に転送される。

【0011】

コントローラ１２は、電位ジェネレータ１３、ロウデコーダ／ドライバ１４、カラムデコーダ１５、及び、センスアンプ１７の動作を制御する。

【0012】

例えば、コントローラ１２は、書き込みイネーブル信号ＷＥを受けると、電位ジェネレータ１３、ロウデコーダ／ドライバ１４、及び、カラムデコーダ１５を動作状態にし、センスアンプ１７を非動作状態にする。また、コントローラ１２は、書き込み動作に必要な複数の電位Ｖ_ＷＬ，Ｖ_ＢＬ，Ｖ_ＳＬの生成を電位ジェネレータ１３に指示する。

【0013】

また、例えば、コントローラ１２は、読み出しイネーブル信号ＲＥを受けると、電位ジェネレータ１３、ロウデコーダ／ドライバ１４、カラムデコーダ１５、及び、センスアンプ１７を動作状態にする。また、コントローラ１２は、読み出し動作に必要な複数の電位Ｖ_ＷＬ，Ｖ_ＢＬ，Ｖ_ＳＬの生成を電位ジェネレータ１３に指示する。

【0014】

アドレス信号Ａｄｄｒは、インターフェース回路１１から、ロウデコーダ／ドライバ１４、及び、カラムデコーダ１５に転送される。

【0015】

ロウデコーダ／ドライバ１４は、アドレス信号Ａｄｄｒに基づき、ワード線ＷＬを選択し、そのワード線ＷＬに電位ジェネレータ１３からの電位Ｖ_ＷＬを転送する。カラムデコーダ１５は、アドレス信号Ａｄｄｒに基づき、カラムセレクタ１６を用いてビット線ＢＬ及びソース線ＳＬを選択する。電位ジェネレータ１３からの電位Ｖ_ＢＬ，Ｖ_ＳＬは、カラムセレクタ１６を介して、それらビット線ＢＬ及びソース線ＳＬに転送される。

【0016】

メモリセルＵ_ｉｊは、キャパシタＣ_ｉｊ及びトランジスタ（ＦＥＴ： Field Effect Transistor）Ｔ_ｉｊを備える。

【0017】

例えば、図２に示すように、メモリセルＵ_ｉｊは、直列接続されるキャパシタＣ_ｉｊ及びトランジスタＴ_ｉｊを備える。但し、ｉ及びｊは、０，１，２，…である。

【0018】

キャパシタＣ_ｉｊは、第１及び第２の電極を備え、トランジスタＴ_ｉｊは、第１及び第２の端子を有する電流経路と、この電流経路のオン／オフを制御する制御端子と、を備える。トランジスタＴ_ｉｊの第１の端子は、キャパシタＣ_ｉｊの第１の電極に接続される。

【0019】

ビット線ＢＬ_ｊは、トランジスタＴ_ｉｊの第２の端子に接続され、第１の方向に延びる。ソース線ＳＬ_ｊは、キャパシタＣ_ｉｊの第２の電極に接続され、第１の方向に延びる。ワード線ＷＬ_ｉは、トランジスタＴ_ｉｊの制御端子に接続され、第１の方向に交差する第２の方向に延びる。

【0020】

ここで重要な点は、ソース線ＳＬ_ｊがカラムＣｏＬ_ｊ毎に独立に設けられ、かつ、ビット線ＢＬ_ｊ及びソース線ＳＬ_ｊが互いに並行に延びていることにある。また、このようなレイアウトにおいて、書き込み動作は、例えば、ビット線ＢＬ_ｊに固定電位（例えば、電源電位Ｖ_ｄｄ）Ｖ_ＢＬを印加し、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを書き込みデータＤｗの値に応じて変化させることにより行う。

【0021】

例えば、メモリセルＵ_ｉｊに１ビットデータ（０又は１）を書き込む場合、書き込みデータが０のときは、ソース線ＳＬ_ｊの電位Ｖ_ＳＬをＶ_ｄｄとし、書き込みデータが１のときは、ソース線ＳＬ_ｊの電位Ｖ_ＳＬをＶ_ｓｓ(０Ｖ)とすればよい。

【0022】

また、メモリセルＵ_ｉｊに２ビットデータ（００、０１、１０、又は、１１）を書き込む場合、書き込みデータが００のときは、ソース線ＳＬ_ｊの電位Ｖ_ＳＬをＶ_ｄｄとし、書き込みデータが０１のときは、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを（１／３）×Ｖ_ｄｄとし、書き込みデータが１０のときは、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを（２／３）×Ｖ_ｄｄとし、書き込みデータが１１のときは、ソース線ＳＬ_ｊの電位Ｖ_ＳＬをＶ_ｄｄとすればよい。

【0023】

一般的には、メモリセルＵ_ｉｊにｎビットデータを書き込む場合、２^ｎの書き込みデータに対応させて、２^ｎの電位、即ち、第１の電位、第２の電位、第３の電位、…第２^ｎの電位を用意し、これらのうちの１つをソース線ＳＬ_ｊの電位Ｖ_ＳＬとすればよい。但し、ｎは、自然数であり、２^ｎの電位、即ち、第１の電位、第２の電位、第３の電位、…第２^ｎの電位は、互いに異なる。

【0024】

（周辺回路）
図３及び図４は、カラムセレクタ及びセンスアンプを含む周辺回路の例を示している。

【0025】

メモリセルＵ_ｉｊ、キャパシタＣ_ｉｊ、トランジスタＴ_ｉｊ、ワード線ＷＬ_ｉ、ビット線ＢＬ_ｊ、及び、ソース線ＳＬ_ｊは、それぞれ、図１及び図２に示すメモリセルＵ_ｉｊ、キャパシタＣ_ｉｊ、トランジスタＴ_ｉｊ、ワード線ＷＬ_ｉ、ビット線ＢＬ_ｊ、及び、ソース線ＳＬ_ｊに対応する。

【0026】

カラムセレクタ１６は、カラムＣｏＬ_ｊを選択する選択素子としてのトランジスタ（例えば、ＮチャネルＦＥＴ）Ｑ_ＣＳを備える。トランジスタＱ_ＣＳは、図１のカラムデコーダ１５からの選択信号φ_ＣＳがアクティブ（例えば、ハイレベル）のとき、オンとなり、選択信号φ_ＣＳがノンアクティブ（例えば、ロウレベル）のとき、オフとなる。

【0027】

トランジスタＱ_ＣＳがオンのとき、図１の電位ジェネレータ１３からの電位Ｖ_ＳＬがソース線ＳＬ_ｊに印加される。

【0028】

Ｑ_ｗは、書き込み動作において、図１の電位ジェネレータ１３からの電位Ｖ_ＢＬをビット線ＢＬ_ｊに印加するためのトランジスタ（例えば、ＮチャネルＦＥＴ）である。書き込み動作における電位Ｖ_ＢＬは、例えば、上述したように、固定電位（例えば、電源電位Ｖ_ｄｄ）である。従って、書き込み動作において、図１のコントローラ１２からの制御信号φ_ｗがアクティブ（例えば、ハイレベル）になると、トランジスタＱ_ｗがオンとなり、固定電位Ｖ_ＢＬがビット線ＢＬｊに転送される。また、制御信号φ_ｗがノンアクティブ（例えば、ロウレベル）になると、トランジスタＱ_ｗがオフとなる。

【0029】

Ｑ_ｐｒｅは、読み出し動作において、図１の電位ジェネレータ１３からの電位Ｖ_ＢＬをプリチャージ電位としてビット線ＢＬ_ｊに印加するためのトランジスタ（例えば、ＮチャネルＦＥＴ）である。読み出し動作において、図１のコントローラ１２からの制御信号φ_ｐｒｅがアクティブ（例えば、ハイレベル）になると、トランジスタＱ_ｐｒｅがオンとなり、電位Ｖ_ＢＬがビット線ＢＬｊに転送される。また、制御信号φ_ｐｒｅがノンアクティブ（例えば、ロウレベル）になると、トランジスタＱ_ｐｒｅがオフとなる。

【0030】

Ｑ_{ｃｌａｍｐ}は、読み出し動作において、ビット線ＢＬｊをセンスアンプ１７に電気的に接続するためのスイッチ素子（クランプ回路）として機能する。Ｑ_{ｃｌａｍｐ}は、例えば、ＮチャネルＦＥＴである。読み出し動作において、図１のコントローラ１２からの制御信号φ_{ｃｌａｍｐ}がアクティブ（例えば、ハイレベル）になると、トランジスタＱ_{ｃｌａｍｐ}がオンとなり、ビット線ＢＬｊとセンスアンプ１７が互いに電気的に接続される。また、制御信号φ_{ｃｌａｍｐ}がノンアクティブ（例えば、ロウレベル）になると、トランジスタＱ_{ｃｌａｍｐ}がオフとなる。

【0031】

トランジスタＱ_{ｃｌａｍｐ}は、書き込み動作においてオフとなる。即ち、書き込み動作においてセンスアンプ１７は使用しない。なぜなら、上述したように、書き込み動作は、ビット線ＢＬ_ｊの電位Ｖ_ＢＬを固定電位とし、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを変化させることにより行うからである。但し、読み出し動作（Single-level DRAM）における読み出しデータの再書き込み（書き戻し）は除く。

【0032】

これら書き込み動作及び読み出し動作の詳細については、後述する。

【0033】

センスアンプ１７は、ＳＲＡＭ（スタティックランダムアクセスメモリ）セル、即ち、フリップフロップ接続される２つのインバータ回路を備える。図１のコントローラ１２からの制御信号（センスアンプイネーブル信号）φ_ＳＥがアクティブ（例えば、ハイレベル）になると、センスアンプ１７が動作状態になる。また、制御信号φ_ＳＥがノンアクティブ（例えば、ロウレベル）になると、センスアンプ１７が非動作状態になる。

【0034】

センスアンプ１７は、２つの入出力ノードＳ１，Ｓ２を備える。読み出しデータＤｒは、例えば、入出力ノードＳ１から出力される。

【0035】

Ｑ_ｅｑは、２つの入出力ノードＳ１，Ｓ２の電位Ｖ_Ｓ１，Ｖ_Ｓ２をイコライズするトランジスタ（イコライズ回路）である。Ｑ_ｅｑは、例えば、ＮチャネルＦＥＴである。図１のコントローラ１２からの制御信号φ_ｅｑがアクティブ（例えば、ハイレベル）になると、トランジスタＱ_ｅｑがオンとなり、２つの入出力ノードＳ１，Ｓ２の電位Ｖ_Ｓ１，Ｖ_Ｓ２がイコライズされる。制御信号φ_ｅｑがノンアクティブ（例えば、ロウレベル）になると、トランジスタＱ_ｅｑがオフとなる。

【0036】

Ｑ_ｒｓｔは、２つの入出力ノードＳ１，Ｓ２の電位Ｖ_Ｓ１，Ｖ_Ｓ２をリセットするトランジスタ（例えば、ＮチャネルＦＥＴ）である。図１のコントローラ１２からの制御信号φ_ｒｓｔがアクティブ（例えば、ハイレベル）になると、トランジスタＱ_ｒｓｔがオンとなり、２つの入出力ノードＳ１，Ｓ２の電位Ｖ_Ｓ１，Ｖ_Ｓ２がリセットされる。制御信号φ_ｒｓｔがノンアクティブ（例えば、ロウレベル）になると、トランジスタＱ_ｒｓｔがオフとなる。

【0037】

図３のセンスアンプ１７は、１ビットデータを１つのメモリセルＵ_ｉｊに記憶させる１セル／１ビットタイプのSingle-level DRAM、又は、ｎビットデータ（ｎは、２以上の自然数）を１つのメモリセルＵ_ｉｊに記憶させるMulti-level DRAMに対応する。従って、読み出し動作で使用する基準電位Ｖ_ｒｅｆは、トランジスタＱ_ｐｒｅ及びトランジスタＱ_{ｃｌａｍｐ}を介して、入出力ノードＳ２に印加される。

【0038】

また、図４のセンスアンプ１７は、１ビットデータを２つのメモリセルＵ_ｉｊに記憶させる２セル／１ビットタイプのSingle-level DRAMに対応する。この場合、相補データが２つのメモリセルＵ_ｉｊに記憶される。従って、読み出し動作において、ビット線ＢＬ_ｉｊの電位Ｖ_ＢＬが入出力ノードＳ１に転送され、ビット線ＢＬ_ｉｊ（ｂＢＬ_ｉｊ）の電位Ｖ_ＢＬ（Ｖ_ｂＢＬ）が入出力ノードＳ２に転送される。

【0039】

（動作例：Single-level DRAMの場合）
図５は、書き込み動作の例を示している。図６は、書き込みデータと書き込み電圧の関係を示している。
この例は、メモリセルに１ビットデータ（０又は１）を書き込む場合の例である。

【0040】

メモリセルは、同図の等価回路に示すように、ビット線ＢＬ_ｊとソース線ＳＬ_ｊとの間に直列接続されるキャパシタＣ_ｉｊとトランジスタＴ_ｉｊとを備える。

【0041】

この場合、書き込みデータは、キャパシタＣ_ｉｊに印加される書き込み電圧（キャパシタ電圧）Ｖ_{ｓｔｏｒａｇｅ}（＝Ｖ_ｃａｐ−Ｖ_ＳＬ）により制御することができる。

【0042】

例えば、書き込みデータ１をメモリセルに書き込む場合、書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}をＶ_ｗ１（例えば、Ｖ_ｄｄ）に設定し、書き込みデータ０をメモリセルに書き込む場合、書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}をＶ_ｗ０（例えば、０Ｖ）に設定すればよい。但し、Ｖ_ｗ０＜Ｖ_ｗ１である。

【0043】

図７は、図５及び図６において書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}を決定する例を示している。

【0044】

本実施例は、上述したように、書き込み動作において、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを変化させることを特徴とする。

【0045】

従って、例えば、書き込みデータ１をメモリセルに書き込む場合、ワード線ＷＬ_ｉの電位Ｖ_ＷＬをＶ_{ｏｎ_ｗ}に設定し、ビット線ＢＬ_ｊの電位Ｖ_ＢＬをＶ_ｄｄに設定し、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを０Ｖに設定する。但し、Ｖ_{ｏｎ_ｗ}≧Ｖ_ＢＬ＋Ｖ_ｔｈであり、Ｖ_ｔｈは、トランジスタＴ_ｉｊの閾値電圧である。

【0046】

この場合、書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}（＝Ｖ_ｃａｐ−Ｖ_ＳＬ）は、Ｖ_ｗ１（＝Ｖ_ＢＬ−Ｖ_ＳＬ＝Ｖ_ｄｄ）となり、書き込みデータ１がキャパシタＣ_ｉｊに記憶される。

【0047】

また、書き込みデータ０をメモリセルに書き込む場合、ワード線ＷＬ_ｉの電位Ｖ_ＷＬをＶ_{ｏｎ_ｗ}に設定し、ビット線ＢＬ_ｊの電位Ｖ_ＢＬをＶ_ｄｄに設定し、ソース線ＳＬ_ｊの電位Ｖ_ＳＬをＶ_ｄｄに設定する。

【0048】

この場合、書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}（＝Ｖ_ｃａｐ−Ｖ_ＳＬ）は、Ｖ_ｗ０（＝Ｖ_ＢＬ−Ｖ_ＳＬ＝０Ｖ）となり、書き込みデータ０がキャパシタＣ_ｉｊに記憶される。

【0049】

本実施例では、書き込み動作において、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを変化させることが可能である。従って、例えば、書き込みデータ１をメモリセルに書き込む場合、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを、例えば、−αＶ（マイナス電位）に設定することにより、書き込みデータ１の書き込み動作を高速化できる。

【0050】

即ち、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを−αＶに設定すると、書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}（＝Ｖ_ｃａｐ−Ｖ_ＳＬ）は、Ｖ_ｗ１（＝Ｖ_ＢＬ−Ｖ_ＳＬ＝Ｖ_ｄｄ＋αＶ）となり、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを０Ｖに設定した場合に比べて、書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}が大きくなる。従って、書き込みデータ１がキャパシタＣ_ｉｊに加速して記憶される（加速書き込み）。

【0051】

図８は、読み出し動作の例を示している。図９は、読み出しデータと読み出し電圧の関係を示している。
この例は、メモリセルから１ビットデータ（０又は１）を読み出す場合の例である。

【0052】

【0053】

例えば、メモリセルに１が記憶されている場合、キャパシタＣ_ｉｊは、書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}としてＶ_ｄｄを保持する。即ち、ソース線ＳＬ_ｊの電位が０Ｖのとき、Ｖ_ｃａｐは、Ｖ_ｄｄである。また、メモリセルに０が記憶されている場合、キャパシタＣ_ｉｊは、書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}として０Ｖを保持する。即ち、ソース線ＳＬ_ｊの電位が０Ｖのとき、Ｖ_ｃａｐも、０Ｖである。

【0054】

この場合、読み出しデータ（メモリセルに１が記憶されているか、又は、０が記憶されているか）は、読み出し電圧Ｖ_ｒｅａｄ（＝Ｖ_ＢＬ−Ｖ_ＳＬ）として、Ｖ_ｄｄと０Ｖとの間の電圧、例えば、Ｖ_ｄｄ／２を、キャパシタＣ_ｉｊに印加することにより判定可能である。

【0055】

例えば、読み出し動作において、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを０Ｖに設定し、かつ、ビット線ＢＬ_ｊの電位Ｖ_ＢＬをプリチャージ電位Ｖ_ｐｒｅ＝Ｖ_ｄｄ／２（フローティング）に設定した状態で、トランジスタＴ_ｉｊをオンにすると、キャパシタＣ_ｉｊに記憶されているデータ（０又は１）に応じてビット線ＢＬ_ｊの電位Ｖ_ＢＬが変化する。

【0056】

即ち、キャパシタＣ_ｉｊに記憶されているデータが１（Ｖ_ｃａｐがＶ_ｄｄ）のとき、トランジスタＴ_ｉｊがオンになると、キャパシタＣ_ｉｊに蓄積された電荷がビット線ＢＬ_ｊに移動し、ビットＢＬ_ｊの電位Ｖ_ＢＬは、Ｖ_ｐｒｅ＝Ｖ_ｄｄ／２（フローティング）からΔＶだけ上昇する。これに対し、キャパシタＣ_ｉｊに記憶されているデータが０（Ｖ_ｃａｐが０Ｖ）のとき、トランジスタＴ_ｉｊがオンになると、ビット線ＢＬ_ｊに蓄積された電荷がキャパシタＣ_ｉｊに移動し、ビットＢＬ_ｊの電位Ｖ_ＢＬは、Ｖ_ｄｄ／２（フローティング）からΔＶだけ下降する。

【0057】

従って、このビットＢＬ_ｊの電位の変化をセンスアンプにより検出すれば、メモリセルに記憶されているデータを読み出すことができる。

【0058】

図１０は、図８及び図９において読み出し電圧Ｖ_ｒｅａｄを決定する例を示している。

【0059】

例えば、メモリセルからデータを読み出す場合、ワード線ＷＬ_ｉの電位Ｖ_ＷＬをＶ_{ｏｎ_ｒ}に設定し、ビット線ＢＬ_ｊの電位Ｖ_ＢＬをプリチャージ電位Ｖ_ｐｒｅ＝Ｖ_ｄｄ／２（フローティング）に設定し、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを０Ｖに設定する。但し、Ｖ_{ｏｎ_ｒ}≧Ｖ_ＢＬ＋Ｖ_ｔｈであり、Ｖ_ｔｈは、トランジスタＴ_ｉｊの閾値電圧である。

【0060】

この場合、上述したように、ビット線ＢＬ_ｊの電位Ｖ_ＢＬは、プリチャージ電位Ｖ_ｐｒｅ＝Ｖ_ｄｄ／２（フローティング）から、メモリセルに記憶されたデータ（０又は１）に応じて、上昇／下降する。

【0061】

本実施例では、上述したように、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを変化させることが可能である。従って、読み出し動作において、例えば、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを０Ｖから±βＶに変化させ、キャパシタＣ_ｉｊでの容量カップリングにより、上述のΔＶを大きくすることができる（ビット線ブースト効果）。ΔＶが大きくなれば、例えば、図３及び図４のセンスアンプ１７の２つの入出力ノードＳ１，Ｓ２に入力される初期電位差が大きくなるため、読み出し動作の高速化が可能となる。

【0062】

例えば、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを０Ｖから＋βＶに変化させる場合、読み出しデータが１のときのビット線ＢＬ_ｊの電位Ｖ_ＢＬの上昇量は、ソース線ＳＬ_ｊの電位Ｖ_ＳＬが０Ｖのままである場合に比べて、大きくなる。また、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを０Ｖから−βＶに変化させる場合、読み出しデータが０のときのビット線ＢＬ_ｊの電位Ｖ_ＢＬの下降量は、ソース線ＳＬ_ｊの電位Ｖ_ＳＬが０Ｖのままである場合に比べて、大きくなる。

【0063】

図１１は、電位ジェネレータの例を示している。
電位ジェネレータ１３は、図１の電位ジェネレータ１３に対応する。

【0064】

電位ジェネレータ１３は、第１のジェネレータ１３_writeと、第２のジェネレータ１３_readと、マルチプレクサＭＵＸ_writeと、を備える。

【0065】

第１のジェネレータ１３_writeは、書き込み動作において使用する電位を出力する機能を有し、書き込みイネーブル信号ＷＥがアクティブ（例えば、ハイレベル）になると、動作状態となる。

【0066】

第１のジェネレータ１３_writeは、例えば、図７に示すＶ_ＷＬ（＝Ｖ_ｏｎ＿Ｗ）及びＶ_ＢＬ（＝Ｖ_ｄｄ）を出力する。また、マルチプレクサＭＵＸ_writeは、図７に示すＶ_ＳＬ（＝Ｖ_ｄｄ又は０Ｖ）を出力する。

【0067】

例えば、図１のコントローラ１２からの制御信号ＣＮＴ_Ｗが１のとき、即ち、書き込みデータＤｗが１のとき、マルチプレクサＭＵＸ_writeは、Ｖ_ＳＬとして０Ｖを出力する。また、図１のコントローラ１２からの制御信号ＣＮＴ_Ｗが０のとき、即ち、書き込みデータＤｗが０のとき、マルチプレクサＭＵＸ_writeは、Ｖ_ＳＬとしてＶ_ｄｄを出力する。

【0068】

第２のジェネレータ１３_readは、読み出し動作において使用する電位を出力する機能を有し、読み出しイネーブル信号ＲＥがアクティブ（例えば、ハイレベル）になると、動作状態となる。

【0069】

第２のジェネレータ１３_readは、例えば、図１０に示すＶ_ＷＬ（＝Ｖ_ｏｎ＿ｒ）、Ｖ_ＢＬ＝Ｖ_ｐｒｅ（＝Ｖ_ｄｄ／２）、及び、Ｖ_ＳＬ（＝０Ｖ）を出力する。

【0070】

図１２は、書き込み動作の動作波形の例を示している。

【0071】

同図において、ＷＥは、書き込みイネーブル信号であり、Ｖ_ＷＬ、Ｖ_ＢＬ、及び、Ｖ_ＳＬは、例えば、図７のＶ_ＷＬ、Ｖ_ＢＬ、及び、Ｖ_ＳＬに対応し、φ_Ｗ、Ｖ_Ｓ１、及び、Ｖ_Ｓ２は、図３及び図４のφ_Ｗ、Ｖ_Ｓ１、及び、Ｖ_Ｓ２に対応する。

【0072】

この動作波形は、図１のコントローラ１２により制御される。

【0073】

書き込みイネーブル信号ＷＥがハイレベルになると、コントローラ１２は、制御信号φ_ＣＳ及び制御信号φ_Ｗをハイレベルに設定する。制御信号φ_ＣＳ及び制御信号φ_Ｗがハイレベルになると、Ｖ_ｄｄが、図１１の電位ジェネレータ１３から選択されたビット線ＢＬ_ｊにＶ_ＢＬとして転送される。また、書き込みデータ（０又は１）に応じた電位（Ｖ_ｄｄ又は０Ｖ）が、図１１の電位ジェネレータ１３から選択されたソース線ＳＬ_ｊにＶ_ＳＬとして転送される。

【0074】

この後、コントローラ１２は、図１のロウデコーダ／ドライバ１４に対して、選択されたワード線ＷＬ_ｉにＶ_ＷＬとしてＶ_ｏｎ＿ｗを転送するように指示する。即ち、図１のロウデコーダ／ドライバ１４は、コントローラ１２からの指示を受けると、Ｖ_ｏｎ＿ｗを、図１１の電位ジェネレータ１３から選択されたワード線ＷＬ_ｉに転送する。

【0075】

その結果、選択されたメモリセル（選択セル）Ｕ_ｉｊ内のトランジスタＴ_ｉｊがオンとなり、選択セルＵ_ｉｊ内のキャパシタＣ_ｉｊに書き込みデータ（０又は１）に応じた書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}が印加される。

【0076】

例えば、書き込みデータが１の場合、書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}は、Ｖ_ｄｄ（＝Ｖ_ＢＬ−Ｖ_ＳＬ）となり、データ１が選択セルＵ_ｉｊ内のキャパシタＣ_ｉｊに書き込まれる。また、書き込みデータが０の場合、書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}は、０Ｖ（＝Ｖ_ＢＬ−Ｖ_ＳＬ）となり、データ０が選択セルＵ_ｉｊ内のキャパシタＣ_ｉｊに書き込まれる。

【0077】

尚、書き込み動作では、例えば、図３及び図４に示すセンスアンプ１７は使用しない。従って、トランジスタＱ_{ｃｌａｍｐ}は、オフであり、センスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位は、リセット状態（Ｖ_ｓｓ）である。

【0078】

図１３乃至図１６は、読み出し動作の動作波形の例を示している。

【0079】

読み出し動作は、１セル／１ビットタイプのＤＲＡＭ（図３）と、２セル／１ビットタイプのＤＲＡＭ（図４）とで異なるため、以下、それぞれについて説明する。

【0080】

図１３及び図１４は、１セル／１ビットタイプのＤＲＡＭの読み出し動作の動作波形を示している。また、図１３は、読み出し動作の対象となる選択セルにデータ１が記憶されているときの動作波形であり、図１４は、選択セルにデータ０が記憶されているときの動作波形である。

【0081】

これらの図において、ＲＥは、読み出しイネーブル信号であり、Ｖ_ＷＬ、Ｖ_ＢＬ、及び、Ｖ_ＳＬは、例えば、図１０のＶ_ＷＬ、Ｖ_ＢＬ、及び、Ｖ_ＳＬに対応し、φ_{ｃｌａｍｐ}、φ_ｐｒｅ、φ_ＳＥ、Ｖ_Ｓ１、Ｖ_Ｓ２、φ_ｒｓｔ、及び、φ_ｃａｐは、図３のφ_{ｃｌａｍｐ}、φ_ｐｒｅ、φ_ＳＥ、Ｖ_Ｓ１、Ｖ_Ｓ２、φ_ｒｓｔ、及び、φ_ｃａｐに対応する。

【0082】

この動作波形は、図１のコントローラ１２により制御される。

【0083】

読み出しイネーブル信号ＲＥがハイレベルになると、コントローラ１２は、制御信号φ_ＣＳ及び制御信号φ_{ｃｌａｍｐ}をハイレベルに設定する。また、コントローラ１２は、制御信号φ_ｐｒｅをハイレベルに設定する。

【0084】

制御信号φ_ｐｒｅがハイレベルになると、プリチャージ電位Ｖ_ｐｒｅ（＝Ｖ_ｄｄ／２）が、図１１の電位ジェネレータ１３から選択されたビット線ＢＬ_ｊにＶ_ＢＬとして転送され、かつ、図３のセンスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位Ｖ_Ｓ１，Ｖ_Ｓ２が、プリチャージ電位Ｖ_ｐｒｅに設定される。

【0085】

この後、制御信号φ_ｐｒｅがロウレベルになると、選択されたビット線ＢＬ_ｊの電位Ｖ_ＢＬ、及び、２つの入出力ノードＳ１，Ｓ２の電位Ｖ_Ｓ１，Ｖ_Ｓ２は、それぞれ、プリチャージ電位Ｖ_ｐｒｅ（フローティング）に設定される。

【0086】

また、読み出し動作では、Ｖ_ｓｓ（０Ｖ）が、図１１の電位ジェネレータ１３からソース線ＳＬ_ｊにＶ_ＳＬとして転送される。

【0087】

この後、コントローラ１２は、図１のロウデコーダ／ドライバ１４に対して、選択されたワード線ＷＬ_ｉにＶ_ＷＬとしてＶ_ｏｎ＿ｒを転送するように指示する。即ち、図１のロウデコーダ／ドライバ１４は、コントローラ１２からの指示を受けると、Ｖ_ｏｎ＿ｒを、図１１の電位ジェネレータ１３から選択されたワード線ＷＬ_ｉに転送する。

【0088】

その結果、選択されたメモリセル（選択セル）Ｕ_ｉｊ内のトランジスタＴ_ｉｊがオンとなり、選択セルＵ_ｉｊ内のキャパシタＣ_ｉｊに記憶されているデータ（０又は１）に応じて選択されたビット線ＢＬ_ｊの電位Ｖ_ＢＬが変化する。

【0089】

例えば、図１３に示すように、キャパシタＣ_ｉｊに記憶されているデータが１（Ｖ_ｃａｐがＶ_ｄｄ）のとき、トランジスタＴ_ｉｊがオンになると、キャパシタＣ_ｉｊに蓄積された電荷がビット線ＢＬ_ｊに移動し、ビットＢＬ_ｊの電位Ｖ_ＢＬ、及び、入出力ノードＳ１の電位Ｖ_Ｓ１は、Ｖ_ｐｒｅ＝Ｖ_ｄｄ／２（フローティング）からΔＶだけ上昇する。この時、Ｖ_ｃａｐは、Ｖ_ｄｄからΔＶだけ低下する。また、入出力ノードＳ２の電位Ｖ_Ｓ２（基準電位Ｖ_ｒｅｆ）は、Ｖ_ｐｒｅ＝Ｖ_ｄｄ／２（フローティング）のまま変化しない。

【0090】

これに対し、図１４に示すように、キャパシタＣ_ｉｊに記憶されているデータが０（Ｖ_ｃａｐが０Ｖ）のとき、トランジスタＴ_ｉｊがオンになると、ビット線ＢＬ_ｊに蓄積された電荷がキャパシタＣ_ｉｊに移動し、ビットＢＬ_ｊの電位Ｖ_ＢＬ、及び、入出力ノードＳ１の電位Ｖ_Ｓ１は、Ｖ_ｄｄ／２（フローティング）からΔＶだけ下降する。この時、Ｖ_ｃａｐは、０ＶからΔＶだけ上昇する。また、入出力ノードＳ２の電位Ｖ_Ｓ２（基準電位Ｖ_ｒｅｆ）は、Ｖ_ｐｒｅ＝Ｖ_ｄｄ／２（フローティング）のまま変化しない。

【0091】

この後、コントローラ１２は、制御信号（センスアンプイネーブル信号）φ_ＳＥをハイレベルに設定する。その結果、例えば、図３のセンスアンプ１７が動作状態となり、センスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位差（Ｖ_Ｓ１−Ｖ_Ｓ２）が増幅される。

【0092】

即ち、図１３に示すように、入出力ノードＳ１の電位Ｖ_Ｓ１が入出力ノードＳ２の電位Ｖ_Ｓ２（Ｖ_ｒｅｆ）よりも大きい場合、入出力ノードＳ１の電位Ｖ_Ｓ１は、Ｖ_ｄｄに変化し、入出力ノードＳ２の電位Ｖ_Ｓ２は、０Ｖに変化する。これにより、読み出しデータ１（Ｖ_ｄｄ）が入出力ノードＳ１から出力される。

【0093】

また、入出力ノードＳ１の電位Ｖ_Ｓ１がＶ_ｄｄに変化すると、選択されたビット線ＢＬｊの電位Ｖ_ＢＬもＶ_ｄｄとなり、かつ、Ｖ_ｄｄが選択セルＵ_ｉｊ内のキャパシタＣ_ｉｊに転送される。従って、Ｖ_ｃａｐは、Ｖ_ｄｄ−ΔＶから、再び、Ｖ_ｄｄに変化する。即ち、データ１が選択セルＵ_ｉｊ内のキャパシタＣ_ｉｊに書き戻される（リフレッシュ）。

【0094】

一方、図１４に示すように、入出力ノードＳ１の電位Ｖ_Ｓ１が入出力ノードＳ２の電位Ｖ_Ｓ２（Ｖ_ｒｅｆ）よりも小さい場合、入出力ノードＳ１の電位Ｖ_Ｓ１は、０Ｖに変化し、入出力ノードＳ２の電位Ｖ_Ｓ２は、Ｖ_ｄｄに変化する。これにより、読み出しデータ０（０Ｖ）が入出力ノードＳ１から出力される。

【0095】

また、入出力ノードＳ１の電位Ｖ_Ｓ１が０Ｖに変化すると、選択されたビット線ＢＬｊの電位Ｖ_ＢＬも０Ｖとなり、かつ、０Ｖが選択セルＵ_ｉｊ内のキャパシタＣ_ｉｊに転送される。従って、Ｖ_ｃａｐは、０Ｖ＋ΔＶから、再び、０Ｖに変化する。即ち、データ０が選択セルＵ_ｉｊ内のキャパシタＣ_ｉｊに書き戻される（リフレッシュ）。

【0096】

この後、コントローラ１２は、選択されたワード線ＷＬ_ｉの電位Ｖ_ＷＬをＶ_ｏｎ＿ｒからＶ_ｓｓ（０Ｖ）に変化させ、かつ、制御信号φ_ＣＳ、φ_{ｃｌａｍｐ}、及び、φ_ＳＥを、それぞれ、ロウレベルに変化させる。

【0097】

最後に、コントローラ１２は、制御信号φ_ｒｓｔをハイレベルに設定する。その結果、選択されたビット線ＢＬ_ｊの電位Ｖ_ＢＬ、センスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位Ｖ_Ｓ１，Ｖ_Ｓ２は、Ｖ_ｓｓ（０Ｖ）となり、リセットされる。

【0098】

図１５及び図１６は、２セル／１ビットタイプのＤＲＡＭの読み出し動作の動作波形を示している。また、図１５は、読み出し動作の対象となる選択セルにデータ１が記憶されているときの動作波形であり、図１６は、選択セルにデータ０が記憶されているときの動作波形である。

【0099】

これらの図において、ＲＥは、読み出しイネーブル信号であり、Ｖ_ＷＬ、Ｖ_ＢＬ、及び、Ｖ_ＳＬは、例えば、図１０のＶ_ＷＬ、Ｖ_ＢＬ、及び、Ｖ_ＳＬに対応し、φ_{ｃｌａｍｐ}、φ_ｐｒｅ、φ_ＳＥ、Ｖ_Ｓ１、Ｖ_Ｓ２、φ_ｒｓｔ、及び、φ_ｃａｐは、図４のφ_{ｃｌａｍｐ}、φ_ｐｒｅ、φ_ＳＥ、Ｖ_Ｓ１、Ｖ_Ｓ２、φ_ｒｓｔ、及び、φ_ｃａｐに対応する。

【0100】

この動作波形は、図１のコントローラ１２により制御される。

【0101】

Ｖ_ＷＬとしてのＶ_ｏｎ＿ｒが選択されたワード線ＷＬ_ｉに印加される前の動作は、図１３及び図１４の例と同じであるため、ここでの説明を省略する。

【0102】

Ｖ_ｏｎ＿ｒが選択されたワード線ＷＬ_ｉに印加されると、選択セルＵ_ｉｊ内のトランジスタＴ_ｉｊがオンとなり、選択セルＵ_ｉｊ内のキャパシタＣ_ｉｊに記憶されているデータ（０又は１）に応じて選択されたビット線ＢＬ_ｊの電位Ｖ_ＢＬが変化する。

【0103】

例えば、図１５に示すように、入出力ノードＳ１側において、キャパシタＣ_ｉｊに記憶されているデータが１（Ｓ１側Ｖ_ｃａｐがＶ_ｄｄ）のとき、トランジスタＴ_ｉｊがオンになると、キャパシタＣ_ｉｊに蓄積された電荷がビット線ＢＬ_ｊに移動し、ビットＢＬ_ｊの電位Ｖ_ＢＬ、及び、入出力ノードＳ１の電位Ｖ_Ｓ１は、Ｖ_ｐｒｅ＝Ｖ_ｄｄ／２（フローティング）からΔＶだけ上昇する。この時、Ｓ１側Ｖ_ｃａｐは、Ｖ_ｄｄからΔＶだけ低下する。

【0104】

この場合、入出力ノードＳ２側において、キャパシタＣ_ｉｊに記憶されているデータは０（Ｓ２側Ｖ_ｃａｐが０Ｖ）であるため、トランジスタＴ_ｉｊがオンになると、ビット線ＢＬ_ｊ（ｂＢＬ_ｊ）に蓄積された電荷がキャパシタＣ_ｉｊに移動し、ビットＢＬ_ｊ（ｂＢＬ_ｊ）の電位Ｖ_ＢＬ（Ｖ_ｂＢＬ）、及び、入出力ノードＳ２の電位Ｖ_Ｓ２は、Ｖ_ｐｒｅ＝Ｖ_ｄｄ／２（フローティング）からΔＶだけ下降する。この時、Ｓ２側Ｖ_ｃａｐは、０ＶからΔＶだけ上昇する。

【0105】

従って、２つの入出力ノードＳ１，Ｓ２の電位差（Ｖ_Ｓ１−Ｖ_Ｓ２）は、２ΔＶとなる。これは、図１３の動作波形における２つの入出力ノードＳ１，Ｓ２の電位差ΔＶ（＝Ｖ_Ｓ１−Ｖ_Ｓ２）の２倍である。

【0106】

これに対し、図１６に示すように、入出力ノードＳ１側において、キャパシタＣ_ｉｊに記憶されているデータが０（Ｓ１側Ｖ_ｃａｐが０Ｖ）のとき、トランジスタＴ_ｉｊがオンになると、ビット線ＢＬ_ｊに蓄積された電荷がキャパシタＣ_ｉｊに移動し、ビットＢＬ_ｊの電位Ｖ_ＢＬ、及び、入出力ノードＳ１の電位Ｖ_Ｓ１は、Ｖ_ｄｄ／２（フローティング）からΔＶだけ下降する。この時、Ｓ１側Ｖ_ｃａｐは、０ＶからΔＶだけ上昇する。

【0107】

この場合、入出力ノードＳ２側において、キャパシタＣ_ｉｊに記憶されているデータは１（Ｖ_ｃａｐがＶ_ｄｄ）であるため、トランジスタＴ_ｉｊがオンになると、キャパシタＣ_ｉｊに蓄積された電荷がビット線ＢＬ_ｊ（ｂＢＬ_ｊ）に移動し、ビットＢＬ_ｊ（ｂＢＬ_ｊ）の電位Ｖ_ＢＬ（Ｖ_ｂＢＬ）、及び、入出力ノードＳ２の電位Ｖ_Ｓ２は、Ｖ_ｐｒｅ＝Ｖ_ｄｄ／２（フローティング）からΔＶだけ上昇する。この時、Ｓ２側Ｖ_ｃａｐは、Ｖ_ｄｄからΔＶだけ下降する。

【0108】

従って、２つの入出力ノードＳ１，Ｓ２の電位差（Ｖ_Ｓ１−Ｖ_Ｓ２）は、２ΔＶとなる。これは、図１４の動作波形における２つの入出力ノードＳ１，Ｓ２の電位差ΔＶ（＝Ｖ_Ｓ１−Ｖ_Ｓ２）の２倍である。

【0109】

この後、コントローラ１２は、制御信号（センスアンプイネーブル信号）φ_ＳＥをハイレベルに設定する。その結果、例えば、図４のセンスアンプ１７が動作状態となり、センスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位差（Ｖ_Ｓ１−Ｖ_Ｓ２）が増幅される。

【0110】

即ち、図１５に示すように、入出力ノードＳ１の電位Ｖ_Ｓ１が入出力ノードＳ２の電位Ｖ_Ｓ２（Ｖ_ｒｅｆ）よりも大きい場合、入出力ノードＳ１の電位Ｖ_Ｓ１は、Ｖ_ｄｄに変化し、入出力ノードＳ２の電位Ｖ_Ｓ２は、０Ｖに変化する。これにより、読み出しデータ１（Ｖ_ｄｄ）が入出力ノードＳ１から出力される。

【0111】

入出力ノードＳ１の電位Ｖ_Ｓ１がＶ_ｄｄに変化する速度（センス速度）は、センスアンプ１７の２つの入出力ノードＳ１，Ｓ２の初期電位差が２ΔＶであるため、図１３の動作波形よりも高速である。これは、高速読み出しが可能であることを意味する。

【0112】

また、入出力ノードＳ１の電位Ｖ_Ｓ１がＶ_ｄｄに変化すると、選択されたビット線ＢＬｊの電位Ｖ_ＢＬもＶ_ｄｄとなり、かつ、Ｖ_ｄｄが選択セルＵ_ｉｊ内のキャパシタＣ_ｉｊに転送される。従って、Ｓ１側Ｖ_ｃａｐは、Ｖ_ｄｄ−ΔＶから、再び、Ｖ_ｄｄに変化する。即ち、データ１が選択セルＵ_ｉｊ内のキャパシタＣ_ｉｊに書き戻される（リフレッシュ）。

【0113】

同様に、入出力ノードＳ２の電位Ｖ_Ｓ２が０Ｖに変化すると、選択されたビット線ＢＬ_ｊ（ｂＢＬ_ｊ）の電位Ｖ_ＢＬ（Ｖ_ｂＢＬ）も０Ｖとなり、かつ、０Ｖが選択セルＵ_ｉｊ内のキャパシタＣ_ｉｊに転送される。従って、Ｓ２側Ｖ_ｃａｐは、０Ｖ＋ΔＶから、再び、０Ｖに変化する。即ち、データ０が選択セルＵ_ｉｊ内のキャパシタＣ_ｉｊに書き戻される（リフレッシュ）。

【0114】

一方、図１６に示すように、入出力ノードＳ１の電位Ｖ_Ｓ１が入出力ノードＳ２の電位Ｖ_Ｓ２（Ｖ_ｒｅｆ）よりも小さい場合、入出力ノードＳ１の電位Ｖ_Ｓ１は、０Ｖに変化し、入出力ノードＳ２の電位Ｖ_Ｓ２は、Ｖ_ｄｄに変化する。これにより、読み出しデータ０（０Ｖ）が入出力ノードＳ１から出力される。

【0115】

入出力ノードＳ１の電位Ｖ_Ｓ１が０Ｖに変化する速度（センス速度）は、センスアンプ１７の２つの入出力ノードＳ１，Ｓ２の初期電位差が２ΔＶであるため、図１４の動作波形よりも高速である。これは、高速読み出しが可能であることを意味する。

【0116】

また、入出力ノードＳ１の電位Ｖ_Ｓ１が０Ｖに変化すると、選択されたビット線ＢＬ_ｊの電位Ｖ_ＢＬも０Ｖとなり、かつ、０Ｖが選択セルＵ_ｉｊ内のキャパシタＣ_ｉｊに転送される。従って、Ｓ１側Ｖ_ｃａｐは、０Ｖ＋ΔＶから、再び、０Ｖに変化する。即ち、データ０が選択セルＵ_ｉｊ内のキャパシタＣ_ｉｊに書き戻される（リフレッシュ）。

【0117】

同様に、入出力ノードＳ２の電位Ｖ_Ｓ２がＶ_ｄｄに変化すると、選択されたビット線ＢＬ_ｊ(ｂＢＬ_ｊ）の電位Ｖ_ＢＬ（Ｖ_ｂＢＬ）もＶ_ｄｄとなり、かつ、Ｖ_ｄｄが選択セルＵ_ｉｊ内のキャパシタＣ_ｉｊに転送される。従って、Ｓ２側Ｖ_ｃａｐは、Ｖ_ｄｄ−ΔＶから、再び、Ｖ_ｄｄに変化する。即ち、データ１が選択セルＵ_ｉｊ内のキャパシタＣ_ｉｊに書き戻される（リフレッシュ）。

【0118】

【0119】

【0120】

図１７は、図１２の書き込み動作の動作波形の変形例を示している。

【0121】

この変形例は、図１２の動作波形において、書き込みデータ１の書き込み速度を向上させる技術に関する。

【0122】

図１７の動作波形が図１２の動作波形と異なる点は、書き込みデータが１のときのＶ_ＳＬを、例えば、Ｖ_ｓｓ（０Ｖ）から−αＶ（マイナス電位）に変更したことにある。その結果、選択セルＵ_ｉｊに書き込みデータとして１を書き込む場合、選択セルＵ_ｉｊ内のキャパシタＣ_ｉｊに印加される書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}は、Ｖ_ｄｄ＋αＶとなり、書き込み動作が高速化される（１−加速書き込み）。

【0123】

図１８は、ソース線の電位と書き込み時間の関係を示している。
同図から明らかなように、ソース線ＳＬ_ｊの電位Ｖ_ＳＬが小さいほど（αの値が大きいほど）、書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}が大きくなるため、高速書き込みが可能となる。但し、Ｖ_ＳＬが０Ｖのときの書き込み時間を基準値とする。

【0124】

図１９及び図２０は、それぞれ、図１３及び図１４の読み出し動作の動作波形の変形例を示している。

【0125】

この変形例は、図１３及び図１４の動作波形において、読み出しデータ（０又は１）の読み出し速度を向上させる技術に関する。

【0126】

図１９の動作波形は、図１３の動作波形に対応し、図２０の動作波形は、図１４の動作波形に対応する。

【0127】

図１９の動作波形が図１３の動作波形と異なる点は、Ｖ_ＷＬがＶ_ｏｎ＿ｒに変化した時点又はそれよりも後、かつ、制御信号（センスアンプイネーブル信号）φ_ＳＥがハイレベルになる前において、ソース線ＳＬの電位Ｖ_ＳＬを０Ｖから＋βＶ（プラス電位）に変化させたことにある。

【0128】

その結果、ビット線ブースト効果により、ビット線ＢＬ_ｊの電位Ｖ_ＢＬは、Ｖ_ｐｒｅ＝Ｖ_ｄｄ／２（フローティング）からΔＶ’だけ上昇する（読み出しデータが１の場合）。このΔＶ’は、ソース線ＳＬの電位Ｖ_ＳＬを０Ｖのまま変化させない場合のΔＶ（図１３）よりも大きい。従って、読み出しデータ１を高速にセンスすることができる。

【0129】

図２０の動作波形が図１４の動作波形と異なる点は、Ｖ_ＷＬがＶ_ｏｎ＿ｒに変化した時点又はそれよりも後、かつ、制御信号（センスアンプイネーブル信号）φ_ＳＥがハイレベルになる前において、ソース線ＳＬの電位Ｖ_ＳＬを０Ｖから−βＶ（マイナス電位）に変化させたことにある。

【0130】

その結果、ビット線ブースト効果により、ビット線ＢＬ_ｊの電位Ｖ_ＢＬは、Ｖ_ｐｒｅ＝Ｖ_ｄｄ／２（フローティング）からΔＶ’だけ下降する（読み出しデータが０の場合）。このΔＶ’は、ソース線ＳＬの電位Ｖ_ＳＬを０Ｖのまま変化させない場合のΔＶ（図１４）よりも大きい。従って、読み出しデータ０を高速にセンスすることができる。

【0131】

図２１は、ソース線の電位と読み出し時間の関係を示している。
同図から明らかなように、ソース線ＳＬ_ｊの電位Ｖ_ＳＬの変化量が大きいほど、即ち、｜±βＶ｜の値が大きいほど、ブースト効果によるΔＶ’の値が大きくなるため、高速読み出しが可能となる。但し、Ｖ_ＳＬを０Ｖのままで変化させないときの読み出し時間を基準値とする。

【0132】

（動作例：Multi-level DRAMの場合）
Multi-level DRAMの場合、書き込み動作は、メモリセルに印加される書き込み電圧を変えることにより、Single-level DRAMと同様に行うことができる。一方、読み出し動作は、メモリセルからMulti-bit dataを読み出すため、複数回の読み出し（multiple reading）、又は、１回読み出し（once reading）のときは複数のセンスアンプによるパラレルセンス（parallel sensing）が必要となる。

【0133】

また、DRAMの読み出し動作は、メモリセルのデータが破壊（destruct）する、即ち、キャパシタに蓄積されている電荷が変動する、いわゆる破壊読み出し（destructive read）である。従って、コントローラは、読み出し動作が行われた後、メモリセルに、再び、正しいデータを書き込む書き戻し動作（write-back operation）を行わなければならない。

【0134】

Single-level DRAMの場合、メモリセルからセンスアンプに読み出したデータ（０又は１）を、再び、センスアンプからメモリセルに書き込むことにより、この書き戻し動作を行うことができる（図１３乃至図１６、図１９、及び、図２０を参照）。

【0135】

しかし、Multi-level DRAMの場合、メモリセルに記憶されるデータは、２^ｎ通り（ｎビットデータがメモリセルに記憶されるn-level DRAMの場合）存在するのに対し、センスアンプに記憶されるデータは、２通り（０又は１）である。但し、ｎは、２以上の自然数である。従って、Multi-level DRAMでは、Single-level DRAMの書き戻し動作を採用することができない。

【0136】

そこで、本実施例では、コントローラは、読み出し動作を行った後、読み出しデータを一時的に保持し、この読み出しデータに基づいて書き込み動作を行うことにより、破壊読出しに対応した書き戻し動作を実行する。

【0137】

そのために、例えば、図２２に示すように、ＤＲＡＭ１０は、センスアンプ１７からコントローラ１２に読み出しデータＤｒを転送するパスを有し、かつ、コントローラ１２は、読み出しデータＤｒを一時的に記憶するレジスタＲｅｇ．を備えるのが望ましい。尚、図２２において、図１と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。

【0138】

また、Multi-level DRAMの場合、例えば、図２３に示すように、ビット線ＢＬ_ｊとセンスアンプ１７との電気的接続の有無を決めるスイッチ素子（例えば、ＮチャネルＦＥＴ）Ｑ_ＳＷが、それらビット線ＢＬ_ｊとセンスアンプ１７との間に接続される。スイッチ素子Ｑ_ＳＷのオン／オフは、図２２のコントローラ１２からの制御信号φ_ＳＷにより制御される。

【0139】

スイッチ素子Ｑ_ＳＷは、読み出し動作において、メモリセルＵ_ｉｊから読み出され、かつ、センスアンプ１７で増幅されたデータが、再び、メモリセルＵ_ｉｊに転送されることを防止するために設けられる。但し、スイッチ素子Ｑ_ＳＷの機能は、トランジスタＱ_{ｃｌａｍｐ}により実現することも可能である。この場合、スイッチ素子Ｑ_ＳＷは、省略可能である。

【0140】

尚、図２３において、図３と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。

【0141】

以下、Multi-level DRAMにおける書き込み動作及び読み出し動作を順次説明する。

【0142】

図２４は、書き込み動作の例を示している。図２５は、書き込みデータと書き込み電圧の関係を示している。
この例は、メモリセルに２ビットデータ（００、０１、１０、又は、１１）を書き込む場合の例である。

【0143】

【0144】

【0145】

例えば、書き込みデータ１１をメモリセルに書き込む場合、書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}をＶ_ｗ１１（例えば、Ｖ_ｄｄ）に設定し、書き込みデータ１０をメモリセルに書き込む場合、書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}をＶ_ｗ１０（例えば、（２／３）×Ｖ_ｄｄ）に設定し、書き込みデータ０１をメモリセルに書き込む場合、書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}をＶ_ｗ０１（例えば、(１／３)×Ｖ_ｄｄ）に設定し、書き込みデータ００をメモリセルに書き込む場合、書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}をＶ_ｗ００（例えば、０Ｖ）に設定すればよい。但し、Ｖ_ｗ００＜Ｖ_ｗ０１＜Ｖ_ｗ１０＜Ｖ_ｗ１１である。

【0146】

図２６は、図２４及び図２５において書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}を決定する例を示している。

【0147】

本実施例は、上述したように、書き込み動作において、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを変化させることを特徴とする。

【0148】

従って、例えば、書き込みデータ１１をメモリセルに書き込む場合、ワード線ＷＬ_ｉの電位Ｖ_ＷＬをＶ_{ｏｎ_ｗ}に設定し、ビット線ＢＬ_ｊの電位Ｖ_ＢＬをＶ_ｄｄに設定し、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを０Ｖに設定する。但し、Ｖ_{ｏｎ_ｗ}≧Ｖ_ＢＬ＋Ｖ_ｔｈであり、Ｖ_ｔｈは、トランジスタＴ_ｉｊの閾値電圧である。

【0149】

この場合、書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}（＝Ｖ_ｃａｐ−Ｖ_ＳＬ）は、Ｖ_ｗ１１（＝Ｖ_ＢＬ−Ｖ_ＳＬ＝Ｖ_ｄｄ）となり、書き込みデータ１がキャパシタＣ_ｉｊに記憶される。

【0150】

また、書き込みデータ１０をメモリセルに書き込む場合、ワード線ＷＬ_ｉの電位Ｖ_ＷＬをＶ_{ｏｎ_ｗ}に設定し、ビット線ＢＬ_ｊの電位Ｖ_ＢＬをＶ_ｄｄに設定し、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを(１／３)×Ｖｄｄに設定する。

【0151】

この場合、書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}（＝Ｖ_ｃａｐ−Ｖ_ＳＬ）は、Ｖ_ｗ１０（＝Ｖ_ＢＬ−Ｖ_ＳＬ＝（２／３）×Ｖ_ｄｄ）となり、書き込みデータ１０がキャパシタＣ_ｉｊに記憶される。

【0152】

また、書き込みデータ０１をメモリセルに書き込む場合、ワード線ＷＬ_ｉの電位Ｖ_ＷＬをＶ_{ｏｎ_ｗ}に設定し、ビット線ＢＬ_ｊの電位Ｖ_ＢＬをＶ_ｄｄに設定し、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを(２／３)×Ｖｄｄに設定する。

【0153】

この場合、書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}（＝Ｖ_ｃａｐ−Ｖ_ＳＬ）は、Ｖ_ｗ０１（＝Ｖ_ＢＬ−Ｖ_ＳＬ＝（１／３）×Ｖ_ｄｄ）となり、書き込みデータ０１がキャパシタＣ_ｉｊに記憶される。

【0154】

また、書き込みデータ００をメモリセルに書き込む場合、ワード線ＷＬ_ｉの電位Ｖ_ＷＬをＶ_{ｏｎ_ｗ}に設定し、ビット線ＢＬ_ｊの電位Ｖ_ＢＬをＶ_ｄｄに設定し、ソース線ＳＬ_ｊの電位Ｖ_ＳＬをＶ_ｄｄに設定する。

【0155】

この場合、書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}（＝Ｖ_ｃａｐ−Ｖ_ＳＬ）は、Ｖ_ｗ００（＝Ｖ_ＢＬ−Ｖ_ＳＬ＝０Ｖ）となり、書き込みデータ００がキャパシタＣ_ｉｊに記憶される。

【0156】

図２７は、読み出し動作の例を示している。図２８は、読み出しデータと読み出し電圧の関係を示している。
この例は、メモリセルから２ビットデータ（００、０１、１０、又は、１１）を読み出す場合の例である。

【0157】

【0158】

例えば、メモリセルに１１，１０，０１，００が記憶されている場合、キャパシタＣ_ｉｊは、書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}として、それぞれ、Ｖ_ｄｄ、(２／３)×Ｖ_ｄｄ、(１／３)×Ｖ_ｄｄ、及び、０Ｖを保持する。但し、ソース線ＳＬ_ｊの電位は、０Ｖとする。

【0159】

この場合、読み出しデータは、２回の読み出し動作により判定可能である。

【0160】

１回目の読み出し動作では、読み出し電圧Ｖ_ｒｅａｄ（＝Ｖ_ＢＬ−Ｖ_ＳＬ）として、（２／３）×Ｖ_ｄｄと（１／３）×Ｖ_ｄｄとの間の電圧、例えば、（３／６）×Ｖ_ｄｄ＝Ｖ_ｄｄ／２を、キャパシタＣ_ｉｊに印加する。これにより、メモリセルに１１若しくは１０が記憶されているか、又は、０１若しくは００が記憶されているか、を判定可能である。

【0161】

例えば、１回目の読み出し動作において、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを０Ｖに設定し、かつ、ビット線ＢＬ_ｊの電位Ｖ_ＢＬをプリチャージ電位Ｖ_ｐｒｅ＝Ｖ_ｄｄ／２（フローティング）に設定した状態で、トランジスタＴ_ｉｊをオンにすると、キャパシタＣ_ｉｊに記憶されているデータに応じてビット線ＢＬ_ｊの電位Ｖ_ＢＬが変化する。

【0162】

即ち、キャパシタＣ_ｉｊに記憶されているデータが１１又は１０（Ｖ_ｃａｐがＶ_ｄｄ又は（２／３）×Ｖ_ｄｄ）のとき、トランジスタＴ_ｉｊがオンになると、キャパシタＣ_ｉｊに蓄積された電荷がビット線ＢＬ_ｊに移動し、ビットＢＬ_ｊの電位Ｖ_ＢＬは、Ｖ_ｐｒｅ＝Ｖ_ｄｄ／２（フローティング）からΔＶ１だけ上昇する。これに対し、キャパシタＣ_ｉｊに記憶されているデータが０１又は００（Ｖ_ｃａｐが（１／３）×Ｖ_ｄｄ又は０Ｖ）のとき、トランジスタＴ_ｉｊがオンになると、ビット線ＢＬ_ｊに蓄積された電荷がキャパシタＣ_ｉｊに移動し、ビットＢＬ_ｊの電位Ｖ_ＢＬは、Ｖ_ｄｄ／２（フローティング）からΔＶ１だけ下降する。

【0163】

従って、このビットＢＬ_ｊの電位の変化をセンスアンプにより検出すれば、メモリセルに記憶されているデータが１１若しくは１０であるか、又は、０１若しくは００であるか、を読み出すことができる。

【0164】

２回目の読み出し動作は、１回目の読み出し動作の結果に基づいて行う。

【0165】

まず、１回目の読み出し動作において、メモリセルに記憶されているデータが１１又は１０であることが判明した場合、２回目の読み出し動作（２回目−Ａ）では、読み出し電圧Ｖ_ｒｅａｄ（＝Ｖ_ＢＬ−Ｖ_ＳＬ）として、Ｖ_ｄｄと（２／３）×Ｖ_ｄｄとの間の電圧、例えば、（５／６）×Ｖ_ｄｄを、キャパシタＣ_ｉｊに印加する。これにより、メモリセルに１１が記憶されているか、又は、１０が記憶されているか、を判定可能である。

【0166】

例えば、２回目の読み出し動作（２回目−Ａ）において、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを０Ｖに設定し、かつ、ビット線ＢＬ_ｊの電位Ｖ_ＢＬをプリチャージ電位Ｖ_ｐｒｅ＝（５／６）×Ｖ_ｄｄ（フローティング）に設定した状態で、トランジスタＴ_ｉｊをオンにすると、キャパシタＣ_ｉｊに記憶されているデータに応じてビット線ＢＬ_ｊの電位Ｖ_ＢＬが変化する。

【0167】

即ち、キャパシタＣ_ｉｊに記憶されているデータが１１（Ｖ_ｃａｐがＶ_ｄｄ）のとき、トランジスタＴ_ｉｊがオンになると、キャパシタＣ_ｉｊに蓄積された電荷がビット線ＢＬ_ｊに移動し、ビットＢＬ_ｊの電位Ｖ_ＢＬは、Ｖ_ｐｒｅ＝（５／６）×Ｖ_ｄｄ（フローティング）からΔＶ２だけ上昇する。これに対し、キャパシタＣ_ｉｊに記憶されているデータが１０（Ｖ_ｃａｐが（２／３）×Ｖ_ｄｄ）のとき、トランジスタＴ_ｉｊがオンになると、ビット線ＢＬ_ｊに蓄積された電荷がキャパシタＣ_ｉｊに移動し、ビットＢＬ_ｊの電位Ｖ_ＢＬは、（５／６）×Ｖ_ｄｄ（フローティング）からΔＶ２だけ下降する。

【0168】

従って、このビットＢＬ_ｊの電位の変化をセンスアンプにより検出すれば、メモリセルに記憶されているデータが１１であるか、又は、１０であるか、を読み出すことができる。

【0169】

次に、１回目の読み出し動作において、メモリセルに記憶されているデータが０１又は００であることが判明した場合、２回目の読み出し動作（２回目−Ｂ）では、読み出し電圧Ｖ_ｒｅａｄ（＝Ｖ_ＢＬ−Ｖ_ＳＬ）として、（１／３）×Ｖ_ｄｄと０Ｖとの間の電圧、例えば、（１／６）×Ｖ_ｄｄを、キャパシタＣ_ｉｊに印加する。これにより、メモリセルに０１が記憶されているか、又は、００が記憶されているか、を判定可能である。

【0170】

例えば、２回目の読み出し動作（２回目−Ｂ）において、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを０Ｖに設定し、かつ、ビット線ＢＬ_ｊの電位Ｖ_ＢＬをプリチャージ電位Ｖ_ｐｒｅ＝（１／６）×Ｖ_ｄｄ（フローティング）に設定した状態で、トランジスタＴ_ｉｊをオンにすると、キャパシタＣ_ｉｊに記憶されているデータに応じてビット線ＢＬ_ｊの電位Ｖ_ＢＬが変化する。

【0171】

即ち、キャパシタＣ_ｉｊに記憶されているデータが０１（Ｖ_ｃａｐが（１／３）×Ｖ_ｄｄ）のとき、トランジスタＴ_ｉｊがオンになると、キャパシタＣ_ｉｊに蓄積された電荷がビット線ＢＬ_ｊに移動し、ビットＢＬ_ｊの電位Ｖ_ＢＬは、Ｖ_ｐｒｅ＝（１／６）×Ｖ_ｄｄ（フローティング）からΔＶ２だけ上昇する。これに対し、キャパシタＣ_ｉｊに記憶されているデータが００（Ｖ_ｃａｐが０Ｖ）のとき、トランジスタＴ_ｉｊがオンになると、ビット線ＢＬ_ｊに蓄積された電荷がキャパシタＣ_ｉｊに移動し、ビットＢＬ_ｊの電位Ｖ_ＢＬは、（１／６）×Ｖ_ｄｄ（フローティング）からΔＶ２だけ下降する。

【0172】

従って、このビットＢＬ_ｊの電位の変化をセンスアンプにより検出すれば、メモリセルに記憶されているデータが０１であるか、又は、００であるか、を読み出すことができる。

【0173】

図２９は、図２７及び図２８において読み出し電圧Ｖ_ｒｅａｄを決定する例を示している。

【0174】

例えば、１回目の読み出し動作の場合、ワード線ＷＬ_ｉの電位Ｖ_ＷＬをＶ_{ｏｎ_ｒ}に設定し、ビット線ＢＬ_ｊの電位Ｖ_ＢＬをプリチャージ電位Ｖ_ｐｒｅ＝（３／６）×Ｖ_ｄｄ（フローティング）に設定し、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを０Ｖに設定する。但し、Ｖ_{ｏｎ_ｒ}≧Ｖ_ＢＬ＋Ｖ_ｔｈであり、Ｖ_ｔｈは、トランジスタＴ_ｉｊの閾値電圧である。

【0175】

この場合、上述したように、ビット線ＢＬ_ｊの電位Ｖ_ＢＬは、プリチャージ電位Ｖ_ｐｒｅ＝（３／６）×Ｖ_ｄｄ（フローティング）から、メモリセルに記憶されたデータに応じて、上昇／下降する。

【0176】

本実施例では、上述したように、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを変化させることが可能である。従って、１回目の読み出し動作において、例えば、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを０Ｖから±βＶに変化させ、キャパシタＣ_ｉｊでの容量カップリングにより、上述のΔＶ１を大きくすることができる（ビット線ブースト効果）。ΔＶ１が大きくなれば、例えば、図２３のセンスアンプ１７の２つの入出力ノードＳ１，Ｓ２に入力される初期電位差が大きくなるため、読み出し動作の高速化が可能となる。

【0177】

例えば、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを０Ｖから＋βＶに変化させる場合、読み出しデータが１１又は１０のときのビット線ＢＬ_ｊの電位Ｖ_ＢＬの上昇量は、ソース線ＳＬ_ｊの電位Ｖ_ＳＬが０Ｖのままである場合に比べて、大きくなる。また、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを０Ｖから−βＶに変化させる場合、読み出しデータが０１又は００のときのビット線ＢＬ_ｊの電位Ｖ_ＢＬの下降量は、ソース線ＳＬ_ｊの電位Ｖ_ＳＬが０Ｖのままである場合に比べて、大きくなる。

【0178】

また、２回目−Ａの読み出し動作の場合、ワード線ＷＬ_ｉの電位Ｖ_ＷＬをＶ_{ｏｎ_ｒ}に設定し、ビット線ＢＬ_ｊの電位Ｖ_ＢＬをプリチャージ電位Ｖ_ｐｒｅ＝（５／６）×Ｖ_ｄｄ（フローティング）に設定し、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを０Ｖに設定する。

【0179】

この場合、上述したように、ビット線ＢＬ_ｊの電位Ｖ_ＢＬは、プリチャージ電位Ｖ_ｐｒｅ＝（５／６）×Ｖ_ｄｄ（フローティング）から、メモリセルに記憶されたデータに応じて、上昇／下降する。

【0180】

また、２回目−Ａの読み出し動作において、１回目の読み出し動作と同様に、例えば、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを０Ｖから±βＶに変化させ、キャパシタＣ_ｉｊでの容量カップリングにより、上述のΔＶ２を大きくしてもよい（ビット線ブースト効果）。

【0181】

また、２回目−Ｂの読み出し動作の場合、ワード線ＷＬ_ｉの電位Ｖ_ＷＬをＶ_{ｏｎ_ｒ}に設定し、ビット線ＢＬ_ｊの電位Ｖ_ＢＬをプリチャージ電位Ｖ_ｐｒｅ＝（１／６）×Ｖ_ｄｄ（フローティング）に設定し、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを０Ｖに設定する。

【0182】

この場合、上述したように、ビット線ＢＬ_ｊの電位Ｖ_ＢＬは、プリチャージ電位Ｖ_ｐｒｅ＝（１／６）×Ｖ_ｄｄ（フローティング）から、メモリセルに記憶されたデータに応じて、上昇／下降する。

【0183】

また、２回目−Ｂの読み出し動作においても、１回目の読み出し動作と同様に、例えば、ソース線ＳＬ_ｊの電位Ｖ_ＳＬを０Ｖから±βＶに変化させ、キャパシタＣ_ｉｊでの容量カップリングにより、上述のΔＶ２を大きくしてもよい（ビット線ブースト効果）。

【0184】

尚、Multi-level DRAMの場合、データの書き込み方法としては、１セル／１ビットタイプ（１ビットデータを１つのメモリセルに記憶させるタイプ）を採用し、読み出し動作は、図２３のセンスアンプ１７に示すように、入出力ノードＳ２に基準電位Ｖｒｅｆを入力するのが望ましい。

【0185】

図３０は、電位ジェネレータの例を示している。
電位ジェネレータ１３は、図２２の電位ジェネレータ１３に対応する。

【0186】

電位ジェネレータ１３は、第１のジェネレータ１３_writeと、第２のジェネレータ１３_readと、マルチプレクサＭＵＸ_write，ＭＵＸ_readと、を備える。

【0187】

【0188】

第１のジェネレータ１３_writeは、例えば、図２６に示すＶ_ＷＬ（＝Ｖ_ｏｎ＿Ｗ）及びＶ_ＢＬ（＝Ｖ_ｄｄ）を出力する。また、第１のジェネレータ１３_writeは、例えば、Ｖ_ｄｄ、（２／３）×Ｖ_ｄｄ、（１／３）×Ｖ_ｄｄ、及び、０Ｖを出力する。マルチプレクサＭＵＸ_writeは、図２２のコントローラ１２からの制御信号ＣＮＴ_Ｗに基づいて、例えば、Ｖ_ｄｄ、（２／３）×Ｖ_ｄｄ、（１／３）×Ｖ_ｄｄ、及び、０Ｖのうちの１つを、図２６に示すＶ_ＳＬとして出力する。

【0189】

例えば、制御信号ＣＮＴ_Ｗが１１のとき、即ち、書き込みデータＤｗが１１のとき、マルチプレクサＭＵＸ_writeは、Ｖ_ＳＬとして０Ｖを出力する。また、制御信号ＣＮＴ_Ｗが１０のとき、即ち、書き込みデータＤｗが１０のとき、マルチプレクサＭＵＸ_writeは、Ｖ_ＳＬとして（１／３）×Ｖ_ｄｄを出力する。また、制御信号ＣＮＴ_Ｗが０１のとき、即ち、書き込みデータＤｗが０１のとき、マルチプレクサＭＵＸ_writeは、Ｖ_ＳＬとして（２／３）×Ｖ_ｄｄを出力する。また、制御信号ＣＮＴ_Ｗが００のとき、即ち、書き込みデータＤｗが００のとき、マルチプレクサＭＵＸ_writeは、Ｖ_ＳＬとしてＶ_ｄｄを出力する。

【0190】

第２のジェネレータ１３_readは、２回の読み出し動作において使用する電位を出力する機能を有し、読み出しイネーブル信号ＲＥがアクティブ（例えば、ハイレベル）になると、動作状態となる。

【0191】

第２のジェネレータ１３_readは、例えば、図２９に示すＶ_ＷＬ（＝Ｖ_ｏｎ＿ｒ）、及び、Ｖ_ＳＬ（＝０Ｖ）を出力する。

【0192】

また、第２のジェネレータ１３_readは、例えば、（５／６）×Ｖ_ｄｄ、（３／６）×Ｖ_ｄｄ、及び、（１／６）×Ｖ_ｄｄを出力する。マルチプレクサＭＵＸ_readは、図２２のコントローラ１２からの制御信号ＣＮＴ_ｒに基づいて、例えば、（５／６）×Ｖ_ｄｄ、（３／６）×Ｖ_ｄｄ、及び、（１／６）×Ｖ_ｄｄのうちの１つを、図２９に示すＶ_ＢＬ（＝Ｖ_ｐｒｅ）して出力する。

【0193】

例えば、制御信号ＣＮＴ_ｒが１回目の読み出し動作を示すとき、マルチプレクサＭＵＸ_readは、Ｖ_ＢＬとして（３／６）×Ｖ_ｄｄを出力する。また、制御信号ＣＮＴ_ｒが２回目−Ａの読み出し動作を示すとき、マルチプレクサＭＵＸ_readは、Ｖ_ＢＬとして（５／６）×Ｖ_ｄｄを出力する。、制御信号ＣＮＴ_ｒが２回目−Ｂの読み出し動作を示すとき、マルチプレクサＭＵＸ_readは、Ｖ_ＢＬとして（１／６）×Ｖ_ｄｄを出力する。

【0194】

図３１は、書き込み動作の動作波形の例を示している。

【0195】

同図において、ＷＥは、書き込みイネーブル信号であり、Ｖ_ＷＬ、Ｖ_ＢＬ、及び、Ｖ_ＳＬは、例えば、図２６のＶ_ＷＬ、Ｖ_ＢＬ、及び、Ｖ_ＳＬに対応し、φ_Ｗ、Ｖ_Ｓ１、及び、Ｖ_Ｓ２は、図２３のφ_Ｗ、Ｖ_Ｓ１、及び、Ｖ_Ｓ２に対応する。

【0196】

この動作波形は、図２２のコントローラ１２により制御される。

【0197】

書き込みイネーブル信号ＷＥがハイレベルになると、コントローラ１２は、制御信号φ_ＣＳ及び制御信号φ_Ｗをハイレベルに設定する。制御信号φ_ＣＳ及び制御信号φ_Ｗがハイレベルになると、Ｖ_ｄｄが、図３０の電位ジェネレータ１３から選択されたビット線ＢＬ_ｊにＶ_ＢＬとして転送される。また、書き込みデータ（００、０１、１０、又は、１１）に応じた電位（Ｖ_ｄｄ、（２／３）×Ｖ_ｄｄ、（１／３）×Ｖ_ｄｄ、又は、０Ｖ）が、図３０の電位ジェネレータ１３から選択されたソース線ＳＬ_ｊにＶ_ＳＬとして転送される。

【0198】

この後、コントローラ１２は、図２２のロウデコーダ／ドライバ１４に対して、選択されたワード線ＷＬ_ｉにＶ_ＷＬとしてＶ_ｏｎ＿ｗを転送するように指示する。即ち、図２２のロウデコーダ／ドライバ１４は、コントローラ１２からの指示を受けると、Ｖ_ｏｎ＿ｗを、図３０の電位ジェネレータ１３から選択されたワード線ＷＬ_ｉに転送する。

【0199】

その結果、選択されたメモリセル（選択セル）Ｕ_ｉｊ内のトランジスタＴ_ｉｊがオンとなり、選択セルＵ_ｉｊ内のキャパシタＣ_ｉｊに書き込みデータ（００、０１、１０、又は、１１）に応じた書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}（Ｖ_Ｗ００（０Ｖ）、Ｖ_Ｗ０１、Ｖ_Ｗ１０、又は、Ｖ_Ｗ１１）が印加される。

【0200】

尚、書き込み動作では、例えば、図２３に示すセンスアンプ１７は使用しない。従って、トランジスタＱ_{ｃｌａｍｐ}，Ｑ_ＳＷは、オフであり、センスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位は、リセット状態（Ｖ_ｓｓ）である。

【0201】

図３２乃至図３７は、読み出し動作の動作波形の例を示している。

【0202】

ＤＲＡＭは、２ビットデータを１つのメモリセルに記憶するタイプであり、図２３のセンスアンプ１７を用いて選択セルからデータを読み出す場合を説明する。

【0203】

・１回目の読み出し動作
図３２及び図３３は、それぞれ１回目の読み出し動作を示す。図３２は、読み出し動作の対象となる選択セルにデータ１１又は１０が記憶されているときの動作波形であり、図３３は、選択セルにデータ０１又は００が記憶されているときの動作波形である。

【0204】

これらの図において、ＲＥは、読み出しイネーブル信号であり、Ｖ_ＷＬ、Ｖ_ＢＬ、及び、Ｖ_ＳＬは、例えば、図２９のＶ_ＷＬ、Ｖ_ＢＬ、及び、Ｖ_ＳＬに対応し、φ_{ｃｌａｍｐ}、φ_ｓｗ、φ_ｐｒｅ、φ_ＳＥ、Ｖ_Ｓ１、Ｖ_Ｓ２、φ_ｒｓｔ、及び、φ_ｃａｐは、図２３のφ_{ｃｌａｍｐ}、φ_ｓｗ、φ_ｐｒｅ、φ_ＳＥ、Ｖ_Ｓ１、Ｖ_Ｓ２、φ_ｒｓｔ、及び、φ_ｃａｐに対応する。

【0205】

この動作波形は、図２２のコントローラ１２により制御される。

【0206】

読み出しイネーブル信号ＲＥがハイレベルになると、コントローラ１２は、制御信号φ_ＣＳ，φ_{ｃｌａｍｐ}，φ_ｓｗをハイレベルに設定する。また、コントローラ１２は、制御信号φ_ｐｒｅをハイレベルに設定する。

【0207】

制御信号φ_ｐｒｅがハイレベルになると、プリチャージ電位Ｖ_ｐｒｅ（＝（３／６）×Ｖ_ｄｄ）が、図３０の電位ジェネレータ１３から選択されたビット線ＢＬ_ｊにＶ_ＢＬとして転送され、かつ、図２３のセンスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位Ｖ_Ｓ１，Ｖ_Ｓ２が、プリチャージ電位Ｖ_ｐｒｅに設定される。

【0208】

【0209】

また、Ｖ_ｓｓ（０Ｖ）が、図３０の電位ジェネレータ１３からソース線ＳＬ_ｊにＶ_ＳＬとして転送される。

【0210】

この後、コントローラ１２は、図２２のロウデコーダ／ドライバ１４に対して、選択されたワード線ＷＬ_ｉにＶ_ＷＬとしてＶ_ｏｎ＿ｒを転送するように指示する。即ち、図２２のロウデコーダ／ドライバ１４は、コントローラ１２からの指示を受けると、Ｖ_ｏｎ＿ｒを、図３０の電位ジェネレータ１３から選択されたワード線ＷＬ_ｉに転送する。

【0211】

その結果、選択されたメモリセル（選択セル）Ｕ_ｉｊ内のトランジスタＴ_ｉｊがオンとなり、選択セルＵ_ｉｊ内のキャパシタＣ_ｉｊに記憶されているデータに応じて選択されたビット線ＢＬ_ｊの電位Ｖ_ＢＬが変化する。

【0212】

例えば、図３２に示すように、キャパシタＣ_ｉｊに記憶されているデータが１１又は１０（Ｖ_ｃａｐがＶ_ｄｄ又は（２／３）×Ｖ_ｄｄ）のとき、トランジスタＴ_ｉｊがオンになると、キャパシタＣ_ｉｊに蓄積された電荷がビット線ＢＬ_ｊに移動し、ビットＢＬ_ｊの電位Ｖ_ＢＬ、及び、入出力ノードＳ１の電位Ｖ_Ｓ１は、Ｖ_ｐｒｅ＝（３／６）×Ｖ_ｄｄ（フローティング）からΔＶ１だけ上昇する。この時、Ｖ_ｃａｐは、Ｖ_ｄｄ又は（２／３）×Ｖ_ｄｄからΔＶ１だけ低下する。また、入出力ノードＳ２の電位Ｖ_Ｓ２（基準電位Ｖ_ｒｅｆ）は、Ｖ_ｐｒｅ＝（３／６）×Ｖ_ｄｄ（フローティング）のまま変化しない。

【0213】

これに対し、図３３に示すように、キャパシタＣ_ｉｊに記憶されているデータが０１又は００（Ｖ_ｃａｐが（１／３）×Ｖ_ｄｄ又は０Ｖ）のとき、トランジスタＴ_ｉｊがオンになると、ビット線ＢＬ_ｊに蓄積された電荷がキャパシタＣ_ｉｊに移動し、ビットＢＬ_ｊの電位Ｖ_ＢＬ、及び、入出力ノードＳ１の電位Ｖ_Ｓ１は、（３／６）×Ｖ_ｄｄ（フローティング）からΔＶ１だけ下降する。この時、Ｖ_ｃａｐは、（１／３）×Ｖ_ｄｄ又は０ＶからΔＶ１だけ上昇する。また、入出力ノードＳ２の電位Ｖ_Ｓ２（基準電位Ｖ_ｒｅｆ）は、Ｖ_ｐｒｅ＝（３／６）×Ｖ_ｄｄ（フローティング）のまま変化しない。

【0214】

この後、コントローラ１２は、制御信号（センスアンプイネーブル信号）φ_ＳＥをハイレベルに設定する。その結果、例えば、図２３のセンスアンプ１７が動作状態となり、センスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位差（Ｖ_Ｓ１−Ｖ_Ｓ２）が増幅される。

【0215】

即ち、図３２に示すように、入出力ノードＳ１の電位Ｖ_Ｓ１が入出力ノードＳ２の電位Ｖ_Ｓ２（Ｖ_ｒｅｆ）よりも大きい場合、入出力ノードＳ１の電位Ｖ_Ｓ１は、Ｖ_ｄｄに変化し、入出力ノードＳ２の電位Ｖ_Ｓ２は、０Ｖに変化する。これにより、選択セルＵ_ｉｊに１１又は１０が記憶されていることを示す読み出しデータ（Ｖ_ｄｄ）が入出力ノードＳ１から出力される。読み出しデータは、インターフェース部１１及びコントローラ１２に転送される。

【0216】

一方、図３３に示すように、入出力ノードＳ１の電位Ｖ_Ｓ１が入出力ノードＳ２の電位Ｖ_Ｓ２（Ｖ_ｒｅｆ）よりも小さい場合、入出力ノードＳ１の電位Ｖ_Ｓ１は、０Ｖに変化し、入出力ノードＳ２の電位Ｖ_Ｓ２は、Ｖ_ｄｄに変化する。これにより、選択セルＵ_ｉｊに０１又は００が記憶されていることを示す読み出しデータ（０Ｖ）が入出力ノードＳ１から出力される。読み出しデータは、インターフェース部１１及びコントローラ１２に転送される。

【0217】

コントローラ１２は、例えば、１回目の読み出し動作に係わる読み出しデータをレジスタＲｅｇ．内の第１のレジスタＲｅｇ．０に保持する。

【0218】

また、コントローラ１２は、制御信号φ_ＳＥをハイレベルに設定するとほぼ同時に、制御信号φ_ＳＷをロウレベルに設定し、スイッチ素子Ｑ_ＳＷをオフにする。これは、センスアンプ１７により増幅された入出力ノードＳ１の電位Ｖ_Ｓ１（＝Ｖ_ｄｄ又は０Ｖ）がビット線ＢＬ_ｊを経由してメモリセルＵ_ｉｊに転送されることを防止するためである。即ち、この時点では、メモリセルＵ_ｉｊに対する書き戻し動作は、実行しない。

【0219】

尚、スイッチ素子Ｑ_ＳＷを省略する場合、制御信号φ_ＳＥをハイレベルに設定するとほぼ同時に、制御信号φ_{ｃｌａｍｐ}をロウレベルに設定すればよい。

【0220】

【0221】

【0222】

・２回目−Ａの読み出し動作
図３４及び図３５は、それぞれ２回目−Ａの読み出し動作を示す。図３４は、読み出し動作の対象となる選択セルにデータ１１が記憶されているときの動作波形であり、図３５は、選択セルにデータ１０が記憶されているときの動作波形である。

【0223】

【0224】

この動作波形は、図２２のコントローラ１２により制御される。

【0225】

【0226】

制御信号φ_ｐｒｅがハイレベルになると、プリチャージ電位Ｖ_ｐｒｅ（＝（５／６）×Ｖ_ｄｄ）が、図３０の電位ジェネレータ１３から選択されたビット線ＢＬ_ｊにＶ_ＢＬとして転送され、かつ、図２３のセンスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位Ｖ_Ｓ１，Ｖ_Ｓ２が、プリチャージ電位Ｖ_ｐｒｅに設定される。

【0227】

【0228】

また、Ｖ_ｓｓ（０Ｖ）が、図３０の電位ジェネレータ１３からソース線ＳＬ_ｊにＶ_ＳＬとして転送される。

【0229】

【0230】

【0231】

例えば、図３４に示すように、キャパシタＣ_ｉｊに記憶されているデータが１１（Ｖ_ｃａｐがＶ_ｄｄ−Δ１）のとき、トランジスタＴ_ｉｊがオンになると、キャパシタＣ_ｉｊに蓄積された電荷がビット線ＢＬ_ｊに移動し、ビットＢＬ_ｊの電位Ｖ_ＢＬ、及び、入出力ノードＳ１の電位Ｖ_Ｓ１は、Ｖ_ｐｒｅ＝（５／６）×Ｖ_ｄｄ（フローティング）からΔＶ２だけ上昇する。この時、Ｖ_ｃａｐは、（Ｖ_ｄｄ−Δ１）からΔＶ２だけ低下する。また、入出力ノードＳ２の電位Ｖ_Ｓ２（基準電位Ｖ_ｒｅｆ）は、Ｖ_ｐｒｅ＝（５／６）×Ｖ_ｄｄ（フローティング）のまま変化しない。

【0232】

これに対し、図３５に示すように、キャパシタＣ_ｉｊに記憶されているデータが１０（Ｖ_ｃａｐが（（２／３）×Ｖ_ｄｄ）−ΔＶ１）のとき、トランジスタＴ_ｉｊがオンになると、ビット線ＢＬ_ｊに蓄積された電荷がキャパシタＣ_ｉｊに移動し、ビットＢＬ_ｊの電位Ｖ_ＢＬ、及び、入出力ノードＳ１の電位Ｖ_Ｓ１は、（５／６）×Ｖ_ｄｄ（フローティング）からΔＶ２だけ下降する。この時、Ｖ_ｃａｐは、（（２／３）×Ｖ_ｄｄ）−ΔＶ１からΔＶ２だけ上昇する。また、入出力ノードＳ２の電位Ｖ_Ｓ２（基準電位Ｖ_ｒｅｆ）は、Ｖ_ｐｒｅ＝（５／６）×Ｖ_ｄｄ（フローティング）のまま変化しない。

【0233】

【0234】

即ち、図３３に示すように、入出力ノードＳ１の電位Ｖ_Ｓ１が入出力ノードＳ２の電位Ｖ_Ｓ２（Ｖ_ｒｅｆ）よりも大きい場合、入出力ノードＳ１の電位Ｖ_Ｓ１は、Ｖ_ｄｄに変化し、入出力ノードＳ２の電位Ｖ_Ｓ２は、０Ｖに変化する。これにより、読み出しデータ１１（Ｖ_ｄｄ）が入出力ノードＳ１から出力される。読み出しデータは、インターフェース部１１及びコントローラ１２に転送される。

【0235】

一方、図３５に示すように、入出力ノードＳ１の電位Ｖ_Ｓ１が入出力ノードＳ２の電位Ｖ_Ｓ２（Ｖ_ｒｅｆ）よりも小さい場合、入出力ノードＳ１の電位Ｖ_Ｓ１は、０Ｖに変化し、入出力ノードＳ２の電位Ｖ_Ｓ２は、Ｖ_ｄｄに変化する。これにより、読み出しデータ１０（０Ｖ）が入出力ノードＳ１から出力される。読み出しデータは、インターフェース部１１及びコントローラ１２に転送される。

【0236】

コントローラ１２は、例えば、２回目−Ａの読み出し動作に係わる読み出しデータをレジスタＲｅｇ．内の第２のレジスタＲｅｇ．１に保持する。

【0237】

【0238】

【0239】

【0240】

【0241】

・２回目−Ｂの読み出し動作
図３６及び図３７は、それぞれ２回目−Ｂの読み出し動作を示す。図３６は、読み出し動作の対象となる選択セルにデータ０１が記憶されているときの動作波形であり、図３７は、選択セルにデータ００が記憶されているときの動作波形である。

【0242】

【0243】

この動作波形は、図２２のコントローラ１２により制御される。

【0244】

【0245】

制御信号φ_ｐｒｅがハイレベルになると、プリチャージ電位Ｖ_ｐｒｅ（＝（１／６）×Ｖ_ｄｄ）が、図３０の電位ジェネレータ１３から選択されたビット線ＢＬ_ｊにＶ_ＢＬとして転送され、かつ、図２３のセンスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位Ｖ_Ｓ１，Ｖ_Ｓ２が、プリチャージ電位Ｖ_ｐｒｅに設定される。

【0246】

【0247】

また、Ｖ_ｓｓ（０Ｖ）が、図３０の電位ジェネレータ１３からソース線ＳＬ_ｊにＶ_ＳＬとして転送される。

【0248】

【0249】

【0250】

例えば、図３６に示すように、キャパシタＣ_ｉｊに記憶されているデータが０１（Ｖ_ｃａｐが（１／３）×Ｖ_ｄｄ）のとき、トランジスタＴ_ｉｊがオンになると、キャパシタＣ_ｉｊに蓄積された電荷がビット線ＢＬ_ｊに移動し、ビットＢＬ_ｊの電位Ｖ_ＢＬ、及び、入出力ノードＳ１の電位Ｖ_Ｓ１は、Ｖ_ｐｒｅ＝（１／６）×Ｖ_ｄｄ（フローティング）からΔＶ２だけ上昇する。この時、Ｖ_ｃａｐは、（（１／３）×Ｖ_ｄｄ）＋ΔＶ１からΔＶ２だけ低下する。また、入出力ノードＳ２の電位Ｖ_Ｓ２（基準電位Ｖ_ｒｅｆ）は、Ｖ_ｐｒｅ＝（１／６）×Ｖ_ｄｄ（フローティング）のまま変化しない。

【0251】

これに対し、図３７に示すように、キャパシタＣ_ｉｊに記憶されているデータが００（Ｖ_ｃａｐが０Ｖ）のとき、トランジスタＴ_ｉｊがオンになると、ビット線ＢＬ_ｊに蓄積された電荷がキャパシタＣ_ｉｊに移動し、ビットＢＬ_ｊの電位Ｖ_ＢＬ、及び、入出力ノードＳ１の電位Ｖ_Ｓ１は、（１／６）×Ｖ_ｄｄ（フローティング）からΔＶ２だけ下降する。この時、Ｖ_ｃａｐは、（０Ｖ＋ΔＶ１）からΔＶ２だけ上昇する。また、入出力ノードＳ２の電位Ｖ_Ｓ２（基準電位Ｖ_ｒｅｆ）は、Ｖ_ｐｒｅ＝（１／６）×Ｖ_ｄｄ（フローティング）のまま変化しない。

【0252】

【0253】

即ち、図３６に示すように、入出力ノードＳ１の電位Ｖ_Ｓ１が入出力ノードＳ２の電位Ｖ_Ｓ２（Ｖ_ｒｅｆ）よりも大きい場合、入出力ノードＳ１の電位Ｖ_Ｓ１は、Ｖ_ｄｄに変化し、入出力ノードＳ２の電位Ｖ_Ｓ２は、０Ｖに変化する。これにより、読み出しデータ０１（Ｖ_ｄｄ）が入出力ノードＳ１から出力される。読み出しデータは、インターフェース部１１及びコントローラ１２に転送される。

【0254】

一方、図３７に示すように、入出力ノードＳ１の電位Ｖ_Ｓ１が入出力ノードＳ２の電位Ｖ_Ｓ２（Ｖ_ｒｅｆ）よりも小さい場合、入出力ノードＳ１の電位Ｖ_Ｓ１は、０Ｖに変化し、入出力ノードＳ２の電位Ｖ_Ｓ２は、Ｖ_ｄｄに変化する。これにより、読み出しデータ００（０Ｖ）が入出力ノードＳ１から出力される。読み出しデータは、インターフェース部１１及びコントローラ１２に転送される。

【0255】

コントローラ１２は、例えば、２回目−Ｂの読み出し動作に係わる読み出しデータをレジスタＲｅｇ．内の第２のレジスタＲｅｇ．１に保持する。

【0256】

【0257】

【0258】

【0259】

【0260】

以上、説明したように、メモリセルＵ_ｉｊ内に記憶された２ビットデータは、このような２回の読み出し動作により読み出すことができる。

【0261】

しかし、メモリセルＵ_ｉｊのキャパシタＣ_ｉｊに蓄積されている電荷量は、上述の２回の読み出し動作により正しい値を保持していない（destructive read）。従って、図２２のコントローラ１２は、上述の２回の読み出し動作を行った後、レジスタＲｅｇ．に記憶されているデータに基づいて、キャパシタＣ_ｉｊに正しい電荷量を再書き込みする書き戻し動作を実行する。

【0262】

図３８は、２回の読み出し動作と書き戻し動作のフローチャートを示している。

【0263】

同図において、ステップＳＴ００，ＳＴ０１，ＳＴ０２＿０，ＳＴ０２＿１，ＳＴ０３＿０，ＳＴ０３＿１，ＳＴ０４＿０，ＳＴ０４＿１，ＳＴ０５＿００，ＳＴ０５＿０１，ＳＴ０５＿１０，ＳＴ０５＿１１，ＳＴ０６＿００，ＳＴ０６＿０１，ＳＴ０６＿１０，ＳＴ０６＿１１は、上述の２回の読み出し動作に対応する。

【0264】

図３９は、書き戻し動作の動作波形の例を示している。
この動作波形は、図３８のステップＳＴ０７＿００，ＳＴ０７＿０１，ＳＴ０７＿１０，ＳＴ０７＿１１に対応する。

【0265】

また、同図において、ＷＥは、書き込みイネーブル信号であり、Ｖ_ＷＬ、Ｖ_ＢＬ、及び、Ｖ_ＳＬは、例えば、図２６のＶ_ＷＬ、Ｖ_ＢＬ、及び、Ｖ_ＳＬに対応し、φ_Ｗ、Ｖ_ｃａｐ、Ｖ_Ｓ１、及び、Ｖ_Ｓ２は、図２３のφ_Ｗ、Ｖ_ｃａｐ、Ｖ_Ｓ１、及び、Ｖ_Ｓ２に対応する。

【0266】

この動作波形は、図２２のコントローラ１２により制御される。

【0267】

書き込みイネーブル信号ＷＥがハイレベルになると、コントローラ１２は、制御信号φ_ＣＳ及び制御信号φ_Ｗをハイレベルに設定する。制御信号φ_ＣＳ及び制御信号φ_Ｗがハイレベルになると、Ｖ_ｄｄが、図３０の電位ジェネレータ１３から選択されたビット線ＢＬ_ｊにＶ_ＢＬとして転送される。また、書き戻しデータ（００、０１、１０、又は、１１）に応じた電位（Ｖ_ｄｄ、（２／３）×Ｖ_ｄｄ、（１／３）×Ｖ_ｄｄ、又は、０Ｖ）が、図３０の電位ジェネレータ１３から選択されたソース線ＳＬ_ｊにＶ_ＳＬとして転送される。

【0268】

例えば、図４０に示すように、上述の２回の読み出し動作において、読み出しデータが１１の場合、レジスタＲｅｇ．０，Ｒｅｇ．１は、それぞれ、データ１１を記憶する。従って、書き戻しデータは、１１であり、例えば、０Ｖが、図３０の電位ジェネレータ１３から選択されたソース線ＳＬ_ｊにＶ_ＳＬとして転送される。

【0269】

同様に、上述の２回の読み出し動作において、読み出しデータが１０，０１，００の場合、レジスタＲｅｇ．０，Ｒｅｇ．１は、それぞれ、データ１０，０１，００を記憶する。従って、書き戻しデータは、それぞれ、１０，０１，００である。

【0270】

そして、書き戻しデータが１０の場合、（１／３）×Ｖ_ｄｄが、図３０の電位ジェネレータ１３から選択されたソース線ＳＬ_ｊにＶ_ＳＬとして転送される。また、書き戻しデータが０１の場合、（２／３）×Ｖ_ｄｄが、図３０の電位ジェネレータ１３から選択されたソース線ＳＬ_ｊにＶ_ＳＬとして転送される。さらに、書き戻しデータが００の場合、Ｖ_ｄｄが、図３０の電位ジェネレータ１３から選択されたソース線ＳＬ_ｊにＶ_ＳＬとして転送される。

【0271】

【0272】

その結果、選択されたメモリセル（選択セル）Ｕ_ｉｊ内のトランジスタＴ_ｉｊがオンとなり、選択セルＵ_ｉｊ内のキャパシタＣ_ｉｊに書き戻しデータ（００、０１、１０、又は、１１）に応じた書き込み電圧Ｖ_{ｓｔｏｒａｇｅ}（Ｖ_Ｗ００（０Ｖ）、Ｖ_Ｗ０１、Ｖ_Ｗ１０、又は、Ｖ_Ｗ１１）が印加される。

【0273】

図４１は、図２３の周辺回路の変形例を示している。

【0274】

図２３の例では、Multi-level DRAMにおいて、１つのセンスアンプ１７が１つのメモリセルＵ_ｉｊに接続される。このため、メモリセルＵ_ｉｊがｎビットデータを記憶する場合、上述のように、ｎビットデータは、ｎ回の読み出し動作によりメモリセルＵ_ｉｊから読み出される。但し、ｎは、２以上の自然数である。

【0275】

これに対し、図４１の例では、Multi-level DRAMにおいて、メモリセルＵ_ｉｊがｎビットデータ（例えば、ｎ＝２）を記憶する場合、（２^ｎ−１）個のセンスアンプ１７−０，１７−１，１７−２が１つのメモリセルＵ_ｉｊに接続される。この場合、コントローラ１２は、ｎ個のセンスアンプ（ＳＡ０，ＳＡ１，ＳＡ２）１７−０，１７−１，１７−２をパラレルに動作させることにより、ｎビットデータは、１回の読み出し動作によりメモリセルＵ_ｉｊから読み出すことができる。

【0276】

図４１において、図２３と同じ要素には同じ符号を付すことによりその詳細な説明を省略する。また、図４１の例が図２３の例と異なる点は、複数個のセンスアンプ１７−０，１７−１，１７−２が１つのメモリセルＵｉｊに対応し、かつ、ロジック回路１９が、複数のセンスアンプ１７−０，１７−１，１７−２からのデータに基づいて、読み出しデータＤｒ０，Ｄｒ１を出力する点にある。

【0277】

センスアンプ１７−０，１７−１，１７−２は、それぞれ、図２３のセンスアンプ１７に対応する。また、ＲＳＴ０／ＥＱ０、ＲＳＴ１／ＥＱ１、及び、ＲＳＴ２／ＥＱ２は、それぞれ、図２３のリセット回路（トランジスタＱ_ｒｓｔ）及びイコライズ回路（トランジスタＱ_ｅｑ）に対応する。

【0278】

ここで、図４１の例に示すように、１回の読み出し動作により２ビットビットデータを読み出す場合、ビット線ＢＬ_ｊ及びノードＳ１０，Ｓ１１，Ｓ１２は、プリチャージ電位Ｖ_ｐｒｅとして、Ｖ_ＢＬ＝（３／６）×Ｖ_ｄｄに設定される。

【0279】

一方、センスアンプ１７−０のノードＳ２０は、プリチャージ電位Ｖ_ｐｒｅ０として、Ｖ_ｒｅｆ０＝（３／６）×Ｖ_ｄｄに設定される。また、センスアンプ１７−１のノードＳ２１は、プリチャージ電位Ｖ_ｐｒｅ１として、Ｖ_ｒｅｆ１＝（５／６）×Ｖ_ｄｄに設定される。さらに、センスアンプ１７−２のノードＳ２２は、プリチャージ電位Ｖ_ｐｒｅ２として、Ｖ_ｒｅｆ２＝（１／６）×Ｖ_ｄｄに設定される。

【0280】

図４２は、図４１のロジック回路１９の例を示している。
図４１のノードＳ１０の電位Ｖ_Ｓ１０は、ラッチ回路Ｌ１０に入力される。また、図４１のノードＳ１１，Ｓ１２の電位Ｖ_Ｓ１１，Ｖ_Ｓ１２は、それぞれ、ラッチ回路Ｌ１１，Ｌ１２に入力される。

【0281】

ラッチ回路Ｌ１１，Ｌ１２にラッチされたデータ（電位）は、マルチプレクサＭＵＸ＿ｄｒ１に入力される。

【0282】

ラッチ回路Ｌ１０にラッチされたデータ（電位）は、読み出しデータＤｒ０としてロジック回路１９から出力されると共に、マルチプレクサＭＵＸ＿ｄｒ１から出力される読み出しデータＤｒ１を選択する選択信号として、マルチプレクサＭＵＸ＿ｄｒ１に入力される。

【0283】

例えば、Ｖ_Ｓ１０が１（Ｖ_ｄｄ）であり、ラッチ回路Ｌ１０が１をラッチするとき、マルチプレクサＭＵＸ＿ｄｒ１は、読み出しデータＤｒ１として、ラッチ回路Ｌ１１にラッチされたデータ（電位）、即ち、Ｖ_Ｓ１１を出力する。また、Ｖ_Ｓ１０が０（Ｖ_ｓｓ）であり、ラッチ回路Ｌ１０が０をラッチするとき、マルチプレクサＭＵＸ＿ｄｒ１は、読み出しデータＤｒ１として、ラッチ回路Ｌ１２にラッチされたデータ（電位）、即ち、Ｖ_Ｓ１２を出力する。

【0284】

図４３は、図４１の周辺回路を用いた１回読み出し(once reading)のフローチャートを示している。図４４は、１回読み出しを行う場合の図４１の複数のセンスアンプＳＡ０，ＳＡ１，ＳＡ２の動作を示している。

【0285】

この１回読み出しは、図３２及び図３３の１回目の読み出し動作、図３４及び図３５の２回目−Ａの読み出し動作、及び、図３６及び図３７の２回目−Ｂの読み出し動作を、まとめて１回で行うイメージである。

【0286】

まず、図３２乃至図３７の例と同様に、読み出し動作を実行し、センスアンプＳＡ０，ＳＡ１，ＳＡ２及びロジック回路１９を用いて、読み出しデータを判定及び出力する（ステップＳＴ１０，ＳＴ１１，ＳＴ１２）。

【0287】

但し、ビット線ＢＬ_ｊ及びノードＳ１０，Ｓ１１，Ｓ１２は、Ｖ_ＢＬ（Ｖ_ｐｒｅ）＝（３／６）×Ｖ_ｄｄに設定される。また、センスアンプＳＡ０のノードＳ２０は、Ｖ_ｒｅｆ０（Ｖ_ｐｒｅ０）＝（３／６）×Ｖ_ｄｄに設定され、センスアンプＳＡ１のノードＳ２１は、Ｖ_ｒｅｆ１（Ｖ_ｐｒｅ１）＝（５／６）×Ｖ_ｄｄに設定され、センスアンプＳＡ２のノードＳ２２は、Ｖ_ｒｅｆ２（Ｖ_ｐｒｅ２）＝（１／６）×Ｖ_ｄｄに設定される。

【0288】

この時、センスアンプＳＡ０では、図４４に示すように、メモリセルＵ_ｉｊに記憶されたデータが１１，１０のとき、ノードＳ１０の電位Ｖ_Ｓ１０がＶ_ｄｄ（ノードＳ２０の電位Ｖ_Ｓ２０がＶ_ｓｓ）となり、メモリセルＵ_ｉｊに記憶されたデータが０１，００のとき、ノードＳ１０の電位Ｖ_Ｓ１０がＶ_ｓｓ（ノードＳ２０の電位Ｖ_Ｓ２０がＶ_ｄｄ）となる。

【0289】

また、センスアンプＳＡ１では、図４４に示すように、メモリセルＵ_ｉｊに記憶されたデータが１１のとき、ノードＳ１１の電位Ｖ_Ｓ１１がＶ_ｄｄ（ノードＳ２１の電位Ｖ_Ｓ２１がＶ_ｓｓ）となり、メモリセルＵ_ｉｊに記憶されたデータが１０，０１，００のとき、ノードＳ１１の電位Ｖ_Ｓ１１がＶ_ｓｓ（ノードＳ２１の電位Ｖ_Ｓ２１がＶ_ｄｄ）となる。

【0290】

さらに、センスアンプＳＡ２では、図４４に示すように、メモリセルＵ_ｉｊに記憶されたデータが１１，１０，０１のとき、ノードＳ１２の電位Ｖ_Ｓ１２がＶ_ｄｄ（ノードＳ２２の電位Ｖ_Ｓ２２がＶ_ｓｓ）となり、メモリセルＵ_ｉｊに記憶されたデータが００のとき、ノードＳ１２の電位Ｖ_Ｓ１２がＶ_ｓｓ（ノードＳ２２の電位Ｖ_Ｓ２２がＶ_ｄｄ）となる。

【0291】

従って、図４２のロジック回路１９は、読み出しデータが１１の場合、即ち、Ｖ_Ｓ１０、Ｖ_Ｓ１１、及び、Ｖ_Ｓ１２がそれぞれ１１１の場合、読み出しデータＤｒ０＝１，Ｄｒ１＝１を出力する。

【0292】

また、図４２のロジック回路１９は、読み出しデータが１０の場合、即ち、Ｖ_Ｓ１０、Ｖ_Ｓ１１、及び、Ｖ_Ｓ１２がそれぞれ１０１の場合、読み出しデータＤｒ０＝１，Ｄｒ１＝０を出力する。また、図４２のロジック回路１９は、読み出しデータが０１の場合、即ち、Ｖ_Ｓ１０、Ｖ_Ｓ１１、及び、Ｖ_Ｓ１２がそれぞれ００１の場合、読み出しデータＤｒ０＝０，Ｄｒ１＝１を出力する。

【0293】

さらに、図４２のロジック回路１９は、読み出しデータが００の場合、即ち、Ｖ_Ｓ１０、Ｖ_Ｓ１１、及び、Ｖ_Ｓ１２がそれぞれ０００の場合、読み出しデータＤｒ０＝０，Ｄｒ１＝０を出力する。

【0294】

以上をまとめたのが図４５である。
同図から明らかなように、センスアンプＳ０，Ｓ１，Ｓ２及びロジック回路１９を用いて、メモリセルＵ_ｉｊから２ビットデータを読み出すことができる。

【0295】

また、この読み出しデータＤｒ０，Ｄｒ１は、図２２のコントローラ１２に入力される。従って、図２２のコントローラ１２は、読み出し動作（１回読み出し）後、読み出しデータに基づいて、書き戻し動作を実行する（ステップＳＴ１３）。

【0296】

書き戻し動作は、図３９に示すフローに従って行えばよいので、ここでの詳細な説明を省略する。

【0297】

尚、Multi-level DRAMにおいても、図１９乃至図２１に示すビット線ブースト効果を適用することが可能である。

【0298】

（デバイス構造例）
ＤＲＡＭの高性能化は、上述した図１乃至図４５の実施例により実現できる。以下では、ＤＲＡＭの低コスト化を図るための技術を説明する。

【0299】

ＤＲＡＭの低コスト化は、例えば、上述したように、ＤＲＡＭのメモリセル（キャパシタ）に複数ビット（Multi-level）を記憶させることにより実現できると共に、以下に説明するように、ＤＲＡＭを三次元化することによっても実現できる。これにより、ＤＲＡＭの大容量化が実現され、１ビット当たりのコストが低下するからである。

【0300】

ここで、ＤＲＡＭを三次元化するとは、メモリセル（トランジスタ及びキャパシタ）を半導体基板の上面よりも上に配置することを意味する。この場合、例えば、センスアンプなどの周辺回路が半導体基板上に配置され、メモリセルアレイは、この周辺回路よりもさらに上に配置される。

【0301】

図４６は、三次元ＤＲＡＭの平面図を示している。図４７は、図４６のＸＬＶＩＩ−ＸＬＶＩＩ線に沿う断面図である。

【0302】

半導体基板２０は、例えば、シリコン基板であり、上面を有する。周辺回路２１Ａ，２１Ｂは、半導体基板２０の上面上に配置される。また、トランジスタ（例えば、ＦＥＴ）Ｑ_{ｃｌａｍｐ}，Ｔ_ＳＬは、半導体基板２０上に配置される。トランジスタＱ_{ｃｌａｍｐ}は、例えば、図３、図４、及び、図２３のトランジスタＱ_{ｃｌａｍｐ}に対応する。トランジスタＴ_ＳＬは、三次元ＤＲＡＭにおいて、ソース線ＳＬを選択するための選択素子である。

【0303】

メモリセルアレイは、周辺回路２１Ａ，２１Ｂよりもさらに上に配置される。メモリセルアレイは、積み重ねられる２つのブロックＢＫ０，ＢＫ１を備える。本例では、ブロックの数は、２つであるが、これに限られない。ブロックの数は、１つであってもよいし、２つ又はそれより多くてもよい。

【0304】

２つのブロックＢＫ０，ＢＫ１の各々は、さらに、２つのサブアレイＭＡ↓，ＭＡ↑を備える。サブアレイＭＡ↓は、ビット線ＢＬ↓と、ビット線ＢＬ↓よりも上のソース線ＳＬと、ビット線ＢＬ↓及びソース線ＳＬ間のメモリセル（トランジスタＴ_ｉｊ↓及びキャパシタＣ_ｉｊ↓）と、を備える。

【0305】

サブアレイＭＡ↑は、ソース線ＳＬと、ソース線ＳＬよりも上のビット線ＢＬ↑と、ソース線ＳＬ及びビット線ＢＬ↑間のメモリセル（トランジスタＴ_ｉｊ↑及びキャパシタＣ_ｉｊ↑）と、を備える。サブアレイＭＡ↓のソース線ＳＬとサブアレイＭＡ↑のソース線ＳＬは、１つの導電線により共有される（エリアＸ）。ソース線ＳＬは、コンタクトプラグ２２により、トランジスタＴ_ＳＬに接続される。

【0306】

また、ブロックＢＫ０のビット線ＢＬ↑とブロックＢＫ１のビット線ＢＬ↓は、１つの導電線により共有される（エリアＹ）。ビット線ＢＬ↓及びビット線ＢＬ↑は、コンタクトプラグ２３により、トランジスタＱ_{ｃｌａｍｐ}に接続される。

【0307】

ビット線ＢＬ↓，ＢＬ↑及びソース線ＳＬは、半導体基板２０の上面に沿う第１の方向に延びる。また、ワード線ＷＬ_ｉｊ↓，ＷＬ_ｉｊ↑は、半導体基板２０の上面に沿い、かつ、第１の方向に交差する第２の方向に延びる。

【0308】

サブアレイＭＡ↓内のメモリセルは、トランジスタＴ_ｉｊ↓と、トランジスタＴ_ｉｊ↓上のキャパシタＣ_ｉｊ↓と、を備える。

【0309】

例えば、図４８に示すように、トランジスタＴ_ｉｊ↓は、チャネル（電流経路）としての半導体層（半導体ピラー）２４↓と、ゲート絶縁層２５↓と、ワード線ＷＬ_ｉｊ↓と、を備える。半導体層２４↓の下面は、図４７のビット線ＢＬ↓に接続される。キャパシタＣ_ｉｊ↓は、ピラー電極部２６↓と、ピラー電極部２６↓を覆う絶縁部２７↓と、絶縁部２７↓を覆うセル電極部２８↓と、を備える。ピラー電極部２６↓の上面は、ソース線ＳＬに接続される。セル電極部２８↓の下面は、半導体層２４↓に接続される。

【0310】

トランジスタＴ_ｉｊ↓は、例えば、半導体基板２０よりも上に配置されるチャネルとしての半導体層２４↓を備え、かつ、チャネルとしての半導体層２４↓が半導体基板２０の上面に交差する縦型トランジスタである。チャネルとしての半導体層２４↓は、半導体基板２０から独立していれば、どのような材料を備えていても構わない。例えば、半導体層２４↓は、エピタキシャル単結晶シリコン層、ポリシリコン層、アモルファスシリコン層など、であってもよい。

【0311】

また、半導体層２４↓は、酸化物半導体層であってもよい。

【0312】

近年、優れたオフリーク特性（オフ時のリーク電流が小さいという特性）を有するいわゆる酸化物半導体ＴＦＴ（thin film transistor）が研究発表されている。酸化物半導体ＴＦＴは、酸化物半導体をチャネルとする点に特徴を有する。酸化物半導体は、例えば、酸化インジウム、酸化ガリウム、及び、酸化亜鉛を含む、いわゆるＩＧＺＯ（InGaZnO）である。酸化物半導体は、例えば、酸化ズズ、酸化アルミニウム、酸化シリコンなど、であってもよい。このような酸化物半導体ＴＦＴをトランジスタＴ_ｉｊ↓に採用することも可能である。

【0313】

酸化物半導体ＴＦＴは、例えば、２００℃程度の低温プロセスで形成することが可能であるため、ウェハプロセスにおいて半導体基板２０上の周辺回路２１Ａ,２１Ｂに熱ストレスを与えないという意味で、ＤＲＡＭの三次元化に非常に有効な技術である。また、酸化物半導体ＴＦＴは、一般的なシリコンチャネルトランジスタに比べて、オフ時のリーク電流を大幅に削減できる。

【0314】

従って、半導体層２４↓として酸化物半導体（例えば、ＩＧＺＯなど）を用いれば、非常に長いデータ保持時間（リテンションタイム）を有するＤＲＡＭ（ULR DRAM: Ultra Long Retention DRAM）を実現できる。

【0315】

例えば、シリコンをチャネルとするトランジスタＴ_ｉｊ↓の場合、リテンションタイムは、64msec程度である。このため、短い周期でデータのリフレッシュ（再書き込み）を行わなければならない。これに対し、ＩＧＺＯをチャネルとするトランジスタＴ_ｉｊ↓の場合、リテンションタイムは、10days程度である。このため、データのリフレッシュがシステムのパフォーマンスに影響を与えることがない。

【0316】

本実施例では、トランジスタＴ_ｉｊ↓のチャネルとしての半導体層２４↓は、円柱形状を有するが、これに限定されることはない。ゲート絶縁層２５↓は、例えば、酸化シリコンなどの絶縁体を備える。ワード線ＷＬ_ｉｊ↓は、例えば、アルミニウム、銅、タングステンなど、のメタル材料を備える。

【0317】

キャパシタＣ_ｉｊ↓は、いわゆるフィン型キャパシタである。キャパシタＣ_ｉｊ↓は、円柱形状を有するが、これに限定されることはない。ピラー電極部２６↓及びセル電極部２８↓は、例えば、アルミニウム、銅、タングステンなど、のメタル材料を備える。絶縁部２７↓は、例えば、銅酸化物、タングステン酸化物、シリコン酸化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物、タンタル酸化物や、これらの積層構造など、を備える。

【0318】

サブアレイＭＡ↑内のメモリセルは、キャパシタＣ_ｉｊ↑と、キャパシタＣ_ｉｊ↑上のトランジスタＴ_ｉｊ↑と、を備える。

【0319】

例えば、図４９に示すように、トランジスタＴ_ｉｊ↑は、チャネル（電流経路）としての半導体層（半導体ピラー）２４↑と、ゲート絶縁層２５↑と、ワード線ＷＬ_ｉｊ↑と、を備える。半導体層２４↑の上面は、図４７のビット線ＢＬ↑に接続される。キャパシタＣ_ｉｊ↑は、ピラー電極部２６↑と、ピラー電極部２６↑を覆う絶縁部２７↑と、絶縁部２７↑を覆うセル電極部２８↑と、を備える。ピラー電極部２６↑の下面は、ソース線ＳＬに接続される。セル電極部２８↑の上面は、半導体層２４↑に接続される。

【0320】

トランジスタＴ_ｉｊ↑は、サブアレイＭＡ↓内のトランジスタＴ_ｉｊ↓と同様に、チャネルとしての半導体層２４↑が半導体基板２０の上面に交差する縦型トランジスタである。キャパシタＣ_ｉｊ↑は、サブアレイＭＡ↓内のキャパシタＣ_ｉｊ↓と同様に、フィン型キャパシタである。

【0321】

トランジスタＴ_ｉｊ↑及びキャパシタＣ_ｉｊ↑の構造は、トランジスタＴ_ｉｊ↓及びキャパシタＣ_ｉｊ↓の構造と比べると、上下が逆である点が異なる。

【0322】

トランジスタＱ_ｐｒｅ及びトランジスタＱ_Ｗのペアは、ビット線ＢＬ↓及びビット線ＢＬ↑のそれぞれに接続される。トランジスタＱ_ｐｒｅ及びトランジスタＱ_Ｗは、例えば、図３、図４、及び、図２３のトランジスタＱ_ｐｒｅ及びトランジスタＱ_Ｗに対応する。

【0323】

トランジスタＱ_ｐｒｅ及びトランジスタＱ_Ｗは、メモリセルのトランジスタＴ_ｉｊ↓，Ｔ_ｉｊ↑と同様に、縦型トランジスタである。

【0324】

例えば、図５０に示すように、トランジスタＱ_ｐｒｅは、チャネル（電流経路）としての半導体層（半導体ピラー）２４↓と、ゲート絶縁層２５↓と、ゲート電極Ｇ１と、を備える。半導体層２４↓の下面は、図４７のビット線ＢＬ↓又はビット線ＢＬ↑に接続される。

【0325】

また、図５１に示すように、トランジスタＱ_Ｗは、チャネル（電流経路）としての半導体層（半導体ピラー）２４↑と、ゲート絶縁層２５↑と、ゲート電極Ｇ２と、を備える。半導体層２４↑の上面は、図４７のビット線ＢＬ↓又はビット線ＢＬ↑に接続される。

【0326】

トランジスタＱ_ｐｒｅ及びトランジスタＱ_Ｗがメモリセルアレイ内に縦型トランジスタとして配置されることにより、これらトランジスタによるビット線ＢＬ↓／ＢＬ↑の充電速度が高速化される。

【0327】

尚、トランジスタＱ_ｐｒｅ及びトランジスタＱ_Ｗの位置は、変更可能である。

【0328】

例えば、トランジスタＱ_ｐｒｅは、図４７のビット線ＢＬ↓／ＢＬ↑の下面に接続されてもよいし、トランジスタＱ_Ｗは、図４７のビット線ＢＬ↓／ＢＬ↑の上面に接続されてもよい。また、トランジスタＱ_ｐｒｅ及びトランジスタＱ_Ｗは、共に、ビット線ＢＬ↓／ＢＬ↑の上面に接続してもよいし、ビット線ＢＬ↓／ＢＬ↑の下面に接続してもよい。

【0329】

このような三次元ＤＲＡＭにおいて、例えば、ブロックＢＫ０での書き込み動作とブロックＢＫ１での書き込み動作は、パラレルに行うことができる。また、ブロックＢＫ０内のサブアレイＭＡ↓での書き込み動作とブロックＢＫ０内のサブアレイＭＡ↑での書き込み動作は、ソース線ＳＬが共有されているため、シリアルに行う。これについては、後述する。

【0330】

また、ブロックＢＫ０内のサブアレイＭＡ↓での書き込み動作では、複数のワード線ＷＬ_ｉｊ↓のうちの１本が選択される。選択された１本のワード線の電位は、アクティブ状態（ハイレベル）に設定され、それ以外の複数本のワード線の電位は、ノンアクティブ状態（ロウレベル）に設定される。

【0331】

また、このような三次元ＤＲＡＭの場合、１つのサブアレイにおいて、１つのメモリセル当たりの平面サイズは、図４６の平面図から明らかなように、４Ｆ^２を実現できる。従って、半導体基板２０上に、ｎのブロック、即ち、２ｎのサブアレイを積み重ねたと仮定すると、１つのメモリセル当たりの平面サイズは、２Ｆ^２／ｎ（＝４Ｆ^２／２ｎ）を実現できる。但し、ｎは、１又はそれよりも大きい自然数である。

【0332】

図５２は、図４７のデバイス構造の変形例を示している。

【0333】

このデバイス構造が図４７のデバイス構造と異なる点は、ソース線ＳＬを選択するトランジスタＴ_ＳＬが、メモリセル内のトランジスタＴ_ｉｊ↓，Ｔ_ｉｊ↑と同様に、縦型トランジスタであることにある。

【0334】

例えば、図５３に示すように、トランジスタＴ_ＳＬは、チャネル（電流経路）としての半導体層（半導体ピラー）２４↑と、ゲート絶縁層２５↑と、ゲート電極Ｇ３と、を備える。半導体層２４↑は、ソース線ＳＬと周辺回路２１Ｂとの間に接続される。また、トランジスタＴ_ＳＬの位置は、トランジスタＱ_ｐｒｅ，Ｑ_Ｗと同様に、変更可能である。

【0335】

図５４乃至図５７は、それぞれ、図４６乃至図５３のデバイス構造を採用したときのカラムセレクタ及びセンスアンプを含む周辺回路の例を示している。

【0336】

キャパシタＣ_ｉｊ↓，Ｃ_ｉｊ↑、トランジスタＴ_ｉｊ↓，Ｔ_ｉｊ↑、ワード線ＷＬ_ｉｊ↓，ＷＬ_ｉｊ↑、ビット線ＢＬ↓，ＢＬ↑、ソース線ＳＬ、及び、トランジスタＱ_ｐｒｅ，Ｑ_Ｗ，Ｑ_{ｃｌａｍｐ}，Ｔ_ＳＬは、それぞれ、図４６乃至図５３に示すキャパシタＣ_ｉｊ↓，Ｃ_ｉｊ↑、トランジスタＴ_ｉｊ↓，Ｔ_ｉｊ↑、ワード線ＷＬ_ｉｊ↓，ＷＬ_ｉｊ↑、ビット線ＢＬ↓，ＢＬ↑、ソース線ＳＬ、及び、トランジスタＱ_ｐｒｅ，Ｑ_Ｗ，Ｑ_{ｃｌａｍｐ}，Ｔ_ＳＬに対応する。

【0337】

また、図５４乃至図５７において、図３、図４、及び、図２３に示す周辺回路と同じ要素には同じ符号を付すことによりその詳細な説明を省略する。

【0338】

図５４及び図５５は、１セル／１ビットタイプのSingle-level DRAM、又は、Multi-level DRAMであり、図３及び図２３に対応する。図５４及び図５５の異なる点は、センスアンプ１７とビット線ＢＬ↓，ＢＬ↑との対応関係にある。即ち、図５４の例では、２つのビット線ＢＬ↓，ＢＬ↑に１つのセンスアンプ１７が共通に接続されるのに対し、図５５の例では、１つのビット線ＢＬ↓に１つのセンスアンプ１７↓が接続され、かつ、１つのビット線ＢＬ↑に１つのセンスアンプ１７↑が接続される。

【0339】

図４６乃至図５３に示す三次元ＤＲＡＭの場合、メモリセルＵ_ｉｊ↓とメモリセルＵ_ｉｊ↑は、１つのソース線ＳＬを共有する。また、本実施例では、上述したように、例えば、書き込み動作において、ソース線ＳＬの電位を変化させることにより、メモリセルＵ_ｉｊ↓，Ｕ_ｉｊ↑に書き込みデータを書き込む。従って、これら２つのメモリセルＵ_ｉｊ↓，Ｕ_ｉｊ↑に対して、パラレルに書き込み動作を行うことができない。

【0340】

そこで、メモリセルＵ_ｉｊ↓に接続されるワード線ＷＬ_ｉｊ↓と、メモリセルＵ_ｉｊ↑に接続されるワード線ＷＬ_ｉｊ↑とを独立させる。

【0341】

これにより、例えば、メモリセルＵ_ｉｊ↓に書き込みデータを書き込む場合、ワード線ＷＬ_ｉｊ↓をハイレベル（選択状態）に設定し、ワード線ＷＬ_ｉｊ↑をロウレベル（非選択状態）に設定し、ビット線ＢＬ↓を固定電位に設定し、かつ、ソース線ＳＬを書き込みデータの値に応じた電位Ｖ_ＳＬに設定すれば、メモリセルＵ_ｉｊ↓に独立に書き込みデータを書き込むことができる。

【0342】

また、例えば、メモリセルＵ_ｉｊ↑に書き込みデータを書き込む場合、ワード線ＷＬ_ｉｊ↑をハイレベル（選択状態）に設定し、ワード線ＷＬ_ｉｊ↓をロウレベル（非選択状態）に設定し、ビット線ＢＬ↑を固定電位に設定し、かつ、ソース線ＳＬを書き込みデータの値に応じた電位Ｖ_ＳＬに設定すれば、メモリセルＵ_ｉｊ↑に独立に書き込みデータを書き込むことができる。

【0343】

即ち、例えば、図５８に示すように、２つのメモリセルＵ_ｉｊ↓，Ｕ_ｉｊ↑に対する書き込み動作は、時分割制御によりシリアルに行われる。

【0344】

尚、各メモリセルＵ_ｉｊ↓，Ｕ_ｉｊ↑に対する書き込み動作は、Single-level DRAMの場合、例えば、図１２又は図１７の波形図と同じであり、かつ、Multi-level DRAMの場合、例えば、図３１の波形図と同じであるため、ここでの詳細な説明を省略する。

【0345】

但し、図５４及び図５５の例では、例えば、図３及び図２３のカラムセレクタ１６に対応する要素が存在しない。２つのメモリセルＵ_ｉｊ↓，Ｕ_ｉｊ↑のうちの一方に対して書き込み動作を実行するときは、φ_ＳＬをハイレベルに設定し、トランジスタＴ_ＳＬをオンにすればよい。従って、図１２、図１７、又は、図３１の波形図において、φ_ＣＳをφ_ＳＬに置き換えれば、各メモリセルＵ_ｉｊ↓，Ｕ_ｉｊ↑に対する書き込み動作を説明できる。

【0346】

図５４の例の場合、読み出し動作は、２つのメモリセルＵ_ｉｊ↓，Ｕ_ｉｊ↑に対して、シリアルに行う。

【0347】

例えば、メモリセルＵ_ｉｊ↓からデータを読み出す場合、ワード線ＷＬ_ｉｊ↓をハイレベル（選択状態）に設定し、ワード線ＷＬ_ｉｊ↑をロウレベル（非選択状態）に設定し、ソース線ＳＬを０Ｖに設定し、ビット線ＢＬ↓をプリチャージ電位Ｖ_ｐｒｅに設定する。これにより、メモリセルＵ_ｉｊ↓からデータを読み出すことができる。

【0348】

また、例えば、メモリセルＵ_ｉｊ↑からデータを読み出す場合、ワード線ＷＬ_ｉｊ↑をハイレベル（選択状態）に設定し、ワード線ＷＬ_ｉｊ↓をロウレベル（非選択状態）に設定し、ソース線ＳＬを０Ｖに設定し、ビット線ＢＬ↑をプリチャージ電位Ｖ_ｐｒｅに設定する。これにより、メモリセルＵ_ｉｊ↑からデータを読み出すことができる。

【0349】

これに対し、図５５の例の場合、読み出し動作は、２つのメモリセルＵ_ｉｊ↓，Ｕ_ｉｊ↑に対して、パラレルに行うことができる。

【0350】

例えば、２つのメモリセルＵ_ｉｊ↓，Ｕ_ｉｊ↑からパラレルにデータを読み出す場合、２つのワード線ＷＬ_ｉｊ↓，ＷＬ_ｉｊ↑を共にハイレベル（選択状態）に設定し、ソース線ＳＬを０Ｖに設定し、２つのビット線ＢＬ↓，ＢＬ↑を共にプリチャージ電位Ｖ_ｐｒｅに設定する。これにより、２つのメモリセルＵ_ｉｊ↓，Ｕ_ｉｊ↑からパラレルにデータを読み出すことができる。

【0351】

尚、各メモリセルＵ_ｉｊ↓，Ｕ_ｉｊ↑に対する読み出し動作は、Single-level DRAMの場合、例えば、図１３、図１４、図１９、又は、図２０の波形図と同じであり、かつ、Multi-level DRAMの場合、例えば、図３２乃至図３７の波形図と同じであるため、ここでの詳細な説明を省略する。

【0352】

但し、図１３、図１４、図１９、図２０、又は、図３２乃至図３７の波形図において、φ_ＣＳをφ_ＳＬに置き換えることが必要である。

【0353】

図５６及び図５７は、２セル／１ビットタイプのSingle-level DRAMであり、図４に対応する。図５６及び図５７の異なる点は、センスアンプ１７とビット線ＢＬ↓，ＢＬ↑との対応関係にある。即ち、図５６の例では、ビット線ペアＢＬ↓，ＢＬ↓とビット線ペアＢＬ↑，ＢＬ↑とに１つのセンスアンプ１７が共通に接続されるのに対し、図５７の例では、ビット線ペアＢＬ↓，ＢＬ↓に１つのセンスアンプ１７↓が接続され、かつ、ビット線ペアＢＬ↑，ＢＬ↑に１つのセンスアンプ１７↑が接続される。

【0354】

書き込み動作は、図５４及び図５５の場合と同様に、メモリセルペアＵ_ｉｊ↓，Ｕ_ｉｊ↓とメモリセルペアＵ_ｉｊ↑，Ｕ_ｉｊ↑とに対して、シリアルに行う。即ち、メモリセルペアＵ_ｉｊ↓，Ｕ_ｉｊ↓に接続されるワード線ＷＬ_ｉｊ↓と、メモリセルペアＵ_ｉｊ↑，Ｕ_ｉｊ↑に接続されるワード線ＷＬ_ｉｊ↑とを独立させる。

【0355】

これにより、例えば、メモリセルペアＵ_ｉｊ↓，Ｕ_ｉｊ↓に書き込みデータを書き込む場合、ワード線ＷＬ_ｉｊ↓をハイレベル（選択状態）に設定し、ワード線ＷＬ_ｉｊ↑をロウレベル（非選択状態）に設定し、ビット線ＢＬ↓を固定電位に設定し、かつ、ソース線ＳＬを書き込みデータの値に応じた電位Ｖ_ＳＬに設定すれば、メモリセルペアＵ_ｉｊ↓，Ｕ_ｉｊ↓に独立に書き込みデータを書き込むことができる。

【0356】

また、例えば、メモリセルペアＵ_ｉｊ↑，Ｕ_ｉｊ↑に書き込みデータを書き込む場合、ワード線ＷＬ_ｉｊ↑をハイレベル（選択状態）に設定し、ワード線ＷＬ_ｉｊ↓をロウレベル（非選択状態）に設定し、ビット線ＢＬ↑を固定電位に設定し、かつ、ソース線ＳＬを書き込みデータの値に応じた電位Ｖ_ＳＬに設定すれば、メモリセルペアＵ_ｉｊ↑，Ｕ_ｉｊ↑に独立に書き込みデータを書き込むことができる。

【0357】

尚、メモリセルペアＵ_ｉｊ↓，Ｕ_ｉｊ↓、又は、メモリセルペアＵ_ｉｊ↑，Ｕ_ｉｊ↑対する書き込み動作（Single-level DRAMの場合）は、例えば、図１２又は図１７の波形図と同じである。但し、メモリセルペアＵ_ｉｊ↓，Ｕ_ｉｊ↓には相補データが記憶され、メモリセルペアＵ_ｉｊ↑，Ｕ_ｉｊ↑には、相補データが記憶される。

【0358】

また、図１２又は図１７の波形図において、φ_ＣＳをφ_ＳＬに置き換えることが必要である。

【0359】

図５６の例の場合、図５４の例と同様に、読み出し動作は、メモリセルペアＵ_ｉｊ↓，Ｕ_ｉｊ↓とメモリセルペアＵ_ｉｊ↑，Ｕ_ｉｊ↑とでシリアルに行う。

【0360】

例えば、メモリセルペアＵ_ｉｊ↓，Ｕ_ｉｊ↓からデータを読み出す場合、ワード線ＷＬ_ｉｊ↓をハイレベル（選択状態）に設定し、ワード線ＷＬ_ｉｊ↑をロウレベル（非選択状態）に設定し、ソース線ＳＬを０Ｖに設定し、ビット線ＢＬ↓をプリチャージ電位Ｖ_ｐｒｅに設定する。これにより、メモリセルペアＵ_ｉｊ↓，Ｕ_ｉｊ↓からデータを読み出すことができる。

【0361】

また、例えば、メモリセルペアＵ_ｉｊ↑，Ｕ_ｉｊ↑からデータを読み出す場合、ワード線ＷＬ_ｉｊ↑をハイレベル（選択状態）に設定し、ワード線ＷＬ_ｉｊ↓をロウレベル（非選択状態）に設定し、ソース線ＳＬを０Ｖに設定し、ビット線ＢＬ↑をプリチャージ電位Ｖ_ｐｒｅに設定する。これにより、メモリセルペアＵ_ｉｊ↑，Ｕ_ｉｊ↑からデータを読み出すことができる。

【0362】

これに対し、図５７の例の場合、読み出し動作は、メモリセルペアＵ_ｉｊ↓，Ｕ_ｉｊ↓とメモリセルペアＵ_ｉｊ↑，Ｕ_ｉｊ↑とでパラレルに行うことができる。

【0363】

例えば、メモリセルペアＵ_ｉｊ↓，Ｕ_ｉｊ↓とメモリセルペアＵ_ｉｊ↑，Ｕ_ｉｊ↑とからパラレルにデータを読み出す場合、２つのワード線ＷＬ_ｉｊ↓，ＷＬ_ｉｊ↑を共にハイレベル（選択状態）に設定し、ソース線ＳＬを０Ｖに設定し、２つのビット線ＢＬ↓，ＢＬ↑を共にプリチャージ電位Ｖ_ｐｒｅに設定する。これにより、メモリセルペアＵ_ｉｊ↓，Ｕ_ｉｊ↓とメモリセルペアＵ_ｉｊ↑，Ｕ_ｉｊ↑とからからパラレルにデータを読み出すことができる。

【0364】

尚、メモリセルペアＵ_ｉｊ↓，Ｕ_ｉｊ↓、又は、メモリセルペアＵ_ｉｊ↑，Ｕ_ｉｊ↑対する読み出し動作（Single-level DRAMの場合）は、例えば、図１５又は図１６の波形図と同じであるため、ここでの詳細な説明を省略する。但し、図１５又は図１６の波形図において、φ_ＣＳをφ_ＳＬに置き換えることが必要である。

【0365】

図５９は、ソース線の電位変化による非選択セルへの影響を示している。

【0366】

図４６乃至図５３に示す三次元ＤＲＡＭの場合、メモリセルＵ_ｉｊ↓とメモリセルＵ_ｉｊ↑は、１つのソース線ＳＬを共有する。従って、例えば、メモリセルＵ_ｉｊ↓に書き込みデータを書き込む場合、メモリセルＵ_ｉｊ↓は選択セルとなり、メモリセルＵ_ｉｊ↑は、書き込みを行わない非選択セルとなる。

【0367】

また、選択セルに対して書き込みを行っている間、ソース線ＳＬの電位Ｖ_ＳＬが非選択セルにも印加されることになる。従って、ソース線ＳＬの電位Ｖ_ＳＬの変化が非選択セルのデータ（Ｖ_ｃａｐ）に影響を与えないことが必要である。

【0368】

同図に示すように、本実施例においては、選択セルに書き込みデータを書き込むためにソース線ＳＬの電位Ｖ_ＳＬを変化させても、非選択セルのデータ（Ｖ_ｃａｐ）は変化しない。即ち、非選択セルのＶ_ｃａｐは、容量カップリングにより一時的に変化するが、直ちに元に戻る。これは、非選択セルのトランジスタがオフであるからである。

【0369】

従って、メモリセルＵ_ｉｊ↓，Ｕ_ｉｊ↑内のトランジスタＴ_ｉｊ↓，Ｔ_ｉｊ↑は、オフリークが少ないトランジスタ（例えば、酸化物半導体ＴＦＴ）とするのが望ましい。

【0370】

（適用例）
本実施例に係わるＤＲＡＭは、ＮＡＮＤメモリのページバッファに適用可能である。ＮＡＮＤメモリのページバッファとは、ＮＡＮＤメモリに書き込む書き込みデータ、又は、ＮＡＮＤメモリから読み出す読み出しデータを一時的に記憶するメモリのことである。

【0371】

ＮＡＮＤメモリでは、書き込み動作及び読み出し動作がページと呼ばれるデータ単位で行われる。従って、このデータ単位を有するデータ（ページデータ）の同期をとるなどの目的のため、ページバッファは必要である。

【0372】

しかし、近年、ＮＡＮＤメモリの多値化が進み、例えば、１つのメモリセルに２ビット又はそれを超えるビット数のデータを記憶させる場合がある。この場合、１つのメモリセルに記憶させるビット数に比例して、ページバッファのメモリサイズも大きくなる。一般的には、１つのメモリセルにｎビット（ｎは、２以上の自然数）を記憶させる場合、その１つのメモリセルに対応するページバッファの数は、ｎ個となる。

【0373】

従って、１つのページバッファが２つのＳＲＡＭセルを有すると仮定すると、１つのメモリセルにｎビットを記憶させる場合、その１つのメモリセルに対して２ｎ個のＳＲＡＭセルが必要となる。また、ページデータが８キロバイト（６４キロビット）と仮定すると、ページデータに対して、（２ｎ×６４キロ）個のＳＲＡＭセルが必要となる。

【0374】

ＳＲＡＭセルは、半導体基板上に平面的に形成されるため、このようなＮＡＮＤメモリの多値化により、ＮＡＮＤメモリ（チップ）内のページバッファの面積が大きくなる傾向にある。この場合、ページバッファの面積がボトルネックとなり、ＮＡＮＤメモリ内のメモリセルアレイの面積（メモリ容量）を増加させることができない。

【0375】

本実施例のＤＲＡＭは、従来のページバッファ（ＳＲＡＭセル）の代替品として使用することにより、ページバッファのメモリサイズの増大という問題を解決する。

【0376】

図６０は、ＮＡＮＤメモリのページバッファへの適用例を示している。

【0377】

ＮＡＮＤメモリ１は、インターフェース回路２と、コントローラ３と、電位ジェネレータ４と、ロウデコーダ／ドライバ５と、メモリセルアレイ６と、センスアンプ７と、ページバッファ８と、を備える。

【0378】

インターフェース回路２は、例えば、読み出し／書き込み／消去コマンドＣＭＤ及びアドレス信号ＡＤＤＲを受け付ける。また、インターフェース回路２は、読み出し／書き込みデータＤｗ，Ｄｒのインターフェースとして機能する。

【0379】

コントローラ３は、メモリセルアレイ６に対する読み出し／書き込み／消去動作を制御する。例えば、インターフェース回路２が読み出し／書き込みコマンドを受け付けたとき、コントローラ３は、メモリセルアレイ６に対する読み出し／書き込み動作を制御する。読み出し／書き込み動作では、コントローラ３は、電位ジェネレータ４に読み出し／書き込みパルスの生成を指示する。電位ジェネレータ４は、コントローラ３からの指示に基づき読み出し／書き込みパルスを発生する。

【0380】

メモリセルアレイ６は、複数のブロック（本例では、ｍのブロック）ＢＫ_０，ＢＫ_１，…ＢＫ_{（ｍ−１）}を備える。各ブロックは、複数のビット線（本例では、jのビット線）ＢＬ_０，ＢＬ_１，…ＢＬ_{（ｊ−１）}にそれぞれ接続される複数のセルユニットＵＴを備える。

【0381】

例えば、ブロックＢＫ_０において、セルユニットＵＴは、直列接続される複数のメモリセル（本例では、ｉのメモリセル）ＭＣ_０，ＭＣ_１，…ＭＣ_{（ｉ−１）}を有するＮＡＮＤストリングと、ＮＡＮＤストリング及びソース線ＳＬ間に接続される選択トランジスタＴＳと、ＮＡＮＤストリング及びビット線ＢＬ_ｋ（ｋは、１〜（ｊ−１）のうちの１つ）間に接続される選択トランジスタＴＤと、を備える。

【0382】

複数のメモリセルＭＣ_０，ＭＣ_１，…ＭＣ_{（ｉ−１）}の各々は、例えば、電荷蓄積層（charge storage layer）ＦＧと、制御ゲート電極（control gate electrode）ＣＧと、を有するフラッシュメモリセル（ＦＥＴ）であり、選択トランジスタＴＳ，ＴＤは、例えば、ゲート電極Ｇを有するＦＥＴである。

【0383】

複数のメモリセルＭＣ_０，ＭＣ_１，…ＭＣ_{（ｉ−１）}の制御ゲート電極ＣＧは、それぞれ、複数のワード線ＷＬ_０，ＷＬ_１，…ＷＬ_{（ｉ−１）}に接続され、選択トランジスタＴＳ，ＴＤのゲート電極Ｇは、選択ゲート線ＳＧＳ，ＳＧＤに接続される。複数のビット線ＢＬ_０，ＢＬ_１，…ＢＬ_{（ｊ−１）}は、それぞれ、センスアンプ（ＳＡ）７に接続される。ページバッファ８は、インターフェース回路２とセンスアンプ７との間に接続される。

【0384】

ページバッファ８は、例えば、図１又は図２２のＤＲＡＭであり、コントローラ３から、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥ、及び、アドレス信号Ａｄｄｒを受ける。ページバッファ８は、コントローラ３の制御の基づき、書き込みデータＤｗ又は読み出しデータＤｒを一時的に記憶する。

【0385】

図６１は、ページバッファの面積縮小効果を示している。

【0386】

例えば、１つのメモリセルが３ビットデータを記憶するＴＬＣ（Triple-level cell）−ＮＡＮＤの場合、従来のページバッファ８は、１つのセンスアンプＳＡに対して、例えば、６個のＳＲＡＭセルが必要であり、かつ、これらＳＲＡＭセルは、半導体基板上に平面的に形成される。これに対し、本実施例のページバッファ８は、１つのセンスアンプＳＡに対して、例えば、６個のＤＲＡＭセルが必要であり、かつ、これらＤＲＡＭセルは、半導体基板上に積み重ねて形成される。

【0387】

従って、本実施例のページバッファ８は、従来のページバッファ８に比べて、ＮＡＮＤメモリ（チップ）内に占める面積を大幅に縮小できる。

【0388】

（むすび）
以上、本実施例によれば、ＤＲＡＭの高性能化及び低コスト化を実現できる。

【0389】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0390】

１０：ＤＲＡＭ、１１：インターフェース回路、１２：コントローラ、１３：電位ジェネレータ、１４：ロウデコーダ／ドライバ、１５：カラムデコーダ、１６：カラムセレクタ、１７：センスアンプ、１８：メモリセルアレイ、１９：ロジック回路、２０：半導体基板、２１Ａ，２１Ｂ：周辺回路、２２，２３：コンタクトプラグ、２４↓，２４↑：半導体層（チャネル）、２５↓，２５↑：ゲート絶縁層、２６↓，２６↑：ピラー電極部、２７↓，２７↑：絶縁部、２８↓，２８↑：セル電極部。

【図1】