特許 6633295 サブブロック消去

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6633295

(24)【登録日】2019年12月20日

(45)【発行日】2020年1月22日

(54)【発明の名称】サブブロック消去

(51)【国際特許分類】

   G11C 16/16 20060101AFI20200109BHJP

   G11C 16/08 20060101ALI20200109BHJP

   G11C 16/14 20060101ALI20200109BHJP

   G11C 16/04 20060101ALI20200109BHJP

【ＦＩ】

   G11C16/16

   G11C16/08 140

   G11C16/14 100

   G11C16/04 170

【請求項の数】11

【外国語出願】

【全頁数】31

(21)【出願番号】特願2015-99178(P2015-99178)

(22)【出願日】2015年5月14日

(65)【公開番号】特開2016-40750(P2016-40750A)

(43)【公開日】2016年3月24日

【審査請求日】2017年12月22日

(31)【優先権主張番号】62/036,203

(32)【優先日】2014年8月12日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】599129074

【氏名又は名称】旺宏電子股▲ふん▼有限公司

(74)【代理人】

【識別番号】100124039

【弁理士】

【氏名又は名称】立花 顕治

(74)【代理人】

【識別番号】100156845

【弁理士】

【氏名又は名称】山田 威一郎

(74)【代理人】

【識別番号】100112896

【弁理士】

【氏名又は名称】松井 宏記

(74)【代理人】

【識別番号】100124431

【弁理士】

【氏名又は名称】田中 順也

(74)【代理人】

【識別番号】100179213

【弁理士】

【氏名又は名称】山下 未知子

(74)【代理人】

【識別番号】100170542

【弁理士】

【氏名又は名称】桝田 剛

(72)【発明者】

【氏名】呂 函庭

(72)【発明者】

【氏名】張 國彬

【審査官】 木村 貴俊

(56)【参考文献】

【文献】 特開２００５−０２５８２４（ＪＰ，Ａ）

【文献】 特開２０１３−０９３５７７（ＪＰ，Ａ）

【文献】 特開２０１４−１３５１１２（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１３／０１０７６２８（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１２／００５１１３６（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１２／０１２０７２５（ＵＳ，Ａ１）

【文献】 特開２０１３−４１２７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １６／１６

Ｇ１１Ｃ １６／０４

Ｇ１１Ｃ １６／０８

Ｇ１１Ｃ １６／１４

(57)【特許請求の範囲】

【請求項1】

電荷トラップ構造を有するメモリセルの複数のブロックを含むＮＡＮＤアレイを動作させる方法であって、前記複数のブロック内のメモリセルのブロックは、第１のストリング選択スイッチと第２のストリング選択スイッチとの間にチャネル線を有する複数のＮＡＮＤストリングを備え、前記複数のＮＡＮＤストリングは、前記第１のストリング選択スイッチと前記第２のストリング選択スイッチとの間のワード線のセットを共有し、
該方法は、
選択されたブロック内の前記第１のストリング選択スイッチを通して、前記ＮＡＮＤストリングの前記チャネル線にチャネル側消去電圧を印加することと、
前記選択されたブロック内のＮＡＮＤストリングによって共有される前記ワード線のセットの選択されたサブセットにワード線側消去電圧を印加して、前記選択されたサブセットに結合されるメモリセルにおいてトンネル効果を誘発することであって、前記該選択されたサブセットは前記ワード線のセットの２つ以上の要素を含むことと、
前記選択されたブロック内のＮＡＮＤストリングによって共有される前記ワード線のセットの選択されていないサブセットに結合されるメモリセルにおいてトンネル効果を抑止することであって、前記選択されていないサブセットは前記ワード線のセットの２つ以上の要素を含み、該抑止することは、前記チャネル側消去電圧を印加するときに、前記選択されていないサブセット内のワード線を浮遊状態にすることを含むことと、
前記ワード線のセットのうち境界ワード線にバイアス電圧を印加することと、
第１の制御電圧を印加して、前記選択されたサブセット内のワード線のワード線ドライバーをオンに切り替えることと、
前記選択されていないサブセット内のワード線のワード線ドライバーの入力に第２の制御電圧に一致するグローバルワード線電圧を印加するときに、前記第２の制御電圧を印加して、前記選択されていないサブセット内のワード線のワード線ドライバーをオフにすることと、
前記境界ワード線に前記バイアス電圧を印加するときに、前記第２の制御電圧とは異なる第３の制御電圧を印加して、前記境界ワード線のワード線ドライバーをオンにすることと、
を含み、
前記第１の制御電圧は前記第２の制御電圧とは異なる、
メモリセルの複数のブロックを含むＮＡＮＤアレイを動作させる方法。

【請求項2】

前記ワード線のセット内の前記境界ワード線に印加される前記バイアス電圧は、前記境界ワード線の一方の側にある前記選択されたサブセットと、前記境界ワード線の別の側にある前記選択されていないサブセットとの間に境界条件を誘発し、前記境界条件は正孔を生成するための電界を含む、
請求項１に記載の方法。

【請求項3】

前記第３の制御電圧は前記第１の制御電圧と前記第２の制御電圧との間にある、
請求項１に記載の方法。

【請求項4】

制御電圧を印加して、前記選択されたサブセット内のワード線のワード線ドライバーをオンにすることと、
前記選択されていないサブセット内のワード線のワード線ドライバーの入力に前記制御電圧に一致するグローバルワード線電圧を印加するときに、前記制御電圧を印加して、前記選択されていないサブセット内のワード線の前記ワード線ドライバーをオフにすることと、
前記制御電圧を印加して、前記境界ワード線のワード線ドライバーをオンにすることと、
を含み、
前記バイアス電圧は、前記ワード線側消去電圧と前記グローバルワード線電圧との間にある、
請求項２に記載の方法。

【請求項5】

前記チャネル線は前記第１のストリング選択スイッチに接続されるＮ＋型端子を有するドレイン側と、前記第２のストリング選択スイッチに接続されるＰ＋型端子を有するソース側とを含み、
前記方法は、
前記チャネル線の前記ソース側にソース側電圧を印加することと、前記チャネル線に正孔を与えることと、該チャネル線に沿ってチャネル電位を引き上げることとを含む、
請求項１に記載の方法。

【請求項6】

電荷トラップ構造を有するメモリセルの複数のブロックを含むＮＡＮＤアレイであって、前記複数のブロック内のメモリセルのブロックは第１のストリング選択スイッチと第２のストリング選択スイッチとの間にチャネル線を有する複数のＮＡＮＤストリングを備え、前記複数のＮＡＮＤストリングは、前記第１のストリング選択スイッチと前記第２のストリング選択スイッチとの間のワード線のセットを共有する、ＮＡＮＤアレイと、
選択されたブロック内の前記メモリセルに結合されるコントローラーと、
を備え、
該コントローラーは、
前記選択されたブロック内の前記ワード線のセットのそれぞれのワード線を駆動するローカルワード線ドライバーのセットであって、前記ワード線のセットの前記第１のサブセットを駆動する前記ローカルワード線ドライバーのセットの第１のサブセットと、前記ワード線のセットの前記第２のサブセットを駆動する前記ローカルワード線ドライバーのセットの第２のサブセットとを含むローカルワード線ドライバーのセットと、
前記ワード線のセットの前記第１のサブセットと前記ワード線のセットの前記第２のサブセットとの間の前記ワード線のセット内の境界ワード線を駆動する境界ワード線ドライバーと、
前記ローカルワード線ドライバーのセットの前記第１のサブセットに接続される第１のグローバルワード線を含む、グローバルワード線のセットと、
前記選択されたブロック内の前記第１のストリング選択スイッチを通して前記ＮＡＮＤストリングの前記チャネル線にチャネル側消去電圧を印加するロジックと、
前記選択されたブロック内のＮＡＮＤストリングによって共有される前記ワード線のセットの第１のサブセットにワード線側消去電圧を印加して、前記ワード線のセットの前記第１のサブセットに結合されるメモリセルにおいてトンネル効果を誘発するロジックであって、前記ワード線のセットの前記第１のサブセットは前記ワード線のセットの２つ以上の要素を含む、ロジックと、
前記選択されたブロック内のＮＡＮＤストリングによって共有される前記ワード線のセットの第２のサブセットに結合されるメモリセルにおいてトンネル効果を抑止するロジックであって、前記ワード線のセットの前記第２のサブセットは前記ワード線のセットの２つ以上の要素を含む、ロジックと、
前記第１のグローバルワード線に第１のグローバルワード線電圧を印加するロジックと、
第１の制御電圧を印加して、前記ローカルワード線ドライバーのセットの前記第１のサブセットをオンに切り替え、前記ワード線側消去電圧を与えるロジックと、
第２の制御電圧を印加して、前記ローカルワード線ドライバーのセットの前記第２のサブセットをオフに切り替えるロジックと、
前記第２の制御電圧とは異なる第３の制御電圧を印加して、前記境界ワード線ドライバーをオンにするロジックと、を含み、
前記第１の制御電圧は、前記第２の制御電圧とは異なり、前記第２の制御電圧は、前記第１のグローバルワード線電圧と一致する、
メモリ。

【請求項7】

前記境界ワード線ドライバーに接続される第２のグローバルワード線を更に備える、
請求項６に記載のメモリ。

【請求項8】

前記第１のグローバルワード線は、前記ローカルワード線ドライバーのセットの前記第２のサブセットに接続され、前記メモリは、前記第１のグローバルワード線を駆動する第１のグローバルワード線ドライバーを含む、
請求項７に記載のメモリ。

【請求項9】

前記コントローラーは、
前記第２のグローバルワード線に第２のグローバルワード線電圧を印加するロジックをさらに含み、
前記第３の制御電圧は前記第１の制御電圧と前記第２の制御電圧との間にある、
請求項７に記載のメモリ。

【請求項10】

前記グローバルワード線のセットは前記ローカルワード線ドライバーのセットの前記第２のサブセットに接続される第３のグローバルワード線を含み、
前記コントローラーは、
前記第３のグローバルワード線に第３のグローバルワード線電圧を印加するロジックと、
制御電圧を印加して、前記ローカルワード線ドライバーのセットの前記第１のサブセットをオンにし、前記ワード線側消去電圧を与え、前記ローカルワード線ドライバーのセットの前記第２のサブセットをオフにするロジックと、
前記第２のグローバルワード線に第２のグローバルワード線電圧を印加するロジックと、
前記制御電圧を印加して、前記境界ワード線ドライバーをオンにするロジックと、
を含み、
前記第１のグローバルワード線電圧は前記第３のグローバルワード線電圧とは異なり、前記制御電圧は前記第３のグローバルワード線電圧と一致し、
前記第２のグローバルワード線電圧は前記第１のグローバルワード線電圧と前記第３のグローバルワード線電圧との間にある、
請求項７に記載のメモリ。

【請求項11】

前記チャネル線は、前記第１のストリング選択スイッチに接続されるＮ＋型端子を有するドレイン側と、前記第２のストリング選択スイッチに接続されるＰ＋型端子を有するソース側とを含み、
前記コントローラーは、
前記チャネル線の前記ソース側にソース側電圧を印加して、前記チャネル線に正孔を与え、該チャネル線に沿ってチャネル電位を引き上げるロジックを含む、
請求項６に記載のメモリ。

【発明の詳細な説明】

【技術分野】

【0001】

本技術は高密度メモリデバイスに関し、特に、スタック型メモリ構造を用いるデバイスの動作に関する。

【背景技術】

【0002】

集積回路内のデバイスの限界寸法が、製造技術の認知された限界に向かって小さくなるにつれて、設計者は、より大きな記憶容量を達成し、かつより低いビット当たりコストを達成する技法に期待を寄せてきた。追求されている技術は、単一のチップ上に複数のメモリセル層を含む。複数のメモリセル層を有する３Ｄ（３次元）ＮＡＮＤメモリ上で実行される動作は、読出し、書込み及び消去を含む。

【0003】

通常、消去動作はメモリセルの複数のブロックによって実行されるが、高密度ＮＡＮＤメモリ、特に高密度３Ｄ ＮＡＮＤメモリの一般的な課題は、メモリセルのブロックサイズが多くの場合に非常に大きいことである。これは、ユーザが３Ｄ ＮＡＮＤメモリに記憶される小さなユニットのコードしか変更する必要がない場合に不都合である。３Ｄ ＮＡＮＤメモリの密度が高くなるほど、スタック内の層の数が増加するので、ブロックサイズが大きくなり、消去動作が更に不都合になる。

【発明の概要】

【発明が解決しようとする課題】

【0004】

それゆえ、３Ｄ ＮＡＮＤメモリにおいて消去動作を、より効率的に、かつ都合良く行う技術を提供することが望ましい。

【課題を解決するための手段】

【0005】

ＮＡＮＤアレイ内のサブブロック消去の方法が提供され、サブブロックは、以下に記載されるように、１つのブロック内のメモリセルの半分、又はそのブロックの別の部分を含むことができる。本明細書において用いられるときに、「ブロック」という用語は、消去動作中に同時に動作するＮＡＮＤストリングのセットであり、ＮＡＮＤストリングのセット内の全てのＮＡＮＤストリングが、基準線が接地以外の電位に結合される場合があっても、接地選択線ＧＳＬ上の接地選択信号と通常呼ばれる共有制御信号に応答して、通常、共通ソース線と呼ばれる線を介して、消去動作中に基準電圧に接続される。また、１つのブロック内の全てのＮＡＮＤストリングは、共有のワード線のセットに接続される。１つのブロック内のビット線は、ストリング選択線ＳＳＬのセット上のストリング選択信号と通常呼ばれる制御信号に応答して、ＮＡＮＤストリングにそれぞれ接続することができる。ブロック消去動作では、１つのブロック全体を消去するために、選択されたブロックのための全てのストリング選択信号が同時に動作する。また、ブロックは多くの場合に、絶縁構造によって互いに分離すること等によって、ブロック消去動作のためにブロックを隣接するブロックから電気的に絶縁できるように集積回路上に構成される。

【0006】

複数のメモリセルブロックを含むＮＡＮＤアレイを動作させる方法が記載され、その方法はサブブロック消去動作を含む。その方法は、単層ＮＡＮＤアレイ及び多層又は３Ｄ ＮＡＮＤアレイの両方に適用可能である。

【0007】

本明細書において記載される動作方法では、ブロックのワード線のセットのサブセットを共有するメモリセルを含むサブブロックを消去することができ、そのサブセットは２つ以上の要素を含む。このようにして、そのブロック内の全てのＮＡＮＤストリングのメモリセルのうちの幾つかが消去される。それゆえ、消去動作は、メモリアレイのブロックより小さいユニットを消去するように構成することができ、動作の融通性を高めることができる。

【0008】

サブブロック消去動作のために、ワード線のバイアス調整を用いて、１つのブロックを２つ以上のサブブロックに論理的又は物理的に分割することができ、その間、そのブロックのための接地選択信号及び全てのストリング選択信号はそのブロックを選択するように設定される。１つのサブブロックを消去し、そのブロックの残りの部分の消去を抑止するために、選択されたブロックにおいてワード線にバイアスをかけることができる。１つ又は複数のワード線を他のワード線に適用される抑止モードとは異なる境界モードにおいて動作させることができ、境界モードはサブブロックの消去をサポートする役割を果たす。

【0009】

本明細書において記載される１つの動作方法では、選択されたブロック内のＮＡＮＤストリングのチャネル線に、第１のストリング選択スイッチを通してチャネル側消去電圧が印加される。選択されたブロック内のＮＡＮＤストリングによって共有されるワード線のセットのうちの選択されたサブセットにワード線側消去電圧が印加され、選択されたサブセットに結合されるメモリセルにおいてトンネル効果が誘発される。選択されたサブセットは、ワード線のセットの２つ以上の要素を含む。一方、選択されたブロック内のＮＡＮＤストリングによって共有されるワード線のセットのうちの選択されていないサブセットに結合されるメモリセルにおいてトンネル効果が抑止される。選択されていないサブセットはワード線のセットのうちの２つ以上の要素を含む。トンネル効果を抑止することは、チャネル側消去電圧が印加されるときに、選択されていないサブセット内のワード線を浮遊状態にすることを含むことができる。

【0010】

ワード線のセット内の境界ワード線にバイアス電圧を印加して、境界ワード線の一方の側にある選択されたサブセットと、境界ワード線の別の側にある選択されていないサブセットとの間に境界条件を誘発することができる。境界条件は、サブブロック消去動作において正孔を生成するための電界を含むことができる。

【0011】

ワード線のセット内のワード線はワード線ドライバーに結合される。一実施態様では、第１の制御電圧を印加して、選択されたサブセット内のワード線のワード線ドライバーをオンにし、選択されたサブセットにワード線側消去電圧を印加することができる。選択されていないサブセット内のワード線のワード線ドライバーの入力に、第２の制御電圧に一致するグローバルワード線電圧が印加されるとき、第２の制御電圧を印加して、選択されていないサブセット内のワード線のワード線ドライバーをオフにすることができる。第１の制御電圧は第２の制御電圧とは異なる。例えば、第１の制御電圧は第２の制御電圧より高くすることができる。境界ワード線にバイアス電圧が印加されるとき、第３の制御電圧を印加して、境界ワード線のワード線ドライバーをオンにすることができ、第３の制御電圧は第１の制御電圧と第２の制御電圧との間にある。

【0012】

別の実施態様では、選択されたサブセットにワード線側消去電圧が印加されるとき、制御電圧を印加して、選択されたサブセット内のワード線のワード線ドライバーをオンにする。選択されていないサブセット内のワード線のワード線ドライバーの入力に、制御電圧に一致するグローバルワード線電圧が印加されるとき、同じ制御電圧を印加して、選択されていないサブセット内のワード線のワード線ドライバーをオフにする。同じ制御電圧を印加して、境界ワード線のワード線ドライバーをオンにし、境界ワード線にバイアス電圧を印加することができ、バイアス電圧は、ワード線側消去電圧とグローバルワード線電圧との間にある。

【0013】

チャネル線は、第１のストリング選択スイッチに接続されるＮ＋型端子を有するドレイン側と、第２のストリング選択スイッチに接続されるＰ＋型端子を有するソース側とを含むことができる。チャネル線のソース側にソース側電圧を印加することができ、ＮＡＮＤストリングのチャネル線に正孔を与えることができ、チャネル線に沿ってチャネル電位を引き上げることができる。

【0014】

選択されたブロック内のワード線のセットのうちの選択されたサブセットに結合されるメモリセルを消去するコマンドに応答して、選択されたブロック内の第１のストリング選択スイッチを通して、ＮＡＮＤストリングのチャネル線にチャネル側消去電圧を印加することができ、選択されたブロック内のＮＡＮＤストリングによって共有されるワード線のセットのうちの選択されたサブセットにワード線側消去電圧を印加して、選択されたサブセットに結合されるメモリセルにおいてトンネル効果を誘発することができ、選択されたブロック内のＮＡＮＤストリングによって共有されるワード線のセットの選択されていないサブセットに結合されるメモリセルにおいてトンネル効果を抑止することができ、ワード線のセット内の境界ワード線にバイアス電圧を印加して、境界ワード線の一方の側にあるワード線のセットのうちの選択されたサブセットと、境界ワード線の別の側にあるワード線のセットの選択されていないサブセットとの間に境界条件を誘発することができる。

【0015】

本技術の他の態様及び利点は、以下で図面、詳細な記載及び特許請求の範囲を検討することにより確認することができる。

【図面の簡単な説明】

【0016】

【図1】本技術の実施形態による、メモリセル及びバイアス回路を用いる集積回路メモリの簡略化されたブロック図である。

【図2】図１のデバイスのようなデバイスにおいて使用可能な３Ｄ ＮＡＮＤフラッシュメモリアレイの一部の概略図である。

【図3】３Ｄ垂直ゲート（３ＤＶＧ）ＮＡＮＤフラッシュメモリアレイ構造においてＮＡＮＤストリング層のスタックを含む、メモリセルの偶数ブロック及び奇数ブロックを含む、３Ｄユニットの斜視図である。

【図4】図３の３Ｄ ＮＡＮＤフラッシュメモリアレイ構造の例示的なレイアウト図である。

【図5】ローカルワード線ドライバー及びグローバルワード線ドライバーの構成に接続されるメモリセルのブロック内のＸ−Ｙ平面内の例示的なＮＡＮＤストリングを示す回路図である。

【図6】ローカルワード線ドライバー及びグローバルワード線ドライバーの代替構成に接続されるメモリセルのブロック内のＸ−Ｙ平面内の例示的なＮＡＮＤストリングを示す回路図である。

【図7】図６に示されるローカルワード線ドライバー及びグローバルワード線ドライバーの代替構成を用いるサブブロック消去中の抑止されたメモリセルに結合されるワード線のプリチャージを示すタイミング図である。

【図8】デュアルモード３Ｄ垂直ゲートＮＡＮＤメモリ構造を示す図である。

【図9】ＮＡＮＤストリングとして構成されるチャネル線の平面図である。

【図10】ＮＡＮＤストリングとして構成される、デュアルモードメモリ構造の場合と同様のデュアルモードチャネル線の平面図である。

【図11】図５に示される回路に関連して記載されるようなサブブロック消去動作とともに用いるのに適したタイミング図である。

【図12】図６に示される回路に関連して記載されるようなサブブロック消去動作とともに用いるのに適したタイミング図である。

【図13】本明細書において記載されるようなサブブロック消去動作のために用いることができる手順の流れ図である。

【発明を実施するための形態】

【0017】

本技術の実施形態の詳細な記載が図を参照しながら提供される。本技術を具体的に開示される構造的な実施形態及び方法に限定するつもりはなく、本技術は他の特徴、要素、方法及び実施形態を用いて実施できることは理解されたい。特許請求の範囲によって規定される本技術の範囲を制限するためではなく、本技術を例示するために好ましい実施形態が記載される。当業者は、以下の記載に関する種々の同等の変形を認識されよう。種々の実施形態において同じ要素は一般的に同じ参照番号を用いて参照される。

【0018】

図１は、本明細書において記載されるように動作することができるＮＡＮＤフラッシュメモリアレイ１１０を含む集積回路１００の簡略化されたブロック図である。幾つかの実施形態では、アレイ１１０は３Ｄメモリであり、複数のセル層を含む。そのアレイは、複数のメモリセルブロックを含むことができ、１つのメモリセルブロックは、第１のストリング選択スイッチと第２のストリング選択スイッチとの間にチャネル線を有する複数のＮＡＮＤストリングを含むことができる。複数のＮＡＮＤストリングは、第１のストリング選択スイッチと第２のストリング選択スイッチとの間のワード線のセットを共有する。

【0019】

行デコーダー１１１が、メモリアレイ１１０内の行に沿って配置される複数のワード線１１２に結合される。行デコーダーは、メモリセルの選択されたブロック内のワード線のセットのそれぞれのワード線を駆動するローカルワード線ドライバーのセットを含むことができる。ローカルワード線ドライバーのセットは、ワード線のセットの第１のサブセットを駆動するローカルワード線ドライバーのセットの第１のサブセットと、ワード線のセットの第２のサブセットを駆動するローカルワード線ドライバーのセットの第２のサブセットと、ワード線のセットの第１のサブセットとワード線のセットの第２のサブセットとの間のワード線のセット内の境界ワード線を駆動する境界ワード線ドライバーとを含むことができる。

【0020】

メモリは、ローカルワード線ドライバーのセットの第１のサブセットに接続される第１のグローバルワード線と、境界ワード線ドライバーに接続される第２のグローバルワード線とを含む、グローバルワード線のセットを含む。一実施態様では、メモリは、第１のグローバルワード線を駆動するグローバルワード線ドライバーを含み、第１のグローバルワード線はローカルワード線ドライバーのセットの第２のサブセットにも接続される。代替の実施形態では、グローバルワード線のセットは、ローカルワード線ドライバーのセットの第２のサブセットに接続される第３のグローバルワード線を含み、メモリは第１のグローバルワード線を駆動する第１のグローバルワード線ドライバーと、第３のグローバルワード線を駆動する第３のグローバルワード線ドライバーとを含む。

【0021】

ブロック１１６内の列デコーダーは、この例では、データバス１１７を介して、ページバッファー１１３のセットに結合される。グローバルビット線１１４はページバッファー１１３のセットと、メモリアレイ１１０内の列に沿って配置されるローカルビット線（図示せず）とに結合される。列デコーダー（ブロック１１６）及び行デコーダー（ブロック１１１）へのバス１１５上にアドレスが供給される。汎用プロセッサ又は専用アプリケーション回路のような集積回路上の他の回路１２４（例えば、入力／出力ポートを含む）から、又はアレイ１１０によってサポートされるシステムオンチップ機能を提供するモジュールの組み合わせから、データインライン１２３を介してデータが供給される。入力／出力ポートに、又は集積回路１００の内部若しくは外部にある他のデータ宛先に、データインライン１２３を介してデータが供給される。

【0022】

この例では状態機械（例えば、１１９）として実現されるコントローラーが、メモリセルのブロックに結合され、アレイ内のデータに関して本明細書において記載される種々の動作を実行するためにブロック１１８内の１つ又は複数の電圧源を通して生成されるか、又は与えられるバイアス調整供給電圧の印加を制御する信号を与える。これらの動作は、プログラム、ブロック消去、サブブロック消去及び読出しを含む。コントローラーは、当該技術分野において既知であるような専用論理回路を用いて実現することができる。代替の実施形態では、コントローラーは、同じ集積回路上に実装することができ、デバイスの動作を制御するためにコンピュータプログラムを実行する汎用プロセッサを含む。更に別の実施形態では、コントローラーを実現するために、専用論理回路及び汎用プロセッサの組み合わせを用いることができる。

【0023】

コントローラーは、本明細書において記載されるサブブロック消去動作を実行するロジックを含むことができる。例えば、コントローラーは、負のファウラーノルトハイム（negative Fowler-Nordheim：−ＦＮ）トンネル効果によって、選択されたサブブロック内のセルの電荷蓄積構造の中に正孔を注入するために、メモリセルのサブブロックにバイアスをかけるロジックを含むことができ、それにより、少なくともまだ低いしきい値電圧を有していないサブブロックのセルにおいて、しきい値電圧を下げることができる。

【0024】

一実施態様では、コントローラーは、選択されたブロック内の第１のストリング選択スイッチを通してＮＡＮＤストリングのチャネル線にチャネル側消去電圧を印加するロジックと、選択されたブロック内のＮＡＮＤストリングによって共有されるワード線のセットのうちの２つ以上の要素を含む第１のサブセットにワード線側消去電圧を印加し、第１のサブセットに結合されたメモリセルにおいてトンネル効果を誘発するロジックと、ワード線のセットの２つ以上の要素を含む第２のサブセットに結合されるメモリセルにおいてトンネル効果を抑止するロジックとを含むことができる。トンネル効果を抑止するロジックは、チャネル側消去電圧を印加するときに、第２のサブセット内のワード線を浮遊状態にするロジックを含むことができる。

【0025】

コントローラーはワード線のセット内の境界ワード線にバイアス電圧を印加して、境界ワード線の一方の側にある第１のサブセットと境界ワード線の別の側にある第２のサブセットとの間に境界条件を誘発するロジックを含むことができる。境界条件は、サブブロック消去動作において正孔を生成するための電界を含むことができる。

【0026】

ＮＡＮＤストリング内のチャネル線は、第１のストリング選択スイッチに接続されるＮ＋型端子を有するドレイン側と、第２のストリング選択スイッチに接続されるＰ＋型端子を有するソース側とを含むことができる。選択されたブロック内のチャネル線のソース側にソース側電圧を印加することができ、チャネル線に正孔を与えることができ、チャネル線に沿ってチャネル電位を引き上げることができる。ソース側電圧はチャネル側消去電圧と一致することができる。

【0027】

明確にするために、本明細書において用いられるときに、「プログラム」という用語は、メモリセルのしきい値電圧を高める動作を指している。プログラムされたメモリセル内に記憶されるデータは、論理「０」又は論理「１」として表すことができる。本明細書において用いられるときに、「消去」という用語は、メモリセルのしきい値電圧を下げる動作を指している。消去されたメモリセル内に記憶されるデータは、プログラムされた状態の逆の状態、すなわち、論理「１」又は論理「０」として表すことができる。また、マルチビットセルを種々のしきい値レベルにプログラムすることができ、単一の最も低いしきい値レベルに消去することができる。さらに、本明細書において用いられるときに、「書込み」という用語は、メモリセルのしきい値電圧を変更する動作を示し、プログラム及び消去の両方を含むか、又はプログラム動作及び消去動作の組み合わせを含むことを意図している。

【0028】

図２は、図１のデバイスに類似のデバイスにおいて使用可能な３Ｄ ＮＡＮＤフラッシュメモリアレイの一部の概略図である。この例では、３つのメモリセル層が示されており、数多くの層を含むことができるｐチャネルメモリセルのブロックを表す。

【0029】

ワード線ＷＬ０〜ＷＬ（ｉ−１）、ＷＬ（ｂｎｄ）、ＷＬ（ｉ＋１）〜ＷＬ６３を含む複数のワード線が第１の方向に沿って平行に延在する。ワード線ＷＬ（ｉ−１）、ＷＬ（ｂｎｄ）、ＷＬ（ｉ＋１）が図２に示される。ワード線ＷＬ０〜ＷＬ（ｉ−１）、ＷＬ（ｂｎｄ）、ＷＬ（ｉ＋１）〜ＷＬ６３は図５及び図６に示される。ワード線は行デコーダー２６１と電気的に通信できる状態にあり、行デコーダーは、図５及び図６に示されるように、グローバルワード線デコーダー５９０と、ローカルワード線デコーダー５８０とを含むことができる。ワード線は、ＮＡＮＤストリングと直列に配置されるメモリセルのゲートに接続される。図２に示されるように、各ワード線は、ワード線の下方にある種々の層の各層内のメモリセルのゲートに垂直に接続される。

【0030】

境界ワード線（例えば、ＷＬ（ｂｎｄ））が、図５及び図６に示されるように、ワード線ＷＬ（ｉ＋１）、．．．ＷＬ５９〜ＷＬ６３を含むワード線のセットの２つ以上の要素を含むワード線のセットの第１のサブセットと、ワード線ＷＬ０〜ＷＬ４、．．．ＷＬ（ｉ−１）を含むワード線のセットの２つ以上の要素を含むワード線のセットの第２のサブセットとの間に配置される。境界ワード線を使用することを含むサブブロック消去動作が、図５、図６、図１１及び図１２に関連して記載される。

【0031】

図２、図４、図５、図６、図９及び図１０のメモリセルのブロックに関して、ワード線のセットの第１のサブセット、第２のサブセット及び境界ワード線が示されるが、本明細書において記載される技術は、３本の境界ワード線を有する４個のサブセット、７本の境界ワード線を有する８個のサブセット、１５本の境界ワード線を有する１６個のサブセット等のように、メモリセルのブロック内のワード線のセットを２つ以上の境界ワード線を有する３つ以上のサブセットに分割することができる。

【0032】

複数のローカルビット線が列に沿って配置され、メモリアレイの種々の層内のＮＡＮＤストリングを形成する。図２に示されるように、そのアレイは第３の層上のローカルビット線ＢＬ₃₁、第２の層上のローカルビット線ＢＬ₂₁及び第１の層上のローカルビット線ＢＬ₁₁を含む。メモリセルは、対応するワード線と対応するローカルビット線との間に誘電体電荷トラップ構造を有する。この例示では、簡単にするために、ＮＡＮＤストリング内に３つのメモリセルが存在する。例えば、第３の層上のローカルビット線ＢＬ₃₁によって形成されるＮＡＮＤストリングは、メモリセル２２０、２２２、２２４を含む。通常の実施態様では、ＮＡＮＤストリングは、１６本、３２本、６４本又はそれ以上のワード線にそれぞれ接続される、１６個、３２個、６４個又はそれ以上のメモリセルを含むことができる。

【0033】

ストリング選択線ＳＳＬ_n-1、ＳＳＬ_n、ＳＳＬ_n+1を含む複数のストリング選択線が、グループデコーダー２５８（行デコーダー２６１の一部とすることができる）と電気的に通信できる状態にあり、グループデコーダーはストリングのグループを選択する。ストリング選択線は、メモリセルＮＡＮＤストリングの第１の端部に配置される第１のストリング選択スイッチのゲートに接続される。図２に示されるように、各ストリング選択線は、種々の層の各層内のストリング選択スイッチの列のゲートに垂直に接続される。例えば、ストリング選択線ＳＳＬ_n+1は、３つの層内のストリング選択スイッチ２１０、２１２、２１４のゲートに接続される。

【0034】

特定の層上のローカルビット線は、対応するストリング選択スイッチによって、その特定の層上で、本明細書において記載されるようなビット線パッドを用いて実現することができる延長部に選択的に結合される。例えば、第３の層上のローカルビット線は、その層内の対応するストリング選択スイッチによって延長部２４０に選択的に結合される。同様に、第２の層上のローカルビット線は延長部２４２に選択的に結合され、第１の層上のローカルビット線は、延長部２４４に選択的に結合される。

【0035】

各層上の延長部は、対応するグローバルビット線に結合される垂直コネクタと接触するための対応するコンタクトパッドを含む。例えば、第３の層内の延長部２４０は、コンタクトパッド２３０及び垂直コネクタ２００を介して、グローバルビット線ＧＢＬ_n-1に結合される。第２の層上の延長部２４２は、コンタクトパッド２３２及び垂直コネクタ２０２を介して、グローバルビット線ＧＢＬ_nに結合される。第３の層内の延長部２４４は、コンタクトパッド２３４及び垂直コネクタ２０４を介して、グローバルビット線ＧＢＬ_n+1に結合される。

【0036】

グローバルビット線ＧＢＬ_n-1、ＧＢＬ_n及びＧＢＬ_n+1はアレイ内の更なるブロック（図示せず）に結合され、ページバッファー２６３まで延在する。

【0037】

ブロック選択トランジスタ（第２のストリング選択スイッチと呼ばれる場合もある）がＮＡＮＤストリングの第２の端部に配置される。例えば、ブロック選択スイッチ２６０が、メモリセル２２０、２２２、２２４によって形成されるＮＡＮＤストリングの第２の端部に配置される。接地選択線ＧＳＬが、ブロック選択スイッチのゲートに接続される。接地選択線ＧＳＬは、本明細書において記載される動作中にバイアス電圧を受け取るために、行デコーダー２６１と電気的に通信できる状態にある。

【0038】

ブロック選択トランジスタを用いて、ブロック内の全てのＮＡＮＤストリングの第２の端部を共通ソース線ＣＳＬに選択的に結合する。共通ソース線ＣＳＬは、本明細書において記載される動作中にバイアス回路（ここでは図示せず）からバイアス電圧を受け取る。本明細書において記載される幾つかの動作では、ＣＳＬは、従来の「ソース」の役割ではなく、ＮＡＮＤストリングの反対端に結合されるビット線の振幅より、絶対振幅が大きい基準電圧にバイアスをかけられる。

【0039】

ブロックは、ブロックの行及びブロックの列を含む、ブロックのアレイに配置することができる。１つの行内のブロックは同じワード線のセットＷＬ０〜ＷＬ（ｉ−１）、ＷＬ（ｂｎｄ）、ＷＬ（ｉ＋１）〜ＷＬ６３と、接地選択線ＧＳＬとを共有することができる。１つの列内のブロックは、同じグローバルビット線ＧＢＬ_n-1、ＧＢＬ_n及びＧＢＬ_n+1のセットを共有することができる。このようにして、３Ｄ復号化ネットワークが確立され、ページの一部である選択されたメモリセルに、１つのワード線を用いてアクセスすることができ、グローバルビット線ＧＢＬ_n-1、ＧＢＬ_n及びＧＢＬ_n+1のセットと、１つのストリング選択線とが、各層内の選択されたセルから、グローバルビット線ＧＢＬ_n-1、ＧＢＬ_n及びＧＢＬ_n+1のセット上に並列にデータを送達する。

【0040】

図２に示されるアレイは、水平構成において実現されるｐチャネルＮＡＮＤストリングを含み、所与のストリング内の全てのセルがアレイの同じ層上にある。代替の３Ｄ構成では、ＮＡＮＤストリングは、垂直構成において実現することができる。幾つかの実施形態では、ＮＡＮＤストリングは接合部がなく、セル間にｐ型端子は存在しない。ｐ型端子は、ビット線延長部（例えば、線２４４）に接続されるＳＳＬトランジスタ（例えば、２１０）の側と、共通ソース線ＣＳＬに接続されるＧＳＬスイッチ（例えば、２６０）の側とに実装することができる。プログラム動作、ブロック消去動作、サブブロック消去動作及び読出し動作を実行するためにメモリアレイ及び支援回路を制御するように構成される状態機械２６９が示される。

【0041】

図３は、３Ｄ垂直ゲート（３ＤＶＧ）ＮＡＮＤフラッシュメモリアレイ構造内にＮＡＮＤストリング層のスタックを含む、メモリセルの偶数ブロック及び奇数ブロック（上記で規定される）を含む３Ｄユニットの斜視図である。その３Ｄ ＮＡＮＤフラッシュメモリアレイ構造は、２０１３年８月６日に発行された共同所有の米国特許第８，５０３，２１３号に記載されており、その特許は、本明細書に全文が明記されるかのように、引用することにより本明細書の一部をなす。更なる構造を露出させるために、図面から絶縁材料が除去される。例えば、スタック内のＮＡＮＤストリング間の絶縁材料が除去され、ＮＡＮＤストリングのスタック間の絶縁材料が除去される。

【0042】

代替の３Ｄ ＮＡＮＤ構造は、本出願人による同時係属出願の、２０１４年５月２１日に出願の特許出願第１４／２８４，３０６号及び２０１４年１２月２４日に出願の特許出願第１４／５８２，９６３号において記載されているような、垂直チャネルＮＡＮＤアレイと呼ぶことができ、それらの出願は、本明細書に全文が明記されるかのように、引用することにより本明細書の一部をなす。また、垂直チャネルＮＡＮＤアレイは、本明細書において記載されるようなブロックも含み、本明細書において記載されるバイアス技法を用いるサブブロック消去のために構成し、動作させることができる。

【0043】

垂直チャネル構造及び垂直ゲート構造の両方の３Ｄ ＮＡＮＤフラッシュメモリアレイはスタック型メモリ構造を含み、結果として、そのアレイは高密度構成に配置される複数のメモリセルを有する。

【0044】

図３に示される垂直ゲート例では、絶縁層上に多層アレイのブロックが形成され、複数のワード線３２５−１、．．．、３２５−Ｎを含む。スタックはチャネル線（例えば、第１の偶数ページスタック内の３１２、３１３、３１４、３１５）を含む。チャネル線３１２、３１３、３１４、３１５のスタックは、階段パッド３１２Ａ、３１３Ａ、３１４Ａ、３１５Ａによって一端において終端し、ＳＳＬスイッチ３１９、接地選択線ＧＳＬ３２６、ワード線３２５−１ＷＬ〜３２５−Ｎ ＷＬ、接地選択線ＧＳＬ３２７を通り抜け、ソース線３２８によって他端において終端する。チャネル線３１２、３１３、３１４、３１５のスタックは、階段パッド３０２Ｂ、３０３Ｂ、３０４Ｂ、３０５Ｂには達しない。したがって、偶数ブロックは、偶数接地選択線ＧＳＬと、全てのワード線とを共有し、奇数ブロックは、奇数接地選択線ＧＳＬと、全てのワード線とを共有する。この例では、偶数ブロック及び奇数ブロックは交互に配置され、Ｎストリング幅のユニットが、Ｎ／２本のビット線で動作できるようにしている。偶数ブロック及び奇数ブロック内のメモリセルの交互配置されたストリングは近いので、この構成における偶数ブロック及び奇数ブロックは、消去動作のために協働することができる。他の実施形態は交互配置される偶数スタック及び奇数スタックを使用しない。

【0045】

第１の奇数ページスタック内のチャネル線３０２、３０３、３０４、３０５のスタックは、階段パッド３０２Ｂ、３０３Ｂ、３０４Ｂ、３０５Ｂによって一端において終端し、ＳＳＬスイッチ３０９、接地選択線ＧＳＬ３２７、ワード線３２５−Ｎ ＷＬ〜３２５−１ＷＬ、接地選択線ＧＳＬ３２６を通り抜け、ソース線（図の他の部品によって隠される）によって他端において終端する。チャネル線３０２、３０３、３０４、３０５のスタックは、階段パッド３１２Ａ、３１３Ａ、３１４Ａ、３１５Ａには達しない。

【0046】

図示されるワード線の番号付与は、構造全体の後から前に向かって１からＮまでの昇順であり、偶数メモリページ上のＳＳＬからＧＳＬに進む順序にも当てはまる。奇数メモリページの場合、ワード線の番号付与は、構造全体の前から後に向かってＮから１までの降順であり、奇数メモリページ上のＳＳＬからＧＳＬまで進む順序にも当てはまる。

【0047】

階段パッド３１２Ａ、３１３Ａ、３１４Ａ、３１５Ａは、チャネル線３１２、３１３、３１４、３１５のような、偶数ページ内のチャネル線を終端する。図示されるように、これらの階段パッド３１２Ａ、３１３Ａ、３１４Ａ、３１５Ａは、アレイ内のメモリセルの層を選択する復号化回路に接続するための異なるビット線に電気的に接続される。これらの階段パッド３１２Ａ、３１３Ａ、３１４Ａ、３１５Ａは、複数のスタックが画定されるのと同時にパターニングすることができる。

【0048】

階段パッド３０２Ｂ、３０３Ｂ、３０４Ｂ、３０５Ｂは、チャネル線３０２、３０３、３０４、３０５のような、奇数ページ内のチャネル線を終端する。図示されるように、これらの階段パッド３０２Ｂ、３０３Ｂ、３０４Ｂ、３０５Ｂは、アレイ内のメモリセルの層を選択する復号化回路に接続するための異なるビット線に電気的に接続される。これらの階段パッド３０２Ｂ、３０３Ｂ、３０４Ｂ、３０５Ｂは、複数のスタックが画定されるのと同時にパターニングすることができる。

【0049】

チャネル線の任意の所与のスタックが、ブロックの一端にある階段パッド３１２Ａ、３１３Ａ、３１４Ａ、３１５Ａ、又はブロックの他端にある階段パッド３０２Ｂ、３０３Ｂ、３０４Ｂ、３０５Ｂのどちらかに結合されるが、両方には結合されない。ブロックのアレイ内の他のブロックは、チャネル線の別々のスタックと、１つのブロック内のチャネル線を互いに接続する階段パッドとを使用することによって互いに電気的に絶縁することができ、分離されたスタック間に絶縁材料が配置されている。このようにして、制御信号が別々に復号化される場合には、消去のために別々のブロックを独立して動作させることができる。

【0050】

接地選択線ＧＳＬ３２６及びＧＳＬ３２７は、ワード線と同様に、複数のスタックと共形である。

【0051】

チャネル線の全てのスタックが、一端において階段パッドのセットによって、及び他端においてソース線によって終端する。例えば、チャネル線３１２、３１３、３１４、３１５のスタックは、一端において階段パッド３１２Ａ、３１３Ａ、３１４Ａ、３１５Ａによって終端し、他端においてソース線３２８によって終端する。図の前方端において、チャネル線の１つおきのスタックが、階段パッド３０２Ｂ、３０３Ｂ、３０４Ｂ、３０５Ｂによって終端され、チャネル線の１つおきのスタックが別のソース線によって終端される。図の後方端において、チャネル線の１つおきのスタックが階段パッド３１２Ａ、３１３Ａ、３１４Ａ、３１５Ａによって終端され、チャネル線の１つおきのスタックが別のソース線によって終端される。

【0052】

ビット線及びストリング選択線が金属層ＭＬ１、ＭＬ２及びＭＬ３において形成される。メモリセルのストリングごとのローカルビット線がチャネル線によって形成される。

【0053】

メモリセルトランジスタがチャネル線とワード線３２５−１〜３２５−Ｎとの間のメモリ材料で形成される。それらのトランジスタにおいて、チャネル線（例えば、３１３）はデバイスのチャネル領域としての役割を果たす。ＳＳＬスイッチ（例えば、３１９、３０９）が、ワード線３２５−１〜３２５−Ｎが画定されるのと同じステップ中にパターニングされる。ワード線、接地選択線の上面に沿って、ゲート構造の上方にシリサイド層を形成することができる。メモリ材料層は、トランジスタのためのゲート誘電体としての役割を果たす。これらのトランジスタは、アレイ内の特定のスタックを選択するための復号化回路に結合されるストリング選択ゲートとしての役割を果たす。

【0054】

３Ｄ ＮＡＮＤメモリの一般的な課題は、メモリセルのブロックのサイズが多くの場合に非常に大きいことである。３Ｄ ＮＡＮＤメモリの密度が高くなるにつれて、スタック内の層の数が増加し、その結果、ブロックサイズが大きくなり、ブロック消去動作のためのタイミング仕様が遅くなる。ブロック消去動作のためのタイミング仕様が遅くなると、ユーザが３Ｄ ＮＡＮＤメモリ内のメモリセルのサブブロックに記憶される小さなユニットのコードしか変更する必要がないときに、３Ｄ ＮＡＮＤメモリの性能が劣化する。

【0055】

本技術において、複数のＮＡＮＤストリングによって共有されるワード線のセットは、ワード線のセットの第１のサブセット及び第２のサブセットに分割することができ、それにより、第１のサブセット及び第２のサブセットのうちの一方に結合されるメモリセルを消去する一方で、第１のサブセット及び第２のサブセットのうちの他方に結合されるメモリセルではトンネル効果を抑止することが可能になる。結果として、１つのブロック内の全てではなく、幾つかのメモリセルのみがサブブロック消去動作において消去され、それにより、ブロック消去動作の場合と比べて、サブブロック消去動作の場合のタイミング仕様を速くできるようになり、３Ｄ ＮＡＮＤメモリの性能を向上させる。

【0056】

図４は、図３の３Ｄ ＮＡＮＤフラッシュメモリアレイ構造の例示的なレイアウト図である。その３Ｄ ＮＡＮＤフラッシュメモリアレイ構造は、メモリセルの複数のブロックを含む。メモリセルのブロックは、第１のストリング選択スイッチ（例えば、ＳＳＬ）と第２のストリング選択スイッチ（例えば、ＧＳＬ）との間にチャネル線を有する複数のＮＡＮＤストリングを含み、複数のＮＡＮＤストリングは、第１のストリング選択スイッチと第２のストリング選択スイッチとの間のワード線のセット(例えば、ＷＬ０〜ＷＬ６３）を共有する。

【0057】

図４のレイアウト図において、チャネル線のスタックが、一点鎖線の境界を有する垂直ストリップとして示される。チャネル線の隣接するスタックは、偶数方向及び奇数方向を繰り返す。チャネル線の全ての奇数スタック（例えば、４１１）は、上部にあるビット線コンタクトパッド構造から底部にある奇数ソース線まで延在する。チャネル線の全ての偶数スタック（例えば、４１２）は、底部にあるビット線コンタクトパッド構造から上部にある偶数ソース線構造まで延在する。

【0058】

チャネル線のスタックの上には、水平ワード線並びに水平接地選択線ＧＳＬ（偶数）及びＧＳＬ（奇数）が重なる。また、チャネル線のスタックの上には、ＳＳＬスイッチが重なる。奇数ＳＳＬスイッチはチャネル線の上端においてチャネル線の１つおきのスタックの上に重なり、偶数ＳＳＬスイッチはチャネル線の下端においてチャネル線の１つおきのスタックの上に重なる。いずれの場合でも、ＳＳＬスイッチは、チャネル線の任意のスタックと、そのスタックの対応するビット線コンタクト階段パッドとの間の電気的接続を制御する。

【0059】

図４の例において示されるように、ワード線ＷＬ０〜ＷＬ（ｉ−１）、ＷＬ（ｂｎｄ）、ＷＬ（ｉ＋１）〜ＷＬ６３を含む複数のワード線が第１の方向に沿って平行に延在する。ワード線ＷＬ０〜ＷＬ２、ＷＬ（ｉ−１）、ＷＬ（ｂｎｄ）、ＷＬ（ｉ＋１）、ＷＬ６２〜ＷＬ６３が図２に示される。ワード線ＷＬ０〜ＷＬ（ｉ−１）、ＷＬ（ｂｎｄ）、ＷＬ（ｉ＋１）〜ＷＬ６３が図５及び図６に示される。ワード線は行デコーダー１６１（図２）と電気的に通信できる状態にある。ワード線は、ＮＡＮＤストリングと直列に配置されるメモリセルのゲートに接続される。

【0060】

ワード線ＷＬ（ｉ＋１）、．．．ＷＬ６２〜ＷＬ６３を含む、消去するためのワード線のセットの第１のサブセットと、ワード線ＷＬ０〜ＷＬ２、．．．ＷＬ（ｉ−１）を含む、抑止するためのワード線のセットの第２のサブセットとの間に境界ワード線（例えば、ＷＬ（ｂｎｄ））が配置される。境界ワード線を使用することを含むサブブロック消去動作が図５、図６、図１１及び図１２に関連して記載される。

【0061】

ワード線、接地選択線及びＳＳＬスイッチの上には、垂直に延在するＭＬ１ ＳＳＬストリング選択線が重なる。ＭＬ１ ＳＳＬストリング選択線の上には、水平に延在するＭＬ２ ＳＳＬストリング選択線が重なる。ＭＬ２ ＳＳＬストリング選択線は、その構造を視認するのを容易にするために対応するＭＬ１ ＳＳＬストリング選択線において終端するように示されるが、ＭＬ２ ＳＳＬストリング選択線は更に長く水平に延在することができる。ＭＬ２ ＳＳＬストリング選択線はデコーダーからの信号を搬送し、ＭＬ１ ＳＳＬストリング選択線は、これらのデコーダー信号を、チャネル線の特定のスタックを選択する特定のＳＳＬスイッチに結合する。

【0062】

また、ＭＬ１ ＳＳＬストリング選択線の上には、偶数ソース線及び奇数ソース線が重なる。

【0063】

さらに、ＭＬ２ ＳＳＬストリング選択線の上には、上部及び底部において階段状コンタクト構造に接続するＭＬ３ビット線（図示せず）が重なる。階段状コンタクト構造を通って、それらのビット線はチャネル線の特定の層を選択する。

【0064】

特定のビット線をチャネル線の異なる層に電気的に接続することができる。特定のビット線のＳＳＬにバイアスをかけて、特定のビット線をチャネル線の異なる層に接続することができる。

【0065】

サブブロック消去バイアス調整下で、チャネル側消去電圧を複数のビット線に印加することができ、複数のビット線はメモリセルのブロック内の複数のＮＡＮＤストリングのチャネル線（例えば、４１１、４１２）に接続され、複数のＮＡＮＤストリングはワード線のセット（例えば、ＷＬ０〜ＷＬ２、ＷＬ（ｉ−１）、ＷＬ（ｂｎｄ）、ＷＬ（ｉ＋１）、ＷＬ６２〜ＷＬ６３）を共有する。ワード線のセット内の境界ワード線（例えば、ＷＬ（ｂｎｄ））にバイアス電圧を印加して、境界条件を誘発することができる。境界ワード線（ＷＬ（ｂｎｄ））の一方の側にあるワード線のセットの第１のサブセット（例えば、ＷＬ（ｉ＋１）〜ＷＬ６３）にワード線側消去電圧を印加して、第１のサブセットに結合されるメモリセル内に正孔トンネル効果を誘発することができる。正孔トンネル効果は、ワード線のセットの第２のサブセット（例えば、ＷＬ０〜ＷＬ２、ＷＬ（ｉ−１））に結合されるメモリセルでは抑止される。正孔トンネル効果を抑止することは、チャネル側消去電圧を印加するときに、第２のサブセット内のワード線を浮遊状態にすることを含むことができる。

【0066】

図３の垂直ゲート３Ｄ構造において、メモリはメモリセルの複数のページを含み、この説明のために、この構造内で、１つのページは単一のＳＳＬスイッチによって選択されたチャネル線の１つのスタック内のメモリセルを含むものと規定することができ、各チャネル線は階段パッドを介して対応するビット線に結合される。アレイページは、並列に動作する異なるブロックからの複数のページと規定することができる。ページに関する規定、及びページにアクセスするために適用される復号化は、特定のメモリアーキテクチャーに応じて異なることができる。そのメモリ構造は、本明細書において記載されるプログラムステップ及びプログラム検証ステップにおいて用いるための、Ｎ本のビット線のセットが並列に結合されるページプログラムバッファーを含むことができる。図示される例では、メモリセルの４つの層が存在し、ページ当たり４本のビット線を与える。他の例では、他の数の層が存在する。本明細書において検討される一例では、８つの偶数スタック及び８つの奇数スタックを有する８つの層が存在することができ、それぞれ８ビットで構成される全部で１６ページを含むメモリブロックを形成する。

【0067】

より広いアレイページを確立するために、ブロックの１つの行内の各ページからの４ビットが、ブロックのその行を横断する各ワード線によって選択されるようにして、メモリユニットを左右に繰り返すことができる。ブロックの１つの行内にＮ＊８メガバイトのデータを記憶する代表的な構成の場合、集積回路は、並置される１０００個のセルブロックの行の上に重なる、８０００本のグローバルビット線を含むことができ、各セルブロックは、偶数／奇数構成において８本のグローバルビット線に結合される５１２Ｎビットセルで構成される１６個のページを有する。ブロックの各行は６４本のワード線を有し、８層の深度を有し、そこで偶数ブロック及び奇数ブロックのそれぞれにおいて２５６個のセルを形成することができる。したがって、単一のブロック内のＳＳＬ信号によって選択される単一の８層ストリップは、それぞれ複数のデータビットを記憶する５１２個のセル（６４＊８）を含むことになる。１６個のそのようなストリップで構成されるブロックが、８Ｋ個のセルを有することになる。

【0068】

従来、消去動作はメモリセルのブロックによって実行され、各ブロックはＮＡＮＤストリングの数多くのスタックを含む。３Ｄ ＮＡＮＤメモリの一般的な課題は、メモリセルのブロックのサイズが多くの場合に非常に大きいことである。３Ｄ ＮＡＮＤメモリの密度が高くなるにつれて、スタック内の層の数が増加し、その結果、ブロックサイズが大きくなり、ブロック消去動作のためのタイミング仕様が遅くなる。ブロック消去動作のためのタイミング仕様が遅くなると、ユーザが３Ｄ ＮＡＮＤメモリ内のメモリセルのサブブロックに記憶される小さなユニットのコードしか変更する必要がないときに、３Ｄ ＮＡＮＤメモリの性能が劣化する。

【0069】

本技術において、複数のＮＡＮＤストリングによって共有されるワード線のセットは、ワード線のセットの第１のサブセット及び第２のサブセットに分割することができ、それにより、第１のサブセット及び第２のサブセットのうちの一方に結合されるメモリセルのサブブロックを消去する一方で、第１のサブセット及び第２のサブセットのうちの他方に結合されるメモリセルではトンネル効果を抑止することが可能になる。結果として、ブロック内の全てではなく、幾つかのメモリセルのみがサブブロック消去動作において消去され、それにより、ブロック消去動作の場合と比べて、サブブロック消去動作の場合のタイミング仕様を速くできるようになり、３Ｄ ＮＡＮＤメモリの性能を向上させる。

【0070】

図５は、３Ｄメモリ内で、ローカルワード線ドライバー及びグローバルワード線ドライバーの構成に接続されるメモリセルの１つのブロック内のＸ−Ｙ平面における例示的なＮＡＮＤストリングを示す回路図である。そのＮＡＮＤストリングは、メモリセルの４つのページ：ページ０、ページ１、ページ２及びページ３に対応する。それらのＮＡＮＤストリングは、図２にあるような３Ｄアレイの同じ層上に配置することができ、偶数ページ及び奇数ページのための偶数ＧＳＬ線及び奇数ＧＳＬ線を共有し、図２に示されるようなブロックの両端上の偶数ビット線コンタクト構造及び奇数ビット線コンタクト構造においてグローバルビット線ＢＬ−Ｎに結合され、かつ偶数共通ソースＣＳ線５２０及び奇数共通ソースＣＳ線５２１に結合される別々のＳＳＬ線を有する。それらのストリングは、ＳＳＬスイッチとも呼ばれる、それぞれの第１のストリング選択スイッチ（例えば、５３０、５３１、５３２及び５３３）によって対応するグローバルビット線ＢＬ−０〜ＢＬ−３に接続される。それらのストリングは、接地選択スイッチとも呼ばれる、それぞれの第２のストリング選択スイッチ（例えば、５４０、５４１）によってその平面のための偶数共通ソース線又は奇数共通ソース線に接続される。メモリセルの１つのブロック内の複数のＮＡＮＤストリングが、第１のストリング選択スイッチと第２のストリング選択スイッチとの間にチャネル線を有し、第１のストリング選択スイッチと第２のストリング選択スイッチとの間のワード線のセット（例えば、ＷＬ０〜ＷＬ４、．．．ＷＬ（ｉ−１）、ＷＬ（ｂｎｄ）、ＷＬ（ｉ＋１）、．．．ＷＬ５９〜ＷＬ６３）を共有する。

【0071】

そのメモリは、ＬＷＬＤと略されるローカルワード線ドライバーのセット（例えば、５６０〜５７２）を含み、ローカルワード線ドライバーは、メモリセルの選択されたブロック内のワード線のセットのそれぞれのワード線を駆動する。ローカルワード線ドライバーのセットは、ワード線ＷＬ（ｉ＋１）、．．．ＷＬ５９〜ＷＬ６３を含むワード線のセットの第１のサブセット（例えば、５５１）を駆動するローカルワード線ドライバーのセットの第１のサブセット（例えば、５６７〜５７２）と、ワード線ＷＬ０〜ＷＬ４、．．．ＷＬ（ｉ−１）を含むワード線のセットの第２のサブセット（例えば、５５９）を駆動するローカルワード線ドライバーのセットの第２のサブセット（例えば、５６０〜５６５）と、ワード線のセットの第１のサブセットとワード線のセットの第２のサブセットとの間のワード線のセット内の境界ワード線（例えば、ＷＬ（ｂｎｄ））を駆動する境界ワード線ドライバー（例えば、５６６）とを含むことができる。

【0072】

そのメモリは、ローカルワード線ドライバーのセットの第１のサブセットに、かつローカルワード線ドライバーのセットの第２のサブセットに接続される第１のグローバルワード線（例えば、５１１ｇ）と、境界ワード線ドライバーに接続される第２のグローバルワード線（例えば、５１６ｇ）とを含む、グローバルワード線のセットを含む。そのメモリは、Ｎ本の第１のグローバルワード線５１１ｇを駆動するグローバルワード線ドライバー（例えば、５１１）を含み、この例では、ローカルワード線デコーダー及びローカルワード線ドライバーによって選択されたブロックに接続するために並列にＮ個のグローバルワード線信号が与えられる。また、そのメモリは、境界ワード線のローカルドライバーを駆動する第２のグローバルワード線５１６ｇ上の信号を生成する第２のグローバルワード線ドライバー５１６を含む。第２のグローバルワード線ドライバー５１６は、他の動作のために用いられるバイアス電圧に加えて、サブブロック消去中に境界ワード線に境界ワード線バイアス電圧を与えるように構成される回路を含むことができる。

【0073】

この例では、偶数ブロック及び奇数ブロックのセットのみが示される。しかし、グローバルワード線は数多くのブロックのローカルワード線ドライバーに接続することができる。

【0074】

ＧＷＬデコーダーと略される、グローバルワード線デコーダー（例えば、５９０）が、パターニングされた導体層内の導体（例えば、５９５）を用いて、グローバルワード線ドライバーに接続される。導体は１つ又は複数の出力信号をグローバルワード線ドライバーに搬送することができる。ＬＷＬデコーダーと略される、ローカルワード線デコーダー（例えば、５８０）が、電力信号、バイアス信号、アドレス信号及び／又は他の制御信号をローカルワード線ドライバーに接続するための、パターニングされた導体層内の導体を用いて、ローカルワード線ドライバー（例えば、５６０〜５７２）に接続される。ローカルワード線デコーダー５８０からの接続は、下記で更に詳細に記載されるように、ブロック内のワード線の第１のサブセット内の各ローカルワード線ドライバーに制御信号を搬送する第１の制御信号線５８１と、ブロック内のワード線の第２のサブセット内の各ローカルワード線ドライバーのための制御信号を搬送する第２の制御信号線５８２と、ブロック内の境界ワード線のための制御信号を搬送する第３の制御信号線５８３とを含むことができる。

【0075】

ローカルワード線ドライバー（例えば、５７１）はＮＭＯＳ（Ｎ型金属酸化膜半導体）トランジスタを含むことができ、そのトランジスタは、グローバルワード線のセット内の１つのグローバルワード線（例えば、５１１ｇ）に接続される入力と、ワード線のセット内の１つのワード線（例えば、ＷＬ６２）に接続される出力と、ローカルワード線デコーダー（例えば、５８０）からの制御信号（例えば、制御信号線５８１から）に接続される制御ゲートとを有する。グローバルワード線ドライバー（例えば、５１１）はレベルシフターを含むことができ、レベルシフターはグローバルワード線デコーダー（例えば、５９０）からの１つ又は複数の出力信号に従って出力電圧レベルをシフトする。例えば、レベルシフターは、サブブロック消去動作による要件に従って、及び読出し動作、書込み動作、ブロック消去動作による要件に従って、出力電圧レベルを変更することができる。

【0076】

ローカルワード線ドライバー及びグローバルワード線ドライバーの構成を用いる代表的なサブブロック消去バイアス電圧は、以下の表に基づいて理解することができる。

【表1】

【0077】

図５において、選択されたブロック内の第１のストリング選択スイッチ（例えば、５３０、５３１、５３２、５３３）にバイアスをかけて（例えば、＋３Ｖ）、複数のビット線をＮＡＮＤストリング内のチャネル線の異なる層に接続するとき、これらの第１のストリング選択スイッチを通してＮＡＮＤストリングのチャネル線にチャネル側消去電圧（例えば、＋１１Ｖ）を印加することができる。ローカルワード線ドライバーのセットの第１のサブセットと、ローカルワード線ドライバーのセットの第２のサブセットとに接続される第１のグローバルワード線（例えば、５１１ｇ）に第１のグローバルワード線電圧（例えば、−９Ｖ）を印加することができる。第１のグローバルワード線（例えば、５１１ｇ）に第１のグローバルワード線電圧（例えば、−９Ｖ）が印加されるとき、例えば、第１の制御信号（例えば、制御信号線５８１から）を介して第１の制御電圧（例えば、＋１５Ｖ）を印加して、ローカルワード線ドライバーのセットの第１のサブセット内のワード線のローカルワード線ドライバー（例えば、５６７〜５７２）をオンにして、ワード線側消去電圧を与えることができる。ワード線のセットの２つ以上の要素を含むセットの第１のサブセット（例えば、５５１）にワード線側消去電圧（例えば、−９Ｖ）を印加して、ワード線のセットの第１のサブセットに結合されるメモリセルにおいて正孔トンネル効果のようなトンネル効果を誘発する。例えば、第２の制御信号（例えば、制御信号線５８２から）を介して、第２の制御電圧（例えば、−９Ｖ）を印加して、ローカルワード線ドライバーのセットの第２のサブセット内のローカルワード線ドライバー（例えば、５６０〜５６５）をオフにすることができる。第１の制御電圧は第２の制御電圧とは異なり、第２の制御電圧は第１のグローバルワード線電圧と一致し、それにより、ローカルワード線ドライバーのセットの第２のサブセットを迅速にオフにしてワード線を浮遊状態にさせることができるように、かつワード線のセットの第２のサブセットに結合されるメモリセルにおいてトンネル効果を抑止するために、チャネル線上の電圧変化に起因する容量性昇圧によって禁止電圧を達成できるようになっている。

【0078】

第２のグローバルワード線（例えば、５１６ｇ）に第２のグローバルワード線電圧（例えば、＋３Ｖ）を印加することができ、例えば、第３の制御信号線（例えば、５８３）に第３の制御電圧（例えば、＋３Ｖ）を印加して、境界ワード線（例えば、ＷＬ（ｂｎｄ））に接続される境界ワード線ドライバー（例えば、５６６）をオンにすることができる。第３の制御電圧（例えば、＋３Ｖ）は、第１の制御電圧（Ｖｐｐ＝１５Ｖ）と第２の制御電圧（例えば、−９Ｖ）との間にある。

【0079】

正孔トンネル効果のようなトンネル効果は、ワード線のセットの２つ以上の要素を含む第２のサブセット（例えば、５５９）に結合されるメモリセルにおいて抑止される。トンネル効果を抑止することは、チャネル側消去電圧を印加して自己昇圧を誘発するときに、第２のサブセット内のワード線を浮遊状態にすることを含むことができる。例えば、第２のサブセット内のワード線のローカルワード線ドライバー（例えば、５６０〜５６５）がオフにされるとき、ローカルワード線ドライバーに接続される第２のサブセット内のワード線は浮遊状態になり、それゆえ、ワード線のセットの第２のサブセットに結合されるメモリセルにおいてトンネル効果を抑止する。

【0080】

図６は、ローカルワード線ドライバー及びグローバルワード線ドライバーの代替構成に接続されるメモリセルのブロック内のＸ−Ｙ平面における例示的なＮＡＮＤストリングを示す回路図であり、ローカルワード線制御信号は単一の信号とすることができる。図６に示される回路は、図５に示される回路に類似である。図６における同じ要素は、一般的に図５の場合と同じ参照番号で参照される。

【0081】

そのメモリは、ローカルワード線ドライバーのセットの第１のサブセットに接続される第１のグローバルワード線（例えば、５１１ｇ）と、境界ワード線ドライバー（例えば、５６６）に接続される第２のグローバルワード線（例えば、５１６ｇ）と、ローカルワード線ドライバーのセットの第２のサブセットに接続される第３のグローバルワード線（例えば、５１９ｇ）とを含む、グローバルワード線のセットを含む。そのメモリは、第１のグローバルワード線５１１ｇを駆動する第１のグローバルワード線ドライバー（例えば、５１１）と、第３のグローバルワード線５１９ｇを駆動する第３のグローバルワード線ドライバー（例えば、５１９）とを含む。

【0082】

ＧＷＬデコーダーと略される、グローバルワード線デコーダー（例えば、５９０）が、パターニングされた導体層内の導体（例えば、５９５）を用いて、グローバルワード線ドライバーに接続される。導体は１つ又は複数のアドレス信号をグローバルワード線ドライバーに搬送することができる。ＬＷＬデコーダーと略される、ローカルワード線デコーダー（例えば、５８０）が、電力信号、バイアス信号、アドレス信号及び／又は他の制御信号をローカルワード線ドライバーに接続するための、パターニングされた導体層内の導体を用いて、ローカルワード線ドライバー（例えば、５６０〜５７２）に接続される。その接続は、下記で更に詳細に記載されるように、制御信号線（例えば、６８０）を含むことができる。

【0083】

ローカルワード線ドライバー及びグローバルワード線ドライバーの代替構成を用いる代表的なサブブロック消去バイアス電圧は、以下の表に基づいて理解することができる。

【表2】

【0084】

図６において、選択されたブロック内の第１のストリング選択スイッチ（例えば、５３０、５３１、５３２、５３３）にバイアスをかけて（例えば、＋３Ｖ）、複数のビット線をＮＡＮＤストリング内のチャネル線の異なる層に接続するとき、これらの第１のストリング選択スイッチを通してＮＡＮＤストリングのチャネル線にチャネル側消去電圧（例えば、＋１１Ｖ）を印加することができる。ローカルワード線ドライバーのセットの第１のサブセットに接続される第１のグローバルワード線（例えば、５１１ｇ）に第１のグローバルワード線電圧（−９Ｖ）を印加することができる。第３のグローバルワード線（例えば、５１９ｇ）に第３のグローバルワード線電圧（＋４Ｖ）を印加することができ、第３のグローバルワード線はローカルワード線ドライバーのセットの第２のサブセットに接続される。第１のグローバルワード線（例えば、５１１ｇ）に第１のグローバルワード線電圧（例えば、−９Ｖ）が印加されるとき、例えば、制御信号線（例えば、６８０）を介して制御電圧（例えば、＋４Ｖ）を印加して、ローカルワード線ドライバーのセットの第１のサブセット内のワード線のローカルワード線ドライバー（例えば、５６７〜５７２）をオンにして、ワード線側消去電圧を与えることができる。ワード線のセットの２つ以上の要素を含むセットの第１のサブセット（例えば、６５１）にワード線側消去電圧（例えば、−９Ｖ）を印加して、ワード線のセットの第１のサブセットに結合されるメモリセルにおいて正孔トンネル効果のようなトンネル効果を誘発する。同じく制御電圧（例えば、＋４Ｖ）を印加して、ローカルワード線ドライバーのセットの第２のサブセット内のローカルワード線ドライバー（例えば、５６０〜５６５）をオフにすることができる。第１のグローバルワード線電圧は第３のグローバルワード線電圧とは異なり、制御電圧は第３のグローバルワード線電圧と一致し、それにより、ワード線のセットの第２のサブセットに結合されるメモリセルにおいてトンネル効果を抑止するために、ローカルワード線ドライバーのセットの第２のサブセットを迅速にオフにすることができるようになっている。

【0085】

第２のグローバルワード線（例えば、５１６ｇ）に第２のグローバルワード線電圧（例えば、−２Ｖ〜＋４Ｖ）を印加することができ、例えば、制御信号線（例えば、６８０）に制御電圧（例えば、＋４Ｖ）を印加して、境界ワード線（例えば、ＷＬ（ｂｎｄ））に接続される境界ワード線ドライバー（例えば、５６６）をオンにすることができる。第２のグローバルワード線電圧（−２Ｖ〜＋４Ｖ）は、第１のグローバルワード線電圧（−９Ｖ）と第３のグローバルワード線電圧（＋４Ｖ）との間とすることができる。

【0086】

正孔トンネル効果のようなトンネル効果は、ワード線のセットの２つ以上の要素を含む第２のサブセット（例えば、６５９）に結合されるメモリセルにおいて抑止される。トンネル効果を抑止することは、チャネル側消去電圧を印加して自己昇圧を誘発するときに、第２のサブセット内のワード線を浮遊状態にすることを含むことができる。例えば、第２のサブセット内のワード線のローカルワード線ドライバー（例えば、５６０〜５６５）がオフにされるとき、ローカルワード線ドライバーに接続される第２のサブセット内のワード線は浮遊状態になり、それゆえ、ワード線のセットの第２のサブセットに結合されるメモリセルにおいてトンネル効果を抑止する。

【0087】

サブブロック消去技術の実施形態において、グローバルワード線ドライバー及びローカルワード線ドライバーの２つ以上、又は全てを、境界バイアス電圧を与えるように設計することができる。これらの実施形態では、消去動作におけるサブブロックのサイズは、メモリの外部又は内部にあるソースからのコマンドに応答して、又はメモリに記憶されるコンフィグレーションワードに応答して論理的に規定することができる。

【0088】

図７は、図６に示されるローカルワード線ドライバー及びグローバルワード線ドライバーの代替構成を用いるサブブロック消去中に抑止されたメモリセルに結合されるワード線のプリチャージを示すタイミング図である。図７に示されるように、時刻Ｔ１においてＮＡＮＤストリングのチャネル線にチャネル側消去電圧（例えば、ＢＬ／ＣＳＬ）が印加される前に、第２のサブセット（例えば、６５９）のローカルワード線ドライバー（例えば、５６０〜５６５）に印加されるバイアス電圧Ｖｐｐ（例えば、＋４Ｖ）とローカルワード線ドライバーのしきい値電圧Ｖｔとの間の電圧差（Ｖｐｐ−Ｖｔ）によって、時刻Ｔ０において、ワード線のセットの第２のサブセット内のワード線をプリチャージすることができる。

【0089】

図８は、デュアルモード３Ｄ垂直ゲートＮＡＮＤメモリ構造を示す。そのデュアルモード３Ｄ垂直ゲートＮＡＮＤメモリ構造は、２０１４年５月１３日に出願された「Ｄｕａｌ−Ｍｏｄｅ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅｓ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ Ｏｐｅｒａｔｉｎｇ Ｓａｍｅ」と題する共同所有の米国特許出願第１４／２０９，９６２号に記載されており、その特許出願は、本明細書に全文が明記されるかのように、引用することにより本明細書の一部をなす。例示されるようなＰ＋ソース端子を用いる実施形態では、消去中のチャネル電位を、ＮＡＮＤストリングの長さにわたって均一なレベルまでより容易に駆動することができる。

【0090】

この例における３Ｄメモリデバイスは、絶縁材料（ワード線構造間を描くために除去されている）によって分離される半導体材料の複数のチャネル線８００、８０１、８０２、８０３の形をとる、複数のスタックを含む。半導体材料のチャネル線８００〜８０３はそれぞれ、一端におけるｐ−型端子領域（例えば、８２５）と他端におけるｎ−型端子領域（例えば、８２４）との間にマルチゲートチャネル領域を備える。複数の導電線８１２、８１３、８１４、８１５がチャネル線のスタックを横切って延在するように配置される。導電線８１２、８１３、８１４、８１５間の領域８２６は、接合部がなく、導電線下方のチャネル線８００、８０１、８０２、８０３内の領域と同じドーピングプロファイル、又は類似のドーピングプロファイルを有することができる。チャネル線８００〜８０３と導電線８１２〜８１５との間の交点において、スタックの側壁上に誘電体電荷蓄積構造８４９が配置される。この例では、ワード線とｐ−型端子領域との間の第１の導電線８１２が、接地選択線ＧＳＬとして構成される。この例では、ワード線とｎ−型端子領域との間の最後の導電線８１５は、ストリング選択線ＳＳＬとして構成される。中間にある２つのみ（８１３、８１４）が示される導電線はワード線として構成される。代表的な実施形態では、例えば、単一のデュアルモードマルチゲートチャネル線を横切る６４本のワード線が存在することができる。

【0091】

例示において、シリサイド又は導電率を高める他の材料で構成される層８１２Ａ、８１３Ａ、８１４Ａ、８１５Ａが、導電線上面の上に形成される。また、導電線は、スタック間に、デュアルモードチャネル線のためのサイドゲート構造を形成する垂直延長部も含む。

【0092】

電荷蓄積構造８４９は、少なくとも、メモリセルが形成される交点に配置される。電荷蓄積層構造は、ＳＯＮＯＳ様構造のような多層誘電体電荷貯蔵構造を含むことができる。利用することができる１つの誘電体電荷蓄積構造は、バンドギャップ操作（ｂａｎｄｇａｐ ｅｎｇｉｎｅｅｒｅｄ）ＳＯＮＯＳ、すなわち「ＢＥ−ＳＯＮＯＳ」として知られている。ＢＥ−ＳＯＮＯＳ電荷蓄積構造は、約１ｎｍ〜２ｎｍ厚の酸化シリコン層、約２ｎｍ〜３ｎｍ厚の窒化シリコン層、及び約２ｎｍ〜３ｎｍ厚の酸化シリコン層のような多層トンネリング層を含むことができる。ＢＥ−ＳＯＮＯＳ構造は、約５ｎｍ〜７ｎｍ厚の窒化シリコン層のような、多層トンネリング層に電荷を蓄積するための誘電体層を含む。また、ＢＥ−ＳＯＮＯＳ構造は、約５ｎｍ〜８ｎｍ厚の酸化シリコン層のような、電荷蓄積層での電荷漏れを阻止する誘電体阻止層を含む。ＢＥ−ＳＯＮＯＳスタックにおいて他の材料を利用することもできる。

【0093】

この構造の結果として、メモリセル（例えば、８５０、８５１）が、導電線８１３、８１４の垂直延長部とチャネル線８００〜８０３の側面との交点において３Ｄアレイとして形成される。ストリング選択スイッチ８３１及び接地選択スイッチ８３０がそれぞれ、導電線８１５の垂直延長部と導電線８１２の垂直延長部との交点に形成される。

【0094】

この構造は、デュアルモードマルチゲートチャネル線のそれぞれのドレイン側がＮ＋型接合部（端子領域８２４）を有し、一方、ソース側がＰ＋型接合部（端子領域８２５）を有するように構成することができる。アレイ内部において、チャネル線のチャネル領域は、ドープされないか、又は低濃度にドープされ、接合部を有しない。

【0095】

この構造では、チャネル線８００〜８０３のそれぞれに沿ったメモリセルは、デュアルモードマルチゲートＮＡＮＤチャネル線として特徴付けることができる。

【0096】

チャネルのｐチャネル動作モード及びｎチャネル動作モードは、選択されていないワード線に印加されるパスゲート電圧の極性により制御することができ、一方、選択されたワード線は、選択される動作、例えば、読出し、プログラム、又は消去に応じて制御される。

【0097】

図９は、ＮＡＮＤストリングとして構成されるチャネル線の平面図を示す。図９は、従来のメモリ構造におけるサブブロック消去動作のための例示的なバイアス条件を示しており、チャネル線は２つのＮ＋端子間に配置されるチャネル領域を含む。

【0098】

図９を参照すると、チャネル線９００は、Ｎ＋端子９０６Ｎと別のＮ＋端子９０５Ｎとの間に配置されるチャネル領域９０５を含む。誘電体電荷トラップ層９０１Ａがチャネル線９００の一方の側に配置され、誘電体電荷トラップ層９０１Ｂがチャネル線９００の他方の側に配置される。ＧＳＬスイッチは、Ｎ＋端子９０６Ｎに隣接するＧＳＬデュアルゲート構造（例えば、９０７）によって形成される。ＳＳＬスイッチは、Ｎ＋端子９０５Ｎに隣接するＳＳＬデュアルゲート構造（例えば、９０８）によって形成される。Ｎ＋端子９０６Ｎ及びＮ＋端子９０５Ｎは、特定の実施態様に合わせて、それぞれＧＳＬデュアルゲート構造及びＳＳＬデュアルゲート構造と重なり合うこともできるし、図示されるように位置合わせすることもできる。重なり合う量は、両極性動作の特性に、及びデバイス内の電流の量に影響を及ぼす可能性がある。チャネル線９００は一端においてＳＳＬスイッチを通り抜け、別の端部においてＧＳＬスイッチを通り抜ける。ＳＳＬスイッチとＧＳＬスイッチとの間にワード線のセットが配置される。

【0099】

ワード線のセットは両側ゲート構造Ｇ０〜Ｇｎ−１、Ｇｎ、及びＧｎ＋１〜Ｇ６３を形成する。ワード線のセット内の境界ワード線をゲート構造Ｇｎに接続することができる。サブブロック消去動作の場合、図９に示されるように、ＳＳＬスイッチ（９０５Ｎ）の端部にあるＮ＋端子に接続される複数のビット線にチャネル側消去電圧Ｖ_BL（例えば、＋１１Ｖ）を印加することができ、ＧＳＬスイッチ（９０６Ｎ）の端部にあるＮ＋端子に接続される複数のビット線にソース側電圧Ｖ_CSL（例えば、＋１１Ｖ）を印加することができる。複数のビット線をＮＡＮＤストリング内のチャネル線の異なる層に接続するために、複数のビット線のＳＳＬスイッチは電圧Ｖ_SSL（例えば、＋３Ｖ）にバイアスをかけることができる。ソース側電圧Ｖ_CSL（例えば、＋１１Ｖ）にあるソース線をＮＡＮＤストリング内のチャネル線の異なる層に接続するために、複数のビット線のＧＳＬスイッチは、電圧Ｖ_GSL（例えば、＋３Ｖ）にバイアスをかけることができる。ゲート構造に接続される境界ワード線Ｇｎにバイアス電圧Ｖｂｎｄ（例えば、＋３Ｖ）を印加して、境界条件を誘発することができる。境界ワード線の一方の側においてワード線のセットの２つ以上の要素を含む選択されたサブセットに、ワード線側消去電圧Ｖｅｒｓ（例えば、−９Ｖ）を印加することができる。ワード線のセットの選択されたサブセット内のワード線上が負の電圧である結果として、選択されたサブセットに結合されるメモリセルにおいて、正孔トンネル効果を誘発することができる。

【0100】

本技術において用いられるとき、選択されたブロック内のワード線のセットの選択されたサブセット内のワード線は消去されることになるメモリセルに結合され、一方、選択されたブロック内のワード線のセットの選択されていないサブセット内のワード線は、消去されないメモリセルに結合され、ワード線のセットの選択されたサブセット内のワード線及び選択されていないサブセット内のワード線は、選択されたブロック内のＮＡＮＤストリングによって共有される。

【0101】

従来のメモリ構造では、ＧＩＤＬ（ゲート誘発ドレイン漏れ）電流を使用する従来のブロック消去動作を実行することができ、その構造では、図９に示されるように、チャネル線のドレイン側がＮ＋型端子を有し、一方、チャネル線のソース側もＮ＋型端子を有する。ＧＩＤＬ電流は、チャネル線の一端にあるＳＳＬスイッチ、及びチャネル線の他端にあるＧＳＬスイッチにおいて生成される。ＧＩＤＬによって電子及び正孔対が生成され、正孔はＮＡＮＤストリングに送り込まれる。その後、チャネルにおける正孔の蓄積がチャネル電位を引き上げ、その結果、デバイスにおいて後続の−ＦＮ正孔トンネリング接合部が生成される。チャネル線上でメモリセルに結合されるワード線は同じワード線バイアスを印加され、メモリセルに結合されるビット線及びソース線は同じビット線及びソース線バイアスを印加されるので、チャネル電位はチャネル線の長さに沿って均一にすることができる。

【0102】

サブブロック消去動作において、従来のブロック消去動作と同様のＧＩＤＬ電流を用いるバイアス方式を用いることができる。しかしながら、選択されたサブセットに負の消去電圧（例えば、−９Ｖ）が印加され、一方、選択されていないサブセットが浮遊状態にされるとき、消去するための選択されたサブセットのためのチャネル電位は、抑止するための選択されていないサブセットのためのチャネル電位とは異なる場合があるので、チャネル線に沿ったチャネル電位は均一でない場合があり、ホットキャリアによる外乱を引き起こす場合がある。従来のメモリ構造を用いるサブブロック消去動作は、ＧＩＤＬによって生成された少数キャリア（例えば、正孔）に起因して遅い可能性がある。

【0103】

図１０は、図８に示されるメモリ構造内のチャネル線のような、ＮＡＮＤストリングとして構成されるデュアルモードメモリ構造内のデュアルモードチャネル線の平面図である。図１０の同じ要素は一般的に図９と同じ参照番号で参照される。図１０は、デュアルモードメモリ構造内のサブブロック消去動作のための例示的なバイアス条件を示しており、チャネル線がＰ＋端子とＮ＋端子との間に配置されるチャネル領域を含む。

【0104】

図１０を参照すると、チャネル線９００は、Ｐ＋端子１００５Ｎと別のＮ＋端子９０５Ｎとの間に配置されるチャネル領域９０５を含む。誘電体電荷トラップ層９０１Ａがチャネル線９００の一方の側に配置され、誘電体電荷トラップ層９０１Ｂがチャネル線９００の他方の側に配置される。ＧＳＬスイッチは、Ｐ＋端子１００５Ｐに隣接するＧＳＬデュアルゲート構造（例えば、９０７）によって形成される。ＳＳＬスイッチは、Ｎ＋端子９０５Ｎに隣接するＳＳＬデュアルゲート構造（例えば、９０８）によって形成される。Ｐ＋端子１００５Ｎ及びＮ＋端子９０５Ｎは、特定の実施態様に合わせて、それぞれＧＳＬデュアルゲート構造及びＳＳＬデュアルゲート構造と重なり合うこともできるし、図示されるように位置合わせすることもできる。重なり合う量は、両極性動作の特性に、及びデバイス内の電流の量に影響を及ぼす可能性がある。チャネル線９００は一端においてＳＳＬスイッチを通り抜け、別の端部においてＧＳＬスイッチを通り抜ける。ＳＳＬスイッチとＧＳＬスイッチとの間にワード線のセットが配置される。

【0105】

ワード線のセットは両側ゲート構造Ｇ０〜Ｇｎ−１、Ｇｎ、及びＧｎ＋１〜Ｇ６３を形成する。ワード線のセット内の境界ワード線をゲート構造Ｇｎに接続することができる。サブブロック消去動作の場合、図１０に示されるように、Ｎ＋端子９０５Ｎ等のＮ＋端子に接続される複数のビット線にチャネル側消去電圧Ｖ_BL（例えば、＋１１Ｖ）を印加することができる。複数のビット線をＮＡＮＤストリング内のチャネル線の異なる層に接続するために、複数のビット線のＳＳＬスイッチは電圧Ｖ_SSL（例えば、＋３Ｖ）にバイアスをかけることができる。ソース側電圧Ｖ_CSL（例えば、＋１１Ｖ）にあるソース線をＮＡＮＤストリング内のチャネル線の異なる層に接続するために、複数のビット線のＧＳＬスイッチは、電圧Ｖ_GSL（例えば、＋３Ｖ）にバイアスをかけることができる。ゲート構造に接続される境界ワード線Ｇｎにバイアス電圧Ｖｂｎｄ（例えば、＋３Ｖ）を印加して、境界条件を誘発することができる。境界ワード線の一方の側においてワード線のセットの２つ以上の要素を含む選択されたサブセットに、ワード線側消去電圧Ｖｅｒｓ（例えば、−９Ｖ）を印加することができる。ワード線のセットの選択されたサブセット内のワード線上が負の電圧である結果として、選択されたサブセットに結合されるメモリセルにおいて、正孔トンネル効果を誘発することができる。

【0106】

デュアルモードメモリ構造において、その構造は、デュアルモードマルチゲートチャネル線（例えば、９００）のそれぞれのドレイン側がＮ＋型端子（例えば、９０５Ｎ）を有し、一方、ソース側がＰ＋型端子（例えば、１００５Ｐ）を有するように構成することができる。デュアルモードチャネル線のソース側にソース側電圧（例えば、Ｖ_CSL＝＋１１Ｖ）が印加されるとき、ソース側にあるＰ＋型端子はチャネル線に正孔を与えるので、Ｖｇが負であるとき、チャネル線はｐチャネルモードにおいてオンにされる。その後、Ｐ＋型端子からの正孔はチャネル線に沿ってドリフトし、チャネル電位をデュアルモードチャネル線に沿って実質的にソース側電圧まで即座に上げる。さらに、チャネル電位は、チャネル線に結合されるワード線上のバイアスから独立している。その結果、チャネル線に結合されるワード線に異なるバイアス電圧が印加される場合であっても、デュアルモードチャネル線に沿ったチャネル電位は実質的に均一にすることができ、サブブロック消去動作中のホットキャリアによる外乱を抑圧することができる。

【0107】

図１１は、図５に示される回路に関連して記載されるようなサブブロック消去動作とともに用いるのに適したタイミング図である。図５の場合に記載されたように、メモリセルのブロックが、第１のストリング選択スイッチと第２のストリング選択スイッチとの間にチャネル線を有する複数のＮＡＮＤストリングを含み、複数のＮＡＮＤストリングは、第１のストリング選択スイッチと第２のストリング選択スイッチとの間のワード線のセットを共有する。

【0108】

サブブロック消去サイクルの開始時に、時刻Ｔ０前に、ビット線、ソース線、ＳＳＬ、ＧＳＬ、消去のための選択されたワード線、抑止のための選択されていないワード線及び境界ワード線上の電圧は０Ｖのような初期値にあることができる。時刻Ｔ０において、選択されたブロック内の第１のストリング選択スイッチ（例えば、ＳＳＬスイッチ）上の電圧が約Ｖ_SSL（例えば、＋３Ｖ）に移行するとき、それらのＳＳＬスイッチを通して、ＮＡＮＤストリングのチャネル線にチャネル側消去電圧（例えば、Ｖ_BL＝＋１１Ｖ）が印加される。時刻Ｔ０において、第２のストリング選択スイッチ（例えば、ＧＳＬスイッチ）上の電圧が約Ｖ_GSL（例えば、＋３Ｖ）に移行するとき、それらのＧＳＬスイッチを通して、ＮＡＮＤストリングのチャネル線にソース側電圧（例えば、Ｖ_CSL＝＋１１Ｖ）が印加される。

【0109】

時刻Ｔ０において、選択されたブロック内のワード線のセットの境界ワード線にバイアス電圧Ｖｂｎｄを印加して、境界ワード線の一方の側にある選択されたサブセットと、境界ワード線の別の側にある選択されていないサブセットとの間に、境界条件を誘発する。

【0110】

時刻Ｔ０後の時刻Ｔ１において、第１の制御電圧（例えば、Ｖｐｐ＝＋１５ｖ）を印加して、ワード線のセットの選択されたサブセットのローカルワード線ドライバーをオンにし、ワード線のセットの選択されたサブセットにワード線側消去電圧（例えば、Ｖｅｒｓ＝−９Ｖ）を印加し、選択されていないサブセットに結合されるメモリセル内に正孔トンネル効果のようなトンネル効果を誘発する。選択されていないサブセット（例えば、５９９、図５）のローカルワード線ドライバー（例えば、５６０〜５６５、図５）は、ローカルワード線ドライバー（例えば、５６０〜５６５、図５）に接続される第３のグローバルワード線（例えば、５１９ｇ、図６）に印加されるのと同じバイアス電圧（例えば、Ｖｎｐ＝−９Ｖ）を印加されるので、選択されていないサブセットのローカルワード線ドライバーは迅速にオフにすることができ、それにより、選択されていないサブセット内のワード線が浮遊状態になり、その後、ＮＡＮＤストリングのチャネル線に印加されるチャネル側消去電圧によって引き起こされる引き上げられたチャネル電位によって自己昇圧することができる。その結果、チャネル側消去電圧を印加して、自己昇圧を誘発するとき、ワード線のセットの選択されていないサブセットに結合されるメモリセルにおいて、正孔トンネル効果のようなトンネル効果が抑止される。時刻Ｔ２において、ワード線のセットの選択されたサブセット上の電圧が約０Ｖに戻ることができる。時刻Ｔ３において、サブブロック消去サイクルが終了し、他の電圧も約０Ｖに戻ることができる。

【0111】

図１２は、図６に示される回路に関連して記載されるようなサブブロック消去動作とともに用いるのに適したタイミング図である。図６の場合に記載されたように、メモリセルのブロックが、第１のストリング選択スイッチと第２のストリング選択スイッチとの間にチャネル線を有する複数のＮＡＮＤストリングを含み、複数のＮＡＮＤストリングは、第１のストリング選択スイッチと第２のストリング選択スイッチとの間のワード線のセットを共有する。

【0112】

サブブロック消去サイクルの開始時に、時刻Ｔ０前に、ビット線、ソース線、ＳＳＬ、ＧＳＬ、ローカルワード線ドライバー、消去のための選択されたワード線、抑止のための選択されていないワード線及び境界ワード線上の電圧は０Ｖのような初期値にあることができる。時刻Ｔ０において、選択されたブロック内の第１のストリング選択スイッチ（例えば、ＳＳＬスイッチ）上の電圧が約Ｖ_SSL（例えば、＋３Ｖ）に移行するとき、これらのＳＳＬスイッチを通して、ＮＡＮＤストリングのチャネル線にチャネル側消去電圧（例えば、Ｖ_BL＝＋１１Ｖ）が印加される。時刻Ｔ０において、第２のストリング選択スイッチ（例えば、ＧＳＬスイッチ）上の電圧が約Ｖ_GSL（例えば、＋３Ｖ）に移行するとき、これらのＧＳＬスイッチを通して、ＮＡＮＤストリングのチャネル線にソース側電圧（例えば、Ｖ_CSL＝＋１１Ｖ）が印加される。

【0113】

時刻Ｔ０において、制御電圧（例えば、Ｖｐｐ＝＋４Ｖ）を印加して、選択されたサブセット内のワード線（例えば、ＷＬ（ｉ＋１）、ＷＬ５９〜ＷＬ６３）、境界ワード線（例えば、ＷＬ（ｂｎｄ））、及び選択されていないサブセット内のワード線（例えば、ＷＬ０〜ＷＬ４、ＷＬ（ｉ−１））のローカルワード線ドライバー（例えば、５６０〜５７２）をオンにする。時刻Ｔ０において、選択されたブロック内のワード線のセットの境界ワード線にバイアス電圧Ｖｂｎｄ（例えば、−２Ｖ〜＋４Ｖ）を印加して、境界ワード線の一方の側にある選択されたサブセットと、境界ワード線の別の側にある選択されていないサブセットとの間に境界条件を誘発する。

【0114】

時刻Ｔ０において、グローバルワード線電圧（例えば、＋４Ｖ）が第３のグローバルワード線（例えば、５１９ｇ、図６）に印加され、第３のグローバルワード線は更にローカルワード線ドライバー（例えば、５６０〜５６５、図６）に接続され、ローカルワード線ドライバーはワード線のセットの選択されていないサブセット（例えば、６５９、図６）内のワード線を駆動する。選択されていないサブセット（例えば、６５９、図６）のローカルワード線ドライバー（例えば、５６０〜５６５、図６）は、ローカルワード線ドライバーに接続される第３のグローバルワード線（例えば、５１９ｇ、図６）に印加されるのと同じバイアス電圧（例えば、＋４Ｖ）を印加されるので、選択されていないサブセットのローカルワード線ドライバーは迅速にオフにすることができ、それにより、選択されていないサブセット内のワード線が浮遊状態になり、その後、ＮＡＮＤストリングのチャネル線に印加されるチャネル側消去電圧によって引き起こされる引き上げられたチャネル電位によって自己昇圧することができる。その結果、選択されていないサブセットに結合されるメモリセルにおいて、正孔トンネル効果のようなトンネル効果が抑止される。

【0115】

時刻Ｔ０後の時刻Ｔ１において、選択されたブロック内のＮＡＮＤストリングによって共有されるワード線のセットの２つ以上の要素を含む選択されたサブセット（例えば、６５１、図６）にワード線側消去電圧（例えば、Ｖｅｒｓ＝−９Ｖ）を印加して、選択されたサブセットに結合されるメモリセルにおいて、正孔トンネル効果のようなトンネル効果を誘発する。時刻Ｔ２において、ワード線側消去電圧Ｖｅｒｓは約０Ｖに戻ることができる。時刻Ｔ３において、サブブロック消去サイクルが終了し、他の電圧も約０Ｖに戻ることができる。

【0116】

図１３は、本明細書において記載されるようなサブブロック消去動作のために用いることができる手順の流れ図である。集積回路１００（図１）内に状態機械１１９として実現されるようなコントローラーが、その手順における種々の動作を実行することができる。

【0117】

集積回路メモリのような、集積回路（例えば、１００、図１）の外部にあるか、又は集積回路の内部にあるソースから、選択されたブロック内のワード線のセットの選択されたサブセットに結合されるメモリセルを消去するサブブロック消去コマンドを受信することができる。コマンドに応答して、図１３に示されるステップを実行することができる。

【0118】

ステップ１３１０において、図５及び図６に示されるＳＳＬスイッチ５３０、５３１、５３２及び５３３のような、選択されたブロック内の第１のストリング選択スイッチを通してＮＡＮＤストリングのチャネル線にチャネル側消去電圧（例えば、＋１１Ｖ）を印加することができる。また、図５及び図６に示されるＧＳＬスイッチ５４０及び５４１のような、選択されたブロック内の第２のストリング選択スイッチを通してＮＡＮＤストリングのチャネル線にソース線電圧（例えば、＋１１Ｖ）を印加することができる。ステップ１３２０において、境界ワード線（例えば、ＷＬ（ｂｎｄ））の一方の側において、選択されたブロック内のＮＡＮＤストリングによって共有されるワード線のセットの２つ以上の要素を含む選択されたサブセットにワード線側消去電圧（例えば、−９Ｖ）を印加して、選択されたサブセットに結合されるメモリセルにおいて正孔トンネル効果のようなトンネル効果を誘発することができる。ステップ１３３０において、ワード線のセット内の境界ワード線（例えば、ＷＬ（ｂｎｄ）、図５及び図６）上にバイアス電圧を印加して、境界ワード線の一方の側にある選択されたサブセットと、境界ワード線の別の側にある選択されていないサブセットとの間に境界条件を誘発することができる。

【0119】

ステップ１３４０において、ワード線のセットの２つ以上の要素を含む選択されていないサブセットに結合されるメモリセルにおいて、正孔トンネル効果のようなトンネル効果を抑止することができる。トンネル効果を抑止することは、チャネル側消去電圧を印加して自己昇圧を誘発するときに、選択されていないサブセット内のワード線を浮遊状態にすることを含むことができる。選択されていないサブセット内のワード線を浮遊状態にすることは、図５に示されるような一実施態様において、かつ図６に示されるような別の実施態様において記載される。

【0120】

境界ワード線は、サブブロック消去動作中に外乱を受ける場合がある。一実施態様では、境界ワード線に結合されるメモリセル内にデータが記憶されないように、境界ワード線はダミーワード線として用いることができる。代替の実施態様では、選択されたブロック内の境界ワード線に結合されるメモリセル内にデータを記憶し、選択されたブロック内の境界ワード線を用いてサブブロック消去動作が実行される前に、メモリ内の別のブロックに動かし、サブブロック消去動作が実行された後に、選択されたブロック内の境界ワード線に結合されるメモリセルに戻すことができる。更に別の実施形態では、選択されたブロック内の境界ワード線に結合されるメモリセル内に記憶されるデータは外乱を受ける場合があるが、ＥＣＣ（誤り訂正符号）演算によって境界ワード線に結合されるメモリセル内の誤りを検出し、訂正することができるので、サブブロック消去動作中にデータは失われない。

【0121】

サブブロック消去動作の実施形態が、図３に示される垂直ゲートアーキテクチャーを参照しながら記載されてきた。それらの動作は種々の３−Ｄメモリアーキテクチャーに合わせて調整することができる。

【0122】

また、サブブロック消去動作の実施形態がフラッシュメモリを参照しながら記載されてきた。それらの動作も他のメモリセルタイプに合わせて調整することができる。

【0123】

本技術は上記で詳述された好ましい実施形態及び例を参照しながら開示されたが、これらの例は例示することを意図しており、限定するつもりはないことは理解されたい。複数の変更及び組み合わせが当業者には容易に思い浮かぶと考えられ、それらの変更及び組み合わせは添付の特許請求の範囲の技術の趣旨及び範囲内にある。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】