特許 6636280 離散時間アナログ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6636280

(24)【登録日】2019年12月27日

(45)【発行日】2020年1月29日

(54)【発明の名称】離散時間アナログ回路

(51)【国際特許分類】

   H03H 19/00 20060101AFI20200120BHJP

   H04B 1/10 20060101ALI20200120BHJP

   H04B 1/04 20060101ALI20200120BHJP

【ＦＩ】

   H03H19/00

   H04B1/10 H

   H04B1/04 R

【請求項の数】14

【全頁数】55

(21)【出願番号】特願2015-155272(P2015-155272)

(22)【出願日】2015年8月5日

(65)【公開番号】特開2016-129325(P2016-129325A)

(43)【公開日】2016年7月14日

【審査請求日】2018年2月21日

(31)【優先権主張番号】特願2015-1146(P2015-1146)

(32)【優先日】2015年1月6日

(33)【優先権主張国】JP

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２６年度、総務省、テラヘルツ波デバイス基盤技術の研究開発−３００ＧＨｚ帯シリコン半導体ＣＭＯＳトランシーバ技術−に関する研究開発の委託事業、産業技術力強化法第１９条の適用を受ける特許出願

(73)【特許権者】

【識別番号】000005821

【氏名又は名称】パナソニック株式会社

(74)【代理人】

【識別番号】110002952

【氏名又は名称】特許業務法人鷲田国際特許事務所

(72)【発明者】

【氏名】森下 陽平

【審査官】 ▲高▼橋 徳浩

(56)【参考文献】

【文献】 特開２０１０−１４７９４４（ＪＰ，Ａ）

【文献】 特開２０１２−０３４０３５（ＪＰ，Ａ）

【文献】 国際公開第２０１０／０６４４３６（ＷＯ，Ａ１）

【文献】 国際公開第２０１３／１１１５６５（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｈ１５／００−Ｈ０３Ｈ１５／０２

Ｈ０３Ｈ１９／００−Ｈ０３Ｈ２１／００

Ｈ０４Ｂ１／０２−Ｈ０４Ｂ１／０６

Ｈ０４Ｂ１／１０−Ｈ０４Ｂ１／１６

Ｈ０４Ｂ１５／００−Ｈ０４Ｂ１５／０６

(57)【特許請求の範囲】

【請求項1】

第１入力端子に入力された第１入力信号に対して離散時間のアナログ信号処理を行い、第１出力端子に第１出力信号を出力する離散時間アナログ回路であって、
前記第１入力端子に接続された第１端子に入力された前記第１入力信号である電圧を電流に変換して前記第１出力端子に接続された第２端子に出力する電圧電流変換回路と、
前記第２端子と前記第１出力端子とに接続された第３端子と、互いに並列に設けられ前記第３端子に接続可能な複数の容量と、前記複数の容量に接続可能な第４端子とを有する電荷反転回路と、
を備え、
前記複数の容量は、順次、所定の間隔毎に、前記複数の容量のうちの１つの容量が前記第３端子及び前記第４端子の間において、正相接続と逆相接続とを切り替えることによって、前記第３端子に入力された前記電流を一定期間で積分して保持する電荷の極性を反転させて電荷共有を行い、前記複数の容量のうちの残りの容量が前記第３端子及び前記第４端子の間の接続を開放する、
離散時間アナログ回路。

【請求項2】

前記電荷反転回路は、
前記複数の容量に含まれる第１容量が前記第３端子及び前記第４端子に前記正相接続し、
前記複数の容量に含まれる第２容量が前記第３端子及び前記第４端子に接続しない第１タイミングと、
前記第２容量が前記第３端子及び前記第４端子に前記正相接続し、
前記第１容量が前記第３端子及び前記第４端子に接続しない第２タイミングと、
前記第１容量が前記第３端子及び前記第４端子に前記逆相接続し、
前記第２容量が前記第３端子及び前記第４端子に接続しない第３タイミングと、
前記第２容量が前記第３端子及び前記第４端子に前記逆相接続し、
前記第１容量が前記第３端子及び前記第４端子に接続しない第４タイミングと、
を繰り返す、
請求項１に記載の離散時間アナログ回路。

【請求項3】

前記離散時間アナログ回路は、さらに、前記第１出力端子に接続された第５端子と、前記第５端子に接続可能な第３容量と、前記第３容量に接続可能な第６端子とを有する、
請求項１に記載の離散時間アナログ回路。

【請求項4】

前記第４端子は、接地され、
前記第６端子は、接地される、
請求項３に記載の離散時間アナログ回路。

【請求項5】

前記離散時間アナログ回路は、さらに、第２入力端子に入力された第２入力信号に離散時間アナログ信号処理を行い、第２出力端子に第２出力信号を出力する離散時間アナログ回路であって、
前記第２入力端子は、前記第１入力信号に対して逆相の第２入力信号が入力され、
前記第２出力端子は、前記第１出力信号に対して逆相の第２出力信号が出力され、
前記電圧電流変換回路は、さらに、第２入力端子に接続された第７端子に入力された前記第２入力信号である電圧を電流に変換して第８端子に出力し、
前記第８端子は、前記第４端子と前記第２出力端子とに接続される、
請求項１に記載の離散時間アナログ回路。

【請求項6】

前記複数の容量の少なくとも１つの容量が保持する電荷を、前記第１出力端子の電圧を用いてモニタする、
請求項１に記載の離散時間アナログ回路。

【請求項7】

前記電荷反転回路は、さらに、前記複数の容量の少なくとも１つの電荷をモニタする第９端子を有する、
請求項２に記載の離散時間アナログ回路。

【請求項8】

前記離散時間アナログ回路は、さらに、前記電荷反転回路を複数有する、
請求項１に記載の離散時間アナログ回路。

【請求項9】

前記電圧電流変換回路の前記第２端子と前記第３端子との間に、第１スイッチを更に有し、
前記第１スイッチは、第５タイミングにおいて、前記第１入力信号の出力期間を調整し、
前記第５タイミングは、前記第１タイミング、前記第２タイミング、前記第３タイミング及び前記第４タイミングの少なくとも１つのタイミングよりも短い、
請求項２に記載の離散時間アナログ回路。

【請求項10】

前記第２端子と前記第３端子との間に、第２スイッチを更に有し、
前記第８端子と前記第４端子との間に、第３スイッチを更に有し、
前記第２端子と前記第４端子との間に、第４スイッチを更に有し、
前記第８端子と前記第３端子との間に、第５スイッチを更に有し、
前記第２スイッチ及び前記第３スイッチは、第６タイミングにおいて、それぞれ前記第１入力信号及び前記第２入力信号の出力期間を調整し、
前記第６タイミングは、第１タイミング、第２タイミング、第３タイミング及び第４タイミングの少なくとも１つのタイミングよりも短く、
前記第４スイッチ及び前記第５スイッチは、第７タイミングにおいて、それぞれ前記第１入力信号及び前記第２入力信号の出力期間を調整し、
前記第７タイミングは、前記第６タイミングの逆相であり、
前記第１タイミングは、前記複数の容量に含まれる第１容量が前記第３端子及び前記第４端子に前記正相接続し、前記複数の容量に含まれる第２容量が前記第３端子及び前記第４端子に接続しないタイミングであり、
前記第２タイミングは、前記第２容量が前記第３端子及び前記第４端子に前記正相接続し、前記第１容量が前記第３端子及び前記第４端子に接続しないタイミングであり、
前記第３タイミングは、前記第１容量が前記第３端子及び前記第４端子に前記逆相接続し、前記第２容量が前記第３端子及び前記第４端子に接続しないタイミングであり、
前記第４タイミングは、前記第２容量が前記第３端子及び前記第４端子に前記逆相接続し、前記第１容量が前記第３端子及び前記第４端子に接続しないタイミングである、
請求項５に記載の離散時間アナログ回路。

【請求項11】

前記離散時間アナログ回路は、ダブルバランス型ミクサである、
請求項１０に記載の離散時間アナログ回路。

【請求項12】

請求項１乃至１１のいずれか一項に記載の離散時間アナログ回路を少なくとも２つ以上直列接続した、
多段型の離散時間アナログ回路。

【請求項13】

請求項１乃至１１のいずれか一項に記載の離散時間アナログ回路と、
デジタルベースバンド信号をアナログベースバンド信号にデジタルアナログ変換して、前記アナログベースバンド信号を前記離散時間アナログ回路に出力するデジタルアナログ変換部と、
前記離散時間アナログ回路から出力される信号を増幅するパワーアンプと、
前記パワーアンプによって増幅された信号を出力するアンテナと、
を具備する送信装置。

【請求項14】

請求項１乃至１１のいずれか一項に記載の離散時間アナログ回路と、
入力信号を受信するアンテナと、
前記アンテナが受信した信号を増幅し、増幅された信号を前記離散時間アナログ回路に出力する低雑音増幅器と、
前記離散時間アナログ回路から出力されるベースバンド信号をデジタルベースバンド信号にアナログデジタル変換して、前記デジタルベースバンド信号を出力するアナログデジタル変換部と、
を具備する受信装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、離散時間アナログ回路及びそれを用いた無線機に関し、例えば、離散時間アナログ処理により周波数変換又はフィルタ処理を含む信号処理に関する。

【背景技術】

【0002】

微細ＣＭＯＳプロセスでの設計に適し、高い可変性を有する回路として離散時間アナログ型の回路構成が知られている。

【0003】

例えば、非特許文献１には、入力されるアナログ信号に対して、フィルタリングを行う離散時間アナログ回路が開示されている。

【0004】

図１Ａは、非特許文献１に開示される離散時間アナログ回路の動作の概要を示す図であり、図１Ｂは、非特許文献１に開示される離散時間アナログ回路の具体的な実現例を示す図である。図１Ｃは、非特許文献１に開示される離散時間アナログ回路に入力される制御信号を示すタイムチャートである。また、図２は、非特許文献１の離散時間アナログ回路における周波数特性の一例を示す図である。

【0005】

図１Ｂの離散時間アナログ回路は、入力されたアナログ信号に対して、離散時間アナログ信号処理によるフィルタリングを行う。入力電荷と図１Ｂの回路に含まれる複数のキャパシタ間での電荷移動により、分母が２次の多項式となるＩＩＲ（Infinite Impulse Response）フィルタ特性を実現する。

【0006】

なお、電圧入力では、図１Ｂの構成に加えて電圧電流変換回路が必要であり、伝達関数を求めるには入出力の次元を合わせることが必要である。図１Ｂの構成によるフィルタの特性は、図２に示す周波数特性である。

【先行技術文献】

【非特許文献】

【0007】

【非特許文献1】S. Manetti and A. Liberatore,“Switched-capacitor lowpass filter without active components,”Electron. Lett., Vol. 16, pp. 883-885, 1980

【非特許文献2】Behzad Razavi著／黒田 忠弘 監訳 「アナログCMOS集積回路の設計 応用編」pp. 499-515

【発明の概要】

【発明が解決しようとする課題】

【0008】

しかしながら、非特許文献１において、従来の離散時間アナログ回路のうち、電荷移動に用いる回路は、多数の容量と多数のクロックを有するため構成が複雑である、という課題がある。従来の離散時間アナログ回路は、例えば、最も簡単な非特許文献１の構成においても、図１Ｂでは、電圧電流変換回路、電荷移動に用いる回路を含み、電荷移動に用いる回路は、４個の容量および１２個のスイッチを含む。また、従来の電荷移動に用いる回路は、図１Ｃでは、８種類のクロックを用いる。

【0009】

本開示は、かかる点に鑑みてなされたものであり、帯域内偏差の調整の自由度が高く、簡易な構成の離散時間アナログ回路を提供することを目的とする。

【課題を解決するための手段】

【0010】

本開示の離散時間アナログ回路は、第１入力端子に入力された第１入力信号に対して離散時間のアナログ信号処理を行い、第１出力端子に第１出力信号を出力する離散時間アナログ回路であって、前記第１入力端子に接続された第１端子に入力された前記第１入力信号である電圧を電流に変換して前記第１出力端子に接続された第２端子に出力する電圧電流変換回路と、前記第２端子と前記第１出力端子とに接続された第３端子と、互いに並列に設けられ前記第３端子に接続可能な複数の容量と、前記複数の容量に接続可能な第４端子とを有する電荷反転回路と、を備え、前記複数の容量は、順次、所定の間隔毎に、前記複数の容量のうちの１つの容量が前記第３端子及び前記第４端子の間において、正相接続と逆相接続とを切り替えることによって、前記第３端子に入力された前記電流を一定期間で積分して保持する電荷の極性を反転させて電荷共有を行い、前記複数の容量のうちの残りの容量が前記第３端子及び前記第４端子の間の接続を開放する。

【発明の効果】

【0011】

本開示によれば、帯域内偏差の調整の自由度が高く、簡易な構成の離散時間アナログ回路を提供することができる。

【図面の簡単な説明】

【0012】

【図1A】非特許文献１に開示される離散時間アナログ回路の動作の概要を示す図

【図1B】非特許文献１に開示される離散時間アナログ回路の具体的な実現例を示す図

【図1C】非特許文献１に開示される離散時間アナログ回路に入力される制御信号を示すタイムチャート

【図2】非特許文献１の離散時間アナログ回路における周波数特性の一例を示す図

【図3A】本開示の実施の形態１に係る送信装置の構成を示す図

【図3B】本開示の実施の形態１に係る受信装置の構成を示す図

【図4】実施の形態１に係る離散時間アナログ回路の要部構成の一例を示す図

【図5A】実施の形態１に係る電荷反転回路の構成の一例を示す図

【図5B】実施の形態１に係る電荷反転回路の内部構成の一例を示す図

【図6】制御信号のタイミングチャート

【図7】離散時間アナログ回路の低域通過特性の回路シミュレーションの結果を示す図

【図8】実施の形態２に係る離散時間アナログ回路の要部構成の一例を示す図

【図9A】実施の形態３に係る多段離散時間アナログ回路の構成の一例を示す図

【図9B】実施の形態３に係る多段離散時間アナログ回路の内部構成の一例を示す図

【図10】多段離散時間アナログ回路の低域通過特性の回路シミュレーションの結果を示す図

【図11A】実施の形態４に係る多段離散時間アナログ回路の構成の一例を示す図

【図11B】実施の形態４に係る多段離散時間アナログ回路の内部構成の一例を示す図

【図12】実施の形態５に係る受信装置の概略構成を示す図

【図13】実施の形態５に係る離散時間アナログ回路の要部構成の一例を示す図

【図14】制御信号のタイミングチャート

【図15】離散時間アナログ回路の周波数特性の回路シミュレーションの結果を示す図

【図16】シングルバランス型ミクサを用いた離散時間アナログ回路の構成の一例を示す図

【図17】ダブルバランス型ミクサを用いた離散時間アナログ回路の構成の一例を示す図

【図18】実施の形態６に係る離散時間アナログ回路の要部構成の一例を示す図

【図19A】実施の形態６に係る電荷反転回路の構成の一例を示す図

【図19B】実施の形態６に係る電荷反転回路の内部構成の一例を示す図

【図20】実施の形態６に係る離散時間アナログ回路の構成の別の一例を示す図

【図21A】実施の形態６に係る電荷反転回路の構成の別の一例を示す図

【図21B】実施の形態６に係る電荷反転回路の内部構成の別の一例を示す図

【図22】実施の形態６に係る離散時間アナログ回路の構成の別の一例を示す図

【図23】実施の形態６に係る離散時間アナログ回路の構成の別の一例を示す図

【図24】実施の形態６に係る離散時間アナログ回路の構成の別の一例を示す図

【図25】実施の形態７に係る離散時間アナログ回路の構成の一例を示す図

【図26A】実施の形態７に係る電荷反転回路の構成の一例を示す図

【図26B】実施の形態７に係る電荷反転回路の内部構成の一例を示す図

【図27】クロック生成回路によって生成される制御信号のタイミングチャート

【図28A】実施の形態８に係る容量を有する離散時間アナログ回路の要部構成の一例を示す図

【図28B】実施の形態８に係る容量を省略した離散時間アナログ回路の要部構成の一例を示す図

【図29A】実施の形態８に係る電荷反転回路の構成の一例を示す図

【図29B】実施の形態８に係る電荷反転回路の内部構成の一例を示す図

【図30】図２９Ｂに示す電荷反転回路に対する制御信号のタイミングチャート

【図31A】実施の形態８に係る電荷保持接続回路の構成の一例を示す図

【図31B】実施の形態８に係る電荷保持接続回路の内部構成の一例を示す図

【図32】図３１Ｂに示す電荷保持接続回路に対する制御信号のタイミングチャート

【図33A】バイアス供給方法を用いたシングルエンドミクサの第１構成の例を示す図

【図33B】バイアス供給方法を用いたシングルエンドミクサの第２構成の例を示す図

【図33C】バイアス供給方法を用いたシングルエンドミクサの第３構成の例を示す図

【図34A】バイアス供給方法を用いた高周波回路用シングルエンドミクサの第１構成の例を示す図

【図34B】バイアス供給方法を用いた高周波回路用シングルエンドミクサの第２構成の例を示す図

【図34C】バイアス供給方法を用いた高周波回路用シングルエンドミクサの第３構成の例を示す図

【図35A】バイアス供給方法を用いたシングルバランスミクサの第１構成の一例を示す図

【図35B】バイアス供給方法を用いたシングルバランスミクサの第２構成の一例を示す図

【図35C】バイアス供給方法を用いたシングルバランスミクサの第３構成の一例を示す図

【図36A】バランを用いたシングルバランスミクサの第１構成を示す図

【図36B】バランを用いたシングルバランスミクサの第２構成を示す図

【図36C】バランを用いたシングルバランスミクサの第３構成を示す図

【図36D】デカップリング容量と抵抗を用いたバイアス供給方法を示す図

【図37A】伝送線路によりバイアスを供給するダブルバランスミクサの構成を示す図

【図37B】バランを介してバイアスを供給するダブルバランスミクサの構成を示す図

【図38】離散時間アナログ回路の構成における接続状態の一例を示す図

【図39A】ＴＡの出力抵抗Ｒｏを考慮した離散時間アナログ回路の低域通過特性の回路シミュレーションの結果を示す図

【図39B】ＴＡの出力抵抗Ｒｏを考慮した離散時間アナログ回路の低域通過特性の回路シミュレーションの結果を最大利得で規格化した利得を示す図

【図40】理想電圧源と理想電圧源の等価回路を示す図

【図41】実施の形態９に係る離散時間アナログ回路の要部構成の一例を示す図

【図42】直列抵抗Ｒｓに対する周波数特性のシミュレーション結果の一例を示す図

【図43】実施の形態９の変形例の一例である離散時間アナログ回路を示す図

【図44】ＴＡの数に対する周波数特性のシミュレーション結果の一例を示す図

【図45】実施の形態１０に係る離散時間アナログ回路の要部構成の一例を示す図

【発明を実施するための形態】

【0013】

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下に説明する各実施の形態は一例であり、本開示はこれらの実施の形態により限定されるものではない。

【0014】

（実施の形態１）
［送信装置および受信装置の構成］
図３Ａは、本開示の実施の形態１に係る送信装置１０の構成を示す図であり、図３Ｂは、本開示の実施の形態１に係る受信装置２０の構成を示す図である。

【0015】

図３Ａに示す送信装置１０は、デジタル送信処理部１１と、Ｄ／Ａ（Digital to Analog）変換処理部１２と、参照周波数発振部１３と、ＬＯ（Local Oscillator）周波数発振部１４と、離散時間アナログ回路１５と、送信ミクサ（Mixer）１６と、と、パワーアンプ（ＰＡ）１７と、アンテナ１８と、を有する。

【0016】

デジタル送信処理部１１は、送信データに、例えば、符号化処理及び変調処理を含む所定のデジタル送信処理を施し、ベースバンドデジタル送信信号を生成し、Ｄ／Ａ変換処理部１２に出力する。

【0017】

Ｄ／Ａ変換処理部１２は、ベースバンドデジタル送信信号をベースバンドアナログ送信信号に変換し、離散時間アナログ回路１５に出力する。Ｄ／Ａ変換処理部１２によって変換されたベースバンドアナログ送信信号は、不要な信号（例えば、高調波）を含む。

【0018】

参照周波数発振部１３は、離散時間アナログ信号処理に用いる参照周波数信号ｆ_ＲＥＦ１を生成し、離散時間アナログ回路１５に出力する。また、参照周波数発振部１３は、局部発振信号ｆ_ＬＯ１の生成に用いる参照周波数信号ｆ_{ＲＥＦ＿ＬＯ１}を生成し、ＬＯ周波数発振部１４に出力する。離散時間アナログ回路への参照周波数信号ｆ_ＲＥＦ１とＬＯ周波数発振部への参照周波数信号ｆ_{ＲＥＦ＿ＬＯ１}の周波数は、同じ周波数であっても良く、異なる周波数であってもよい。

【0019】

ＬＯ周波数発振部１４は、参照周波数信号ｆ_{ＲＥＦ＿ＬＯ１}に基づいて、局部発振信号ｆ_ＬＯ１を生成して送信ミクサ１６へ出力する。

【0020】

離散時間アナログ回路１５は、参照周波数信号ｆ_ＲＥＦ１に基づいて、ベースバンドアナログ送信信号に対して離散時間のアナログ信号処理によるフィルタリングを行い、不要な信号（例えば、高調波成分）を除去する。離散時間アナログ回路１５は、フィルタリング後のベースバンドアナログ送信信号を送信ミクサ１６に出力する。なお、離散時間アナログ回路１５の構成および動作については後述する。

【0021】

送信ミクサ１６は、局部発振信号ｆ_ＬＯ１に基づいて、フィルタリング後のベースバンドアナログ送信信号をＲＦ周波数にアップコンバートし、ＲＦ周波数にアップコンバートされたアナログ送信信号をパワーアンプ１７に出力する。

【0022】

パワーアンプ１７は、ＲＦ周波数にアップコンバートされたアナログ送信信号の電力を増幅し、アンテナ１８に出力する。

【0023】

アンテナ１８は、電力増幅後のアナログ送信信号を放射する。

【0024】

図３Ｂに示す受信装置２０は、アンテナ２１と、低雑音増幅器（ＬＮＡ：Low Noise Amplifier）２２と、参照周波数発振部２３と、ＬＯ周波数発振部２４と、受信ミクサ（Mixer）２５と、離散時間アナログ回路２６と、Ａ／Ｄ（Analog to Digital）変換処理部２７と、デジタル受信処理部２８と、を有する。

【0025】

アンテナ２１は、図示していない送信局からＲＦ周波数のアナログ受信信号を受信し、低雑音増幅器２２へ出力する。

【0026】

低雑音増幅器２２は、受信したＲＦ周波数のアナログ受信信号を増幅し、受信ミクサ２５へ出力する。

【0027】

参照周波数発振部２３は、離散時間アナログ処理に用いる参照周波数信号ｆ_ＲＥＦ２を生成し、離散時間アナログ回路２６に出力する。また、参照周波数発振部２３は、参照周波数信号ｆ_{ＲＥＦ＿ＬＯ２}をＬＯ周波数発振部２４に出力する。離散時間アナログ回路への参照周波数信号ｆ_ＲＥＦ２とＬＯ周波数発振部への参照周波数信号ｆ_{ＲＥＦ＿ＬＯ２}の周波数は同じ周波数でもよく、異なる周波数でもよい。

【0028】

ＬＯ周波数発振部２４は、参照周波数信号ｆ_{ＲＥＦ＿ＬＯ２}に基づいて、局部発振信号ｆ_ＬＯ２を生成して受信ミクサ２５へ出力する。

【0029】

受信ミクサ２５は、局部発振信号ｆ_ＬＯ２に基づいて、ＲＦ周波数のアナログ受信信号をベースバンドアナログ受信信号に周波数変換し、離散時間アナログ回路２６に出力する。

【0030】

離散時間アナログ回路２６は、参照周波数信号ｆ_ＲＥＦ２に基づいて、ベースバンドアナログ受信信号に対して離散時間のアナログ信号処理によるフィルタリングを行う。離散時間アナログ回路２６は、フィルタリング後のベースバンドアナログ受信信号をＡ／Ｄ変換処理部２７に出力する。なお、離散時間アナログ回路２６の構成および動作については後述する。

【0031】

Ａ／Ｄ変換処理部２７は、フィルタリング後のベースバンドアナログ受信信号をベースバンドデジタル受信信号に変換し、デジタル受信処理部２８に出力する。

【0032】

デジタル受信処理部２８は、ベースバンドデジタル信号に対して、例えば、復調処理及び復号処理等を含む所定のデジタル受信処理を行って受信データを生成し、出力する。

【0033】

なお、図３Ａに示す送信装置１０および図３Ｂに示す受信装置２０は、ダイレクトコンバージョンの構成として説明した。本実施の形態に係る送信装置１０または受信装置２０は、ミクサを１つ以上追加し、中間周波数（ＩＦ：Intermediate Frequency）を用いる方式でもよい。

【0034】

また、参照周波数信号ｆ_{ＲＥＦ１、}ｆ_ＲＥＦ２は、１つの信号を共用しても良いし、参照発振周波数発振部１３、２３、又は、ＬＯ周波数発振部１４、２４は、送信装置１０及び受信装置２０において共用してもよい。なお、本実施の形態の構成は、他の実施の形態でも同様の構成を用いることができる。

【0035】

［離散時間アナログ回路１００の構成］
次に、本実施の形態に係る離散時間アナログ回路１００の要部構成について説明する。

【0036】

図４は、実施の形態１に係る離散時間アナログ回路１００の要部構成の一例を示す図である。図４に示す離散時間アナログ回路１００は、図３Ａに示す送信装置１０が有する離散時間アナログ回路１５、および、図３Ｂに示す受信装置２０が有する離散時間アナログ回路２６に相当し、例えば、フィルタリングの処理を行う。

【0037】

図４に示す離散時間アナログ回路１００は、ＴＡ（Transconductance Amplifier：トランスコンダクタンスアンプ：電圧電流変換回路）１１０と、容量１２０と、電荷反転回路１３０と、クロック生成回路１４０と、を有する。離散時間アナログ回路１００は、ベースバンドのアナログ信号が入力端子Ｔ＿Ｖ_ｉｎから入力され、入力されたアナログ信号に対して、電荷反転回路１３０においてフィルタリングを行い、容量１２０および電荷反転回路１３０を経て、出力端子Ｔ＿Ｖ_ｏｕｔから出力電圧信号Ｖ_ｏｕｔを出力する。

【0038】

ＴＡ１１０は、電圧電流変換回路であり、入力されるアナログ信号を入力電圧信号Ｖ_ｉｎとし、入力電圧信号Ｖ_ｉｎを電流（ｇ_ｍ×Ｖ_ｉｎ）に変換する。なお、ｇ_ｍはＴＡ１１０のトランスコンダクタンス（相互コンダクタンス）の値である。

【0039】

容量１２０は、一方の端子がＴＡ１１０の出力端子Ｔ＿ＴＡ_ｏｕｔに接続され、他方の端子がＧＮＤに接地される。容量１２０の容量値は、Ｃ_Ｈ１である。

【0040】

電荷反転回路１３０は、一方の端子がＴＡ１１０の出力端子Ｔ＿ＴＡ_ｏｕｔに接続され、他方の端子がＧＮＤに接地される。電荷反転回路１３０は、電荷を保持する動作および電荷を反転して接続する動作を行う回路である。電荷反転回路１３０は、クロック生成回路１４０から供給される制御信号に基づいて電荷共有を行い、入力されるアナログ信号に対するフィルタリング処理を行う。なお、電荷反転回路１３０の具体的な構成については、後述する。

【0041】

クロック生成回路１４０は、参照周波数発振部（図３Ａおよび図３Ｂ参照）から出力された参照周波数信号（ｆ_ＲＥＦ１またはｆ_ＲＥＦ２）からクロックＳ１〜Ｓ４（制御信号）を生成し、電荷反転回路１３０に供給する。なお、クロック生成回路１４０によって生成される制御信号については後述する。

【0042】

［電荷反転回路１３０の構成］
電荷反転回路１３０の具体的な構成について説明する。図５Ａは、実施の形態１に係る電荷反転回路１３０の構成の一例を示す図である。図５Ｂは、実施の形態１に係る電荷反転回路１３０の内部構成の一例を示す図である。図５Ｂに示す電荷反転回路１３０は、２個の容量１３１−１および１３１−２と、２個の容量１３１−１および１３１−２の接続を制御する８個のスイッチ１３２−１〜１３２−８を有する。

【0043】

図５Ａに示す電荷反転回路１３０は、両端に端子Ａおよび端子Ｂを有する。図４に示す離散時間アナログ回路１００において、電荷反転回路１３０の端子Ａまたは端子Ｂのいずれか一方がＴＡ１１０の出力端子Ｔ＿ＴＡ_ｏｕｔに接続され、他方がＧＮＤに接地される。以下では、電荷反転回路１３０の端子Ａは、ＴＡ１１０の出力端子Ｔ＿ＴＡ_ｏｕｔに接続された一例について説明する。

【0044】

容量１３１−１は、端子Ｘ１および端子Ｙ１を有し、容量１３１−２は、端子Ｘ２および端子Ｙ２を有する。容量１３１−１および１３１−２は、互いに並列に設けられる。容量１３１−１および１３１−２の容量値は、それぞれＣ_Ｈ２である。

【0045】

スイッチ１３２−１は、端子Ｘ１と端子Ａの接続を制御信号Ｓ１によって制御し、ハイ期間中は接続し、ロー期間中は切断する。スイッチ１３２−２は、端子Ｙ１と端子Ｂの接続を制御信号Ｓ１によって制御し、ハイ期間中は接続し、ロー期間中は切断する。スイッチ１３２−３は、端子Ｘ２と端子Ａの接続を制御信号Ｓ２によって制御し、ハイ期間中は接続し、ロー期間中は切断する。スイッチ１３２−４は、端子Ｙ２と端子Ｂの接続を制御信号Ｓ２によって制御し、ハイ期間中は接続し、ロー期間中は切断する。スイッチ１３２−５は、端子Ｘ１と端子Ｂの接続を制御信号Ｓ３によって制御し、ハイ期間中は接続し、ロー期間中は切断する。スイッチ１３２−６は、端子Ｙ１と端子Ａの接続を制御信号Ｓ３によって制御し、ハイ期間中は接続し、ロー期間中は切断する。スイッチ１３２−７は、端子Ｘ２と端子Ｂの接続を制御信号Ｓ４によって制御し、ハイ期間中は接続し、ロー期間中は切断する。スイッチ１３２−８は、端子Ｙ２と端子Ａの接続を制御信号Ｓ４によって制御し、ハイ期間中は接続し、ロー期間中は切断する。

【0046】

［クロック生成回路１４０によって生成される制御信号］
クロック生成回路１４０において生成される制御信号について説明する。図６は、制御信号のタイミングチャートである。制御信号Ｓ１〜Ｓ４は、パルス幅Ｔｓ、制御信号の周期Ｔ_ＣＫにより構成される。パルス幅Ｔｓは、サンプル間隔と同一である。なお、図６では、矩形クロックを示しているが、電荷反転回路１３０は、波形がなまったクロックでも動作する。

【0047】

図６に示すように、クロック生成回路１４０は、ＤＵＴＹ比（＝パルス幅Ｔｓ／制御信号の周期Ｔ_ＣＫ）が０．２５であり、９０度ずつ位相がずれた４相の制御信号Ｓ１、Ｓ２、Ｓ３およびＳ４を、電荷反転回路１３０へ供給する。

【0048】

［離散時間アナログ回路１００の動作］
離散時間アナログ回路１００における動作について説明する。

【0049】

離散時間アナログ回路１００は、間隔Ｔｓ毎に電荷共有を繰り返し行い、サンプル値を生成する。離散時間アナログ回路１００は、次の３種類の電荷を電荷共有する。

【0050】

（１−ａ）ＴＡ１１０が入力電圧信号Ｖｉｎを電流に変換した電荷、つまり、ＴＡ１１０の出力端子Ｔ＿ＴＡ_ｏｕｔに出力される電荷（以下、入力電荷と記載）
（１−ｂ）容量１２０が保持している１サンプル前の電荷
（１−ｃ）電荷反転回路１３０が保持している２サンプル前の電荷

【0051】

なお、３種類の共有において、電荷反転回路１３０は、保持している２サンプル前の電荷の極性を反転させることによって電荷共有する。

【0052】

電荷反転回路１３０は、図６に示した制御信号Ｓ１〜Ｓ４に基づくスイッチ１３２−１〜１３２−８の制御（オンとオフ）によって、次の４つの動作を１周期（１Ｔ_ＣＫ）内に行い、周期Ｔ_ＣＫ毎に繰り返す。

【0053】

第１の動作：制御信号Ｓ１がハイ期間中は、容量１３１−１の端子Ｘ１が端子Ａに接続され、端子Ｙ１が端子Ｂに接続される（以下、容量１３１−１の正相接続と記載）。
第２の動作：制御信号Ｓ２がハイ期間中は、容量１３１−２の端子Ｘ２が端子Ａに接続され、端子Ｙ２が端子Ｂに接続される（以下、容量１３１−２の正相接続と記載）。
第３の動作：制御信号Ｓ３がハイ期間中は、容量１３１−１の端子Ｙ１が端子Ａに接続され、端子Ｘ１が端子Ｂに接続される（以下、容量１３１−１の逆相接続と記載）。
第４の動作：制御信号Ｓ４がハイ期間中は、容量１３１−２の端子Ｙ２が端子Ａに接続され、端子Ｘ２が端子Ｂに接続される（以下、容量１３１−２の逆相接続と記載）。

【0054】

つまり、容量１３１−１が正相接続され、容量１３１−２が逆相接続により電荷共有された電荷を保持する第１の動作、容量１３１−２が正相接続され、容量１３１−１が正相接続により電荷共有された電荷を保持する第２の動作、容量１３１−１が逆相接続され、容量１３１−２が正相接続により電荷共有された電荷を保持する第３の動作、および、容量１３１−２が逆相接続され、容量１３１−１が逆相接続により電荷共有された電荷を保持する第４の動作、という４つの動作が間隔Ｔｓ毎に行われる。

【0055】

容量１３１−１および１３１−２は、正相接続（逆相接続）により電荷共有された電荷を逆相接続（正相接続）することによって、保持している電荷の極性を反転させて接続する動作を行う。

【0056】

つまり、上記第１の動作から第４の動作によって、電荷反転回路１３０は、容量１３１−１が保持している電荷の極性を反転させて接続し、容量１３１−２の接続が開放されて電荷を保持する動作（第１の動作及び第３の動作）と、容量１３１−２が保持している電荷の極性を反転させて接続し、容量１３１−１の接続が開放されて電荷を保持する動作（第２の動作及び第４の動作）が、Ｔｓ期間毎に交互に繰り返される。

【0057】

第１の動作から第４の動作について数学的に説明する。

【0058】

ＴＡ１１０が入力電圧信号Ｖ_ｉｎを電流に変換したｎ時点の電荷（入力電荷）は(ｎは整数)、次式（１）で記述できる。

【数1】

ここで、ω_ｉｎは入力電圧信号の角周波数である。

【0059】

また、離散時間アナログ回路１００におけるｎ時点での電荷共有の概略は、次式（２）の差分方程式により記述できる。

【数2】

【0060】

式（２）において、左辺第１項は入力電荷に相当し、第２項は容量１２０に保持された１サンプル前の電荷であり、左辺第３項は、容量１３１−１または１３１−２に保持された２サンプル前の電荷である。ｖ_ｏｕｔ（ｎ）は、ＤＵＴＹ比１により保持される。ｚ変換することにより、離散時間アナログ回路１００の伝達関数は、概略、次式（３）によって表わされる。

【数3】

ここで、Ｈ_Ｉ、Ｈ_Ｈ及びｚは、次式（４）によって表わされる。

【数4】

【0061】

離散時間アナログ回路１００の周波数特性について説明する。図７は、離散時間アナログ回路１００の低域通過特性の回路シミュレーションの結果を示す図である。図７の横軸は周波数を示し、縦軸はＧａｉｎを示す。また、図７は、Ｃ_Ｈ１が３００ｆＦであり、Ｃ_Ｈ２がパラメータとして変化する離散時間アナログ回路１００の低域通過特性を示す。なお、離散時間アナログ回路１００は、Ｃ_Ｈ２を固定し、Ｃ_Ｈ１をパラメータとしてもよい。

【0062】

図７より、離散時間アナログ回路１００は、広帯域信号が通過可能であり、Ｃ_Ｈ２（またはＣ_Ｈ1）を変化させることによって、通過帯域の帯域内偏差（レベル差）を調整できる。

【0063】

［効果］
以上のように、本実施の形態によれば、図４および図５Ｂに示した構成、具体的には電圧電流変換回路であるＴＡ１１０、３個の容量（容量１２０、容量１３１−１および１３１−２）、８個のスイッチ（スイッチ１３２−１〜１３２−８）、および、４種類のクロック（Ｓ１〜Ｓ４）におけるＣ_Ｈ１とＣ_Ｈ２の比の制御によって、図７に示す広帯域な通過特性を有し、帯域内偏差を調整可能なフィルタを実現することができる。

【0064】

つまり、数ＧＨｚを超えるような広帯域な通過特性を実現しようとした場合、スイッチの寄生容量の影響が大きくなるが、本開示では、スイッチの数を減らすことができるため、離散時間アナログ回路１００は、寄生容量を減らすことができる。また、離散時間アナログ回路１００は、帯域内偏差を調整できるので、他の回路ブロックの周波数特性を含めて帯域内偏差を小さくすることが可能であり、イコライザとして機能させることもできる。また、離散時間アナログ回路１００は、ｇ_ｍ、Ｃ_Ｈ２、Ｃ_Ｈ２の値を調整することによりゲイン調整が可能なため、可変利得増幅器（ＶＧＡ）としても使用できる。ＴＡ１１０の入力に増幅器を接続し、ゲインを増加させてもよい。

【0065】

なお、離散時間アナログ回路１００は、容量１２０（容量値Ｃ_Ｈ１）、および、容量１３１−１、１３１−２（容量値Ｃ_Ｈ２）を可変容量とすることで、特性の変更が容易となり、通信環境（例えば、周囲温度又は電源電圧の変化）又は回路素子のバラツキの影響に対して、適応的に特性変更が可能となる。

【0066】

可変容量の構成としては、スイッチによって接続される容量数を制御する方法、電圧によってバラクタ容量に印加する電圧値を制御して、容量値を変化させる方法、といったものが挙げられる。これは以降の実施の形態でも同様である。つまり、従来の離散時間アナログ回路は、可変容量を構成する容量の数の増加によって、スイッチが増え、結果として、寄生容量の合計量が増えるが、本開示は、容量の数が従来の離散時間アナログ回路よりも少ないため、スイッチの合計数も少なく、結果として、従来構成よりも寄生容量の合計量が小さい。

【0067】

また、スイッチ１３２−１〜１３２−８は、トランジスタによって構成してもよい。一般的なトランジスタの構成は、微細ＣＭＯＳプロセスによって製造する場合、ＮＭＯＳトランジスタを用いた構成、ＰＭＯＳトランジスタを用いた構成、ＮＭＯＳとＰＭＯＳを用いた相補型スイッチの構成が知られている（非特許文献２等参照）。

【0068】

なお、出力端子Ｔ＿Ｖ_ｏｕｔのモニタの方法としては、保持している電荷の移動を最小限に抑えるＶＣＶＳ（Voltage-Controlled Voltage Source）のようなバッファ又はアンプを接続してモニタする方法を用いてもよい。

【0069】

また、離散時間アナログ回路１００は、容量１２０（容量値Ｃ_Ｈ１）を省略した構成でもよい。式（４）においてＣ_Ｈ１＝０とした２次ＩＩＲの伝達関数を実現できる。なお、上記効果は、他の実施の形態にも同様の効果を有する。

【0070】

（実施の形態２）
本開示の実施の形態２について説明する。本実施の形態は、実施の形態１の離散時間アナログ回路１００を差動構成した回路構成である。

【0071】

［離散時間アナログ回路２００の構成と動作］
図８は、実施の形態２に係る離散時間アナログ回路２００の要部構成の一例を示す図である。図８に示す離散時間アナログ回路２００は、ＴＡ２１０と、容量２２０と、電荷反転回路２３０と、クロック生成回路２４０と、を有する。

【0072】

離散時間アナログ回路２００は、図４に示した離散時間アナログ回路１００と異なり、正相と逆相の２系統からなる入力電圧信号Ｖ_ｉｎを入力とする、差動型の離散時間アナログ回路である。

【0073】

ＴＡ２１０は、電圧電流変換回路であり、正相と逆相の２系統からなる入力電圧信号Ｖ_ｉｎを入力とし、入力電圧信号Ｖ_ｉｎを電流（ｇ_ｍ×Ｖ_ｉｎ）に変換し、正相と逆相の２系統の電流を出力する。

【0074】

容量２２０は、ＴＡ２１０の正相の出力端子Ｔ＿ＴＡ_ｏｕｔ１と逆相の出力端子Ｔ＿ＴＡ_ｏｕｔ２の間に接続される。容量１２０の容量値は、Ｃ_Ｈ１である。

【0075】

電荷反転回路２３０は、図５Ｂに示した電荷反転回路１３０と同じ構成を有する。電荷反転回路２３０の端子Ａは、ＴＡ２１０の正相の出力端子Ｔ＿ＴＡ_ｏｕｔ１に接続され、端子Ｂは、ＴＡ２１０の逆相の出力端子Ｔ＿ＴＡ_ｏｕｔ２に接続される。

【0076】

クロック生成回路２４０は、図４に示したクロック生成回路１４０と同じ構成を有し、図６に示したクロック（制御信号）と同様のクロック（制御信号）を電荷反転回路２３０に供給する。

【0077】

離散時間アナログ回路２００は、離散時間アナログ回路１００におけるＧＮＤへの接地がＴＡ２１０の逆相の出力端子Ｔ＿ＴＡ_ｏｕｔ２への接続に置き換えられた構成である。離散時間アナログ回路２００は、実施の形態１で説明した離散時間アナログ回路１００の動作と同様の動作を行う。

【0078】

また、離散時間アナログ回路２００の伝達関数は、式（３）および式（４）で示した離散時間アナログ回路１００の伝達関数と同様であり、図７と同様の周波数特性を実現できる。さらに、離散時間アナログ回路２００は、差動構成であるため、差動合成後に偶数次成分を除去できる。

【0079】

［効果］
以上のように、本実施の形態によれば、実施の形態１の構成を差動構成にすることによって、実施の形態１と同様の周波数特性を実現でき、さらに、差動合成後に、偶数次成分を除去できる。

【0080】

なお、本実施の形態において、容量２２０は、ＴＡ２１０の正相の出力端子Ｔ＿ＴＡ_ｏｕｔ１と逆相の出力端子Ｔ＿ＴＡ_ｏｕｔ２の間に接続されるとしたが、２つの容量がＴＡ２１０の正相の出力端子Ｔ＿ＴＡ_ｏｕｔ１と逆相の出力端子Ｔ＿ＴＡ_ｏｕｔ２のそれぞれに接続されていてもよい。ＴＡ２１０の正相の出力端子Ｔ＿ＴＡ_ｏｕｔ１と逆相の出力端子Ｔ＿ＴＡ_ｏｕｔ２のそれぞれに接続される２つの容量の値は基本的には同じ値であるが、特性の自由度を高めるために互いに異なる値としてもよい。

【0081】

（実施の形態３）
次に、本開示の実施の形態３について説明する。本実施の形態における離散時間アナログ回路は、実施の形態１の離散時間アナログ回路１００を縦続接続することによって、高次化する構成を有する。

【0082】

［多段離散時間アナログ回路３００の構成と動作］
図９Ａは、実施の形態３に係る多段離散時間アナログ回路３００の構成の一例を示す図である。図９Ｂは、実施の形態３に係る多段離散時間アナログ回路３００の内部構成の一例を示す図である。図９Ａに示す多段離散時間アナログ回路３００は、クロック生成回路３２０と、離散時間アナログ回路３１０がＮ個縦続接続（３１０−１〜３１０−Ｎ）される構成を有する。

【0083】

図９Ｂに示す離散時間アナログ回路３１０は、図４に示した離散時間アナログ回路１００と同様の構成を有し、図９Ｂに示すＴＡ３１１および容量３１２は、それぞれ、図４に示したＴＡ１１０および容量１２０と同様である。

【0084】

図９Ｂに示す電荷反転回路３１３の構成は、図４および図５Ｂに示した電荷反転回路１３０の構成と同様である。

【0085】

また、図９Ｂに示すクロック生成回路３２０は、図４に示したクロック生成回路１４０と同様であり、図６に示すクロック（制御信号）と同様のクロック（制御信号）をＮ個の離散時間アナログ回路３１０−１〜３１０−Ｎに供給する。

【0086】

離散時間アナログ回路３１０は、実施の形態１で説明した離散時間アナログ回路１００の動作と同様の動作を行う。また、離散時間アナログ回路３１０の伝達関数は、式（３）および式（４）で示した離散時間アナログ回路１００の伝達関数と同様である。

【0087】

多段離散時間アナログ回路３００は、離散時間アナログ回路３１０のＮ個縦続接続される構成であるから、多段離散時間アナログ回路３００の伝達関数の概略は、次式（５）となる。

【数5】

【0088】

ｇ_ｍｋ、Ｃ_Ｈ１ｋ、Ｃ_Ｈ２ｋは、ｋ段目の離散時間アナログ回路３１０−ｋ（Ｎは自然数、ｋ＝１〜Ｎの整数）のｇ_ｍ、Ｃ_Ｈ１、Ｃ_Ｈ２であり、Ｈ_Ｉｋ、Ｈ_Ｈｋはｋ段目の離散時間アナログ回路３１０−ｋの伝達関数であり、各段においてｇ_ｍ、Ｃ_Ｈ１、Ｃ_Ｈ２の値を適宜変更する。

【0089】

次式（６）は、式（５）において、各段のｇ_ｍｋ、Ｃ_Ｈ１ｋ、Ｃ_Ｈ２ｋを同じ値に変更した結果である。

【数6】

【0090】

多段離散時間アナログ回路３００の周波数特性について説明する。図１０は、多段離散時間アナログ回路３００の低域通過特性の回路シミュレーションの結果を示す図である。図１０の横軸は周波数を示し、縦軸は規格化されたＧａｉｎを示す。また、図１０は、縦続接続の段数が１（１ｓｔａｇｅ）の低域通過特性と、縦続接続の段数が２（２ｓｔａｇｅ）の低域通過特性を示す。

【0091】

図１０に示すように、多段離散時間アナログ回路３００は、縦続接続の段数を増加させるほど、急峻なフィルタ特性を実現できる。

【0092】

［効果］
以上のように、本実施の形態によれば、実施の形態１で説明した離散時間アナログ回路を縦続に接続する構成によって、急峻なフィルタ特性を実現できる。実施の形態１で説明したように、離散時間アナログ回路３１０は小型で簡易な構成であるため、高次化のために段数を増加させてもスイッチや容量の数を抑えることができる。

【0093】

なお、Ｎ個の離散時間アナログ回路３１０−１〜３１０−Ｎのそれぞれが有する容量の容量値は、全て同一であってもよいし、異なる値としてもよい。

【0094】

（実施の形態４）
本開示の実施の形態４について説明する。本実施の形態は、実施の形態３の多段離散時間アナログ回路３００を差動構成にした回路構成である。

【0095】

［多段離散時間アナログ回路４００の構成と動作］
図１１Ａは、実施の形態４に係る多段離散時間アナログ回路４００の構成の一例を示す図である。図１１Ｂは、実施の形態４に係る多段離散時間アナログ回路４００の内部構成の一例を示す図である。図１１Ａに示す多段離散時間アナログ回路４００は、クロック生成回路４２０と、離散時間アナログ回路４１０がＮ個縦続接続（４１０−１〜４１０−Ｎ）される構成を有する。

【0096】

図１１Ｂに示す離散時間アナログ回路４１０は、図８に示した離散時間アナログ回路２００と同様の構成を有し、図１１Ｂに示すＴＡ４１１および容量４１２は、それぞれ、図８に示したＴＡ２１０および容量２２０と同様である。

【0097】

図１１Ｂに示す電荷反転回路４１３の構成は、図４および図５Ｂに示した電荷反転回路１３０の構成と同様である。

【0098】

また、図１１Ｂに示すクロック生成回路４２０は、図４に示したクロック生成回路１４０と同様であり、図６に示したクロック（制御信号）と同様のクロック（制御信号）をＮ個の離散時間アナログ回路４１０−１〜４１０−Ｎに供給する。

【0099】

多段離散時間アナログ回路４００は、多段離散時間アナログ回路３００におけるＧＮＤへの接地がＴＡ４１１の逆相の出力端子Ｔ＿ＴＡ_ｏｕｔ２への接続に置き換えられた構成である。多段離散時間アナログ回路４００は、実施の形態３で説明した多段離散時間アナログ回路３００の動作と同様の動作を行う。また、多段離散時間アナログ回路４００の伝達関数は、式（５）で示した多段離散時間アナログ回路３００の伝達関数と同様であり、図１０と同様の周波数特性を実現できる。さらに、多段離散時間アナログ回路４００は、差動構成であるため、差動合成後に偶数次成分を除去できる。

【0100】

［効果］
以上のように、本実施の形態によれば、差動型の離散時間アナログ回路を縦続に接続する構成によって、急峻なフィルタ特性を実現でき、さらに、差動合成後に、偶数次成分を除去することができる。

【0101】

（実施の形態５）
次に、本開示の実施の形態５について説明する。本実施の形態は、実施の形態１で説明した離散時間アナログ回路１００にスイッチを追加して、受信装置における広帯域なミクサとして使用する。

【0102】

［受信装置の構成］
図１２は、実施の形態５に係る受信装置３０の構成を示すブロック図である。図１２に示す受信装置３０は、アンテナ３１と、低雑音増幅器３２と、参照周波数発振部３３と、離散時間アナログ回路３４と、Ａ／Ｄ変換処理部３５と、デジタル受信処理部３６と、を有する。

【0103】

受信装置３０は、図３Ｂに示した受信装置２０から受信ミクサ２５およびＬＯ周波数発振部２４を削除した構成を有する。受信装置３０の離散時間アナログ回路３４は、受信装置２０の離散時間アナログ回路２６、受信ミクサ２５、および、ＬＯ周波数発振部２４の機能を有する。

【0104】

受信装置３０のアンテナ３１、低雑音増幅器３２、参照周波数発振部３３、Ａ／Ｄ変換処理部３５、および、デジタル受信処理部３６は、受信装置２０のアンテナ２１、低雑音増幅器２２、参照周波数発振部２３、Ａ／Ｄ変換処理部２７、および、デジタル受信処理部２８と同様であるので、その説明を省略する。

【0105】

離散時間アナログ回路３４は、低雑音増幅器３２から出力されたＲＦ周波数のアナログ受信信号の周波数変換とフィルタリングを行う。

【0106】

なお、図１２に示す受信装置３０は、ダイレクトコンバージョンの構成として説明した。本実施の形態に係る受信装置３０は、ミクサを１つ以上追加し、中間周波数（ＩＦ：Intermediate Frequency）を用いる方式でもよい。離散時間アナログ回路３４は、ＲＦ−ＩＦ間、ＩＦ−ベースバンド間、いずれのミクサとして用いても良い。複数のＩＦを使用する場合は、異なるＩＦ間のミクサとして用いても良い。

【0107】

［離散時間アナログ回路５００の構成］
離散時間アナログ回路５００の要部構成について説明する。

【0108】

図１３は、実施の形態５に係る離散時間アナログ回路５００の構成の一例を示す図である。図１３に示す離散時間アナログ回路５００は、図１２に示す受信装置３０が有する離散時間アナログ回路３４に相当し、ＲＦ周波数のアナログ信号を入力とし、ＲＦ周波数のアナログ受信信号の周波数変換処理及びフィルタリング処理を含む。

【0109】

図１３に示す離散時間アナログ回路５００は、ＴＡ５１０と、容量５２０と、電荷反転回路５３０と、クロック生成回路５４０と、スイッチ５５０と、を有する。

【0110】

離散時間アナログ回路５００は、図４に示した離散時間アナログ回路１００にスイッチ５５０が追加された構成を有する。また、クロック生成回路５４０は、クロック生成回路１４０に制御信号ＬＯを供給する機能を追加した構成である。

【0111】

ＴＡ５１０は、図４に示したＴＡ１１０と同様であり、出力端子Ｔ＿ＴＡ_ｏｕｔがスイッチ５５０の一端と接続される。

【0112】

容量５２０は、図４に示した容量１２０と同様であり、スイッチ５５０を介してＴＡ５１０の出力端子Ｔ＿ＴＡ_ｏｕｔに接続する。

【0113】

電荷反転回路５３０は、図４および図５Ｂに示した電荷反転回路１３０の構成と同様であり、スイッチ５５０を介してＴＡ５１０の出力端子Ｔ＿ＴＡ_ｏｕｔに接続する。

【0114】

スイッチ５５０は、制御信号ＬＯがハイ期間中はＴＡ５１０、容量５２０および電荷反転回路５３０を接続し、制御信号ＬＯがロー期間中は切断する。

【0115】

クロック生成回路５４０は、参照周波数発振部３３（図１２参照）から出力された参照周波数信号ｆ_ＲＥＦ２からクロックＳ１〜Ｓ４（制御信号）を生成し、電荷反転回路５３０に供給する。また、クロック生成回路５４０は、参照周波数信号ｆ_ＲＥＦ２から、クロックＬＯ（制御信号）を生成し、スイッチ５５０に供給する。なお、クロックＳ１〜Ｓ４用の参照周波数とクロックＬＯ用の参照周波数は同じ周波数でもよいし、参照周波数発振部３３から参照周波数信号ｆ_ＲＥＦ２とは分離して、異なる周波数を供給しても良い。

【0116】

［クロック生成回路５４０によって生成される制御信号］
具体的に、クロック生成回路５４０において生成される制御信号について説明する。図１４は、制御信号のタイミングチャートである。制御信号Ｓ１〜Ｓ４は、パルス幅Ｔｓ、周期Ｔ_ＣＫである。パルス幅Ｔｓは、サンプル間隔と同一である。なお、図１４では、矩形クロックを示しているが、電荷反転回路５３０は、波形がなまったクロックでも動作する。

【0117】

図１４に示すように、クロック生成回路５４０は、ＤＵＴＹ比（＝パルス幅Ｔｓ／制御信号の周期Ｔ_ＣＫ）が０．２５であり、９０度ずつ位相がずれた４相の制御信号Ｓ１、Ｓ２、Ｓ３、および、Ｓ４を、電荷反転回路５３０へ供給する。

【0118】

また、クロック生成回路５４０は、周期Ｔｓ、ＤＵＴＹ比が０．５であり、１８０度位相がずれた２相の制御信号ＬＯ、ＬＯＢを供給する。具体的に、本実施の形態では、クロック生成回路５４０は、制御信号ＬＯをスイッチ５５０へ供給する。制御信号ＬＯＢを使用する本実施の形態のバリエーションについては、後述にて説明する。

【0119】

［離散時間アナログ回路５００の動作］
離散時間アナログ回路５００の動作について説明する。

【0120】

離散時間アナログ回路５００は、Ｔｓ間隔毎に電荷共有を繰り返し行い、サンプル値を生成する。具体的に、離散時間アナログ回路５００は、次の３種類の電荷を電荷共有する。

【0121】

（５−ａ）ＴＡ５１０が入力電圧信号Ｖ_ｉｎを電流に変換した電荷、つまり、ＴＡ５１０の出力端子Ｔ＿ＴＡ_ｏｕｔからスイッチ５５０を介して出力される電荷（以下、入力電荷と記載）
（５−ｂ）容量５２０が保持している１サンプル前の電荷
（５−ｃ）電荷反転回路５３０が保持している２サンプル前の電荷

【0122】

なお、３種類の電荷共有において、電荷反転回路５３０は、保持している２サンプル前の電荷の極性を反転させて接続する。電荷反転回路５３０の動作は、実施の形態１で説明した電荷反転回路１３０の動作と同様である。

【0123】

離散時間アナログ回路５００が離散時間アナログ回路１００と異なる点は、制御信号ＬＯが入力されるスイッチ５５０を有する点である。スイッチ５５０は、サンプル間隔Ｔｓのうち、Ｔｓ／２の期間、オンになり、電流積分による入力電荷を生成する。スイッチ５５０によって、電流積分によるｓｉｎｃ関数のノッチがサンプリング周波数の整数倍ｍ×ｆｓから２ｍ×ｆｓに移動し、（２ｍ’＋１）×ｆｓ付近の周波数の信号が、ＤＣ付近に周波数変換される（ｍは０を除く整数、ｍ’は整数）。ここで、基本波のミキシングは、ｆｓ付近の信号をＤＣ付近に周波数変換することに相当する。

【0124】

ＴＡ５１０が入力電圧信号Ｖ_ｉｎを電流に変換し、スイッチ５５０を介して出力するｎ時点の電荷（入力電荷）は、次式（７）で記述することができる。

【数7】

ここで、ω_ｉｎは入力電圧信号の角周波数である。なお、式（７）の積分区間は、実施の形態１で説明した式（１）の積分区間と異なる。これは、スイッチ５５０がＴｓ／２の期間、オンになり、電流積分による入力電荷を生成するためである。

【0125】

また、離散時間アナログ回路５００におけるｎ時点での電荷共有は、式（２）によって記述した差分方程式と同様である。

【0126】

離散時間アナログ回路５００の伝達関数の概略は、式（７）および式（２）から次式（８）のように記述できる。

【数8】

ここで、Ｈ_{Ｉ＿ＭＩＸ}、Ｈ_Ｈ、ｚ、Ｕ_１（ω）は、次式（９）で表わされる。

【数9】

【0127】

離散時間アナログ回路５００の周波数特性について説明する。図１５は、離散時間アナログ回路５００の周波数特性の回路シミュレーションの結果を示す図である。図１５は、サンプリング周波数ｆ_ｓ＝８０ＧＨｚ、基本波ミキシング（ｋ＝−１，１）における周波数特性の一例を示す。図１５の横軸は、入力電圧信号Ｖ_ｉｎの周波数ｆ_ｉｎを示し、縦軸はｆ_ｉｎ−ｆ_ｓへの変換利得を示す。

【0128】

図１５に示すように、離散時間アナログ回路５００は、ゲイン−１０ｄＢに対して、２０ＧＨｚ以上の広帯域な通過特性を得ることができる。

【0129】

［効果］
以上のように、本実施の形態によれば、図１３に示した簡易な構成の離散時間アナログ回路５００によって、ＲＦ周波数のアナログ信号をベースバンド信号に周波数変換することができ、図１５に示すような２０ＧＨｚ以上の広帯域な通過特性を得ることができる。

【0130】

なお、図１３に示した離散時間アナログ回路５００は、１つのスイッチ５５０をＴＡ５１０の出力端子Ｔ＿ＴＡ_ｏｕｔに設けるシングルエンド型ミクサの構成としたが、本実施の形態では、様々なバリエーションの構成が可能である。

【0131】

［シングルバランス型ミクサの構成］
図１６は、シングルバランス型ミクサを用いた離散時間アナログ回路６００の構成の一例を示す図である。図１６に示す離散時間アナログ回路６００は、ＴＡ６１０と、容量６２０−１、６２０−２と、電荷反転回路６３０と、クロック生成回路６４０と、スイッチ６５０−１、６５０−２と、を有する。

【0132】

図１６に示す離散時間アナログ回路６００は、ＴＡ６１０の出力端子Ｔ＿ＴＡ_ｏｕｔから２つの出力端子Ｔ＿Ｖ_ｏｕｔ１、Ｔ＿Ｖ_ｏｕｔ２に分岐し、スイッチ６５０−１、６５０−２を出力端子Ｔ＿Ｖ_ｏｕｔ１、Ｔ＿Ｖ_ｏｕｔ２に並列に接続し、接地された容量６２０−１、６２０−２をスイッチ６５０−１、６５０−２と出力端子Ｔ＿Ｖ_ｏｕｔ１、Ｔ＿Ｖ_ｏｕｔ２の間に接続する。離散時間アナログ回路６００は、スイッチ６５０−１、出力端子Ｔ＿Ｖ_ｏｕｔ１及び電荷反転回路６３０の端子Ａを接続し、スイッチ６５０−２、出力端子Ｔ＿Ｖ_ｏｕｔ２及び電荷反転回路６３０の端子Ｂを接続する。

【0133】

ＴＡ６１０は、図４に示したＴＡ１１０と同様であり、容量６２０−１、６２０−２は、図４に示した容量１２０と同様である。また、電荷反転回路６３０は、図４および図５Ｂに示した電荷反転回路１３０と同様である。

【0134】

スイッチ６５０−１は、図１３に示したスイッチ５５０と同様に、制御信号ＬＯがハイ期間中は、ＴＡ６１０の出力端子Ｔ＿ＴＡ_ｏｕｔと、容量６２０及び電荷反転回路６３０とを接続し、制御信号ＬＯがロー期間中は切断する。スイッチ６５０−２は、図１４に示した制御信号ＬＯＢがハイ期間中は、ＴＡ６１０の出力端子Ｔ＿ＴＡ_ｏｕｔと、容量６２０及び電荷反転回路６３０とを接続し、制御信号ＬＯＢがロー期間中は切断する。

【0135】

クロック生成回路６４０は、クロック生成回路５４０と同様の構成を有し、図１４にて説明した制御信号を供給する。クロック生成回路６４０は、制御信号Ｓ１、Ｓ２、Ｓ３、Ｓ４を、電荷反転回路６３０へ供給し、制御信号ＬＯをスイッチ６５０−１へ供給し、制御信号ＬＯＢをスイッチ６５０−２へ供給する。

【0136】

制御信号ＬＯ、ＬＯＢは、１８０度位相がずれた制御信号であるため、スイッチ６５０−１、６５０−２がオンとなる期間は、Ｔｓ間隔内において、それぞれＴｓ／２である。

【0137】

図１６に示す離散時間アナログ回路６００は、それぞれ１８０度位相がずれた制御信号ＬＯ、ＬＯＢに基づいて、スイッチ６５０−１、６５０−２がオンとオフを制御されることによって、シングルバランス型ミクサを構成する。

【0138】

［ダブルバランス型ミクサの構成］
図１７は、ダブルバランス型ミクサを用いた離散時間アナログ回路７００の構成の一例を示す図である。図１７に示す離散時間アナログ回路７００は、ＴＡ７１０と、容量７２０−１、７２０−２と、電荷反転回路７３０と、クロック生成回路７４０と、スイッチ７５０−１〜７５０−４と、を有する。

【0139】

図１７に示す離散時間アナログ回路７００は、実施の形態２で説明した差動構成の離散時間アナログ回路２００と同様に、正相と逆相の２系統を有するＲＦ周波数の入力電圧信号Ｖ_ｉｎ１、Ｖ_ｉｎ２を入力とする。

【0140】

ＴＡ７１０は、正相入力電圧信号Ｖ_ｉｎ１、逆相入力電圧信号Ｖ_ｉｎ２を入力とし、入力電圧信号Ｖ_ｉｎ１、Ｖ_ｉｎ２を電流（ｇ_ｍ×Ｖ_ｉｎ）に変換し、正相電流正相Ｉ_ｏｕｔ１、逆相の２系統の電流Ｉ_ｏｕｔ２を出力する。

【0141】

容量７２０−１、７２０−２は、図４に示した容量１２０と同様である。また、電荷反転回路６３０は、図４および５に示した電荷反転回路１３０と同様である。

【0142】

スイッチ７５０−１、７５０−３の端子ａは、ＴＡ７１０の正相の出力端子Ｔ＿ＴＡ_ｏｕｔ１に並列に接続される。スイッチ７５０−２、７５０−４の端子ａは、ＴＡ７１０の逆相の出力端子Ｔ＿ＴＡ_ｏｕｔ２に並列に接続される。スイッチ７５０−１、７５０−４の端子ｂは、容量７２０−１及び電荷反転回路７３０の端子Ａと接続する。スイッチ７５０−２、７５０−３の端子ｂは、容量７２０−２及び電荷反転回路７３０の端子Ｂと接続する。

【0143】

スイッチ７５０−１は、制御信号ＬＯがハイ期間中はＴＡ７１０の正相の出力端子Ｔ＿ＴＡ_ｏｕｔ１と、接地された容量７２０−１および電荷反転回路７３０の端子Ａとを接続し、制御信号ＬＯがロー期間中は切断する。スイッチ７５０−２は、制御信号ＬＯがハイ期間中はＴＡ７１０の逆相の出力端子Ｔ＿ＴＡ_ｏｕｔ２と、接地された容量７２０−２及び電荷反転回路７３０の端子Ｂとを接続し、制御信号ＬＯがロー期間中は切断する。

【0144】

スイッチ７５０−３は、制御信号ＬＯＢがハイ期間中は、ＴＡ７１０の正相の出力端子Ｔ＿ＴＡ_ｏｕｔ１と、接地された容量７２０−２及び電荷反転回路７３０の端子Ｂとを接続し、制御信号ＬＯＢがロー期間中は切断する。スイッチ７５０−４は、制御信号ＬＯＢがハイ期間中は、ＴＡ７１０の逆相の出力端子Ｔ＿ＴＡ_ｏｕｔ２と、接地された容量７２０−１及び電荷反転回路７３０の端子Ａとを接続し、制御信号ＬＯＢがロー期間中は切断する。

【0145】

クロック生成回路７４０は、クロック生成回路５４０と同様の構成を有し、図１４にて説明した制御信号を供給する。クロック生成回路７４０は、制御信号Ｓ１、Ｓ２、Ｓ３、Ｓ４を、電荷反転回路７３０へ供給し、制御信号ＬＯをスイッチ７５０−１、７５０−２へ供給し、制御信号ＬＯＢをスイッチ７５０−３、７５０−４へ供給する。

【0146】

図１７に示す離散時間アナログ回路７００は、制御信号ＬＯがハイ期間中では、ＴＡ７１０の正相の出力端子Ｔ＿ＴＡ_ｏｕｔ１が、容量７２０−１及び電荷反転回路７３０の端子Ａと接続し、ＴＡ７１０の逆相の出力端子Ｔ＿ＴＡ_ｏｕｔ２が、容量７２０−２及び電荷反転回路７３０の端子Ｂと接続する。そして、離散時間アナログ回路７００は、制御信号ＬＯＢがハイ期間中では、ＴＡ７１０の逆相の出力端子Ｔ＿ＴＡ_ｏｕｔ２が、容量７２０−１及び電荷反転回路７３０の端子Ａと接続し、ＴＡ７１０の正相の出力端子Ｔ＿ＴＡ_ｏｕｔ１が、容量７２０−２及び電荷反転回路７３０の端子Ｂと接続する。つまり、ＴＡ７１０の正相の出力端子Ｔ＿ＴＡ_ｏｕｔ１と逆相の出力端子Ｔ＿ＴＡ_ｏｕｔ２とが、Ｔｓ／２間隔毎に入れ替わる構成となる。

【0147】

図１７に示す離散時間アナログ回路７００は、正相入力Ｖｉｎ１と逆相入力Ｖｉｎ２が、制御信号ＬＯ、ＬＯＢによって入れ替わる、ダブルバランス型ミクサを構成する。

【0148】

なお、離散時間アナログ回路５００のフィルタ特性の高次化は、図１３の出力端子Ｔ＿Ｖ_ｏｕｔと、図９Ｂの離散時間アナログ回路３１０の入力端子Ｔ＿Ｖ_ｉｎとを縦続に接続し、多段の構成とすることで実現できる。離散時間アナログ回路６００、７００のフィルタ特性の高次化は、図１６又は図１７の出力端子Ｔ＿Ｖ_ｏｕｔ１、Ｔ＿Ｖ_ｏｕｔ２に、それぞれ、図１１Ｂの離散時間アナログ回路４１０の入力端子Ｔ＿Ｖ_ｉｎ１、Ｔ＿Ｖ_ｉｎ２を縦続に接続し、多段の構成とすることで実現できる。

【0149】

なお、離散時間アナログ回路５００、６００、７００は、ＲＦ−ＩＦ、ＩＦ−ＩＦ（異なるＩＦ間）、ＩＦ−ＢＢ（ベースバンド）のミクサとして動作することも可能である。したがって、離散時間アナログ回路５００、６００、７００を多段に接続することで、ＩＦを一つ以上使用するミクサを構成することも可能である。

【0150】

また、離散時間アナログ回路５００、６００、７００は、差動合成をしない場合、ベースバンド信号も通過する。このため、離散時間アナログ回路５００、６００、７００は、ベースバンドフィルタとして使用できる。したがって、離散時間アナログ回路５００、６００、７００は、図３Ａの送信装置１０、図３Ｂの受信装置２０における離散時間アナログ回路１５、２６として動作可能である。

【0151】

（実施の形態６）
次に、本開示の実施の形態６について説明する。本実施の形態は、実施の形態１において、電荷反転回路が有する容量の電位を出力としてモニタする構成である。

【0152】

［離散時間アナログ回路８００の構成］
図１８は、実施の形態６に係る離散時間アナログ回路８００の構成の一例を示す図である。図１８に示す離散時間アナログ回路８００は、ＴＡ８１０と、容量８２０と、電荷反転回路８３０と、クロック生成回路８４０と、を有する。

【0153】

離散時間アナログ回路８００は、図４に示した離散時間アナログ回路１００と異なり、電荷反転回路８３０に含まれる容量の電圧を出力電圧信号Ｖ_ｏｕｔとして出力（モニタ）する。電荷反転回路８３０の構成については後述する。

【0154】

図１８に示すＴＡ８１０および容量８２０は、それぞれ、図４に示したＴＡ１１０および容量１２０と同様である。

【0155】

また、図１８に示すクロック生成回路８４０は、図４に示したクロック生成回路１４０と同様であり、図６に示したクロック（制御信号Ｓ１、Ｓ２、Ｓ３、Ｓ４）と同様のクロック（制御信号Ｓ１、Ｓ２、Ｓ３、Ｓ４）を離散時間アナログ回路８００に供給する。

【0156】

次に、電荷反転回路８３０の構成について説明する。図１９Ａは、実施の形態６に係る電荷反転回路８３０の構成の一例を示す図である。図１９Ｂは、実施の形態６に係る電荷反転回路８３０の内部構成の一例を示す図である。図１９Ｂに示す電荷反転回路８３０は、２個の容量８３１−１、８３１−２と、２個の容量８３１−１、８３１−２の接続を制御する１２個のスイッチ８３２−１〜８３２−１２を有する。

【0157】

また、図１９Ａに示す電荷反転回路８３０は、端子Ａ、端子Ｂ、および、端子Ｃを有する。図１８に示す離散時間アナログ回路８００において、電荷反転回路８３０の端子Ａまたは端子Ｂのいずれか一方がＴＡ８１０の出力端子Ｔ＿ＴＡ_ｏｕｔに接続され、他方がＧＮＤに接地される。以下では、電荷反転回路８３０の端子ＡがＴＡ８１０の出力端子Ｔ＿ＴＡ_ｏｕｔに接続され、電荷反転回路８３０の端子Ｂは接地し、電荷反転回路８３０の端子ＣはＶ_ｏｕｔを出力する構成を用いて説明する。

【0158】

端子Ｃは、図１８に示す離散時間アナログ回路８００において、容量８３１−１、８３１−２の電圧を出力電圧信号Ｖ_ｏｕｔとして出力（モニタ）する端子である。

【0159】

図１９Ｂにおいて、容量８３１−１は、端子Ｘ１および端子Ｙ１を有し、容量８３１−２は、端子Ｘ２および端子Ｙ２を有する。容量８３１−１、８３１−２は、互いに並列に設けられる。容量８３１−１、８３１−２の容量値は、それぞれＣ_Ｈ２である。

【0160】

スイッチ８３２−１〜８３２−８は、それぞれ、図５Ｂに示したスイッチ１３２−１〜１３２−８と同様に、容量８３１−１、８３１−２の各端子と端子Ａおよび端子Ｂの接続を制御する。

【0161】

スイッチ８３２−９は、制御信号Ｓ１がハイ期間中は、容量８３１−２の端子Ｙ２と端子Ｃを接続し、制御信号Ｓ１がロー期間中は切断する。スイッチ８３２−１０は、制御信号Ｓ２がハイ期間中は容量８３１−１の端子Ｘ１と端子Ｃを接続し、制御信号Ｓ２がロー期間中は切断する。スイッチ８３２−１１は、制御信号Ｓ３がハイ期間中は容量８３１−２の端子Ｘ２と端子Ｃを接続し、制御信号Ｓ３がロー期間中は切断する。スイッチ８３２−１２は、制御信号Ｓ４がハイ期間中は容量８３１−１の端子Ｙ１と端子Ｃを接続し、制御信号Ｓ４がロー期間中は切断する。

【0162】

［離散時間アナログ回路８００の動作］
離散時間アナログ回路８００の動作について説明する。基本的な動作は、実施の形態１で説明した離散時間アナログ回路１００の動作に、容量８３１−１、８３１−２の電圧を出力電圧信号Ｖ_ｏｕｔとして出力（モニタ）する動作が追加される。

【0163】

離散時間アナログ回路８００は、Ｔｓ間隔で電荷共有を繰り返し行い、サンプル値を生成する。離散時間アナログ回路８００は、次の３種類の電荷を電荷共有する。

【0164】

（６−ａ）ＴＡ８１０が入力電圧信号Ｖ_ｉｎを電流に変換した電荷、つまり、ＴＡ８１０の出力端子Ｔ＿ＴＡ_ｏｕｔから出力される電荷（以下、入力電荷と記載）
（６−ｂ）容量８２０が保持している１サンプル前の電荷
（６−ｃ）電荷反転回路８３０が保持している２サンプル前の電荷

【0165】

なお、３種類の電荷共有において、電荷反転回路８３０は、保持している２サンプル前の電荷の極性を反転させて接続する。

【0166】

電荷反転回路８３０は、図６に示した制御信号Ｓ１〜Ｓ４に基づくスイッチ８３２−１〜８３２−１２のオンとオフによって、次の動作を１周期（１Ｔ_ＣＫ）中に行い、周期Ｔ_ＣＫ毎に繰り返す。

【0167】

（６−１）制御信号Ｓ１がハイ期間中は、容量８３１−１の端子Ｘ１が端子Ａに接続され、端子Ｙ１が端子Ｂに接続される。また、容量８３１−２の端子Ｙ２が端子Ｃに接続される。
（６−２）制御信号Ｓ２がハイ期間中は、容量８３１−２の端子Ｘ２が端子Ａに接続され、端子Ｙ２が端子Ｂに接続される。また、容量８３１−１の端子Ｘ１が端子Ｃに接続される。
（６−３）制御信号Ｓ３がハイ期間中は、容量８３１−１の端子Ｙ１が端子Ａに接続され、端子Ｘ１が端子Ｂに接続される。また、容量８３１−２の端子Ｘ２が端子Ｃに接続される。
（６−４）制御信号Ｓ４がハイ期間中は、容量８３１−２の端子Ｙ２が端子Ａに接続され、端子Ｘ２が端子Ｂに接続される。また、容量８３１−１の端子Ｙ１が端子Ｃに接続される。

【0168】

上記（６−１）〜（６−４）の動作によって、容量８３１−１が、保持している電荷の極性を反転させて接続し、容量８３１−２の接続が開放されて電荷を保持する動作と、電荷を保持している容量の電位をモニタできるよう出力に接続する動作と、容量８３１−２が保持している電荷の極性を反転させて接続し、容量８３１−１の接続が開放されて電荷を保持する動作が、Ｔｓ期間毎に交互に繰り返される。モニタの方法としては、保持している電荷の移動を最小限に抑制したＶＣＶＳ（Voltage-Controlled Voltage Source）のようにバッファ又はアンプを接続してモニタする。

【0169】

離散時間アナログ回路８００の伝達関数は、概略、次式（１０）により表わされる。伝達関数において、周波数変換をしないベースバンドのフィルタ特性はｋ＝０に相当する。

【数10】

ここで、Ｈ_Ｉ、Ｈ_Ｈ、ｚ及びＵ_１（ω）は、次式（１１）により表わされる。

【数11】

【0170】

離散時間アナログ回路８００は、実施の形態１の離散時間アナログ回路１００と異なる点は、スイッチ８３２−９〜８３２−１２を含み、上記（６−１）〜（６−４）において、電荷をＴｓ期間保持する間に容量８３１−１、８３１−２の電位をモニタすることである。

【0171】

つまり、離散時間アナログ回路８００は、２個の容量８３１−１、８３１−２のいずれか一方が電荷共有された電荷をＴｓ期間保持する間に、電荷共有された電荷をモニタするために、端子Ｃとの接続がＴｓ間隔毎に切り替わる。

【0172】

例えば、容量８３１−１は、制御信号Ｓ１のハイ期間中に、容量８３１−１の端子Ｘ１が端子Ａに接続され、端子Ｙ１が端子Ｂに接続されて電荷共有が行われ、その後、制御信号Ｓ２のハイ期間中に、電荷を保持する。離散時間アナログ回路８００は、制御信号Ｓ２のハイ期間中に、容量８３１−１の端子Ｘ１が端子Ｃに接続され、容量８３１−１が保持している電荷をモニタする。

【0173】

［効果］
実施の形態１のように、容量１２０および電荷反転回路１３０が接続するＴＡ１１０の出力端子Ｔ＿ＴＡ_ｏｕｔにおいて出力電圧信号Ｖ_ｏｕｔをモニタする方が簡易な構成となる。一方、本実施の形態のように容量８３１−１、８３１−２の電位をモニタすると、０次ホールドによって高周波での減衰を大きくすることができる。

【0174】

上記で説明した本実施の形態は、実施の形態１における電荷反転回路が有する容量の電位を、出力としてモニタする構成として説明したが、本実施の形態は、他の実施の形態に対しても適用できる。

【0175】

まず、本実施の形態を実施の形態２で説明した差動構成に適用する場合について説明する。図２０は、実施の形態６に係る離散時間アナログ回路９００の構成の別の一例を示す図である。図２０に示す離散時間アナログ回路９００は、ＴＡ９１０と、容量９２０と、電荷反転回路９３０と、クロック生成回路９４０と、を有する。

【0176】

ＴＡ９１０、容量９２０、および、クロック生成回路９４０は、それぞれ、図８に示したＴＡ２１０、容量２２０、および、クロック生成回路２４０と同様である。

【0177】

次に、電荷反転回路９３０の構成について説明する。図２１Ａは、実施の形態６に係る電荷反転回路９３０の構成の別の一例を示す図である。図２１Ｂは、実施の形態６に係る電荷反転回路９３０の内部構成の別の一例を示す図である。図２１Ｂに示す電荷反転回路９３０は、２個の容量９３１−１、９３１−２と、２個の容量９３１−１、９３１−２の接続を制御する１６個のスイッチ９３２−１〜９３２−１６を有する。

【0178】

また、図２１Ａに示す電荷反転回路９３０は、端子Ａ、端子Ｂ、端子Ｃｐおよび端子Ｃｎを有する。図２０に示す離散時間アナログ回路９００において、電荷反転回路９３０の端子Ａは、ＴＡ９１０の正相の出力端子Ｔ＿ＴＡ_ｏｕｔ１に接続され、端子Ｂは、ＴＡ９１０の逆相の出力端子Ｔ＿ＴＡ_ｏｕｔ２に接続される。

【0179】

そして、端子Ｃｐおよび端子Ｃｎは、図２０に示す離散時間アナログ回路９００において、容量９３１−１、９３１−２の電圧を出力電圧信号Ｖ_ｏｕｔとして出力（モニタ）する端子である。

【0180】

電荷反転回路９３０が有する容量９３１−１、９３１−２と、スイッチ９３２−１〜９３２−８の動作は、実施の形態１で説明した電荷反転回路１３０の動作と同様であるので、説明は省略する。

【0181】

実施の形態２の差動型の離散時間アナログ回路２００と異なる点は、スイッチ９３２−９〜９３２−１６を含み、電荷をＴｓ期間保持する間に容量９３１−１、９３１−２の電位を差動出力としてモニタすることである。

【0182】

本実施の形態を、実施の形態５で説明したシングルエンド型ミクサに適用する場合について説明する。図２２は、実施の形態６に係る離散時間アナログ回路１０００の構成の別の一例を示す図である。

【0183】

図２２に示すＴＡ１０１０、容量１０２０、クロック生成回路１０４０、および、スイッチ１０５０は、それぞれ、図１３に示したＴＡ５１０、容量５２０、クロック生成回路５４０、および、スイッチ５５０と同様である。また、電荷反転回路１０３０は、図１９Ｂに示した電荷反転回路８３０と同様である。

【0184】

図２２に示す構成を用いることによって、実施の形態５で説明したシングルエンド型ミクサの離散時間アナログ回路において、電荷反転回路が電荷をＴｓ期間保持する間に、電荷反転回路が有する容量の電位をモニタできる。

【0185】

本実施の形態を、実施の形態５で説明したシングルバランス型ミクサに適用する場合について説明する。図２３は、実施の形態６に係る離散時間アナログ回路１１００の構成の別の一例を示す図である。

【0186】

図２３に示すＴＡ１１１０、容量１１２０−１、１１２０−２、クロック生成回路１１４０、および、スイッチ１１５０−１、１１５０−２は、それぞれ、図１６に示したＴＡ６１０、容量６２０−１、６２０−２、クロック生成回路６４０、および、スイッチ６５０−１、６５０−２と同様である。また、電荷反転回路１１３０は、図２１Ｂに示した電荷反転回路９３０と同様である。

【0187】

図２３に示す構成を用いることによって、実施の形態５で説明したシングルバランス型ミクサの離散時間アナログ回路において、電荷反転回路が電荷をＴｓ期間保持する間に、電荷反転回路が有する容量の電位を差動出力としてモニタできる。

【0188】

本実施の形態を実施の形態５で説明したダブルバランス型ミクサに適用する場合について説明する。図２４は、実施の形態６に係る離散時間アナログ回路１２００の構成の別の一例を示す図である。

【0189】

図２４に示すＴＡ１２１０、容量１２２０−１、１２２０−２、クロック生成回路１２４０、および、スイッチ１２５０−１〜１２５０−４は、それぞれ、図１７に示したＴＡ７１０、容量７２０−１、７２０−２、クロック生成回路７４０、および、スイッチ７５０−１〜７５０−４と同様である。また、電荷反転回路１２３０は、図２１Ｂに示した電荷反転回路９３０と同様である。

【0190】

図２４に示す構成を用いることによって、実施の形態５で説明したダブルバランス型ミクサの離散時間アナログ回路において、電荷反転回路が電荷をＴｓ期間保持する間に、電荷反転回路が有する容量の電位を差動出力としてモニタできる。

【0191】

（実施の形態７）
実施の形態１では、図４および図５Ｂに示した電荷反転回路１３０の容量１３１−１、１３０−２が、それぞれ、電荷共有された電荷をＴｓ期間保持する構成について説明した。本実施の形態では、電荷反転回路の容量が、電荷共有された電荷をＴｓ期間より長く保持するための構成について説明する。

【0192】

［離散時間アナログ回路１３００の構成］
図２５は、実施の形態７に係る離散時間アナログ回路１３００の構成の一例を示す図である。図２５に示す離散時間アナログ回路１３００は、ＴＡ１３１０と、容量１３２０と、電荷反転回路１３３０と、クロック生成回路１３４０と、を有する。

【0193】

図２５に示すＴＡ１３１０および容量１３２０は、それぞれ、図４に示したＴＡ１１０および容量１２０と同様である。

【0194】

電荷反転回路１３３０は、端子ＡがＴＡ１３１０の出力端子Ｔ＿ＴＡ_ｏｕｔに接続され、の端子ＢがＧＮＤに接地される。電荷反転回路１３３０は、電荷を保持し、電荷を反転して接続するための回路である。電荷反転回路１３３０は、クロック生成回路１３４０から供給される制御信号Ｓ１〜Ｓ６に基づいて電荷共有を行い、入力されるアナログ信号Ｖ_ｉｎに対するフィルタリング処理を行う。電荷反転回路１３３０の構成については、後述する。

【0195】

クロック生成回路１３４０は、参照周波数発振部（図３Ａおよび図３Ｂ参照）で生成された参照周波数信号（ｆ_ＲＥＦ１またはｆ_ＲＥＦ２）から、クロック（制御信号Ｓ１〜Ｓ６）を生成し、電荷反転回路１３３０に供給する。クロック生成回路１３４０によって生成される制御信号Ｓ１〜Ｓ６については後述する。

【0196】

電荷反転回路１３３０の構成について説明する。図２６Ａは、実施の形態７に係る電荷反転回路１３３０の構成の一例を示す図である。図２６Ｂは、実施の形態７に係る電荷反転回路１３３０の内部構成の一例を示す図である。図２６Ｂに示す電荷反転回路１３３０は、３個の容量１３３１−１〜１３３１−３と、３個の容量１３３１−１〜１３３１−３の接続を制御する１２個のスイッチ１３３２−１〜１３３２−１２を有する。

【0197】

また、図２６Ａに示す電荷反転回路１３３０は、端子Ａおよび端子Ｂを有する。図２５に示す離散時間アナログ回路１３００において、電荷反転回路１３３０の端子Ａまたは端子Ｂのいずれか一方がＴＡ１３１０の出力端子Ｔ＿ＴＡ_ｏｕｔに接続され、他方がＧＮＤに接地される。以下では、電荷反転回路１３３０の端子ＡがＴＡ１３１０の出力端子Ｔ＿ＴＡ_ｏｕｔに接続され、端子Ｂが接地される構成について説明する。

【0198】

容量１３３１−１は、端子Ｘ１、Ｙ１を有し、容量１３３１−２は、端子Ｘ２、Ｙ２を有し、容量１３３１−３は、端子Ｘ３、Ｙ３を有する。容量１３３１−１〜１３３１−３は、互いに並列に設けられる。容量１３３１−１〜１３３１−３の容量値は、それぞれＣ_Ｈ２である。

【0199】

スイッチ１３３２−１、１３３２−２は、制御信号Ｓ１により、端子Ｘ１、Ｙ１と、端子Ａ、Ｂとの接続を制御する。スイッチ１３３２−３、１３３２−４は、制御信号Ｓ２により、端子Ｘ２、Ｙ２と、端子Ａ、Ｂとの接続を制御する。スイッチ１３３２−５、１３３２−６は、制御信号Ｓ３により、端子Ｘ３、Ｙ３と、端子Ａ、Ｂとの接続を制御する。スイッチ１３３２−７、１３３２−８は、制御信号Ｓ４により、端子Ｘ１、Ｙ１と、端子Ａ、Ｂとの接続を制御する。スイッチ１３３２−９、１３３２−１０は、制御信号Ｓ５により、端子Ｘ２、Ｙ２と、端子Ａ、Ｂとの接続を制御する。スイッチ１３３２−１１、１３３２−１２は、制御信号Ｓ６により、端子Ｘ３、Ｙ３と、端子Ａ、Ｂとの接続を制御する。

【0200】

スイッチ１３３２−１〜１３３２−１２は、供給される制御信号がハイ期間中においてオンする。なお、スイッチ１３３２−１〜１３３２−１２の動作については後述する。

【0201】

クロック生成回路１３４０によって生成される制御信号について説明する。図２７は、制御信号のタイミングチャートである。制御信号は、パルス幅Ｔｓ、周期Ｔ_ＣＫである。パルス幅Ｔｓは、サンプル間隔と同一である。図２７では、矩形クロックを示しているが、電荷反転回路１３３０は、波形がなまったクロックでも動作する。

【0202】

図２７に示すように、クロック生成回路１３４０は、ＤＵＴＹ比（＝パルス幅Ｔｓ／制御信号の周期Ｔ_ＣＫ）が１／６であり、６０度ずつ位相がずれた６相の制御信号Ｓ１〜Ｓ６を、電荷反転回路１３３０へ供給する。

【0203】

［離散時間アナログ回路１３００の動作］
次に、離散時間アナログ回路１３００の動作について説明する。

【0204】

離散時間アナログ回路１３００は、Ｔｓ間隔で電荷共有を繰り返し行い、サンプル値を生成する。具体的に、離散時間アナログ回路１３００は、次の３種類の電荷を電荷共有する。

【0205】

（７−ａ）ＴＡ１３１０が入力電圧信号Ｖ_ｉｎを電流に変換した電荷、つまり、ＴＡ１３１０の出力端子Ｔ＿ＴＡ_ｏｕｔから出力される電荷（以下、入力電荷と記載）
（７−ｂ）容量１３２０が保持している１サンプル前の電荷
（７−ｃ）電荷反転回路１３３０が保持している３サンプル前の電荷

【0206】

なお、（７−ａ）〜（７−ｃ）の電荷共有において、電荷反転回路１３３０は、保持している３サンプル前の電荷の極性を反転させて接続する。

【0207】

電荷反転回路１３３０は、制御信号Ｓ１〜Ｓ６に基づくスイッチ１３３２−１〜１３３２−１２のオンとオフによって、次の動作を１周期（１Ｔ_ＣＫ）中に行い、周期Ｔ_ＣＫ毎に繰り返す。

【0208】

（７−１）制御信号Ｓ１がハイ期間中は、容量１３３１−１の端子Ｘ１が端子Ａに接続され、端子Ｙ１が端子Ｂに接続される。
（７−２）制御信号Ｓ２がハイ期間中は、容量１３３１−２の端子Ｘ２が端子Ａに接続され、端子Ｙ２が端子Ｂに接続される。
（７−３）制御信号Ｓ３がハイ期間中は、容量１３３１−３の端子Ｘ３が端子Ａに接続され、端子Ｙ３が端子Ｂに接続される。
（７−４）制御信号Ｓ４がハイ期間中は、容量１３３１−１の端子Ｙ１が端子Ａに接続され、端子Ｘ１が端子Ｂに接続される。
（７−５）制御信号Ｓ５がハイ期間中は、容量１３３１−２の端子Ｙ２が端子Ａに接続され、端子Ｘ２が端子Ｂに接続される。
（７−６）制御信号Ｓ６がハイ期間中は、容量１３３１−３の端子Ｙ３が端子Ａに接続され、端子Ｘ３が端子Ｂに接続される。

【0209】

実施の形態１で説明した２個の容量を有する場合と同様に、上記（７−１）〜（７−６）の動作によって、容量１３３１−１が、保持している電荷の極性を反転させて接続し、容量１３３１−２、１３３１−３の接続が開放されて電荷を保持する動作と、容量１３３１−２が保持している電荷の極性を反転させて接続し、容量１３３１−１、１３３１−３の接続が開放されて電荷を保持する動作と、容量１３３１−３が保持している電荷の極性を反転させて接続し、容量１３３１−１、１３３１−２の接続が開放されて電荷を保持する動作とが、Ｔｓ期間毎に周期的に繰り返される。

【0210】

つまり、図２６Ｂの容量１３３１−１は、制御信号Ｓ１がハイ期間中に共有した電荷を、制御信号Ｓ２、Ｓ３がハイ期間中である２Ｔｓ期間において電荷を保持し、制御信号Ｓ４がハイ期間中に、反転して電荷共有し、制御信号Ｓ５、Ｓ６がハイ期間中である２Ｔｓ期間において反転した電荷を保持する。

【0211】

ここで、上記動作について数学的に説明する。

【0212】

ＴＡ１３１０が入力電圧信号Ｖ_ｉｎを電流に変換したｎ時点の電荷（入力電荷）は、式（１）と同様である。

【0213】

また、離散時間アナログ回路１３００におけるｎ時点での電荷共有の概略は、次式（１２）の差分方程式で記述することができる。

【数12】

【0214】

式（１２）において、左辺第１項は入力電荷に相当し、第２項は容量１３２０に保持された１サンプル前の電荷であり、左辺第３項は、容量１３３１−１〜１３３１−３に保持された３サンプル前の電荷である。離散時間アナログ回路１３００では、ｖ_ｏｕｔ（ｎ）がＤＵＴＹ比１により保持される。離散時間アナログ回路１３００の伝達関数のＩＩＲ（Infinite Impulse Response）の部分(式（３）、式（４）のＨ_Ｈに相当)は、ｚ変換することにより、次式（１３）により表わされる。

【数13】

【0215】

以上のように、本実施の形態によれば、電荷反転回路１３３０の容量１３３１−１〜１３３１−３が、電荷共有された電荷を２Ｔｓ期間保持する動作を行うことによって、離散時間アナログ回路１３００の伝達関数のＩＩＲの部分の分母に３次式を持つ高次の伝達関数を実現することができる。

【0216】

（実施の形態８）
なお、上記で説明した各実施の形態では、電荷反転回路が電荷を保持する期間を長くすることによって、離散時間アナログ回路の伝達関数のＩＩＲの部分の分母（以下、ＩＩＲ関数と記載）に対して、より高次の伝達関数を実現できる。また、上記で説明した各実施の形態では、電荷反転回路の構成を変更することによって、ＩＩＲ関数の各項の係数の正負を変更することができる。また、上記で説明した各実施の形態では、電荷反転回路の数を変更することによって、ＩＩＲ関数の項数を変更することができる。以下では、これらのバリエーションの一例について説明する。

【0217】

［離散時間アナログ回路１４００の構成］
図２８Ａは、実施の形態８に係る容量１４２０を有する離散時間アナログ回路１４００の構成の一例を示す図である。図２８Ｂは、実施の形態８に係る容量１４２０を省略した離散時間アナログ回路１４００の構成の一例を示す図である。

【0218】

図２８Ａに示す構成では、離散時間アナログ回路１４００は、容量１４２０を有するため、例えば、式（４）のように、ＩＩＲ関数は、容量１４２０に起因する係数がマイナスの１次の項を有する。一方、図２８Ｂに示す構成では、離散時間アナログ回路１４００は、容量１４２０を有さないため、ＩＩＲ関数は、Ｌ個の電荷回路１４３０によって１次の項も正負の係数を選択できる。

【0219】

図２８Ａに示す離散時間アナログ回路１４００は、ＴＡ１４１０と、容量１４２０と、Ｌ個の電荷回路１４３０（電荷回路１４３０−１〜１４３０−Ｌ）と、クロック生成回路１４４０と、を有する。

【0220】

図２８Ａに示すＴＡ１４１０および容量１４２０は、それぞれ、図４に示したＴＡ１１０および容量１２０と同様である。電荷回路１４３０は、補正したい周波数特性に応じて、電荷保持接続回路または電荷反転回路のいずれかとして動作してもよいし、電荷保持接続回路及び電荷反転回路が混在して動作してもよい。

【0221】

Ｌ個の電荷回路１４３０−１〜１４３０−Ｌは、それぞれ、端子Ａ−１〜Ａ−ＬがＴＡ１４１０の出力端子Ｔ＿ＴＡ_ｏｕｔに接続され、端子Ｂ−１〜Ｂ−ＬがＧＮＤに接地される。Ｌ個の電荷回路１４３０−１〜１４３０−Ｌは、図３１Ｂに示す電荷保持接続回路または図２９Ｂに示す電荷反転回路の構成であり、電荷を保持してから電荷の極性を反転させずに接続する動作、又は、電荷を保持してから電荷の極性を反転して接続する動作、を行う回路である。電荷回路１４３０−１〜１４３０−Ｌが有する容量の個数（電荷を保持する期間）は、それぞれ異なっていてもよい。電荷回路１４３０−１〜１４３０−Ｌ内の容量の値も、それぞれ異なっていてもよい。

【0222】

クロック生成回路１４４０は、参照周波数発振部（図３Ａおよび図３Ｂ参照）で生成された参照周波数信号（ｆ_ＲＥＦ１またはｆ_ＲＥＦ２）から、クロック（制御信号）を生成し、電荷回路１４３０−１〜１４３０−Ｌに供給する。クロック生成回路１４４０によって生成される制御信号については後述する。

【0223】

ここで、電荷回路１４３０を、容量Ｍ個の電荷反転回路１４３０Ａとして使用する構成について説明する。図２９Ａは、実施の形態８に係る電荷反転回路１４３０Ａの構成の一例を示す図である。図２９Ｂは、実施の形態８に係る電荷反転回路１４３０Ｂの内部構成の一例を示す図である。図２９Ｂに示す電荷反転回路１４３０Ａは、Ｍ個の容量１４３１−１〜１４３１−Ｍと、Ｍ個の容量１４３１−１〜１４３１−Ｍの接続を制御する４Ｍ個のスイッチ１４３２−１〜１４３２−４Ｍを有する。

【0224】

電荷反転回路１４３０Ａの構成は、実施の形態１で説明した２個の容量を有する電荷反転回路１３０の構成、および、実施の形態７で説明した３個の容量を有する電荷反転回路１３３０の構成を拡張した構成であるので、詳細な説明は省略する。

【0225】

図２９Ｂに示す電荷反転回路１４３０Ａの構成に対するクロック生成回路１４４０によって生成される制御信号について説明する。図３０は、図２９Ｂに示す電荷反転回路１４３０Ａに対する制御信号のタイミングチャートである。制御信号は、パルス幅Ｔｓ、周期Ｔ_ＣＫである。パルス幅Ｔｓは、サンプル間隔と同一である。図３０では、矩形クロックを示しているが、電荷反転回路１４３０Ａは、波形がなまっていても動作する。

【0226】

図３０に示すように、クロック生成回路１４４０は、図２９Ｂに示す電荷反転回路１４３０Ａに対して、ＤＵＴＹ比（＝パルス幅Ｔｓ／制御信号の周期Ｔ_ＣＫ）が１／２Ｍであり、（３６０／２Ｍ）度ずつ位相がずれた２Ｍ相の制御信号Ｓ１〜Ｓ２Ｍを、電荷反転回路１４３０Ａへ供給する。

【0227】

電荷反転回路１４３０Ａの動作は、実施の形態１で説明した２個の容量を有する電荷反転回路１３０の動作、および、実施の形態７で説明した３個の容量を有する電荷反転回路１３３０の動作と同様の動作であるので、詳細な説明は省略する。

【0228】

電荷反転回路１４３０Ａが有するＭ個の容量は、電荷共有された電荷を（Ｍ−１）Ｔｓ期間保持する動作と、保持された電荷の極性を反転させて外部に接続する動作とを交互に繰り返す。

【0229】

つまり、電荷反転回路１４３０Ａは、離散時間アナログ回路１４００の電荷共有において、保持しているＭサンプル前の電荷の極性を反転させて接続する。

【0230】

図２９Ｂに示す電荷反転回路１４３０Ａを図２８Ａ、図２８Ｂに示す電荷反転回路１４３０−１〜１４３０−Ｌのいずれかとして接続することによって、図２８Ａ、図２８Ｂに示す離散時間アナログ回路１４００のＩＩＲ関数は、正の係数のＭ次の項を有する。

【0231】

なお、図２８Ａ、図２８Ｂに示す電荷回路１４３０−１〜１４３０−Ｌは、図３１Ｂに示す電荷保持接続回路１４３０Ｂの構成を用いることによって、ＩＩＲ関数に負の係数のＭ次の項を構成できる。

【0232】

図３１Ａは、実施の形態８に係る電荷保持接続回路１４３０Ｂの構成の一例を示す図である。図３１Ｂは、実施の形態８に係る電荷保持接続回路１４３０Ｂの内部構成の一例を示す図である。図３１Ｂに示す電荷保持接続回路１４３０Ｂは、端子Ａおよび端子Ｂと、Ｍ個の容量１４３１−１〜１４３１−Ｍと、Ｍ個の容量１４３１−１〜１４３１−Ｍの接続を制御する２Ｍ個のスイッチ１４３２−１〜１４３２−２Ｍを有する。

【0233】

図３１Ｂに示す電荷反転回路１４３０Ｂの構成および動作について、容量１４３１−１を例にとって説明する。

【0234】

容量１４３１−１は、端子Ｘ１、端子Ｙ１を有し、スイッチ１４３２−１、１４３２−２と接続する。スイッチ１４３２−１は、制御信号Ｓ１のハイ期間中において、端子Ｘ１と端子Ａを接続し、制御信号Ｓ１のロー期間中において、切断する。スイッチ１４３２−２は、制御信号Ｓ１のハイ期間中において、端子Ｙ１と端子Ｂを接続し、制御信号Ｓ１のロー期間中において、切断する。

【0235】

容量１４３２−２〜１４３２−Ｍについても、容量１４３１−１と同様である。ただし、それぞれの容量の接続は、位相が（３６０／Ｍ）度ずつずれた制御信号によって制御される。

【0236】

図３２は、図３１Ｂに示す電荷保持接続回路１４３０Ｂに対する制御信号のタイミングチャートである。制御信号は、パルス幅Ｔｓ、周期Ｔ_ＣＫである。パルス幅Ｔｓは、サンプル間隔と同一である。図３２では、矩形クロックを示しているが、電荷保持接続回路１４３０Ｂは、波形がなまっていても動作する。

【0237】

図３２に示すように、クロック生成回路１４４０は、図３１Ｂに示す電荷保持接続回路１４３０Ｂに対して、ＤＵＴＹ比（＝パルス幅Ｔｓ／制御信号の周期Ｔ_ＣＫ）が１／Ｍであり、（３６０／Ｍ）度ずつ位相がずれたＭ相の制御信号Ｓ１〜ＳＭを、電荷反転回路１４３０Ｂへ供給する。

【0238】

図３１Ｂに示す電荷保持接続回路１４３０Ｂが有するＭ個の容量は、図３２に示す制御信号により、電荷共有された電荷を（Ｍ−１）Ｔｓ期間保持する動作と、保持された電荷を同相により、外部に接続する動作とを交互に繰り返す。

【0239】

つまり、図３１Ｂに示す電荷保持接続回路１４３０Ｂは、離散時間アナログ回路１４００の電荷共有において、保持しているＭサンプル前の電荷を同相により接続する。

【0240】

図３１Ｂに示す電荷保持接続回路１４３０Ｂを図２８Ａ、図２８Ｂに示す電荷回路１４３０−１〜１４３０−Ｌのいずれかとして接続することによって、図２８Ａ、図２８Ｂに示す離散時間アナログ回路１４００のＩＩＲは、負の係数のＭ次の項を有する。

【0241】

なお、容量１４２０は、Ｍ＝１である電荷保持接続回路１４３０Ｂと等価である。

【0242】

図２９Ｂに示す電荷反転回路１４３０Ａと図３１Ｂに示す電荷保持接続回路１４３０Ｂのいずれかを、図２８Ａ、図２８Ｂに示す電荷回路１４３０−１〜１４３０−Ｌとして接続することによって、図２８Ａ、図２８Ｂに示す離散時間アナログ回路１４００のＩＩＲの項の数、係数の符号、および、次数を次式（１４）のように自由に設計できる。なお、Ｍ、Ｍ’は任意の整数である。

【数14】

【0243】

つまり、図２９Ｂに示す電荷反転回路１４３０Ａと図３１Ｂに示す電荷保持接続回路１４３０Ｂを、それぞれの次数を変更して複数組み合わせることによって、実現できるフィルタ特性の自由度を高めることができる。

【0244】

なお、上記で説明した各実施の形態は、適宜組み合わせてもよい。例えば、実施の形態８で説明した、任意の伝達関数を実現できる離散時間アナログ回路を、実施の形態２で説明した差動構成にしてもよい。あるいは、実施の形態８で説明した、任意の伝達関数を実現できる離散時間アナログ回路を、実施の形態３で説明した多段構成にしてもよい。また、実施の形態８で説明した、任意の伝達関数を実現できる離散時間アナログ回路に、スイッチを追加して、受信装置における広帯域なミクサとして使用してもよい。

【0245】

また、上記で説明した各実施の形態では、容量１２０が容量値Ｃ_Ｈ１、電荷反転回路が有する容量の全てが、容量値Ｃ_Ｈ２であるとして説明したが、各容量の容量値は変更してもよい。各容量の容量値が変更されることにより、離散時間アナログ回路の伝達関数は、所望の伝達関数にすることができる。

【0246】

また、離散時間アナログ回路をミクサとして使用する場合のスイッチ（例えば、図１３のスイッチ５５０）、離散時間アナログ回路をベースバンドフィルタとして用いる場合に必要となるミクサ、又は、ＩＦ周波数を使う場合に追加で必要となるミクサは、パッシブミクサとして構成できる。パッシブミクサは、スイッチのバイアス電位によって、線形性が変化する。パッシブミクサは、高い線形性を得るためには、ミクサのバイアス電位を適切に設定する必要がある。

【0247】

図３３Ａは、バイアス供給方法を用いたシングルエンドミクサの第１構成の例を示す。図３３Ｂは、バイアス供給方法を用いたシングルエンドミクサの第２構成の例を示す。図３３Ｃは、バイアス供給方法を用いたシングルエンドミクサの第３構成の例を示す。

【0248】

図３３Ａ〜図３３Ｃに示す構成では、入力端子ＩＮ、出力端子ＯＵＴをソースまたはドレインに接続している。また、図３３Ａは、スイッチ（トランジスタ）のゲートにバイアス電位Ｖ_１、ソースまたはドレインにバイアス電位Ｖ_２を供給する構成である。図３３Ｂは、スイッチ（トランジスタ）のゲートにバイアス電位Ｖ_１、ソースまたはドレインにバイアス電位Ｖ_２を供給する構成である。図３３Ｃは、スイッチ（トランジスタ）のゲートにバイアス電位Ｖ_１、ソースまたはドレインにバイアス電位Ｖ_２、ソースまたはドレインにバイアス電位Ｖ_３を供給する構成である。

【0249】

パッシブミクサは、ミクサ（ＭＯＳスイッチ）のバイアス電位を、接続される他の回路に依存せずに決めるためには、ハイパスフィルタ(ＨＰＦ)によってＤＣ電位をカットして、設定したいバイアス電位を供給する。バイアス電位の基本的な供給方法は、図３３Ａ、図３３Ｂでもよく、又は、図３３Ｃ（Ｖ_２＝Ｖ_３）でもよい。

【0250】

パッシブミクサは、スイッチ（トランジスタ）がオン状態の場合に、トランジスタのドレインとソースの電位は同じになるため、図３３Ａ、図３３Ｂのように、ドレインかソースのどちらかにＤＣ電位を供給すればよい。ただし、パッシブミクサのゲインは、スイッチのオン抵抗に依存するため、図３３ＣにおいてＶ_２≠Ｖ_３とすることで、ドレイン−ソース間に電位差を与えて電流を流す構成も有効である。

【0251】

パッシブミクサは、バイアスの制御によってゲイン、リニアリティ、整合の調整が可能であるため、回路（例えば、無線装置、ＬＰＦ又はミクサ）の動作状況に応じて、バイアス電位を適切に調整してもよい。なお、パッシブミクサは、入力端子ＩＮをソース、出力端子ＯＵＴをドレインとしても、入力端子をドレイン、出力端子をソースとしても良い。

【0252】

図３４Ａは、バイアス供給方法を用いた高周波回路用シングルエンドミクサの第１構成の例を示す図であり、図３４Ｂは、バイアス供給方法を用いた高周波回路用シングルエンドミクサの第２構成の例を示す図であり、図３４Ｃは、バイアス供給方法を用いた高周波回路用シングルエンドミクサの第３構成の例を示す図である。

【0253】

図３４Ａは、図３３Ａのスイッチ（トランジスタ）を高周波回路に適用するための構成であり、図３４Ｂは、図３３Ｂのスイッチ（トランジスタ）を高周波回路に適用するための構成であり、図３４Ｃは、図３３Ｃのスイッチ（トランジスタ）を高周波回路に適用するための構成である。図３３Ａ〜図３３Ｃを高周波回路に適用する場合、図３４Ａ〜図３４Ｃに示すように、バイアス電位を供給するラインは所定のインピーダンスを有する伝送線路３４０１として考慮する必要がある。

【0254】

スイッチにバイアス電位を供給する伝送線路３４０１(インダクタとしてもよい)は、整合回路に利用することが可能である。図３４Ａ、図３４Ｂ、図３４Ｃは、伝送線路３４０１の終端にデカップリング容量３４０２を接続することで、ショートスタブとして機能する。

【0255】

図３５Ａは、バイアス供給方法を用いたシングルバランスミクサの第１構成の一例を示す図であり、図３５Ｂは、バイアス供給方法を用いたシングルバランスミクサの第２構成の一例を示す図であり、図３５Ｃは、バイアス供給方法を用いたシングルバランスミクサの第３構成の一例を示す図である。

【0256】

図３５Ａ、図３５Ｂ、図３５Ｃは、図３４Ａ、図３４Ｂ、図３４Ｃと同様に伝送線路３４０１を含んでいるが、伝送線路３４０１とデカップリング容量３４０２は、省略することができる。図３５Ａ、図３５Ｂ、図３５Ｃにおけるシングルバランスミクサは、図３４Ａ、図３４Ｂ、図３４Ｃにおけるシングルエンドミクサと同様に、ミクサ（ＭＯＳスイッチ）のドレイン−ソース間のＤＣ電位は同じ電位にバイアスするが、ドレイン−ソース間に電位差を設けて設計してもよい。

【0257】

図３６Ａは、バランを用いたシングルバランスミクサの第１構成を示す図であり、図３６Ｂは、バランを用いたシングルバランスミクサの第２構成を示す図であり、図３６Ｃは、バランを用いたシングルバランスミクサの第３構成を示す図であり、図３６Ｄは、デカップリング容量３４０２と抵抗３４０３を用いたバイアス供給方法を示す図である。

【0258】

図３６Ａ、図３６Ｂ、図３６Ｃは、シングルバランスミクサの出力端子にバランを追加してシングル出力する。図３６Ｄのデカップリング容量３４０２と抵抗３４０３を接続してバイアスを供給する。

【0259】

図３６Ａ、図３６Ｂ、図３６Ｃの構成は、バランも整合回路に使用できる。バイアス電位は、バランの入力側の中点から供給できる。なお、図３６Ａ、図３６Ｂ、図３６Ｃにおけるシングルバランスミクサは、出力端子をトランスとすることで、差動出力することもできる。図３６Ａ、図３６Ｂ、図３６Ｃにおける伝送線路３４０１とバランの中点の後段は、図３６Ｄのデカップリング容量３４０２と抵抗３４０３を接続してバイアスを供給する。

【0260】

図３６Ａ、図３６Ｂ、図３６Ｃにおけるシングルバランスミクサは、図３４Ａ、図３４Ｂ、図３４Ｃのシングルエンドミクサと同様に、ミクサ（ＭＯＳスイッチ）のドレイン−ソース間のＤＣ電位は同じ電位にバイアスするが、ドレイン−ソース間に電位差を設けて設計してもよい。

【0261】

図３７Ａは、伝送線路３４０１によりバイアスを供給するダブルバランスミクサの構成であり、図３７Ｂは、バランを介してバイアスを供給するダブルバランスミクサの構成を示す。

【0262】

ダブルバランスミクサは、入力端子、ローカル端子ＬＯ、出力端子を伝送線路またはバランまたはトランスのいずれを用いて構成してもよい。

【0263】

図３７Ａ、図３７Ｂのダブルバランスミクサは、バランも整合回路に使用できる。バイアスは、バランの入力側の中点から供給できる。図３７Ａ、図３７Ｂにおける伝送線路とバランの中点の後段には、図３６Ｄのデカップリング容量３４０２と抵抗３４０３とを接続して、バイアスを供給してもよい。図３７Ａ、図３７Ｂのダブルバランスミクサは、図３４Ａ、図３４Ｂ、図３４Ｃのシングルエンドミクサと同様に、ミクサ（ＭＯＳスイッチ）のドレイン−ソース間のＤＣ電位は同じ電位にバイアスするが、ドレイン−ソース間に電位差を設けて設計してもよい。

【0264】

図３４Ａ〜図３７Ｂにおいて、整合調整は、入力端子、ローカル端子ＬＯ、ＬＯＢ、出力端子のいずれかでも良い。

【0265】

また、各実施の形態で説明した離散時間アナログ回路において、ミキシング以外の電荷共有に使われるスイッチ（例えば、図５Ｂのスイッチ１３２−１〜１３２−８）は、適切なバイアスが供給されることによって、線形性が改善される。なお、バイアス供給方法は、図３３Ａ〜図３７Ｂにおけるミクサ（ＭＯＳスイッチ）へのバイアス供給方法が流用できる。

【0266】

（実施の形態９）
本実施の形態では、電圧電流変換回路（ＴＡ）の出力抵抗が低下した場合に、通過域のリプルが低下し、阻止域減衰量が低下することを抑制する離散時間アナログ回路の構成について説明する。

【0267】

図３８は、離散時間アナログ回路１００の構成における接続状態の一例を示す図である。図３８は、図４に示した離散時間アナログ回路１００において、図５Ｂに示した電荷反転回路１３０の２個の容量のうち、１個の容量が接続している状態を示している。また、図４とは異なり、電圧電流変換回路（ＴＡ）１１０の出力抵抗が示されている。電圧電流変換回路（ＴＡ）１１０の出力抵抗が小さく、容量の電荷が小さい場合、ＴＡ１１０の出力抵抗Ｒｏと容量Ｃ_Ｈ１と容量Ｃ_Ｈ２による時定数が小さくなる。時定数が小さいと図６のＴｓ期間内に、容量Ｃ_Ｈ１と容量Ｃ_Ｈ２に蓄積されていた電荷が漏れてしまうため、周波数特性が劣化する。

【0268】

微細ＣＭＯＳプロセスでは、低電源電圧においてアナログ回路を設計する必要があるため、カスコード構成のトランジスタを用いることは困難であり、高い出力抵抗を有する増幅器（例えば、電圧電流変換回路）を設計することが難しい。

【0269】

図３９Ａは、ＴＡの出力抵抗Ｒｏを考慮した離散時間アナログ回路１００の低域通過特性の回路シミュレーションの結果を示す図であり、図３９Ｂは、ＴＡの出力抵抗Ｒｏを考慮した離散時間アナログ回路１００の低域通過特性の回路シミュレーションの結果を最大利得で規格化した利得を示す図である。

【0270】

図３９Ａにおいて、横軸は周波数を示し、縦軸は利得を示す。出力抵抗Ｒｏ＝１００Ωでの特性は、出力抵抗Ｒｏ＝１０ｋΩと出力抵抗Ｒｏ＝１ｋΩの特性に比べて利得が小さい。つまり、ＴＡは、出力抵抗が小さくなることによって、利得が低下する。

【0271】

図３９Ｂにおいて、横軸は周波数を示し、縦軸は最大利得で規格化した利得を示す。出力抵抗Ｒｏ＝１００Ωでの特性は、出力抵抗Ｒｏ＝１０ｋΩと出力抵抗Ｒｏ＝１ｋΩの特性に比べて阻止域減衰量が小さい。ＴＡは、出力抵抗が小さくなることによって、帯域内のリプル量が低下し、同じ通過帯域幅において阻止域の減衰量が低下する。

【0272】

図４０に理想電圧源と理想電圧源の等価回路を示す。理想電流源の出力抵抗Ｒｏは理想電圧源出力の直列抵抗Ｒｏに相当する。つまり、電圧電流変換回路（ＴＡ）の出力に、新たな抵抗を直列に接続することで、電圧電流変換回路（ＴＡ）の出力抵抗と新たに追加した抵抗の直列抵抗値を、電圧電流変換回路（ＴＡ）の出力抵抗とみなすことができる。これによって、電源電圧が低いままで電圧電流変換回路（ＴＡ）の出力抵抗を増加させることが可能となる。

【0273】

図４１は、実施の形態９に係る離散時間アナログ回路１５００の要部構成の一例を示す図である。図４１に示す離散時間アナログ回路１５００は、図３Ａに示した送信装置１０が有する離散時間アナログ回路１５、および、図３Ｂに示した受信装置２０が有する離散時間アナログ回路２６に相当し、例えば、フィルタリングの処理を行う。

【0274】

図４１に示す離散時間アナログ回路１５００は、ＴＡ（Transconductance Amplifier：トランスコンダクタンスアンプ：電圧電流変換回路）１５１０と、容量Ｃ_Ｈ１１５２０と、電荷反転回路１５３０と、クロック生成回路１５４０と、直列抵抗１５５０と、を有する。離散時間アナログ回路１５００は、ベースバンドのアナログ信号が入力端子Ｔ＿Ｖ_ｉｎから入力され、入力されたアナログ信号に対して、電荷反転回路１５３０においてフィルタリングを行い、容量１５２０および電荷反転回路１５３０を経て、出力端子Ｔ＿Ｖ_ｏｕｔから出力電圧信号Ｖ_ｏｕｔを出力する。

【0275】

ＴＡ１５１０は、電圧電流変換回路であり、入力されるアナログ信号を入力電圧信号Ｖ_ｉｎとし、入力電圧信号Ｖ_ｉｎを電流（ｇ_ｍ×Ｖ_ｉｎ）に変換する。なお、ｇ_ｍはＴＡ１５１０のトランスコンダクタンス（相互コンダクタンス）の値である。

【0276】

容量１５２０は、一方の端子がＴＡ１５１０の出力端子Ｔ＿ＴＡ_ｏｕｔに接続され、他方の端子がＧＮＤに接地される。

【0277】

電荷反転回路１５３０は、一方の端子が離散時間アナログ回路１５００の出力端子Ｔ＿ＴＶ_ｏｕｔに接続され、他方の端子がＧＮＤに接地される。電荷反転回路１５３０は、電荷を保持する動作および電荷を反転して接続する動作を行う回路である。電荷反転回路１５３０は、クロック生成回路１５４０から供給される制御信号に基づいて電荷共有を行い、入力されるアナログ信号に対するフィルタリング処理を行う。

【0278】

クロック生成回路１５４０は、参照周波数発振部（図３Ａおよび図３Ｂ参照）から出力された参照周波数信号（ｆ_ＲＥＦ１またはｆ_ＲＥＦ２）からクロックＳ１〜Ｓ４（制御信号）を生成し、電荷反転回路１５３０に供給する。

【0279】

なお、電荷反転回路１５３０の具体的な構成は、図５Ａおよび図５Ｂに示した電荷反転回路１３０の構成と同様である。また、クロック生成回路１５４０において生成される制御信号は、図６に示した制御信号と同様である。離散時間アナログ回路１５００は、実施の形態１に示した離散時間アナログ回路１００と同様の動作を行う。

【0280】

実施の形態１の離散時間アナログ回路１００と異なる点は、ＴＡ１５１０の出力に直列抵抗１５５０を有することである。直列抵抗１５５０によってＴＡ１５１０の出力抵抗を増加することができる。なお、直列抵抗１５５０の抵抗値は、Ｒｓである。

【0281】

図４２に直列抵抗Ｒｓに対する周波数特性のシミュレーション結果の一例を示す。横軸が周波数で、縦軸が最大利得で規格化した利得である。離散時間アナログ回路１５００は、図４２に示すように、同じ通過周波数帯域では、直列抵抗Ｒｓを大きくすることによって、阻止減衰量を増加させることができる。

【0282】

図４３に実施の形態９の変形例の一例として、離散時間アナログ回路１６００を示す。図４１に示した離散時間アナログ回路１５００との差異は、離散時間アナログ回路１６００がＴＡ１６１０−１、１６１０−２を複数有する点である。離散時間アナログ回路１６００は、ＴＡ１６１０−１、ＴＡ１６１０−２の出力に、それぞれ直列に直列抵抗１６５０−１、１６５０−２を接続することによって、周波数特性の劣化を抑え、Ｇａｉｎを改善することができる。

【0283】

なお、複数のＴＡ１６１０の出力を合成した後に直列抵抗１６５０を接続してもよい。

【0284】

図４４にＴＡの数に対する周波数特性のシミュレーション結果の一例を示す。横軸が周波数で、縦軸が離散時間アナログ回路の利得である。図４４の実線で示す１ＴＡとは１つのＴＡを含む構成であり、図４４の破線で示す２ＴＡとは２個並列にしたＴＡを含む構成である。離散時間アナログ回路は、ＴＡの数を増加することによって利得が増加する。

【0285】

また、離散時間アナログ回路１５００、１６００を縦続に接続することで多段構成を実現し、フィルタ特性を高次化、ならびにゲイン増加をすることも可能である。

【0286】

以上より、本実施の形態では、電圧電流変換回路（ＴＡ）の出力に直列に抵抗を接続することによって、ＴＡの出力抵抗を増加させ、通過域のリプルと阻止域減衰量の低下を抑制できる。

【0287】

本開示によれば、帯域内偏差の調整の自由度が高く、簡易な構成の離散時間アナログ回路を提供することができる。

【0288】

（実施の形態１０）
本開示の実施の形態１０について説明する。本実施の形態は、実施の形態９の離散時間アナログ回路１５００を差動構成した回路構成である。

【0289】

［離散時間アナログ回路１７００の構成と動作］
図４５は、実施の形態１０に係る離散時間アナログ回路１７００の要部構成の一例を示す図である。図４５に示す離散時間アナログ回路１７００は、ＴＡ１７１０と、容量Ｃ_Ｈ１１７２０と、電荷反転回路１７３０と、クロック生成回路１７４０と、直列抵抗１７５０（１７５０−１、１７５０−２）と、を有する。

【0290】

離散時間アナログ回路１７００は、図４１に示した離散時間アナログ回路１５００と異なり、正相と逆相の２系統を有する入力電圧信号Ｖ_ｉｎが入力される、差動型の離散時間アナログ回路である。

【0291】

ＴＡ１７１０は、電圧電流変換回路であり、正相と逆相の２系統を有する入力電圧信号Ｖ_ｉｎが入力され、入力電圧信号Ｖ_ｉｎを電流（ｇ_ｍ×Ｖ_ｉｎ）に変換し、正相と逆相の２系統の電流を出力する。

【0292】

容量１７２０は、ＴＡ１７１０の正相の出力端子Ｔ＿ＴＡ_ｏｕｔ１と逆相の出力端子Ｔ＿ＴＡ_ｏｕｔ２の間に接続される。

【0293】

電荷反転回路１７３０は、図５Ｂに示した電荷反転回路１３０と同じ構成を有する。電荷反転回路１７３０の端子Ａは、ＴＡ１７１０の正相の出力端子Ｔ＿ＴＡ_ｏｕｔ１に接続され、端子Ｂは、ＴＡ１７１０の逆相の出力端子Ｔ＿ＴＡ_ｏｕｔ２に接続される。

【0294】

クロック生成回路１７４０は、図４に示したクロック生成回路１４０と同じ構成を有し、図６に示したクロック（制御信号）と同様のクロック（制御信号）を電荷反転回路１７３０に供給する。

【0295】

直列抵抗１７５０（１７５０−１、１７５０−２）は、低出力抵抗のＴＡを用いた場合でも周波数特性の劣化を防ぐ。

【0296】

離散時間アナログ回路１７００は、離散時間アナログ回路１５００におけるＧＮＤへの接地がＴＡ１７１０の逆相の出力端子Ｔ＿ＴＡ_ｏｕｔ２への接続に置き換えられた構成である。離散時間アナログ回路１７００は、実施の形態９で説明した離散時間アナログ回路１５００の動作と同様の動作を行う。

【0297】

また、離散時間アナログ回路１７００は、離散時間アナログ回路１５００と同様に、図４２に示した周波数特性を実現できる。さらに、離散時間アナログ回路１７００は、差動構成であるため、差動合成後に偶数次成分を除去できる。

【0298】

［効果］
以上のように、本実施の形態によれば、実施の形態９の構成を差動構成にすることによって、実施の形態９と同様の周波数特性を実現でき、さらに、差動合成後に、偶数次成分を除去できる。

【0299】

なお、本実施の形態において、容量１７２０は、ＴＡ１７１０の正相の出力端子Ｔ＿ＴＡ_ｏｕｔ１と逆相の出力端子Ｔ＿ＴＡ_ｏｕｔ２の間に接続されるとしたが、２つの容量がＴＡ１７１０の正相の出力端子Ｔ＿ＴＡ_ｏｕｔ１と逆相の出力端子Ｔ＿ＴＡ_ｏｕｔ２のそれぞれに接続されていてもよい。このとき、ＴＡ１７１０の正相の出力端子Ｔ＿ＴＡ_ｏｕｔ１と逆相の出力端子Ｔ＿ＴＡ_ｏｕｔ２のそれぞれに接続される２つの容量ならびに、直列抵抗１７５０−１、１７５０−２の値は同じ値でもよいし、特性の自由度を高めるために互いに異なる値としてもよい。

【0300】

また、離散時間アナログ回路１７００を縦続に接続することで多段構成を実現し、フィルタ特性を高次化、ならびにゲイン増加をすることも可能である。

【産業上の利用可能性】

【0301】

本開示に係る離散時間アナログ回路及び無線装置は、無線通信装置における高周波信号およびベースバンド信号処理回路に有用であり、フィルタ処理または周波数変換処理に対して有用である。

【符号の説明】

【0302】

１０ 送信装置
１１ デジタル送信処理部
１２ Ｄ／Ａ変換処理部
１３、２３、３３ 参照周波数発振部
１４、２４ ＬＯ周波数発振部
１５、２６、３４、１００、２００、３１０、４１０、５００、６００、７００、８００、９００、１０００、１１００、１２００、１３００、１４００、１５００、１６００、１７００ 離散時間アナログ回路
１６ 送信ミクサ
１７ パワーアンプ
１８、２１、３１ アンテナ
２０、３０ 受信装置
２２、３２ 低雑音増幅器
２５ 受信ミクサ
２７、３５ Ａ／Ｄ変換処理部
２８、３６ デジタル受信処理部
１１０、２１０、３１１、４１１、５１０、６１０、７１０、８１０、９１０、１０１０、１１１０、１２１０、１３１０、１４１０、１５１０、１６１０、１７１０ ＴＡ
１２０、１３１−１、１３１−２、２２０、３１２、４１２、５２０、６２０−１、６２０−２、７２０−１、７２０−２、８２０、８３１−１、８３１−２、９２０、９３１−１、９３１−２、１０２０、１１２０−１、１１２０−２、１２２０−１、１２２０−２、１３２０、１３３１−１〜１３３１−３、１４２０、１４３１−１〜１４３１−Ｍ、１５２０、１６２０、１７２０ 容量
１３０、２３０、３１３、４１３、５３０、６３０、７３０、８３０、９３０、１２３０、１３３０、１４３０Ａ、１５３０、１６３０、１７３０ 電荷反転回路
１３２−１〜１３２−８、５５０、６５０−１、６５０−２、７５０−１〜７５０−４、８３２−１〜８３２−１２、９３２−１〜９３２−１６、１０５０、１１５０−１、１１５０−２、１２５０−１〜１２５０−４、１３３２−１〜１３３２−１２、１４３２−１〜１４３２−４Ｍ スイッチ
１４０、２４０、３２０、４２０、５４０、６４０、７４０、８４０、９４０、１０４０、１１４０、１２４０、１３４０、１４４０、１５４０、１６４０、１７４０ クロック生成回路
３００、４００ 多段離散時間アナログ回路
１４３０ 電荷回路
１４３０Ｂ 電荷保持接続回路
１５５０、１６５０、１７５０ 直列抵抗
３４０１ 伝送線路
３４０２ デカップリング容量
３４０３ 抵抗

【図1A】

【図1B】

【図1C】

【図2】

【図3A】

【図3B】

【図4】

【図5A】

【図5B】

【図6】

【図7】

【図8】

【図9A】

【図9B】

【図10】

【図11A】

【図11B】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19A】

【図19B】

【図20】

【図21A】

【図21B】

【図22】

【図23】

【図24】

【図25】

【図26A】

【図26B】

【図27】

【図28A】

【図28B】

【図29A】

【図29B】

【図30】

【図31A】

【図31B】

【図32】

【図33A】

【図33B】

【図33C】

【図34A】

【図34B】

【図34C】

【図35A】

【図35B】

【図35C】

【図36A】

【図36B】

【図36C】

【図36D】

【図37A】

【図37B】

【図38】

【図39A】

【図39B】

【図40】

【図41】

【図42】

【図43】

【図44】

【図45】