特許 6643529 整流回路、コンバータ及び電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6643529

(24)【登録日】2020年1月9日

(45)【発行日】2020年2月12日

(54)【発明の名称】整流回路、コンバータ及び電子機器

(51)【国際特許分類】

   H02M 7/12 20060101AFI20200130BHJP

   H02J 1/00 20060101ALI20200130BHJP

【ＦＩ】

   H02M7/12 A

   H02J1/00 306B

   H02M7/12 601A

【請求項の数】8

【全頁数】14

(21)【出願番号】特願2015-122120(P2015-122120)

(22)【出願日】2015年6月17日

(65)【公開番号】特開2017-11795(P2017-11795A)

(43)【公開日】2017年1月12日

【審査請求日】2018年4月13日

(73)【特許権者】

【識別番号】514231273

【氏名又は名称】リコー電子デバイス株式会社

(74)【代理人】

【識別番号】100101454

【弁理士】

【氏名又は名称】山田 卓二

(74)【代理人】

【識別番号】100081422

【弁理士】

【氏名又は名称】田中 光雄

(72)【発明者】

【氏名】安達 幸一郎

(72)【発明者】

【氏名】西田 淳二

【審査官】 北嶋 賢二

(56)【参考文献】

【文献】 特開２０１４−００７８９６（ＪＰ，Ａ）

【文献】 特開２０１３−２４３４３１（ＪＰ，Ａ）

【文献】 特開２０１２−２４４７８６（ＪＰ，Ａ）

【文献】 特開２０１４−０９９９４６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ ７／１２

Ｈ０２Ｊ １／００

(57)【特許請求の範囲】

【請求項1】

第１の入力端子と出力端子との間に接続された第１のトランジスタと、上記第１の入力端子と接地との間に接続された第２のトランジスタと、第２の入力端子と上記出力端子との間に接続された第３のトランジスタと、上記第２の入力端子と接地との間に接続された第４のトランジスタとにより構成された全波整流ブリッジ回路と、
上記第１〜第４のトランジスタをオン・オフ制御する制御回路とを備えた整流回路であって、
上記制御回路は、上記第１及び第４のトランジスタをオンしている整流電流期間の少なくとも一部の期間において上記第２のトランジスタをオンすることにより電圧変換し、
上記制御回路は、上記第２及び第３のトランジスタをオンしている整流電流期間の少なくとも一部の期間において上記第４のトランジスタをオンすることにより電圧変換することを特徴とする整流回路。

【請求項2】

上記第２のトランジスタを第５のトランジスタと第６のトランジスタに分割して構成し、上記第２のトランジスタをオンしている整流電流期間において上記第５及び第６のトランジスタの両方をオンする一方、上記第２のトランジスタを電圧変換のためにオンするときは、上記第５及び第６のトランジスタのうちの一方をオンし、
上記第４のトランジスタを第７のトランジスタと第８のトランジスタに分割して構成し、上記第４のトランジスタをオンしている整流電流期間において上記第７及び第８のトランジスタの両方をオンする一方、上記第４のトランジスタを電圧変換のためにオンするときは、上記第７及び第８のトランジスタのうちの一方をオンすることを特徴とする請求項１記載の整流回路。

【請求項3】

上記第５のトランジスタと上記第６のトランジスタとは所定のサイズ比で形成され、
上記第７のトランジスタと上記第８のトランジスタとは所定のサイズ比で形成されることを特徴とする請求項２記載の整流回路。

【請求項4】

上記整流回路は、上記第２のトランジスタに整流電流が流れていることを検出して第１の検出信号を出力し、上記第４のトランジスタに整流電流が流れていることを検出して第２の検出信号を出力する第１の検出回路をさらに備え、
上記制御回路は、上記第１の検出信号に基づいて上記第４のトランジスタをオンすることにより電圧変換し、上記第２の検出信号に基づいて上記第２のトランジスタをオンすることにより電圧変換することを特徴とする請求項１〜３のうちのいずれか１つに記載の整流回路。

【請求項5】

上記整流回路は、上記出力端子の電圧を検出する第２の検出回路をさらに備え、
上記制御回路は、上記第１の検出信号及び上記検出された電圧に基づいて上記第４のトランジスタをオンすることにより電圧変換し、上記第２の検出信号及び上記検出された電圧に基づいて上記第２のトランジスタをオンすることにより電圧変換することを特徴とする請求項４記載の整流回路。

【請求項6】

上記整流回路は、上記出力端子の電圧を、第１のしきい値電圧、及び上記第１のしきい値電圧よりも低い第２のしきい値電圧と比較して、上記出力端子の電圧が上記第１のしきい値電圧を越えた後上記第２のしきい値電圧以下となるまで、比較結果信号を出力する比較回路をさらに備え、
上記制御回路は、上記第１の検出信号及び上記比較結果信号に基づいて上記第４のトランジスタをオンすることにより電圧変換し、上記第２の検出信号及び上記比較結果信号に基づいて上記第２のトランジスタをオンすることにより電圧変換することを特徴とする請求項４記載の整流回路。

【請求項7】

電力トランスミッタからの電力を受電するアンテナコイルと、
上記アンテナコイルと直列に接続された直列共振キャパシタと、
上記アンテナコイルと並列に接続された並列共振キャパシタとを備え、
上記受電された後、上記直列共振キャパシタ及び上記並列共振キャパシタを介して得られる電圧を整流する、請求項１〜６のうちのいずれか１つに記載の整流回路。

【請求項8】

請求項７記載の整流回路を備えたことを特徴とする電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、例えば全波整流回路である整流回路と、整流回路を備えたコンバータと、コンバータを備えた電子機器に関する。

【背景技術】

【0002】

電力トランスミッタから送られた電力を電力レシーバが受電してＤＣ電圧を生成するような電源供給システムにおいて、ＤＣ電圧を生成する電力レシーバの代表的な構成として、例えばリニアレギュレータ又はスイッチングレギュレータなどのＤＣ／ＤＣコンバータを備えている（例えば、特許文献１及び２参照）。

【0003】

上記受信レシーバにおいては、電力トランスミッタのアンテナコイルから送られた電力を、別のアンテナコイルで受電して、直列共振キャパシタ及び並列共振キャパシタを介してブリッジ型全波整流回路に出力される。全波整流回路は、受電したＡＣ電圧を整流してＤＣ／ＤＣコンバータに出力して、当該コンバータにより当該整流された電圧から所望のＤＣ電圧に変換する。

【発明の概要】

【発明が解決しようとする課題】

【0004】

上述のように電力レシーバが所望のＤＣ電圧を出力するには、例えばリニアレギュレータ又はスイッチングレギュレータなどのＤＣ／ＤＣコンバータが必要となり、回路規模の増加、外付け部品が増加するという問題点があった。

【0005】

本発明の目的は従来技術に比較して簡単な構成でＡＣ電圧を整流しかつ電圧変換することができる整流回路を提供することにある。

【課題を解決するための手段】

【0006】

本発明に係る整流回路は、
第１の入力端子と出力端子との間に接続された第１のトランジスタと、上記第１の入力端子と接地との間に接続された第２のトランジスタと、第２の入力端子と上記出力端子との間に接続された第３のトランジスタと、上記第２の入力端子と接地との間に接続された第４のトランジスタとにより構成された全波整流ブリッジ回路と、
上記第１〜第４のトランジスタをオン・オフ制御する制御回路とを備えた整流回路であって、
上記制御回路は、上記第１〜第４のトランジスタのうちの２つのトランジスタがオフである期間の少なくとも一部の期間をオンすることにより、上記第１及び第２の入力端子に印加された入力電圧を電圧変換して出力電圧として上記出力端子から出力することを特徴とする。

【発明の効果】

【0007】

本発明に係る整流回路によれば、リニアレギュレータやスイッチングレギュレータを使用しないので、従来技術に比較して簡単な構成でＡＣ電圧を整流しかつ電圧変換することができる。

【図面の簡単な説明】

【0008】

【図1】本発明の実施形態１に係る電源供給システムの構成を示す回路図である。

【図2A】図１の電源供給システムの整流回路においてエラー信号ＥＲＲＯＲがローレベルのときの電流経路Ｐ１を示す回路図である。

【図2B】図１の電源供給システムの整流回路においてエラー信号ＥＲＲＯＲがハイレベルのときの電流経路Ｐ１を示す回路図である。

【図2C】図１の電源供給システムの整流回路においてエラー信号ＥＲＲＯＲがローレベルのときの電流経路Ｐ２を示す回路図である。

【図2D】図１の電源供給システムの整流回路においてエラー信号ＥＲＲＯＲがハイレベルのときの電流経路Ｐ２を示す回路図である。

【図2E】図１の電源供給システムの整流回路において電流経路Ｐ３を示す回路図である。

【図3】図１の電源供給システムの動作を示す各信号のタイミングチャートである。

【図4】本発明の実施形態２に係る電源供給システムの構成を示す回路図である。

【図5】本発明の実施形態２の変形例に係る電源供給システムの構成を示す回路図である。

【図6】本発明の実施形態３に係る電源供給システムの構成を示す回路図である。

【図7】本発明の実施形態４に係る電源供給システムにおいて用いるエラー信号発生器１０ｃの構成を示すブロック図である。

【図8】図７のエラー信号発生器１０ｃの動作を示す各電圧のタイミングチャートである。

【図9】本発明の実施形態５に係る電源供給システムの構成例を示す回路図である。

【発明を実施するための形態】

【0009】

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

【0010】

実施形態１．
図１は本発明の実施形態１に係る電源供給システムの構成を示す回路図である。図１において、電源供給システムは、電力トランスミッタ３を備えた電源供給装置１と電力レシーバ２とを備えて構成される。電源供給装置１の電力トランスミッタ３はＡＣ電圧をアンテナコイルＬ１に印加することで、アンテナコイルＬ１と電磁結合しているアンテナコイルＬ２に無線給電する。

【0011】

電力レシーバ２は、アンテナコイルＬ２と、直列共振キャパシタＣｓと、並列共振キャパシタＣｄと、整流回路４と、平滑用キャパシタＣ１とを備えて構成される。ここで、直列共振キャパシタＣｓはアンテナコイルＬ２と直列に接続されて直列共振で電力伝送して受電し、並列共振キャパシタＣｄはワイヤレス給電システムにおいて電力トランスミッタ３が電力レシーバ２を検知するために設けられる。ここで、並列共振キャパシタＣｄの両端のノードをＮａｃ１，Ｎａｃ２とする。

【0012】

整流回路４は一般的なダイオードブリッジ回路とは異なり、６個のＭＯＳトランジスタＭ１，Ｍ２１，Ｍ２２，Ｍ３，Ｍ４１，Ｍ４２と、これら６個のＭＯＳトランジスタＭ１〜Ｍ４２をオン・オフ制御する制御回路１０とを備えて構成される。整流回路４はノードＮａｃ１，Ｎａｃ２の両端電圧を整流して平滑用出力キャパシタＣ１の一端の出力ノードＮｒｅｃｔを出力端子として負荷５に出力する。図１において、ノードＮａｃ１と出力ノードＮｒｅｃｔとの間にＭＯＳトランジスタＭ１のソース・ドレインを接続し、ノードＮａｃ２と出力ノードＮｒｅｃｔとの間にＭＯＳトランジスタＭ３のソース・ドレインを接続する。また、ノードＮａｃ１と接地との間に、ＭＯＳトランジスタＭ２１，Ｍ２２の各ドレイン・ソースを接続し、ノードＮａｃ２と接地との間に、ＭＯＳトランジスタＭ４１，Ｍ４２の各ドレイン・ソースを接続する。

【0013】

制御回路１０は、図３を参照して説明する放電フェーズ期間を示すエラー信号を発生するエラー信号発生器１０ａを備える。エラー信号発生器１０ａは、例えば、受電される交流電圧の周期が既知であって整流回路４により電圧降下させる電圧、部品定数等が既知であるときに、電流経路Ｐ２（図３のごとく各トランジスタをオン又はオフ制御）のときに例えばＭＯＳトランジスタＭ４２を所定期間オンする。エラー信号発生器１０ａは電流経路Ｐ１（図３のごとく各トランジスタをオン又はオフ制御する）のときに例えばＭＯＳトランジスタＭ２２を所定期間オンするためのエラー信号ＥＲＲＯＲを発生する。ノードＮａｃ１、Ｎａｃ２の入力電圧がそれぞれ既知であれば、このオン・オフ制御によりキャパシタＣ１の電荷が充放電することでノードＮｒｅｃｔの整流電圧Ｖｒｅｃｔ電圧を所定電圧に制御することができる。

【0014】

以上のように構成された整流回路４の動作について、図２Ａ〜図２Ｅ及び図３を参照して以下に説明する。

【0015】

図２Ａは図１の電源供給システムの整流回路においてエラー信号ＥＲＲＯＲがローレベルのときの電流経路Ｐ１を示す回路図である。図２Ｂは図１の電源供給システムの整流回路においてエラー信号ＥＲＲＯＲがハイレベルのときの電流経路Ｐ１を示す回路図である。図２Ｃは図１の電源供給システムの整流回路においてエラー信号ＥＲＲＯＲがローレベルのときの電流経路Ｐ２を示す回路図である。図２Ｄは図１の電源供給システムの整流回路においてエラー信号ＥＲＲＯＲがハイレベルのときの電流経路Ｐ２を示す回路図である。図２Ｅは図１の電源供給システムの整流回路において電流経路Ｐ３を示す回路図である。図３は図１の電源供給システムの動作を示す各信号のタイミングチャートである。

【0016】

図２Ａにおいて、エラー信号ＥＲＲＯＲがローレベルのときの電流経路Ｐ１は以下の経路でアンテナコイルＬ２から電流が流れてアンテナコイルＬ２に戻る。
アンテナコイルＬ２→キャパシタＣｓ→ノードＮａｃ１→トランジスタＭ１→キャパシタＣ１→トランジスタＭ４１，Ｍ４２→ノードＮａｃ２→アンテナコイルＬ２。
以上の電流経路Ｐ１の電流によりキャパシタＣ１が充電され、当該電流経路Ｐ１の期間は充電フェーズとなる。

【0017】

図２Ｂにおいて、エラー信号ＥＲＲＯＲがハイレベルのときの電流経路Ｐ１は以下の経路でキャパシタＣ１から電流が流れてアンテナコイルＬ２に戻る。
キャパシタＣ１→トランジスタＭ１→トランジスタＭ２２→トランジスタＭ４１，Ｍ４２→ノードＮａｃ２→アンテナコイルＬ２→キャパシタＣｓ→ノードＮａｃ１→トランジスタＭ２２（以下同様である）。
以上の電流経路Ｐ１の電流によりキャパシタＣ１が放電され、当該電流経路Ｐ１の期間は放電フェーズとなる。

【0018】

図２Ｂに示すように、エラー信号ＥＲＲＯＲがハイレベルのときＭＯＳトランジスタＭ２２をオンすることで、図２Ａとは電流経路が変わる。ＭＯＳトランジスタＭ２２がオフするまでキャパシタＣ１が放電する放電フェーズとなる。ＭＯＳトランジスタＭ２１，Ｍ２２を共にオンするのではなく、ＭＯＳトランジスタＭ２２のみをオンするのはエラー信号ＥＲＲＯＲハイレベルのときのトランジスタサイズを変更できるようにするためである。所望する出力電圧及び負荷電流等によりＭＯＳトランジスタＭ２２のトランジスタサイズを決定する。

【0019】

図２Ｃにおいて、エラー信号ＥＲＲＯＲがローレベルのときの電流経路Ｐ２は以下の経路でアンテナコイルＬ２から電流が流れてアンテナコイルＬ２に戻る。
アンテナコイルＬ２→ノードＮａｃ２→トランジスタＭ３→キャパシタＣ１→トランジスタＭ２１，Ｍ２２→ノードＮａｃ１→キャパシタＣｓ→アンテナコイルＬ２。
以上の電流経路Ｐ２の電流によりキャパシタＣ１が充電され、当該電流経路Ｐ２の期間は充電フェーズとなる。

【0020】

図２Ｄにおいて、エラー信号ＥＲＲＯＲがハイレベルのときの電流経路Ｐ２は以下の経路でキャパシタＣ１から電流が流れてアンテナコイルＬ２に戻る。
キャパシタＣ１→トランジスタＭ３→トランジスタＭ４２→トランジスタＭ２１，Ｍ２２→ノードＮａｃ１→キャパシタＣｓ→アンテナコイルＬ２→ノードＮａｃ２→トランジスタＭ４２（以下同様である）。

【0021】

電流経路Ｐ２の場合においては、エラー信号ＥＲＲＯＲがハイレベルのときはＭＯＳトランジスタＭ４２をオンすることで整流電流経路が変わる。アンテナコイルＬ２からの電流とキャパシタＣ１からの電流がトランジスタＭ４２に流れ込み、トランジスタＭ２１，Ｍ２２を経由してアンテナＬ１に電流が流れる経路となる。従って、トランジスタＭ４２がオフするまでキャパシタＣ１が放電する放電フェーズとなる。

【0022】

図２Ｅにおいて、電流経路Ｐ３は以下の経路でキャパシタＣｄから電流が流れてアンテナコイルＬ２に至り放電される。
キャパシタＣｄ→ノードＮａｃ１→キャパシタＣｓ→アンテナコイルＬ２→ノードＮａｃ２→キャパシタＣｄ、もしくは、キャパシタＣｄ→ノードＮａｃ２→アンテナコイルＬ２→キャパシタＣｓ→ノードＮａｃ１→キャパシタＣｄ。

【0023】

図３において、図１の電源供給システムの動作を示す各信号のタイミングチャートであって、制御回路１０が各ＭＯＳトランジスタＭ１〜Ｍ４２をオン・オフ制御する。ここで、電流経路Ｐ２の期間においてエラー信号ＥＲＲＯＲに基づいてＭＯＳトランジスタＭ４２をオンし、電流経路Ｐ１の期間においてエラー信号ＥＲＲＯＲに基づいてＭＯＳトランジスタＭ２２をオンする。これにより、放電フェーズを設定して入力電圧を所定の降下電圧だけ電圧降下させて所定の出力電圧に制御できる。

【0024】

本実施形態によれば、例えば、受電される交流電圧の周期、降下電圧、部品定数等が既知であれば、制御回路１０によるオン・オフ制御によりキャパシタＣ１の電荷が充放電することでノードＮｒｅｃｔの整流電圧Ｖｒｅｃｔ電圧を所定電圧に制御することができる。

【0025】

以上の実施形態１においては、１つのＭＯＳトランジスタを２つのＭＯＳトランジスタＭ２１，Ｍ２２に分割しているが、本発明はこれに限らず、分割しなくてもよい。分割するときは後述するオンする側のＭＯＳトランジスタＭ２２の放電電流を考慮して２つのＭＯＳトランジスタＭ２１，Ｍ２２のサイズ比を決定する。また、１つのＭＯＳトランジスタを２つのＭＯＳトランジスタＭ４１，Ｍ４２に分割しているが、本発明はこれに限らず、分割しなくてもよい。分割するときは後述するオンする側のＭＯＳトランジスタＭ４２の放電電流を考慮して２つのＭＯＳトランジスタＭ４１，Ｍ４２のサイズ比を決定する。ここで、放電電流、すなわちサイズ比に依存して整流回路４のコンバータが出力する出力電圧の降圧電圧が決定される。

【0026】

実施形態２．
図４は本発明の実施形態２に係る電源供給システムの構成を示す回路図である。図４において、実施形態２に係る電源供給システムは、図１の実施形態１に係る電源供給システムに比較して以下の点が異なる。
（１）ＭＯＳトランジスタＭ２１，Ｍ４１に流れる電流を検出して現在のフェーズが、電流経路Ｐ１，Ｐ２，Ｐ３のいずれのフェーズであることを判定して判定結果を示す判定信号を制御回路１０Ａに出力する電流経路検出回路１３をさらに備えた。
（２）エラー信号発生器１０ａを有する制御回路１０に代えて、エラー信号発生器１０ｂを有する制御回路１０Ａを備えた。エラー信号発生器１０ｂは、電流経路検出回路１３からの判定信号に基づいて上記のエラー信号ＥＲＲＯＲを発生し、制御回路１０Ａは発生されたエラー信号ＥＲＲＯＲに基づいて各ＭＯＳトランジスタＭ１〜Ｍ４２をオン・オフ制御する。

【0027】

本実施形態によれば、電流経路検出回路１３からの判定信号に基づいてエラー信号ＥＲＲＯＲを発生したので、電流経路Ｐ１，Ｐ２の期間を確認したうえでＭＯＳトランジスタＭ１〜Ｍ４２のオン・オフ制御を行うことができる。これにより、時間的に正確にオン・オフ制御できる。また、ノードＮａｃ１、Ｎａｃ２の入力電圧がそれぞれ既知であれば、制御回路１０Ａによるオン・オフ制御によりキャパシタＣ１の電荷が充放電することでノードＮｒｅｃｔの整流電圧Ｖｒｅｃｔ電圧を所定電圧に制御することができる。

【0028】

実施形態２の変形例．
図５は本発明の実施形態２の変形例に係る電源供給システムの構成を示す回路図である。図４の実施形態では、電流経路検出回路１３は、ＭＯＳトランジスタＭ２１，Ｍ４１に流れる電流を検出して現在のフェーズが、電流経路Ｐ１，Ｐ２，Ｐ３のいずれのフェーズであることを判定して判定結果を示す判定信号を出力する。これに対して、当該変形例では、電流経路検出回路１３Ａは電流検出に代えて電圧検出により電流経路Ｐ１，Ｐ２，Ｐ３のいずれのフェーズであるを判定して判定結果を示す判定信号を出力する。すなわち、電流経路検出回路１３Ａは、ＭＯＳトランジスタＭ２１，Ｍ４１の各ドレイン電圧を検出して現在のフェーズが、電流経路Ｐ１，Ｐ２，Ｐ３のいずれのフェーズであるを判定して判定結果を示す判定信号を出力する。その他の構成は実施形態２と同様であり、作用効果も同様である。

【0029】

実施形態３．
図６は本発明の実施形態３に係る電源供給システムの構成を示す回路図である。図６の電源供給システムは、図４の実施形態２に係る電源供給システムに比較して以下の点が異なる。
（１）制御回路１０Ａに代えて、エラー信号発生器を有しない制御回路１０Ｂを備えた。
（２）エラー信号発生器１０ｃを制御回路１０Ｂの外側に設けた。エラー信号発生器１０ｃは出力電圧である整流電圧Ｎｒｅｃｔに基づいて当該整流電圧Ｎｒｅｃｔが所定の電圧範囲外のときにエラー信号ＥＲＲＯＲを発生して制御回路１０Ｂに出力する。制御回路１０Ｂは、実施形態２と同様に、電流経路検出回路１３からの判定信号と、エラー信号ＥＲＲＯＲとに基づいてＭＯＳトランジスタＭ１〜Ｍ４２をオン・オフ制御する。

【0030】

実施形態１及び２では、周期、降下電圧、部品定数等が既知であるなどの制約がかかるが、実施形態３では出力電圧をフィードバックするので、このような制約が不必要となる。

【0031】

実施形態４．
図７は本発明の実施形態４に係る電源供給システムにおいて用いるエラー信号発生器１０ｃの構成を示すブロック図である。本実施形態４の電源供給システムは、図７のエラー信号発生器１０ｃを備えたことを特徴としている。エラー信号発生器１０ｃは、分圧抵抗Ｒ１，Ｒ２と、基準電圧源２１，２２と、コンパレータ２３，２４と、ラッチ回路２５とを備えて構成される。

【0032】

図７において、整流電圧Ｖｒｅｃｔは、互いに直列接続された分圧抵抗Ｒ１，Ｒ２により分圧され、その分圧電圧Ｖｒｅｃｔ＿ＦＢはコンパレータ２３の非反転入力端子及びコンパレータ２４の反転入力端子に入力される。また、基準電圧源２１は、例えば分圧電圧Ｖｒｅｃｔ＿ＦＢがとりうる最大電圧よりも若干低い電圧である所定の基準電圧ＶＲＥＦＨを発生してコンパレータ２３の反転入力端子に出力する。基準電圧源２２は、例えば分圧電圧Ｖｒｅｃｔ＿ＦＢがとりうる最小電圧よりも若干高い電圧であって基準電圧ＶＲＥＦＨよりも低い所定の基準電圧ＶＲＥＦＬを発生してコンパレータ２４の非反転入力端子に出力する。各コンパレータ２３，２４はそれぞれ、非反転入力端子に入力される電圧が反転入力端子に入力される電圧よりも低いときはローレベルの比較結果信号を出力する。また、各コンパレータ２３，２４はそれぞれ、非反転入力端子に入力される電圧が反転入力端子に入力される電圧以上のときはハイレベルの比較結果信号を出力する。ラッチ回路２５は例えばセット・リセット型フリップフロップで構成される。ラッチ回路２５は、コンパレータ２３からのハイレベルの比較結果信号に基づいてエラー信号ＥＲＲＯＲにハイレベルを設定して出力し、コンパレータ２４からのハイレベルの比較結果信号に基づいてエラー信号ＥＲＲＯＲをローレベルにリセットする。

【0033】

図８は図８のエラー信号発生器１０ｃの動作を示す各電圧のタイミングチャートである。図８から明らかなように、整流電圧Ｖｒｅｃｔに対応する分圧電圧の変化に応じてエラー信号ＥＲＲＯＲを発生する。ここで、上述のように基準電圧ＶＲＥＦＨ，ＶＲＥＦＬを設定することでＥＲＲＯＲ信号により充電フェーズ／放電フェーズを選択的に切り替えることで、整流電圧Ｖｒｅｃｔを所望の電圧に制御することができる。制御回路１０Ｂは、エラー信号ＥＲＲＯＲと電流経路検出信号に基づいて図３のような制御を行うことで所望の出力電圧を得ることができる。

【0034】

実施形態５．
図９は本発明の実施形態５に係る電源供給システムの構成例を示す回路図である。実施形態５に係る電源供給システムは、例えば携帯電話機、スマートホン、パーソナルコンピュータなどの電子機器６のための電源供給システムである。当該電源供給システムは、電源供給装置１と、電子機器６とを備えて構成される。電子機器６は、電力レシーバ２と、電子機器６の負荷回路である負荷５とを備えて構成される。電力レシーバ２は、ＡＣ／ＤＣコンバータを構成するための整流回路４を含む。ここで、整流回路４は実施形態１〜４に係る整流回路である。

【0035】

以上説明したように本実施形態によれば、電源供給システムを電子機器６に適用することができる。

【0036】

実施形態のまとめ．
第１の態様に係る整流回路は、
第１の入力端子と出力端子との間に接続された第１のトランジスタと、上記第１の入力端子と接地との間に接続された第２のトランジスタと、第２の入力端子と上記出力端子との間に接続された第３のトランジスタと、上記第２の入力端子と接地との間に接続された第４のトランジスタとにより構成された全波整流ブリッジ回路と、
上記第１〜第４のトランジスタをオン・オフ制御する制御回路とを備えた整流回路であって、
上記制御回路は、上記第１〜第４のトランジスタのうちの２つのトランジスタがオフである期間の少なくとも一部の期間をオンすることにより、上記第１及び第２の入力端子に印加された入力電圧を電圧変換して出力電圧として上記出力端子から出力することを特徴とする。

【0037】

第２の態様に係る整流回路は、第１の態様に係る整流回路において、上記制御回路は、上記第１及び第４のトランジスタをオンしている整流電流期間の少なくとも一部の期間において上記第２のトランジスタをオンすることにより電圧変換し、
上記制御回路は、上記第２及び第３のトランジスタをオンしている整流電流期間の少なくとも一部の期間において上記第４のトランジスタをオンすることにより電圧変換することを特徴とする。

【0038】

第３の態様に係る整流回路は、第２の態様に係る整流回路において、
上記第２のトランジスタを第５のトランジスタと第６のトランジスタに分割して構成し、上記第２のトランジスタをオンしている整流電流期間において上記第５及び第６のトランジスタの両方をオンする一方、上記第２のトランジスタを電圧変換のためにオンするときは、上記第５及び第６のトランジスタのうちの一方をオンし、
上記第４のトランジスタを第７のトランジスタと第８のトランジスタに分割して構成し、上記第４のトランジスタをオンしている整流電流期間において上記第７及び第８のトランジスタの両方をオンする一方、上記第４のトランジスタを電圧変換のためにオンするときは、上記第７及び第８のトランジスタのうちの一方をオンすることを特徴とする。

【0039】

第４の態様に係る整流回路は、第３の態様に係る整流回路において、
上記第５のトランジスタと上記第６のトランジスタとは所定のサイズ比で形成され、
上記第７のトランジスタと上記第８のトランジスタとは所定のサイズ比で形成されることを特徴とする。

【0040】

第５の態様に係る整流回路は、第１〜第４の態様のうちのいずれか１つに係る整流回路において、
上記整流回路は、上記第２のトランジスタに整流電流が流れていることを検出して第１の検出信号を出力し、上記第４のトランジスタに整流電流が流れていることを検出して第２の検出信号を出力する第１の検出回路をさらに備え、
上記制御回路は、上記第１の検出信号に基づいて上記第４のトランジスタをオンすることにより電圧変換し、上記第２の検出信号に基づいて上記第２のトランジスタをオンすることにより電圧変換することを特徴とする。

【0041】

第６の態様に係る整流回路は、第５の態様に係る整流回路において、
上記整流回路は、上記出力端子の電圧を検出する第２の検出回路をさらに備え、
上記制御回路は、上記第１の検出信号及び上記検出された電圧に基づいて上記第４のトランジスタをオンすることにより電圧変換し、上記第２の検出信号及び上記検出された電圧に基づいて上記第２のトランジスタをオンすることにより電圧変換することを特徴とする。

【0042】

第７の態様に係る整流回路は、第５の態様に係る整流回路において、
上記整流回路は、上記出力端子の電圧を、第１のしきい値電圧、及び上記第１のしきい値電圧よりも低い第２のしきい値電圧と比較して、上記出力端子の電圧が上記第１のしきい値電圧を越えた後上記第２のしきい値電圧以下となるまで、比較結果信号を出力する比較回路をさらに備え、
上記制御回路は、上記第１の検出信号及び上記比較結果信号に基づいて上記第４のトランジスタをオンすることにより電圧変換し、上記第２の検出信号及び上記比較結果信号に基づいて上記第２のトランジスタをオンすることにより電圧変換することを特徴とする。

【0043】

第８の態様に係るコンバータは、
電力トランスミッタからの電力を受電するアンテナコイルと、
上記アンテナコイルと直列に接続された直列共振キャパシタと、
上記アンテナコイルと並列に接続された並列共振キャパシタと、
上記受電された後、上記直列共振キャパシタ及び上記並列共振キャパシタを介して得られる電圧を整流する、第１〜第７の態様のうちのいずれか１つの態様に係る整流回路と、
上記整流された電圧を平滑して出力する出力キャパシタとを備えたことを特徴とする。

【0044】

第９の態様に係る電子機器は、
第８の態様に係るコンバータを備えたことを特徴とする。

【0045】

以上の実施形態においては、所定の出力電圧を得るために整流回路４の出力側にリニアレギュレータ、スイッチングレギュレータが不要となったために、回路規模を低減し、外付け部品数を低減できる。

【0046】

以上の実施形態では、整流回路４の各入力ノードＮａｃ１，Ｎａｃ２と接地との間に接続される各トランジスタをそれぞれ２つのトランジスタＭ２１，Ｍ２２；Ｍ４１，Ｍ４２に分割する。そして、電流経路Ｐ１又はＰ２の一部の期間においてそれぞれ両方のトランジスタトランジスタＭ２１，Ｍ２２；Ｍ４１，Ｍ４２をオンする。さらに、整流回路４の出力電圧等に応じてオン・オフする場合は片方のトランジスタＭ２２，Ｍ４２のみとすることで、規定する出力電圧や想定される負荷電流により、各１対のトランジスタのサイズ比を個別に設定することを可能とした。

【0047】

以上の実施形態では、整流回路４において電流経路としない場合は整流回路４の出力電圧値に関わらず、トランジスタＭ１〜Ｍ４２をオンしない制御（電流経路Ｐ３）とすることで整流回路４の入力電圧が急峻にドロップしないことを可能とした。

【0048】

以上の実施形態４では、整流回路４の出力電圧Ｖｒｅｃｔを分圧した分圧電圧を、基準電圧ＶＲＥＦＨ，ＶＲＥＦＬと比較することでエラー信号ＥＲＲＯＲを発生して片方のトランジスタＭ２２，Ｍ４２のみをオンして入力電圧を所定電圧だけ降下させる。これにより、所定の出力電圧を得るように構成できる。

【符号の説明】

【0049】

１…電源供給装置、
２…電力レシーバ、
３…電力トランスミッタ、
４…整流回路、
５…負荷、
６…電子機器、
１０，１０Ａ，１０Ｂ…制御回路、
１０ａ，１０ｂ，１０ｃ…エラー信号発生器、
１１，１２…電流検出器、
１３，１３Ａ…電流経路検出回路、
２１，２２…基準電圧源、
２３，２４…コンパレータ、
２５…ラッチ回路、
Ｃｓ，Ｃｄ，Ｃ１…キャパシタ、
Ｌ１，Ｌ２…アンテナコイル、
Ｍ１，Ｍ３，Ｍ２１，Ｍ２２，Ｍ４１，Ｍ４２…ＭＯＳトランジスタ、
Ｎａｃ１，Ｎａｃ２，Ｎｒｅｃｔ…ノード、
Ｐ１，Ｐ２，Ｐ３…整流電流経路、
Ｒ１，Ｒ２…分圧抵抗。

【先行技術文献】

【特許文献】

【0050】

【特許文献1】特開２００４−１８７４１７号公報

【特許文献2】特開２０１４−１６８３４２号公報

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】