特許 6643560 デジタル・アナログコンバータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6643560

(24)【登録日】2020年1月9日

(45)【発行日】2020年2月12日

(54)【発明の名称】デジタル・アナログコンバータ

(51)【国際特許分類】

   H03M 1/68 20060101AFI20200130BHJP

   H03M 1/80 20060101ALI20200130BHJP

   H03M 1/76 20060101ALI20200130BHJP

【ＦＩ】

   H03M1/68

   H03M1/80

   H03M1/76

【請求項の数】16

【全頁数】12

(21)【出願番号】特願2016-566979(P2016-566979)

(86)(22)【出願日】2014年5月6日

(65)【公表番号】特表2017-515419(P2017-515419A)

(43)【公表日】2017年6月8日

(86)【国際出願番号】CN2014076838

(87)【国際公開番号】WO2015168854

(87)【国際公開日】20151112

【審査請求日】2017年5月1日

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】ジュン ジャン

(72)【発明者】

【氏名】ゾーフェイ ジャン

(72)【発明者】

【氏名】アンジョー スー

(72)【発明者】

【氏名】ハオ モン

(72)【発明者】

【氏名】シェングアン ウェン

(72)【発明者】

【氏名】シュエン ワン

【審査官】 猪瀬 隆広

(56)【参考文献】

【文献】 特開平１０−０４１８２４（ＪＰ，Ａ）

【文献】 特開２００６−１００３１８（ＪＰ，Ａ）

【文献】 特表２００６−５２６３０６（ＪＰ，Ａ）

【文献】 特開２００１−２４４８１６（ＪＰ，Ａ）

【文献】 特開平０８−１２５５３６（ＪＰ，Ａ）

【文献】 米国特許第０５７３９７８２（ＵＳ，Ａ）

【文献】 米国特許第０５６１７０９１（ＵＳ，Ａ）

【文献】 米国特許出願公開第２００４／０２４０２７８（ＵＳ，Ａ１）

【文献】 米国特許第０６２０１４９１（ＵＳ，Ｂ１）

【文献】 中国特許出願公開第１０１２０７３８５（ＣＮ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｍ １／００− １／８８

(57)【特許請求の範囲】

【請求項1】

デジタル・アナログコンバータであって、
第１の基準入力と、第１の基準出力と、デジタル信号に接続され得る第１のデジタル入力と、アナログ出力とを有する第１のデジタル・アナログアレイと、
第２のデジタル・アナログアレイであって、
第２のデジタル入力と、
第１の電圧源に接続され得る第２の基準入力と、
前記第１の基準入力に結合される第２の基準出力と、
前記第２のデジタル入力における信号により制御され、少なくとも第１のスイッチと第２のスイッチとを含む複数のスイッチであって、各スイッチが第１の端子と第２の端子とを有し、各スイッチの前記第１の端子が前記第２の基準入力に結合される、前記複数のスイッチと、
前記スイッチの前記第２の端子と前記第２の基準出力との間に接続され、第１のレジスタと少なくとも２つの他のレジスタとを含む複数のレジスタであって、前記第１のレジスタが前記第１のスイッチの第２の端子と前記第２の基準出力との間に接続される唯一のレジスタであり、前記第１のレジスタが第１の端子と第２の端子とを含み、前記第１のレジスタの第１の端子が前記第１のスイッチの第２の端子のみに直接に接続され、前記第１のレジスタの第２の端子が前記第２の基準出力に接続され、前記少なくとも２つの他のレジスタが前記第２のスイッチの第２の端子と前記第２の基準出力との間に接続される、前記複数のレジスタと、
を含む、前記第２のデジタル・アナログアレイと、
第３のデジタル・アナログアレイであって、
第３のデジタル入力と、
前記第１の基準出力に結合される第３の基準入力と、
第２の電圧源に接続され得る第３の基準出力と、
前記第３のデジタル入力における信号により制御され、少なくとも第１のスイッチと第２のスイッチとを含む複数のスイッチであって、各スイッチが第１の端子と第２の端子とを有し、各スイッチの第１の端子が前記第３の基準出力に結合される、複数のスイッチと、
前記スイッチの第２の端子と前記第３の基準入力との間に接続され、第１のレジスタと少なくとも２つの他のレジスタとを含む複数のレジスタであって、前記第１のレジスタが前記第１のスイッチの第２の端子と前記第３の基準入力との間に接続される唯一のレジスタであり、前記第１のレジスタが第１の端子と第２の端子とを有し、前記第１のレジスタの第１の端子が前記第１のスイッチの第２の端子のみに直接に接続され、前記第１のレジスタの第２の端子が前記第３の基準入力に接続され、前記少なくとも２つの他のレジスタが前記第２のスイッチの第２の端子と前記第３の基準入力との間に並列に接続される、前記複数のレジスタと、
を含む、前記第３のデジタル・アナログアレイと、
を含み
前記第２のデジタル・アナログアレイの複数のレジスタの各々と前記第３のデジタル・アナログアレイの複数のレジスタの各々とが同じ抵抗値Ｒを有し、
前記第２及び第３のデジタル・アナログアレイが、前記アナログ出力にオフセット電圧を印加するために、前記Ｒよりも小さい抵抗値をそれぞれ提供する、デジタル・アナログコンバータ。

【請求項2】

請求項１に記載のデジタル・アナログコンバータであって、
前記第２のデジタル・アナログアレイにより提供される抵抗値と前記第３のデジタル・アナログアレイにより提供される抵抗値との和がＲである、デジタル・アナログコンバータ。

【請求項3】

請求項１に記載のデジタル・アナログコンバータであって、
前記第２のデジタル・アナログアレイの複数のレジスタが第１のネットワークを形成するように配され、前記第３のデジタル・アナログアレイの複数のレジスタが第２のネットワークを形成するように配され、前記第１のネットワークが前記第２のネットワークのミラーイメージである、デジタル・アナログコンバータ。

【請求項4】

請求項１に記載のデジタル・アナログコンバータであって、
前記第３のデジタル・アナログアレイの複数のスイッチが、前記第３の基準入力と前記第３の基準出力との間に接続される第３のスイッチを更に含み、前記第３のスイッチが閉じられるときに前記第３のスイッチが前記第３の基準入力を前記第３の基準出力に短絡する、デジタル・アナログコンバータ。

【請求項5】

請求項１に記載のデジタル・アナログコンバータであって、
前記第２のデジタル・アナログアレイが、前記第２の基準入力と前記第２の基準出力との間に複数の抵抗値を設定し、抵抗値の数が前記デジタル信号の最下位ビットの数に対応する、デジタル・アナログコンバータ。

【請求項6】

請求項１に記載のデジタル・アナログコンバータであって、
前記第２のデジタル・アナログアレイにより４つの異なる抵抗値が設定され得、抵抗値の間の差が実質的に同じであり、
前記第３のデジタル・アナログアレイにより４つの異なる抵抗値が設定され得、抵抗値の間の差が実質的に同じである、デジタル・アナログコンバータ。

【請求項7】

請求項６に記載のデジタル・アナログコンバータであって、
前記第２のデジタル・アナログアレイが４つのスイッチを有し、前記第３のデジタル・アナログアレイが５つのスイッチを有する、デジタル・アナログコンバータ。

【請求項8】

請求項６に記載のデジタル・アナログコンバータであって、
前記第２のデジタル・アナログアレイの複数のレジスタが３つのレジスタを更に含み、前記第２のデジタル・アナログアレイの複数のスイッチが第３のスイッチを更に含み、前記３つのレジスタが、前記第３のスイッチの第２の端子と前記第２の基準出力との間に直列に接続される、デジタル・アナログコンバータ。

【請求項9】

請求項１に記載のデジタル・アナログコンバータであって、
前記第２のデジタル・アナログアレイにより８つの異なる抵抗値が設定され得、抵抗値の間の差が実質的に同じであり、
前記第３のデジタル・アナログアレイにより８つの異なる抵抗値が設定され得、抵抗値の間の差が実質的に同じである、デジタル・アナログコンバータ。

【請求項10】

請求項９に記載のデジタル・アナログコンバータであって、
前記第３のデジタル・アナログアレイの複数のスイッチが、前記第３の基準入力と前記第３の基準出力との間に接続される第３のスイッチを更に含む、デジタル・アナログコンバータ。

【請求項11】

請求項９に記載のデジタル・アナログコンバータであって、
前記第３のデジタル・アナログアレイの複数のレジスタが、前記第３の基準入力と前記第３のデジタル・アナログアレイの複数のスイッチの１つのスイッチとの間に並列に接続される３つのレジスタを更に含む、デジタル・アナログコンバータ。

【請求項12】

請求項９に記載のデジタル・アナログコンバータであって、
前記第３のデジタル・アナログアレイの複数のレジスタが、前記第３の基準入力と前記第３のデジタル・アナログアレイの複数のスイッチの１つのスイッチとの間に並列に接続される４つのレジスタを更に含む、デジタル・アナログコンバータ。

【請求項13】

請求項９に記載のデジタル・アナログコンバータであって、
前記第３のデジタル・アナログアレイの複数のレジスタが、前記第３の基準入力と前記第３のデジタル・アナログアレイの複数のスイッチの１つのスイッチとの間に直列に接続される７つのレジスタを更に含む、デジタル・アナログコンバータ。

【請求項14】

請求項１３に記載のデジタル・アナログコンバータであって、
前記第３のデジタル・アナログアレイの複数のスイッチの別のスイッチが、前記７つのレジスタのうちの２つの接合と前記第３の基準出力との間に接続される、デジタル・アナログコンバータ。

【請求項15】

請求項１に記載のデジタル・アナログコンバータであって、
前記第３のデジタル・アナログアレイが、前記第２のデジタル・アナログアレイより多くのスイッチを有する、デジタル・アナログコンバータ。

【請求項16】

請求項１に記載のデジタル・アナログコンバータであって、
前記第３のデジタル・アナログアレイが、前記第２のデジタル・アナログアレイより１つ多いスイッチを有する、デジタル・アナログコンバータ。

【発明の詳細な説明】

【背景技術】

【0001】

デジタル・アナログコンバータ（ＤＡＣ）は、デジタル信号又は数をアナログ電圧に変換する。幾つかの実施例において、デジタルプロセッサが、バイナリ数などの数のストリームをＤＡＣに出力する。ＤＡＣは、こういった数をアナログ信号に変換する。例えば、デジタルオーディオにおいて、オーディオ信号がデジタル電子機器を用いて処理されるが、こういったデジタル信号は、ユーザーにより読み取られるべくアナログ信号に変換される必要がある。

【0002】

ＤＡＣへの入力信号は、離散値を有するデジタル信号であるため、ＤＡＣにより出力されるアナログ信号は、電圧レベルの離散数を有する。例えば、４ビットＤＡＣは、１６個の異なる値の入力を受け取ることが可能であり得、これは、ＤＡＣにより出力される１６個の離散電圧レベルに対応する。ＤＡＣには、ＤＡＣへのバイアス電圧を調節することにより出力電圧を微調整するものがある。これらの微調整メカニズムは、多くのレジスタ及びスイッチの利用を必要とし、その結果、ＤＡＣ上の大きな面積を用いる。これらはまた、こういったレジスタに関連付けられる寄生容量に起因して、ＤＡＣに一層遅い速度を被らせる。

【発明の概要】

【0003】

デジタル・アナログコンバータが、第１及び第２のデジタル・アナログアレイを有する。第１のデジタル・アナログアレイは、基準入力、基準出力、デジタル信号に接続され得る第１のデジタル入力、及びアナログ出力を有する。第２のデジタル・アナログアレイは、基準入力、第１のデジタル・アナログアレイの基準入力に結合される基準出力、基準入力に結合される複数のスイッチ、及びスイッチと基準出力との間に結合される複数のレジスタを含む。

【図面の簡単な説明】

【0004】

【図1】デジタル・アナログコンバータの一実施例のブロック図である。

【0005】

【図2】図１の第１のＤＡＣアレイの一実施例の概略図である。

【0006】

【図3】３ビット解像度を有する図１の第２のＤＡＣアレイ及び第３のＤＡＣアレイの実施例の概略図である。

【0007】

【図4】３ビット解像度を有する図１の第２のＤＡＣアレイ及び第３のＤＡＣアレイの別の実施例の概略図である。

【0008】

【図5】２ビット解像度を有する図１の第２のＤＡＣアレイ及び第３のＤＡＣアレイの別の実施例の概略図である。

【0009】

【図6】２ビット解像度を有する図１の第２のＤＡＣアレイ及び第３のＤＡＣアレイの別の実施例の概略図である。

【0010】

【図7】２ビット解像度を有する図１の第２のＤＡＣアレイ及び第３のＤＡＣアレイの別の実施例の概略図である。

【発明を実施するための形態】

【0011】

従来のデジタル・アナログコンバータ（ＤＡＣ）より小さな面積を用いるＤＡＣが本明細書において説明される。ＤＡＣは、デジタル信号又は数をアナログ電圧に変換する。例えば、バイナリ数がＤＡＣに入力される。ＤＡＣは、バイナリ数を復号し、バイナリ数の電圧表現を出力する。幾つかのＤＡＣが、ＤＡＣにアナログ出力を微調整させ得るモジュールを有する。複数のアレイ１０２を有するＤＡＣ１００の一実施例のブロック図である図１が参照される。アレイ１０２は、個別に、第１のＤＡＣアレイ１０６、第２のＤＡＣアレイ１０８、及び第３のＤＡＣアレイ１１０と称される。第２のＤＡＣアレイ１０８は頂部アレイ１０８と称されることもあり、第３のＤＡＣアレイ１１０は底部アレイ１１０と称されることもある。幾つかの実施例において、第１のＤＡＣアレイ１０６は粗ＤＡＣアレイと称され、第２及び第３のＤＡＣアレイ１０８、１１０は細アレイと称される。

【0012】

第１のＤＡＣアレイ１０６は、第１のデジタル入力１１４と称されることもあるデジタル入力１１４を有する。デジタル入力１１４は、出力１１６で出力されるアナログ信号に変換されるべきデジタル信号に結合されるか又は結合され得る。第１のＤＡＣアレイ１０６は、基準入力１２０及び基準出力１２２を有し、これらは、それぞれ、第１の基準入力１２０及び第１の基準出力１２２と称されることもある。これ以降に更に詳細に説明するように、第１の基準入力１２０及び第１の基準出力１２２は、第１のＤＡＣアレイ１０６により出力されるアナログ電圧値を微調整する。微調整は、以下に説明するようにオフセット電圧を用いて第１のＤＡＣアレイ１０６をバイアスすることによって達成される。

【0013】

第２のＤＡＣアレイ１０８は、電圧基準入力１２６及び電圧基準出力１２８を有し、これらは、それぞれ、第２の電圧基準入力１２６及び第２の電圧基準出力１２８と称されることもある。図１の実施例において、第２の電圧基準入力１２６は、ＤＣ電圧である電圧基準Ｖ_ＲＥＦに接続される。第２の基準出力１２８は、第１のＤＡＣアレイ１０６の基準入力１２０に接続される。第２のＤＡＣアレイ１０８はまた、第２のデジタル入力１３０と称されることもあるデジタル入力１３０を有する。第２のデジタル入力１３０は、これ以降に更に詳細に説明するように、デジタル信号に結合され得るか又はデジタル信号に結合される。要約すると、第２のデジタル入力１３０により入力されるデジタル信号は、第１のデジタル入力１１４上のデジタル信号の最下位ビット又は低位のビットである。第２のデジタル入力１３０は、基準入力１２０においてオフセット電圧を生成するために第２のＤＡＣアレイ１０８により用いられ、また、アナログ出力の値を微調整するために用いられる。

【0014】

第３のＤＡＣアレイ１１０は、基準入力１３４及び基準出力１３６を有し、これらは、それぞれ、第３の基準入力１３４及び第３の基準出力１３６と称されることもある。基準入力１３４は、第１のＤＡＣアレイ１０６の基準出力１２２に接続される。基準出力１３６は、第２の基準電圧に結合されるか又は第２の基準電圧に結合され得、第２の基準電圧は、図１の実施例において、電圧基準Ｖ_ＲＥＦに基準されるように接地される。第３のＤＡＣアレイ１１０は、第３のデジタル入力１４０と称されることもあるデジタル入力１４０を有する。第３のデジタル入力１４０は、これ以降に更に詳細に説明するようにデジタル信号に結合されるか又は結合され得る。要約すると、第３のＤＡＣアレイ１１０は、第１のＤＡＣアレイ１０６により出力されるアナログ信号の値を微調整するために第２のＤＡＣアレイ１０８と共に働く。第２のＤＡＣアレイ１０８と同様、第３のデジタル入力１４０により入力されるデジタル信号は、第１のデジタル入力１１４上のデジタル信号の最下位ビット又は低位のビットである。

【0015】

図１のＤＡＣ１００の実施例の概略図である図２が参照される。図２の概略図において、第１のＤＡＣアレイ１０６が従来のデジタル・アナログコンバータとして示され、第２のＤＡＣアレイ１０８及び第３のＤＡＣアレイ１１０がブロックとして示される。デジタル信号は、部分的に、Ａ０〜Ａ５の入力信号により示されるような入力である。一層高次のビットＡ２〜Ａ５が、図２の実施例において電界効果トランジスタ（ＦＥＴ）である複数のスイッチ１５４を動作させるためにデジタル信号におけるビットをデコードするデコーダ２００及び２０２に入力される。図２の実施例において、デコーダ２００及び２０２は２×４デコーダである。デジタル信号の最下位ビットがデコーダ２０８に入力され、デコーダ２０８は、図１の実施例において３×８デコーダである。他の実施例において他のデコーダが用いられ得る。例えば、２×４デコーダが用いられ得る。デコーダ２０８は、第２のＤＡＣアレイ１０８及び第３のＤＡＣアレイ１１０を動作させるためにデジタル信号の最下位ビットをデコードする。図２において説明される実施例において、デコーダ２０８は、第２のＤＡＣアレイ１０８及び第３のＤＡＣアレイ１１０により生成される総計８つの異なる細電圧を表し得る３ビットを出力する。幾つかの実施例において、ＤＡＣ１００は、補間を提供し得るバッファ２３０を有する。

【0016】

図３は、第１のＤＡＣアレイ１０６を表すブロックと共に、第２のＤＡＣアレイ１０８及び第３のＤＡＣアレイ１１０の実施例の概略図を示す。第２のＤＡＣアレイ１０８及び第３のＤＡＣアレイ１１０は、離散抵抗値を提供するためにネットワークにおけるレジスタを含み、第２のＤＡＣアレイ１０８のレジスタネットワークは、第３のＤＡＣアレイ１１０におけるネットワークのレジスタの反転又はミラーイメージである。第２のＤＡＣアレイ１０８及び第３のＤＡＣアレイ１１０を制御するために最下位ビットが用いられるため、下記の詳細な説明により明らかになるように、アレイ１０８及び１１０の密な微調整のための８つの離散抵抗値がある可能性がある。他の実施例において、異なる数のあり得る離散抵抗値を生成するために異なる数の最下位ビットが用いられ得る。

【0017】

第２のＤＡＣアレイ１０８はネットワーク３００を含む。ネットワーク３００は、参照符号Ａ〜Ｇにより示される８つのスイッチ３０２と、スイッチ３０３とを含む。スイッチ３０２は、レジスタ３０４を基準入力１２６に接続し、基準入力１２６は、それらを基準電圧Ｖ_ＲＥＦに接続する。本明細書に記載の実施例において、レジスタ３０４は全て、Ｒとして示される同じ値を有する。スイッチ３０３は、常にオンであり、レジスタＲ３が基準入力１２６と基準出力１２８との間に接続されるように、ワイヤ又はトレースなどの導体により代替され得る。スイッチＡ〜Ｇは、基準入力１２６と基準出力１２８との間の抵抗値を設定する。図３に示すように、基準入力１２６と基準出力１２８との間の抵抗は、少なくとも部分的に、第１のＤＡＣアレイ１０６の基準入力１２０への電圧を制御する。抵抗値は、Ｒの８分の１の増分であり、図２のデコーダ２０８により出力される３ビットがその後に続く。

【0018】

レジスタはそれらが関連付けられるスイッチにより参照される。例えば、スイッチＡは、レジスタＲ１及びＲ２に関連付けられる。従って、スイッチＡが閉じられるとき、入力基準１２６と出力基準１２８との間の抵抗は、レジスタＲ１〜Ｒ３の並列抵抗であり、Ｒ３はスイッチ３０３に関連付けられる。表３０６は、増分抵抗値を達成するためのスイッチ設定についての表を提供する。表３０６において示されるスイッチを閉じることにより、Ｒの８分の１の増分抵抗値が達成される。

【0019】

第３のＤＡＣアレイ１１０は、第２のＤＡＣアレイ１０８のレジスタ及びスイッチネットワーク３００に実質的に類似するレジスタ及びスイッチネットワーク３０８を有する。第３のＤＡＣアレイ１１０のレジスタ及びスイッチネットワーク３０８は、第２のＤＡＣアレイ１０８のレジスタ及びスイッチネットワーク３００の反転又はミラーイメージと称されることもある。図３に示すように、第３のＤＡＣアレイ１１０は、複数のレジスタ３１０及びスイッチ３１２を有する。スイッチ３１２は、スイッチＡ〜Ｈ、及び常にオンであるスイッチ３２０として示される。スイッチ３２０は、図３に示すＦＥＴではなく、レジスタＲ４が常に基準入力１３４と基準出力１３６との間に接続されるように、ワイヤ又はトレースなどの導体で置き換えられてもよい。

【0020】

第３のＤＡＣアレイ１１０は、レジスタ３１０が基準入力１３４に接続されるか又はその他方式で結合され、スイッチ３１２が基準出力１３６に接続されるか又はその他方式で結合されるように構成される。レジスタ３１０及びスイッチ３１２のネットワーク３０８は、ネットワーク３００の反転又はミラーイメージであるように構成される。ネットワーク３０８のスイッチング及び抵抗構成は、表の３１０により図示するように、ゼロから７／８Ｒの抵抗値を提供する。この構成は、ネットワーク３０８のスイッチ３２０が基準入力１３４と基準出力１３６との間に接続され、そのライン内に接続されるレジスタがないため、ネットワーク３００の構成とは僅かに異なる。従って、スイッチ３２０が閉じられると、基準入力１３４は基準出力１３６に短絡され、基準入力１３４と基準出力１３６との間の電圧降下はない。

【0021】

第２のＤＡＣアレイ１０８及び第３のＤＡＣアレイ１１０の構成を説明してきたので、それらのオペレーションをこれから説明する。上述のように、第２及び第３のＤＡＣアレイ１０８及び１１０は、可変抵抗値を有し、従って、第１のＤＡＣアレイ１０６上の基準入力１２０と基準出力１２２との間の電圧降下を調節することができる。電圧降下を調節することにより、アナログ出力における電圧が増大又は減少され得る。本明細書に記載の実施例において、第２のＤＡＣアレイ１０８と第３のＤＡＣアレイ１１０との間の累積的抵抗がＲの値に維持される。

【0022】

ＤＡＣ１００のオペレーションの一例として、ＬＳＢは、第１のアレイ１０６のアナログ出力の電圧が実質的に上昇するか又は実質的な正のオフセットを有する必要があることを示している。図２のデコーダ２０８は、第２のＤＡＣアレイ１０８及び第３のＤＡＣアレイ１１０両方に出力されるべきデジタル信号を生成する。第２のＤＡＣアレイ１０８に送られるデジタル信号は、その抵抗を低くし得る。本明細書に記載される例において、第２のＤＡＣアレイ１０８の抵抗は、（１／８）Ｒまで低下する必要があり、これは、表の３０６により図示するようにスイッチＡ、Ｃ、及びＥを閉じることによって達成される。同様に、第３のＤＡＣアレイ１１０の抵抗は（７／８）Ｒのその最大量まで増大し得、これは、表の３１０により図示するようにスイッチＨを閉じることによって達成される。そのため、アナログ出力電圧は、第１のアレイ１０６の１ＬＳＢ電圧の７／８シフトアップされる。第１のＤＡＣアレイ１０８と第２のＤＡＣアレイ１１０との間の累積的抵抗はＲのままである。従って、実質的なオフセットが、第１のアレイ１０６の１ＬＳＢ電圧内で達成される。他のオフセットが要求されるように、スイッチ３００及び３１２のその他の構成が設定され得る。

【0023】

幾つかの実施例において、正又は負のオフセットがアナログ出力の電圧に印加され得る。これらの実施例において、ＤＡＣ１００は通常、各々Ｒ／２である第２のＤＡＣアレイ１０８及び第３のＤＡＣアレイ１１０の抵抗値で設定される。図３の実施例において、この通常状態は、第２のＤＡＣアレイ１０８におけるスイッチＣをオンにすること及び第３のＤＡＣアレイ１１０におけるスイッチＤをオンにすることにより達成される。正のオフセットが必要とされる場合、第２のＤＡＣアレイ１０８における抵抗が低減され、第３のＤＡＣアレイ１１０における抵抗が増大される。一方、負のオフセットが必要とされる場合、第２のＤＡＣアレイ１０８における抵抗が増大され、第３のＤＡＣアレイ１１０における抵抗が低減される。

【0024】

第２のＤＡＣアレイ１０８及び第３のＤＡＣアレイ１１０の別の実施例を図４に示す。第２のＤＡＣアレイ１０８は、レジスタ４０２及びスイッチ４０４のネットワーク４００を有する。図４の実施例において、スイッチＡ〜Ｉとして称する９個のスイッチがある。スイッチ４０４は、基準入力１２６と基準出力１２８との間の抵抗値をもたらすため表４０４に従って設定される。第２のＤＡＣアレイ１０８は９個のスイッチを用いるので、（１／８）Ｒの値で増分する抵抗値を得るようにスイッチ４０４を動作させるために９個のビットが必要とされる。図４の実施例において、全てのレジスタ４０２は同じ値を有し、この値はＲと称される。

【0025】

第３のＤＡＣアレイ１１０は、第２のＤＡＣアレイ１０８のネットワーク４００に類似するレジスタ４１２及びスイッチ４１４のネットワーク４１０を有する。ネットワーク４１０は、ネットワーク４００の反転又はネットワーク４００のミラーイメージであると称される。第２のＤＡＣアレイ１０８のスイッチ４０４は、基準入力１２６に接続されるか又は結合され、第３のＤＡＣアレイ１１０のスイッチ４１４は基準出力１３６に接続されるか又は結合される。同様に、第２のＤＡＣアレイ１０８のレジスタ４０２は、基準出力１２８に接続されるか又は結合され、第３のＤＡＣアレイ１１０のレジスタ４１２は、基準入力１３４に接続されるか又は結合される。一つの例外はスイッチＪであり、これは、基準入力１３４と基準出力１３６との間に接続される。

【0026】

図３及び図４のＤＡＣアレイ１０８、１１０は、基準入力１２６、１３４と基準出力１２８、１３６との間に８つの抵抗値を提供する。抵抗値は抵抗値Ｒの８分の１の増分である。抵抗値の数は、８の値に対応する３ビットを有する図２のデコーダ２０８により生成されるデジタル信号に対応する。他の実施例において、一層大きい数又は一層小さい数のビットが用いられる。

【0027】

基準入力１２６、１３４と基準出力１２８、１３６との間の４つの異なる抵抗値の可能性を提供するネットワーク５００及び５０２の実施例が示されている図５を参照する。２ビットに対応する４つの異なる抵抗値が、図２のデコーダ２０８により生成される。ネットワーク５００は、基準入力１２６とレジスタ５１２との間に接続される４つのスイッチ５１０を有する。レジスタ５１２は、直接的に又は他のレジスタとの直列接続により、基準出力１２８に接続される。ネットワーク５０２は、レジスタ５２２と基準出力１３６との間に接続される４つのスイッチ５２０を用いる。ネットワーク５０２における付加的なスイッチ５２４は、それが閉じられると、基準入力１３４を基準出力１３６に短絡する。ネットワーク５００は、ネットワーク５０２のミラーイメージであると称される。

【0028】

図６は、基準入力１２６、１３４と基準出力１２８、１３６との間の４つの異なる抵抗値の可能性を提供するネットワーク６００及び６０２のその他の実施例を示す。４つの異なる抵抗値は、図２のデコーダ２０８により生成される２ビットに対応する。ネットワーク６００は、基準入力１２６とレジスタ６１２との間に接続される４つのスイッチ６１０を有する。レジスタ６１２は、直接的に又は他のレジスタとの直列接続により、基準出力１２８に接続される。ネットワーク６０２は、レジスタ６２２と基準出力１３６との間に接続される４つのスイッチ６２０を用いる。ネットワーク６０２における付加的なスイッチ６２４は、それが閉じられると、入力基準１３４を出力基準１３６に短絡する。ネットワーク６００はネットワーク６０２のミラーイメージであると称されることもある。

【0029】

図７は、基準入力１２６、１３４と基準出力１２８、１３６との間の４つの異なる抵抗値の可能性を提供するネットワーク７００及び７０２の更に他の実施例を示す。図５及び図６のネットワークと同様、４つの異なる抵抗値は、図２のデコーダ２０８により生成される２ビットに対応する。ネットワーク７００は、基準入力１２６とレジスタ７１２との間に接続される４つのスイッチ７１０を有する。レジスタ７１２は、直接的に又は他のレジスタとの直列接続により、基準出力１２８に接続される。ネットワーク７０２は、レジスタ７２２と基準出力１３６との間に接続される４つのスイッチ７２０を用いる。ネットワーク６０２における付加的なスイッチ７２４は、それが閉じられると、基準入力１３４を基準出力１３６に短絡する。ネットワーク７００は、ネットワーク７０２のミラーイメージであると称される。

【0030】

第２のＤＡＣアレイ１０８及び第３のＤＡＣアレイ１１０の実施例を説明したので、その他の実施例をこれから説明する。上述の実施例は、第２のＤＡＣアレイ１０８及び第３のＤＡＣアレイ１１０におけるネットワークのミラーイメージを用いる。幾つかの実施例において、ミラーイメージは必要とされない。例えば、ネットワーク６００が第２のＤＡＣアレイ１０８において用いられ得、ネットワーク７０２が第３のＤＡＣアレイ１１０において用いられ得る。この実施例は、異なるネットワークパターンに対応する異なるビットを出力するために、図２のデコーダ２０８を必要とする。

【0031】

上記で開示された第２のＤＡＣアレイ１０８におけるネットワークは全て、基準入力１２６と基準出力１２８との間に接続される最小抵抗を有する。例えば、最小抵抗はＲ／８又はＲ／４であり得る。この最小抵抗は、電圧Ｖ_ＲＥＦが、第１のＤＡＣアレイ１０６の入力基準に直に印加されないようにし、これにより、アナログ信号の飽和の可能性が低減される。

【0032】

上記で開示された第３のＤＡＣアレイ１１０におけるネットワークは全て、基準入力１３４を短絡させ得るか又は基準出力１３６に直接的に接続させ得るスイッチを有する。基準出力１３６が接地される実施例において、このスイッチは、第１のＤＡＣアレイ１０６の基準出力１２２に対して接地基準を効果的に提供する。

【0033】

上述のネットワークの多くでは、従来のレジスタネットワークに比べて、用いられるレジスタが約４分の１のみである。その結果、ネットワークにより用いられる面積が、従来のネットワークのサイズの４分の１のみとなる。レジスタの数の低減は、異なるレジスタ間の直列及び並列接続によって達成される。上述のネットワークの全てにおいて、並列に接続されるレジスタに接続される少なくとも一つのスイッチがあり、並列レジスタは、基準出力１２８又は基準入力１３４のいずれかに接続されることに留意されたい。また、各ネットワークが、基準出力１２８又は基準入力１３４のいずれかに接続される単一レジスタに接続されるスイッチを有する。

【0034】

例示的な現在好ましい実施例が本明細書において詳細に説明されたが、発明の概念が、その他の方式で様々に具現化され得及び用いられ得ること、及び添付の特許請求の範囲が、従来技術により制限される場合を除きこのような変形を含むように解釈されることが意図されることを理解されたい。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】